JPH0590523A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0590523A JPH0590523A JP4058163A JP5816392A JPH0590523A JP H0590523 A JPH0590523 A JP H0590523A JP 4058163 A JP4058163 A JP 4058163A JP 5816392 A JP5816392 A JP 5816392A JP H0590523 A JPH0590523 A JP H0590523A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- width
- resistor
- input
- length
- Prior art date
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】ＣＭＯＳ特有のラッチアップ現象を抑えつつ、
静電気や定格以上の高電圧によるＭＯＳＩＣの破壊に対
する耐量を改善し、高集積化に適した入力保護回路の配
置を提供することを目的とする。 【構成】ＭＯＳＩＣの信号用入出力端子と破壊防止保護
素子とを、多結晶シリコンを用いて電気的に接続し、該
多結晶シリコンの信号伝播方向の長さＬと、上記多結晶
シリコン長と直交をなす方向の幅Ｗの比、Ｌ／Ｗをマス
ク上で６以下とし、破壊防止用素子に隣接して電位供給
部を配置。
静電気や定格以上の高電圧によるＭＯＳＩＣの破壊に対
する耐量を改善し、高集積化に適した入力保護回路の配
置を提供することを目的とする。 【構成】ＭＯＳＩＣの信号用入出力端子と破壊防止保護
素子とを、多結晶シリコンを用いて電気的に接続し、該
多結晶シリコンの信号伝播方向の長さＬと、上記多結晶
シリコン長と直交をなす方向の幅Ｗの比、Ｌ／Ｗをマス
ク上で６以下とし、破壊防止用素子に隣接して電位供給
部を配置。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特にＭＯＳ
型電界効果トランジスタの集積装置（以下ＭＯＳＩＣと
略記する）に関する。
型電界効果トランジスタの集積装置（以下ＭＯＳＩＣと
略記する）に関する。
【０００２】
【従来の技術】ＭＯＳＩＣの静電気等の過大サージによ
る破壊現象は、その開発当初からの問題であったため、
これまでに各種の対策が提案され、改良の手が加えられ
てきた。
る破壊現象は、その開発当初からの問題であったため、
これまでに各種の対策が提案され、改良の手が加えられ
てきた。
【０００３】従来の相補型絶縁ゲート半導体集積装置
（以下Ｃ−ＭＯＳＩＣと略す）の入出力端子における代
表的な破壊保護回路は、図１に示す如く、ボンディング
バット１に入った信号が、保護抵抗２、クランプ保護ダ
イオード３に電位を与えたのち、Ｃ−ＭＯＳＩＣの入力
ゲート４に伝えられる回路になっており、その保護抵抗
２は、図２（ａ）に示す如く、Ｎ型半導体１０１中に設
けられた。該半導体基板１０１の導電型とは異なる導電
型、すなわちＰ型拡散層１０２によって形成されるか、
図２（ｂ）に示す如く、半導体基板１０１の表面上にゲ
ート酸化膜以外の絶縁酸化膜（以下フィールド酸化膜と
呼ぶ）１０３を形成させ、次いでフィールド酸化膜１０
３の表面上に多結晶シリコン層１０５を設けることによ
って、上記保護抵抗２が得られている。
（以下Ｃ−ＭＯＳＩＣと略す）の入出力端子における代
表的な破壊保護回路は、図１に示す如く、ボンディング
バット１に入った信号が、保護抵抗２、クランプ保護ダ
イオード３に電位を与えたのち、Ｃ−ＭＯＳＩＣの入力
ゲート４に伝えられる回路になっており、その保護抵抗
２は、図２（ａ）に示す如く、Ｎ型半導体１０１中に設
けられた。該半導体基板１０１の導電型とは異なる導電
型、すなわちＰ型拡散層１０２によって形成されるか、
図２（ｂ）に示す如く、半導体基板１０１の表面上にゲ
ート酸化膜以外の絶縁酸化膜（以下フィールド酸化膜と
呼ぶ）１０３を形成させ、次いでフィールド酸化膜１０
３の表面上に多結晶シリコン層１０５を設けることによ
って、上記保護抵抗２が得られている。
【０００４】
【発明が解決しようとする課題】ところが、現在の様に
ＭＯＳＩＣの集積密度が一段と高まると、従来の対策を
そのまま上記ＭＯＳＩＣに用いることは、ＭＯＳ型電界
効果トランジスタのフィールド酸化膜の静電気破壊や、
ＭＯＳＩＣ内に必然的に存在してしまう、寄生サイリス
ターのターンオン現象（以下ラッチアップ現象と呼ぶ）
を招く結果になる。
ＭＯＳＩＣの集積密度が一段と高まると、従来の対策を
そのまま上記ＭＯＳＩＣに用いることは、ＭＯＳ型電界
効果トランジスタのフィールド酸化膜の静電気破壊や、
ＭＯＳＩＣ内に必然的に存在してしまう、寄生サイリス
ターのターンオン現象（以下ラッチアップ現象と呼ぶ）
を招く結果になる。
【０００５】つまり、この様な構造によって静電気等の
破壊耐量は向上してきたが、上記でも説明した様に、Ｍ
ＯＳＩＣが高集積化されると、Ｐ型拡散層１０２による
保護抵抗２の形成は、Ｃ−ＭＯＳＩＣ特有のラッチアッ
プ現象を引き起こし易くするという欠点を有している。
ところで、このラッチアップ現象は、従来の半導体装
置、例えば、特公昭５５−２９１３９号公報の明細書に
示されている如く、半導体基板中に高濃度拡散層を設け
た構造で半導体基板の電位勾配をなくし、かつＭＯＳ型
電界効果トランジスタのマスク上のレイアウトを変更す
ることによって、寄生サイリスタ特性を劣化させて、生
じにくくすることが可能であるが、高集積度のＭＯＳＩ
Ｃにおいては、更に上記Ｐ+ 拡散層１０２に代わり、保
護抵抗として多結晶シリコン層１０５を採用するのが望
ましい。しかるに該多結晶シリコン層による高抵抗値
の、即ち、多結晶シリコン長Ｌ／多結晶シリコン幅Ｗの
値が大きい保護抵抗を設けると、ボンディングパット１
に加った静電気等による過大電圧が、保護ダイオード２
を通じて中和されるに要する時間は長くなり、フィール
ド酸化膜１０３の破壊をもたらすという問題点を有す
る。
破壊耐量は向上してきたが、上記でも説明した様に、Ｍ
ＯＳＩＣが高集積化されると、Ｐ型拡散層１０２による
保護抵抗２の形成は、Ｃ−ＭＯＳＩＣ特有のラッチアッ
プ現象を引き起こし易くするという欠点を有している。
ところで、このラッチアップ現象は、従来の半導体装
置、例えば、特公昭５５−２９１３９号公報の明細書に
示されている如く、半導体基板中に高濃度拡散層を設け
た構造で半導体基板の電位勾配をなくし、かつＭＯＳ型
電界効果トランジスタのマスク上のレイアウトを変更す
ることによって、寄生サイリスタ特性を劣化させて、生
じにくくすることが可能であるが、高集積度のＭＯＳＩ
Ｃにおいては、更に上記Ｐ+ 拡散層１０２に代わり、保
護抵抗として多結晶シリコン層１０５を採用するのが望
ましい。しかるに該多結晶シリコン層による高抵抗値
の、即ち、多結晶シリコン長Ｌ／多結晶シリコン幅Ｗの
値が大きい保護抵抗を設けると、ボンディングパット１
に加った静電気等による過大電圧が、保護ダイオード２
を通じて中和されるに要する時間は長くなり、フィール
ド酸化膜１０３の破壊をもたらすという問題点を有す
る。
【０００６】そこで本発明はこのような問題点を解決す
るもので、その目的とするところはＭＯＳＩＣの入出力
端子と破壊防止用保護素子を接続する多結晶シリコン層
の長さＬ及び、幅Ｗの比を改良したものである。即ち、
ＭＯＳＩＣの信号用入出力端子と破壊防止保護素子と
を、多結晶シリコンを用いて電気的に接続し、該多結晶
シリコンの信号伝播方向の長さＬと、上記多結晶シリコ
ン長と直交をなす方向の幅Ｗの比、Ｌ／Ｗをマスク上で
６以下にして、静電気や、定格以上の高電圧によるＭＯ
ＳＩＣの破壊に対する耐量を改善することにある。
るもので、その目的とするところはＭＯＳＩＣの入出力
端子と破壊防止用保護素子を接続する多結晶シリコン層
の長さＬ及び、幅Ｗの比を改良したものである。即ち、
ＭＯＳＩＣの信号用入出力端子と破壊防止保護素子と
を、多結晶シリコンを用いて電気的に接続し、該多結晶
シリコンの信号伝播方向の長さＬと、上記多結晶シリコ
ン長と直交をなす方向の幅Ｗの比、Ｌ／Ｗをマスク上で
６以下にして、静電気や、定格以上の高電圧によるＭＯ
ＳＩＣの破壊に対する耐量を改善することにある。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
ＭＯＳ型電界効果トランジスタを有する半導体装置にお
いて、半導体基板上に設けられた入力端子、電気的信号
伝播方向に沿った長さに対する電気的信号伝播方向と直
交する幅の比が、マスク上で６以下である抵抗体、前記
入力端子と前記抵抗体とを電気的に接続する第１導電配
線、前記抵抗体と破壊防止用素子とを電気的に接続する
第２導電配線を有し、前記破壊防止用素子に隣接して設
けられ、かつ前記半導体基板に電位を供給する電位供給
部を有することを特徴とする。
ＭＯＳ型電界効果トランジスタを有する半導体装置にお
いて、半導体基板上に設けられた入力端子、電気的信号
伝播方向に沿った長さに対する電気的信号伝播方向と直
交する幅の比が、マスク上で６以下である抵抗体、前記
入力端子と前記抵抗体とを電気的に接続する第１導電配
線、前記抵抗体と破壊防止用素子とを電気的に接続する
第２導電配線を有し、前記破壊防止用素子に隣接して設
けられ、かつ前記半導体基板に電位を供給する電位供給
部を有することを特徴とする。
【０００８】
【実施例】本発明の実施例について図３を用いて説明す
る。
る。
【０００９】本発明は、図３に示す如く、ボンディング
パット１とクランプ保護ダイオード３とを接続する多結
晶シリコン１０５の長さＬと幅Ｗの比Ｌ／Ｗを６以下に
して、ラッチアップ現象を避けつつ、過大入力電圧によ
るフィールド酸化膜の破壊という欠点を除去せしめたも
のである。従来の様に、Ｌ／Ｗを大きくとったものと比
較すると、例えば、多結晶シリコンのＬ／Ｗを１０とし
た時、入力端子と半導体基板間に４００から５００ボル
トの電圧が瞬間的に加わっただけで、ボンディングパッ
ド１からの接続用アルミ配線１０４と多結晶シリコン１
０５とのコンタクト部１０７において、容易にフィール
ド酸化膜が破壊したのに対し、Ｌ／Ｗ＝５での同条件で
は、フィールド酸化膜破壊は全く出現せず、また、ラッ
チアップ耐量Ｌ／Ｗ＝１０のそれと同水準であった。
パット１とクランプ保護ダイオード３とを接続する多結
晶シリコン１０５の長さＬと幅Ｗの比Ｌ／Ｗを６以下に
して、ラッチアップ現象を避けつつ、過大入力電圧によ
るフィールド酸化膜の破壊という欠点を除去せしめたも
のである。従来の様に、Ｌ／Ｗを大きくとったものと比
較すると、例えば、多結晶シリコンのＬ／Ｗを１０とし
た時、入力端子と半導体基板間に４００から５００ボル
トの電圧が瞬間的に加わっただけで、ボンディングパッ
ド１からの接続用アルミ配線１０４と多結晶シリコン１
０５とのコンタクト部１０７において、容易にフィール
ド酸化膜が破壊したのに対し、Ｌ／Ｗ＝５での同条件で
は、フィールド酸化膜破壊は全く出現せず、また、ラッ
チアップ耐量Ｌ／Ｗ＝１０のそれと同水準であった。
【００１０】なお図２乃至図３において、１０６はフィ
ールド酸化膜、１０８はコンタクトホールである。
ールド酸化膜、１０８はコンタクトホールである。
【００１１】
【発明の効果】以上延べた様に、本発明によれば、ＭＯ
ＳＩＣの微細化を進める上でフィールド酸化膜を薄くす
る際遭遇する、定格外の高い電圧や、静電気によるフィ
ールド酸化膜の破壊を防ぐために十分な効果を有する。
ＳＩＣの微細化を進める上でフィールド酸化膜を薄くす
る際遭遇する、定格外の高い電圧や、静電気によるフィ
ールド酸化膜の破壊を防ぐために十分な効果を有する。
【図面の簡単な説明】
【図１】従来のＣ−ＭＯＳＩＣの入力端子における破壊
保護を示す回路図。
保護を示す回路図。
【図２】従来の保護抵抗の構造を説明するための断面
図。
図。
【図３】本発明による破壊保護機構を示すパターン図。
１０１半導体基板 １０３フィールド酸化膜 １０５多結晶シリコン
【手続補正書】
【提出日】平成４年４月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正内容】
【０００１】
【産業上の利用分野】本発明は半導体装置、特にＭＯＳ
型電界効果トランジスタの集積装置（以下ＭＯＳＩＣと
略記する）に関し、特に入力保護回路の構造に関するも
のである。
型電界効果トランジスタの集積装置（以下ＭＯＳＩＣと
略記する）に関し、特に入力保護回路の構造に関するも
のである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正内容】
【０００６】そこで本発明はこのような問題点を解決す
るもので、その目的とするところはＭＯＳＩＣの入出力
端子と破壊防止用素子を接続する多結晶シリコン層の長
さＬ及び、幅Ｗの比を改良したものである。即ち、ＭＯ
ＳＩＣの信号用入出力端子と破壊防止保護素子とを、多
結晶シリコンを用いて電気的に接続し、該多結晶シリコ
ンの信号伝播方向の長さＬと、上記多結晶シリコン長と
直交をなす方向の幅Ｗの比、Ｌ／Ｗを６以下にして、静
電気や、定格以上の高電圧によるＭＯＳＩＣの破壊に対
する耐量を改善することにある。また、回路スペースの
有効利用し、高集積可能な方法を提供するものである。
るもので、その目的とするところはＭＯＳＩＣの入出力
端子と破壊防止用素子を接続する多結晶シリコン層の長
さＬ及び、幅Ｗの比を改良したものである。即ち、ＭＯ
ＳＩＣの信号用入出力端子と破壊防止保護素子とを、多
結晶シリコンを用いて電気的に接続し、該多結晶シリコ
ンの信号伝播方向の長さＬと、上記多結晶シリコン長と
直交をなす方向の幅Ｗの比、Ｌ／Ｗを６以下にして、静
電気や、定格以上の高電圧によるＭＯＳＩＣの破壊に対
する耐量を改善することにある。また、回路スペースの
有効利用し、高集積可能な方法を提供するものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
ＭＯＳ型電界効果トランジスタを有する半導体装置にお
いて、半導体基板上に設けられた入力端子、電気的信号
伝播方向に沿った長さに対する電気的信号伝播方向と直
交する幅の比が、６以下である抵抗体、前記入力端子と
前記抵抗体とを電気的に接続する第１導電配線、前記抵
抗体と破壊防止用素子とを電気的に接続する第２導電配
線を有し、前記破壊防止用素子に隣接して設けられ、か
つ前記半導体基板に電位を供給する電位供給部を有する
ことを特徴とする。
ＭＯＳ型電界効果トランジスタを有する半導体装置にお
いて、半導体基板上に設けられた入力端子、電気的信号
伝播方向に沿った長さに対する電気的信号伝播方向と直
交する幅の比が、６以下である抵抗体、前記入力端子と
前記抵抗体とを電気的に接続する第１導電配線、前記抵
抗体と破壊防止用素子とを電気的に接続する第２導電配
線を有し、前記破壊防止用素子に隣接して設けられ、か
つ前記半導体基板に電位を供給する電位供給部を有する
ことを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正内容】
【０００９】本発明は、図３に示す如く、半導体基板１
０１上にボンデイングパッド１を設け、これを入力端子
とする。アルミ配線１０４により多結晶シリコン１０５
とを隣接して接続する。この多結晶シリコン１０５は本
入力保護回路の抵抗体となる。多結晶シリコン１０５の
長さＬと幅Ｗの比Ｌ／Ｗを６以下にして、更に入力端子
１の巾より多結晶シリコン１０５の巾を小さくする。こ
れは、ラッチアップ現象を避けつつ、過大入力電圧によ
るフィールド酸化膜の破壊という欠点を除去せしめたも
のである。また入力端子となるボンディングパッド１の
巾より抵抗体となる多結晶シリコン１０５の巾を小さく
することにより、多結晶シリコンに入力する電流量をボ
ンディングパッド側において制御し、絶縁膜の過大電圧
からの保護に寄与することができる。更に、ボンディン
グパッド１がたとえ小さくなってもそれに伴って抵抗体
の巾も小さくすることにより、高集積化を図ることがで
きる。更に多結晶シリコン１０５とクランプ保護ダイオ
ード３とをアルミ配線にて隣接するように接続し、更に
ＭＯＳＩＣの入力ゲートに接続する端子にアルミ配線に
より接続する。このとき、クランプ保護ダイオード３に
隣接して入力ゲートを設けている。つまり、入力端子と
なるボンディングパッド１と抵抗体となる多結晶シリコ
ン１０５と破壊防止用素子であるクランプ保護ダイオー
ド３とＭＯＳＩＣの入力ゲートとを隣接するように配置
して、入力保護回路を構成することによってアルミ配線
等を冗長する必要がなく、余分な配線領域を必要としな
い。従って、回路スペースの有効使用が出来、その結
果、高集積化が可能となる。本実施例のようにマスク上
でＬ／Ｗ＝６以下のような多結晶シリコンを用いた保護
回路と、従来の様に、Ｌ／Ｗを大きくとったものと比較
すると、例えば、多結晶シリコンのＬ／Ｗを１０とした
時、入力端子と半導体基板間に４００から５００ボルト
の電圧が瞬間的に加わっただけで、ボンディングパッド
１からの接続用アルミ配線１０４と多結晶シリコン１０
５とのコンタクト部１０７において、容易にフィールド
酸化膜が破壊したのに対し、Ｌ／Ｗ＝５での同条件で
は、フィールド酸化膜破壊は全く出現せず、また、ラッ
チアップ耐量はＬ／Ｗ＝１０のそれと同水準であった。
０１上にボンデイングパッド１を設け、これを入力端子
とする。アルミ配線１０４により多結晶シリコン１０５
とを隣接して接続する。この多結晶シリコン１０５は本
入力保護回路の抵抗体となる。多結晶シリコン１０５の
長さＬと幅Ｗの比Ｌ／Ｗを６以下にして、更に入力端子
１の巾より多結晶シリコン１０５の巾を小さくする。こ
れは、ラッチアップ現象を避けつつ、過大入力電圧によ
るフィールド酸化膜の破壊という欠点を除去せしめたも
のである。また入力端子となるボンディングパッド１の
巾より抵抗体となる多結晶シリコン１０５の巾を小さく
することにより、多結晶シリコンに入力する電流量をボ
ンディングパッド側において制御し、絶縁膜の過大電圧
からの保護に寄与することができる。更に、ボンディン
グパッド１がたとえ小さくなってもそれに伴って抵抗体
の巾も小さくすることにより、高集積化を図ることがで
きる。更に多結晶シリコン１０５とクランプ保護ダイオ
ード３とをアルミ配線にて隣接するように接続し、更に
ＭＯＳＩＣの入力ゲートに接続する端子にアルミ配線に
より接続する。このとき、クランプ保護ダイオード３に
隣接して入力ゲートを設けている。つまり、入力端子と
なるボンディングパッド１と抵抗体となる多結晶シリコ
ン１０５と破壊防止用素子であるクランプ保護ダイオー
ド３とＭＯＳＩＣの入力ゲートとを隣接するように配置
して、入力保護回路を構成することによってアルミ配線
等を冗長する必要がなく、余分な配線領域を必要としな
い。従って、回路スペースの有効使用が出来、その結
果、高集積化が可能となる。本実施例のようにマスク上
でＬ／Ｗ＝６以下のような多結晶シリコンを用いた保護
回路と、従来の様に、Ｌ／Ｗを大きくとったものと比較
すると、例えば、多結晶シリコンのＬ／Ｗを１０とした
時、入力端子と半導体基板間に４００から５００ボルト
の電圧が瞬間的に加わっただけで、ボンディングパッド
１からの接続用アルミ配線１０４と多結晶シリコン１０
５とのコンタクト部１０７において、容易にフィールド
酸化膜が破壊したのに対し、Ｌ／Ｗ＝５での同条件で
は、フィールド酸化膜破壊は全く出現せず、また、ラッ
チアップ耐量はＬ／Ｗ＝１０のそれと同水準であった。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】
【発明の効果】以上延べた様に、本発明によれば、多結
晶シリコン１０５の長さＬと幅Ｗの比Ｌ／Ｗを６以下に
することによって、ＭＯＳＩＣの微細化を進める上でフ
ィールド酸化膜を薄くする際遭遇する、定格外の高い電
圧や、静電気によるフィールド酸化膜の破壊を防ぐため
に十分な効果を有する。また、高集積化に伴って素子が
微細化された場合にも、特に配線を冗長させる必要が無
いため、回路スペースの有効利用が可能となり、高密度
化、高信頼性が達成できるという効果を有する。
晶シリコン１０５の長さＬと幅Ｗの比Ｌ／Ｗを６以下に
することによって、ＭＯＳＩＣの微細化を進める上でフ
ィールド酸化膜を薄くする際遭遇する、定格外の高い電
圧や、静電気によるフィールド酸化膜の破壊を防ぐため
に十分な効果を有する。また、高集積化に伴って素子が
微細化された場合にも、特に配線を冗長させる必要が無
いため、回路スペースの有効利用が可能となり、高密度
化、高信頼性が達成できるという効果を有する。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (1)
- 【請求項１】ＭＯＳ型電界効果トランジスタを有する半
導体装置において、半導体基板上に設けられた入力端
子、電気的信号伝播方向に沿った長さに対する電気的信
号伝播方向と直交する幅の比が、マスク上で６以下であ
る抵抗体、前記入力端子と前記抵抗体とを電気的に接続
する第１導電配線、前記抵抗体と破壊防止用素子とを電
気的に接続する第２導電配線を有し、前記破壊防止用素
子に隣接して設けられ、かつ前記半導体基板に電位を供
給する電位供給部を有することを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058163A JPH0758738B2 (ja) | 1992-03-16 | 1992-03-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058163A JPH0758738B2 (ja) | 1992-03-16 | 1992-03-16 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57215277A Division JPH0658945B2 (ja) | 1982-12-07 | 1982-12-07 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590523A true JPH0590523A (ja) | 1993-04-09 |
| JPH0758738B2 JPH0758738B2 (ja) | 1995-06-21 |
Family
ID=13076330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4058163A Expired - Lifetime JPH0758738B2 (ja) | 1992-03-16 | 1992-03-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0758738B2 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5366178A (en) * | 1976-11-26 | 1978-06-13 | Toshiba Corp | Input protecting circuit |
| JPS5376678A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | Semiconductor device |
| JPS56110267A (en) * | 1980-02-06 | 1981-09-01 | Nec Corp | Semiconductor device |
| JPS5724563A (en) * | 1980-07-21 | 1982-02-09 | Nec Corp | Semiconductor device |
| JPS57180158A (en) * | 1981-04-30 | 1982-11-06 | Nec Corp | Input protector for complementary mos integrated circuit |
-
1992
- 1992-03-16 JP JP4058163A patent/JPH0758738B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5366178A (en) * | 1976-11-26 | 1978-06-13 | Toshiba Corp | Input protecting circuit |
| JPS5376678A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | Semiconductor device |
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| JPS5724563A (en) * | 1980-07-21 | 1982-02-09 | Nec Corp | Semiconductor device |
| JPS57180158A (en) * | 1981-04-30 | 1982-11-06 | Nec Corp | Input protector for complementary mos integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0758738B2 (ja) | 1995-06-21 |
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