JPH04171983A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特にＬＤＤ椹造を適用した
ＭＯＳ型半導体累積回路装置の出力端子に加えられる静
電気などの外部サージがら装置を保護するための出力ト
ランジスタのレイアウトに関する。

〔従来の技術〕

従来、この種のＭＯ３型半導体集積回路のトランジスタ
には、シングルトレイン（ＳＤ＞ｉｌｌ造のＭＯＳ　　
ＦＥＴが使用されていた。このような出力トランジスタ
のレイアウトは、第３図に示す様に、ボンディングパッ
ド１とスルーホールを介して接続されているアルミニウ
ム配線１０と、ＧＮＤまたは電源アルミニウム配線１１
が、ゲートポリシリコン電極８をはさんで交互にｎ゛拡
散層９に接続されている。この構造では、ドレインに高
電圧が印加されると、基板を含めてｎｐｎの寄生バイポ
ーラ素子として働くために、静電気などの外部サージか
ら装置を保護するための必要十分な保護となっていた。

そのためＥ　Ｓ　Ｄ　（ｅｌｅｃＬｒｏｓｔａｔｉｃ　
ｄｉｓｃｈａｒｇｅ）耐圧の設定は、第３図のゲート電
極８とＡｌｌ　−ｎ　’拡散層のコンタクト７との距離
Ｘの最適化で行われる。この距ｇｔｘは、他の通常のト
ランジスタのゲート電極−コンタクト距離に比べて多少
大きくする程度ですむため、デバイス自体へのスピード
への影響もほとんど考慮する必要のない程度であった。

〔発明が解決しようとする課題〕

前述した従来のＭＯＳ型半導体累積回路装置は、トラン
ジスタにＳＤ楕遺のＭＯＳ　　ＦＥＴにスケーリング則
を適用することで、大容量かつ高性能の超ＬＳＩの製造
を可能にしてきた。しかしながら、この法則もメガビッ
ト級のＭＯＳメモリ製品の開発には限界があることが明
らかになってきた。

これは、電源電圧がスケーリング則に従って縮小されて
いないことに原因があり、このため素子内部の電界強度
が増加し、ホットキャリアの発生を促しＭＯＳ　　ＦＥ
Ｔ特性に種々の劣化現象を引き起こすためである。

この対策として、ＳＤ格造に対しＬ　Ｄ　Ｄ　（Ｌｉｇ
ｈｔｄｏｐｅｄ　ｄｒａｉｎ−ｓｏｕｒｃｅ）構造のＭ
ＯＳ　　ＦＥＴが適用されるようになってきた。これは
、電界の高いドレインの近傍に濃度の低いｎ型領域を設
けた構造となっており、電界が緩和されるものである。

シカし、コｆ）　Ｌ　Ｄ　Ｄ　ｍ　造ｆ）　Ｍ　ＯＳ　
　Ｆ　Ｅ　Ｔ　ハ、その特別なドレイン構造の為、従来
の５Ｄｔｌ造ＭＯＳ　　ＦＥＴと比較してＥＳＤ耐圧が
低いということが明らかになっている。この影響を直接
受けたのが出力トランジスタであり、従来の５Ｄｆｌｌ
造と同様のレイアウト形状ではＥＳＣ耐圧が劣ってしま
い信頼性上問題がある。これは、出力端子となるパッド
１に高電圧が印加されると、出力トランジスタのドレイ
ンにその高電圧が伝わるが、その際ＬＤＤ）ランジスタ
が持つその特別な構造の為、一部に結晶欠陥等が存在し
、その欠陥に電流が集中することからトランジスタが破
壊されてしまうという欠点があるにの時ｎｐｎの畜生バ
イパーラ素子は働いており電荷を基板中に放出している
ものの、トランジスタの破壊を救うまでの保護とはなっ
ていない。

本発明の目的は、前記欠点を解決し、ＭＯＳ）−ランジ
スタの特性を劣化させず、出力トランジスタの破壊事故
も発生しないようにした半導体装置を提供することにあ
る。

〔課題を解決するための手段〕

本発明の半導体装置の構成は、出力端子となるボンディ
ングパッドまたは前記パッドに接続された低抵抗の配線
層と複数に分割された出力トランジスタの一端を占める
ドしインまたはソースとの間の半導体基板に、一導電型
の拡散層の抵抗を介在させたことを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例の半導体装置のパターンレイ
アウトを示す平面図、第２図は第１図の等価回路である
。第１図、第２図において、本実施例は、第３図と異な
り、配線用ポリサイド３が形成されている。

ボンディングパッド１は、コンタクト４を介して、配線
ポリサイド３に接続され、さらにコンタクト５を介して
、ｎ４拡散層９に接続され、さらに所定の距離を経て、
コンタクト７を介して、アルミニウム配線ｌＯに接続さ
れる。コンタクト５の中心線Ａとコンタクト７の中心Ｗ
Ｂとの間が、ｎ＋拡散層抵抗６となる、また、ゲートポ
リシリコン８．ＧＮＤまたは電源アルミニウム配線１１
が形成されている。

出力端子となるボンディングパッド１は、出力トランジ
スタのゲートポリシリコン８からＥＳＣ耐圧が十分ある
最適化された距離である７μｍ離れたドレインの延長上
であるｎ４拡散層９上の中心ａｌＡと配線ポリシリサイ
ド３を介して接続される。この後　、４拡散層の抵抗６
（コンタクト５−７間のｎ゛拡り層＞Ｐ介して、出力ト
ランジスタＱ、のドレイン線已に達し、ここからアルミ
ニウムを介して分割された残りのトランジスタＱ２　、
Ｑｓ　、Ｑ４のドレインに接続される。

まず出力端子であるボンディングパッド１に高電圧が印
加されると、配線シリサイド３を介してｎ゛拡散層９上
の線Ａに達する。ここでｏ１１拡散９との接続に配線ポ
リシリサイド３を使用したのは、高電圧印加によりアル
ミニウムが溶けてアルミスパイクを生じｌｌＡでの基板
とのショートを防ぐためである。中心ＢＡ地点からｎ＋
拡散層抵抗６を介することにより、電流を均一に流すと
同時にｎｐｎの寄生バイポーラ素子が充分働くためのＭ
御素子として役立つ、従って、中心線Ａ地点からの電流
菰中を緩和し均一化するなめに、最低でも７μｍ程度離
す必要がある。出力トランジスタのサイズは大きいので
、通常数個のトランジスタに分割されているが、５０μ
ｍで分割し、コンタクト５−７間の距離を３．５μｍ離
した時、このｎ゛拡散層の抵抗６はシート抵抗を５０Ω
とすると、３．５Ωとなる。また面積は３．５μｍ×５
０ｕ　ｍ　−１７５μｍ”ノ増加となる。

一方、ＳＤ槽構造ＥＳＣ耐圧の改善を考えた場合、比カ
トランジスタをｎ分割しているとすると、各トランジス
タＱｒ　、　Ｑ２−・−・、Ｑ、、のドレイン上のコン
タクトとゲートポリシリコン間隔を全て７μｍ程度離す
必要がある。これによる面積増加も影響が大きいが、そ
れに伴う寄生容量の増加は、単純に考えて０倍となりデ
バイス自体のスピードに与える影響は大きな問題となる
。

前述した従来の出力トランジスタの接続レイアウトに対
し、本実施例はボンディングパッド１からの配線を直接
出力トランジスタのトレインに接続せずに、いったん拡
散層抵抗６を通してからドレインに接続するという相違
点と有する。

〔発明の効果〕

以上説明したように１本発明は、出力端子に高電圧が印
加された時、出力端子と出力トランジスタとの間に、電
流集中を緩和するとともにｎｐｎ”Ｊ生バイポーラ素子
を充分働かせるための拡散抵抗を挿入することにより、
出力トランジスタを高電圧印加により破壊から保誰でき
る効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体装置内の出力トラン
ジスタ部分を示す平面図、第２図は第１図の等価回路、
第３図は従来から用いられている出力トランジスタ部分
を示す平面図である。 １・・・ボンディングパッド、２・・・スルーホール、
３・・・配線ポリサイド、４・・・コンタクト（パッド
アルミニウムー配線ポリサイド）、５・・・コンタクト
（配線ポリサイド−ｎ＋拡散層）、６−・・ｎ１拡散層
抵抗、７・・・コンタクト（ｎ４拡散層−アルミニウム
）、８・・・ゲートポリシリコン、９・・・ｎ“拡散層
、１０・・・アルミニウム配線。

Claims (1)

【特許請求の範囲】
1. 　出力端子となるボンディングパッドまたは前記パッド
   に接続された低抵抗の配線層と複数に分割された出力ト
   ランジスタの一端を占めるドレインまたはソースとの間
   の半導体基板に、一導電型の拡散層の抵抗を介在させた
   ことを特徴とする半導体装置。