JP2000100967A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【目的】 半導体集積回路装置に組み込まれる外部接続
用周辺トランジスタのＥＳＤ耐量を改善する。 【構成】 オープンドレイン出力端子に用いられるＮチ
ャネルＭＯＳトランジスタ９等の周辺トランジスタは論
理処理等を行なう内部トランジスタに比べて静電気スト
レス電流ＥＳを逃がし易いチャネル構造を備えている。
例えば、周辺トランジスタ９のチャネル長Ｌは定格耐圧
を満たす範囲で内部トランジスタの内最小のチャネル長
より短かく設定されている。接地を取る為の基板コンタ
クトをドレイン領域Ｄから離れた位置に設けている。ソ
ースコンタクトはドレインコンタクトに比べてゲート電
極Ｇ側に接近している。周辺トランジスタ９はＣＯＮＶ
構造である一方内部トランジスタはＬＤＤ構造を有す
る。このようにすると、等価的に見たＮＰＮバイポーラ
トランジスタの動作が高速化及び効率化され静電気スト
レス電流ＥＳが逃げ易くなる。
用周辺トランジスタのＥＳＤ耐量を改善する。 【構成】 オープンドレイン出力端子に用いられるＮチ
ャネルＭＯＳトランジスタ９等の周辺トランジスタは論
理処理等を行なう内部トランジスタに比べて静電気スト
レス電流ＥＳを逃がし易いチャネル構造を備えている。
例えば、周辺トランジスタ９のチャネル長Ｌは定格耐圧
を満たす範囲で内部トランジスタの内最小のチャネル長
より短かく設定されている。接地を取る為の基板コンタ
クトをドレイン領域Ｄから離れた位置に設けている。ソ
ースコンタクトはドレインコンタクトに比べてゲート電
極Ｇ側に接近している。周辺トランジスタ９はＣＯＮＶ
構造である一方内部トランジスタはＬＤＤ構造を有す
る。このようにすると、等価的に見たＮＰＮバイポーラ
トランジスタの動作が高速化及び効率化され静電気スト
レス電流ＥＳが逃げ易くなる。
Description
【０００１】
【産業上の利用分野】本発明は、絶縁ゲート電界効果型
のトランジスタ素子を含む半導体集積回路装置に関し、
より詳しくはその静電破壊防止構造に関する。
のトランジスタ素子を含む半導体集積回路装置に関し、
より詳しくはその静電破壊防止構造に関する。
【０００２】
【従来の技術】まず、図２２を参照して半導体集積回路
装置の一般的な構造を簡潔に説明する。半導体集積回路
装置０は、外部回路（図示せず）に対する接続部２と、
所定の論理処理等を行なう内部回路１とから構成されて
いる。何れの部分にも、絶縁ゲート電界効果型（以下Ｍ
ＯＳ型という）のトランジスタが基本的構成要素として
集積されている。ここで、発明の理解を容易にするため
に、接続部２に属するＭＯＳトランジスタを特に周辺ト
ランジスタと呼び、内部回路１に属するＭＯＳトランジ
スタを内部トランジスタと呼ぶことにする。
装置の一般的な構造を簡潔に説明する。半導体集積回路
装置０は、外部回路（図示せず）に対する接続部２と、
所定の論理処理等を行なう内部回路１とから構成されて
いる。何れの部分にも、絶縁ゲート電界効果型（以下Ｍ
ＯＳ型という）のトランジスタが基本的構成要素として
集積されている。ここで、発明の理解を容易にするため
に、接続部２に属するＭＯＳトランジスタを特に周辺ト
ランジスタと呼び、内部回路１に属するＭＯＳトランジ
スタを内部トランジスタと呼ぶことにする。
【０００３】接続部２は、入力端子３、出力端子４、電
源端子５、接地端子６等を備えている。一般に、入力端
子３と内部回路１との間には入力保護回路７が挿入され
ている。出力端子４には大別して２種類ある。一対の相
補型ＭＯＳトランジスタあるいはＣＭＯＳトランジスタ
からなるインバータ８を利用したＣＭＯＳ出力端子と、
オープンドレイン接続されたＮチャネルＭＯＳトランジ
スタ９を用いたオープンドレイン出力端子である。上述
したＣＭＯＳトランジスタやＮチャネルＭＯＳトランジ
スタは周辺トランジスタの一例である。なお、電源端子
５は電源ラインＶＤＤに接続され、接地端子６は接地ラ
インＧＮＤに接続される。
源端子５、接地端子６等を備えている。一般に、入力端
子３と内部回路１との間には入力保護回路７が挿入され
ている。出力端子４には大別して２種類ある。一対の相
補型ＭＯＳトランジスタあるいはＣＭＯＳトランジスタ
からなるインバータ８を利用したＣＭＯＳ出力端子と、
オープンドレイン接続されたＮチャネルＭＯＳトランジ
スタ９を用いたオープンドレイン出力端子である。上述
したＣＭＯＳトランジスタやＮチャネルＭＯＳトランジ
スタは周辺トランジスタの一例である。なお、電源端子
５は電源ラインＶＤＤに接続され、接地端子６は接地ラ
インＧＮＤに接続される。
【０００４】次に、図２３を参照してＭＯＳトランジス
タの一般的な構造を簡潔に説明する。図示の例は、Ｎ+
シングルドレイン構造（以下この構造をＣＯＮＶ構造と
称する）のＮチャネルＭＯＳトランジスタである。シリ
コン等からなる半導体基板ＳＵＢの上に、二酸化シリコ
ン等からなるゲート絶縁膜ＯＸを介してゲート電極Ｇが
形成されている。基板ＳＵＢはＰ型であり、ゲート絶縁
膜ＯＸは例えば１００〜８００Åの膜厚を有する。ゲー
ト電極Ｇの両側には、Ｎ+ 型の不純物拡散領域からなる
ソースＳ及びドレインＤが形成されている。両拡散領域
の間にはゲート電極Ｇによって導通制御されるチャネル
領域ｃｈが規定される。
タの一般的な構造を簡潔に説明する。図示の例は、Ｎ+
シングルドレイン構造（以下この構造をＣＯＮＶ構造と
称する）のＮチャネルＭＯＳトランジスタである。シリ
コン等からなる半導体基板ＳＵＢの上に、二酸化シリコ
ン等からなるゲート絶縁膜ＯＸを介してゲート電極Ｇが
形成されている。基板ＳＵＢはＰ型であり、ゲート絶縁
膜ＯＸは例えば１００〜８００Åの膜厚を有する。ゲー
ト電極Ｇの両側には、Ｎ+ 型の不純物拡散領域からなる
ソースＳ及びドレインＤが形成されている。両拡散領域
の間にはゲート電極Ｇによって導通制御されるチャネル
領域ｃｈが規定される。
【０００５】半導体集積回路装置の集積密度を高めるた
めに、近年トランジスタ素子が益々微細化される傾向に
ある。即ち、チャネル領域ｃｈの長さ（以下チャネル長
という）が益々短かくなってきている。しかしながら、
ＣＯＮＶ構造のトランジスタにおいてチャネル長の短縮
化を進めると、ホットエレクトロンによる特性劣化が多
発するようになる。
めに、近年トランジスタ素子が益々微細化される傾向に
ある。即ち、チャネル領域ｃｈの長さ（以下チャネル長
という）が益々短かくなってきている。しかしながら、
ＣＯＮＶ構造のトランジスタにおいてチャネル長の短縮
化を進めると、ホットエレクトロンによる特性劣化が多
発するようになる。
【０００６】図２４を参照して、近年開発された二重ド
レイン構造（以下ＬＤＤ構造と称する）を有するＭＯＳ
トランジスタを簡潔に説明する。このＬＤＤ構造は、素
子の微細化に伴ない顕著になってきたホットエレクトロ
ンによる耐久性劣化を防止するために開発されたもので
ある。図示するようにＬＤＤ構造は、Ｎ- 型の不純物拡
散領域とＮ+ 型の不純物拡散領域が連続したドレインＤ
を備えている。また、ソースＳも同様な構造となってい
る。なお、いわゆるスケーリング則に従って、チャネル
長を短かくすると相似的にゲート絶縁膜ＯＸの膜厚が薄
くなる。例えば、ＣＯＮＶ構造におけるゲート絶縁膜の
厚みが３００〜４００Åであるのに対して、微細化され
たＬＤＤ構造においてはゲート絶縁膜の厚みは１００〜
３００Å程度に薄くなる。一方、ＣＯＮＶ構造ではドレ
イン耐圧あるいはブレークダウン電圧が例えば１０Ｖで
あるのに対して、ＬＤＤ構造を採用するとドレイン耐圧
は例えば２０Ｖ程度に上昇する。
レイン構造（以下ＬＤＤ構造と称する）を有するＭＯＳ
トランジスタを簡潔に説明する。このＬＤＤ構造は、素
子の微細化に伴ない顕著になってきたホットエレクトロ
ンによる耐久性劣化を防止するために開発されたもので
ある。図示するようにＬＤＤ構造は、Ｎ- 型の不純物拡
散領域とＮ+ 型の不純物拡散領域が連続したドレインＤ
を備えている。また、ソースＳも同様な構造となってい
る。なお、いわゆるスケーリング則に従って、チャネル
長を短かくすると相似的にゲート絶縁膜ＯＸの膜厚が薄
くなる。例えば、ＣＯＮＶ構造におけるゲート絶縁膜の
厚みが３００〜４００Åであるのに対して、微細化され
たＬＤＤ構造においてはゲート絶縁膜の厚みは１００〜
３００Å程度に薄くなる。一方、ＣＯＮＶ構造ではドレ
イン耐圧あるいはブレークダウン電圧が例えば１０Ｖで
あるのに対して、ＬＤＤ構造を採用するとドレイン耐圧
は例えば２０Ｖ程度に上昇する。
【０００７】
【発明が解決しようとする課題】図２５を参照して本発
明が解決しようとする従来の技術の課題を簡潔に説明す
る。図２５は、トランジスタ耐圧とチャネル長（以下Ｌ
長と称することもある）との関係を示すグラフである。
図示するように、ＣＯＮＶ構造のゲート絶縁耐圧あるい
はゲートブレークダウン電圧に比べて、微細化されたＬ
ＤＤ構造のゲート絶縁耐圧は低下している。スケーリン
グ則によりゲート絶縁膜が必然的に薄くなったためであ
る。一方、ＬＤＤ構造のドレイン耐圧あるいはＤＣ耐圧
はＣＯＮＶ構造のドレイン耐圧に比べて大きく上昇して
いる。加えて、ＣＯＮＶ構造においては、Ｌ長が３μを
下回るとパンチスルーが多発する領域となりＩＣ定格電
圧を下回るのに対して、ＬＤＤ構造においてはＬ長が１
μ程度になるまで、パンチスルー領域は現われない。
明が解決しようとする従来の技術の課題を簡潔に説明す
る。図２５は、トランジスタ耐圧とチャネル長（以下Ｌ
長と称することもある）との関係を示すグラフである。
図示するように、ＣＯＮＶ構造のゲート絶縁耐圧あるい
はゲートブレークダウン電圧に比べて、微細化されたＬ
ＤＤ構造のゲート絶縁耐圧は低下している。スケーリン
グ則によりゲート絶縁膜が必然的に薄くなったためであ
る。一方、ＬＤＤ構造のドレイン耐圧あるいはＤＣ耐圧
はＣＯＮＶ構造のドレイン耐圧に比べて大きく上昇して
いる。加えて、ＣＯＮＶ構造においては、Ｌ長が３μを
下回るとパンチスルーが多発する領域となりＩＣ定格電
圧を下回るのに対して、ＬＤＤ構造においてはＬ長が１
μ程度になるまで、パンチスルー領域は現われない。
【０００８】図２５のグラフから明らかなように、素子
の微細化を進めてＬＤＤ構造を採用すると、場合によっ
てはドレイン耐圧がゲート絶縁耐圧を上回り逆転現象が
生じる。この逆転により、ＭＯＳトランジスタの静電気
破壊耐量（以下ＥＳＤ耐量と称する）が低下するという
問題点が生じる。即ち、ドレイン電極に静電気ストレス
が加わりサージ電流が流れると、ドレイン耐圧が高くな
っているため、ストレスがゲート絶縁膜に直接影響する
ようになり絶縁破壊を起こす確率が高くなる。
の微細化を進めてＬＤＤ構造を採用すると、場合によっ
てはドレイン耐圧がゲート絶縁耐圧を上回り逆転現象が
生じる。この逆転により、ＭＯＳトランジスタの静電気
破壊耐量（以下ＥＳＤ耐量と称する）が低下するという
問題点が生じる。即ち、ドレイン電極に静電気ストレス
が加わりサージ電流が流れると、ドレイン耐圧が高くな
っているため、ストレスがゲート絶縁膜に直接影響する
ようになり絶縁破壊を起こす確率が高くなる。
【０００９】再び、図２２に戻って従来の技術の問題点
をさらに詳細に説明する。従来、内部回路１を構成する
内部トランジスタと接続部２を構成する周辺トランジス
タは半導体製造プロセス上、基本的に同一の構造を有し
ていた。微細化に伴ない、ホットエレクトロン耐久性劣
化の改善に主眼が置かれ、ＥＳＤ耐量については実用的
な対策が講じられていなかった。内部トランジスタにつ
いてはホットエレクトロンあるいはホットキャリアによ
る耐久性劣化を防止し動作時の信頼性確保を図ることが
重要であるとともに、外部からの静電気ストレスに直接
曝されることがないのでＥＳＤ耐量の低下はそれ程問題
とはならない。
をさらに詳細に説明する。従来、内部回路１を構成する
内部トランジスタと接続部２を構成する周辺トランジス
タは半導体製造プロセス上、基本的に同一の構造を有し
ていた。微細化に伴ない、ホットエレクトロン耐久性劣
化の改善に主眼が置かれ、ＥＳＤ耐量については実用的
な対策が講じられていなかった。内部トランジスタにつ
いてはホットエレクトロンあるいはホットキャリアによ
る耐久性劣化を防止し動作時の信頼性確保を図ることが
重要であるとともに、外部からの静電気ストレスに直接
曝されることがないのでＥＳＤ耐量の低下はそれ程問題
とはならない。
【００１０】一方、周辺トランジスタについては外部か
らの静電気ストレスの影響を直接に受けるため、ＥＳＤ
耐量の低下はトランジスタの静電破壊を招き故障が多発
するという問題点がある。例えば、オープンドレイン型
の出力端子４に接続されるＮチャネルＭＯＳトランジス
タ９は、ＣＭＯＳからなるインバータ８を使用したもの
よりとりわけＥＳＤ耐量が弱く重大な支障を生じてい
た。
らの静電気ストレスの影響を直接に受けるため、ＥＳＤ
耐量の低下はトランジスタの静電破壊を招き故障が多発
するという問題点がある。例えば、オープンドレイン型
の出力端子４に接続されるＮチャネルＭＯＳトランジス
タ９は、ＣＭＯＳからなるインバータ８を使用したもの
よりとりわけＥＳＤ耐量が弱く重大な支障を生じてい
た。
【００１１】
【課題を解決するための手段】上述した従来の技術の課
題に鑑み、本発明は、例えばオープンドレイン出力端子
に接続されるＮチャネルＭＯＳトランジスタ等の周辺ト
ランジスタのＥＳＤ耐量を改善することを目的とする。
かかる目的を達成するために講じられた手段は以下の通
りである。即ち、基本的に、周辺トランジスタは内部ト
ランジスタに比べて静電気ストレス電流を逃がし易いチ
ャネル構造を備えている。なお、ここで言うチャネル構
造とは、チャネル自体だけではなくその周辺を含んだＭ
ＯＳ構造を意味する。
題に鑑み、本発明は、例えばオープンドレイン出力端子
に接続されるＮチャネルＭＯＳトランジスタ等の周辺ト
ランジスタのＥＳＤ耐量を改善することを目的とする。
かかる目的を達成するために講じられた手段は以下の通
りである。即ち、基本的に、周辺トランジスタは内部ト
ランジスタに比べて静電気ストレス電流を逃がし易いチ
ャネル構造を備えている。なお、ここで言うチャネル構
造とは、チャネル自体だけではなくその周辺を含んだＭ
ＯＳ構造を意味する。
【００１２】以下、図１を参照して具体的に講じられた
手段を列挙する。図１はオープンドレイン出力端子に接
続されたＮチャネルＭＯＳトランジスタ９の構造を示す
模式図である。ドレインＤはオープン状態にあり、偶発
的に外部から静電気ストレス電流ＥＳが印加される可能
性がある。一方、ソースＳは接地されており、半導体基
板ＳＵＢも接地されている。また、ゲート電極Ｇには内
部回路からゲート電圧が供給される。
手段を列挙する。図１はオープンドレイン出力端子に接
続されたＮチャネルＭＯＳトランジスタ９の構造を示す
模式図である。ドレインＤはオープン状態にあり、偶発
的に外部から静電気ストレス電流ＥＳが印加される可能
性がある。一方、ソースＳは接地されており、半導体基
板ＳＵＢも接地されている。また、ゲート電極Ｇには内
部回路からゲート電圧が供給される。
【００１３】第１の具体的手段として、周辺トランジス
タ９のチャネル長Ｌは、定格耐圧を満たす範囲で内部ト
ランジスタの内最小のチャネル長より短かく設定されて
おり、静電気ストレス電流ＥＳを逃がし易いチャネル構
造となっている。また周辺トランジスタ９のチャネル長
Ｌは内部トランジスタの内最小のチャネル長と同じでも
よいが、ホットエレクトロンの耐久性によってチャンネ
ル長を短かくする限度が決まる。
タ９のチャネル長Ｌは、定格耐圧を満たす範囲で内部ト
ランジスタの内最小のチャネル長より短かく設定されて
おり、静電気ストレス電流ＥＳを逃がし易いチャネル構
造となっている。また周辺トランジスタ９のチャネル長
Ｌは内部トランジスタの内最小のチャネル長と同じでも
よいが、ホットエレクトロンの耐久性によってチャンネ
ル長を短かくする限度が決まる。
【００１４】かかる場合、周辺トランジスタは急激なパ
ンチスルーによる耐圧の低下から定格耐圧を下回る下限
チャネル長よりも長いチャネル長に設定すべきである。
即ち、無制限にチャネル長を短縮化することは実用的で
ない。好ましくは、周辺トランジスタ９のＬ長をチャネ
ル幅方向に沿って部分的に短かくしても良い。即ち、周
辺トランジスタ９は通常のチャネル長に設定された第１
チャネル幅部と、局所的に短縮化されたチャネル長に設
定された第２チャネル幅部を有するチャネル構造として
も良い。
ンチスルーによる耐圧の低下から定格耐圧を下回る下限
チャネル長よりも長いチャネル長に設定すべきである。
即ち、無制限にチャネル長を短縮化することは実用的で
ない。好ましくは、周辺トランジスタ９のＬ長をチャネ
ル幅方向に沿って部分的に短かくしても良い。即ち、周
辺トランジスタ９は通常のチャネル長に設定された第１
チャネル幅部と、局所的に短縮化されたチャネル長に設
定された第２チャネル幅部を有するチャネル構造として
も良い。
【００１５】第２の具体的手段として、周辺トランジス
タ９の接地ラインＧＮＤに対する基板ＳＵＢのコンタク
トを付加抵抗Ｒを介して行なう構造としている。さらに
は、これに代えてあるいはこれに加えて、接地を取るた
めの基板コンタクトを周辺トランジスタ９のドレイン領
域Ｄから離れた位置に設けた構造を採用しても良い。第
３の具体的手段として、周辺トランジスタ９は、ソース
コンタクトとゲート電極Ｇとの間の距離が、ドレインコ
ンタクトとゲート電極Ｇとの間の距離に比べて小さく設
定された所謂非対称構造を備えるようにした。さらに
は、半導体基板ＳＵＢとしてエピタキシャルウェハを用
いることが好ましい。
タ９の接地ラインＧＮＤに対する基板ＳＵＢのコンタク
トを付加抵抗Ｒを介して行なう構造としている。さらに
は、これに代えてあるいはこれに加えて、接地を取るた
めの基板コンタクトを周辺トランジスタ９のドレイン領
域Ｄから離れた位置に設けた構造を採用しても良い。第
３の具体的手段として、周辺トランジスタ９は、ソース
コンタクトとゲート電極Ｇとの間の距離が、ドレインコ
ンタクトとゲート電極Ｇとの間の距離に比べて小さく設
定された所謂非対称構造を備えるようにした。さらに
は、半導体基板ＳＵＢとしてエピタキシャルウェハを用
いることが好ましい。
【００１６】第４の具体的な手段として、内部トランジ
スタ（図示せず）はＬＤＤ構造を有する一方、周辺トラ
ンジスタ９をＣＯＮＶ構造とした。これに付随して、あ
るいはこれとは独立的に、周辺トランジスタ９がドレイ
ン領域Ｄの端部に沿って少なくとも部分的に厚みの小さ
なゲート絶縁膜ＯＸを備えた構造としても良い。また、
周辺トランジスタ９はドレイン領域Ｄの端部に沿って少
なくとも部分的に基板領域ＳＵＢより高濃度の表面不純
物領域を備えるようにしても良い。さらには、周辺トラ
ンジスタ９は、ゲート電極Ｇの直上に形成されたゲート
コンタクトを介して金属ゲートラインに接続するように
しても良い。
スタ（図示せず）はＬＤＤ構造を有する一方、周辺トラ
ンジスタ９をＣＯＮＶ構造とした。これに付随して、あ
るいはこれとは独立的に、周辺トランジスタ９がドレイ
ン領域Ｄの端部に沿って少なくとも部分的に厚みの小さ
なゲート絶縁膜ＯＸを備えた構造としても良い。また、
周辺トランジスタ９はドレイン領域Ｄの端部に沿って少
なくとも部分的に基板領域ＳＵＢより高濃度の表面不純
物領域を備えるようにしても良い。さらには、周辺トラ
ンジスタ９は、ゲート電極Ｇの直上に形成されたゲート
コンタクトを介して金属ゲートラインに接続するように
しても良い。
【００１７】第５の具体的手段として、周辺トランジス
タ９を不純物拡散自己整合型のＤＳＡ構造とした。
タ９を不純物拡散自己整合型のＤＳＡ構造とした。
【００１８】
【作用】引き続き、図１を参照して本発明の作用を詳細
に説明する。図１の中段にオープンドレインＮチャネル
ＭＯＳトランジスタ９の結線を示す。ドレインＤはオー
プン状態にある一方、ソースＳは種々の抵抗成分Ｒを介
して接地ラインＧＮＤに接続されている。また、基板Ｓ
ＵＢも種々の抵抗成分Ｒを介して接地ラインＧＮＤに接
続されている。図から明らかなように、Ｎ型のドレイン
ＤとＰ型の基板ＳＵＢとＮ型のソースＳはＮＰＮ接合と
なっており、等価的にＮＰＮバイポーラトランジスタと
見做すことができる。
に説明する。図１の中段にオープンドレインＮチャネル
ＭＯＳトランジスタ９の結線を示す。ドレインＤはオー
プン状態にある一方、ソースＳは種々の抵抗成分Ｒを介
して接地ラインＧＮＤに接続されている。また、基板Ｓ
ＵＢも種々の抵抗成分Ｒを介して接地ラインＧＮＤに接
続されている。図から明らかなように、Ｎ型のドレイン
ＤとＰ型の基板ＳＵＢとＮ型のソースＳはＮＰＮ接合と
なっており、等価的にＮＰＮバイポーラトランジスタと
見做すことができる。
【００１９】図１の下段に、等価的なバイポーラトラン
ジスタの結線を示す。ＮＰＮバイポーラトランジスタの
コレクタＣはＭＯＳトランジスタ９のドレインに対応し
ており、ベースＢは同じく基板ＳＵＢに対応しており、
エミッタＥは同じくソースＳに対応している。コレクタ
とベースの間にはダイオードＤｉが接続されている。こ
のダイオードはドレインＤと基板ＳＵＢのＰＮジャンク
ションによるものである。コレクタＣはオープン状態に
ある一方、ベースＢはベース抵抗ＲＢを介して接地され
ており、エミッタＥはエミッタ抵抗ＲＥを介して同じく
接地されている。所謂エミッタ接地構造である。なお、
ベース抵抗ＲＢ及びエミッタ抵抗ＲＥは、図１の中段に
示す抵抗成分Ｒに各々対応している。
ジスタの結線を示す。ＮＰＮバイポーラトランジスタの
コレクタＣはＭＯＳトランジスタ９のドレインに対応し
ており、ベースＢは同じく基板ＳＵＢに対応しており、
エミッタＥは同じくソースＳに対応している。コレクタ
とベースの間にはダイオードＤｉが接続されている。こ
のダイオードはドレインＤと基板ＳＵＢのＰＮジャンク
ションによるものである。コレクタＣはオープン状態に
ある一方、ベースＢはベース抵抗ＲＢを介して接地され
ており、エミッタＥはエミッタ抵抗ＲＥを介して同じく
接地されている。所謂エミッタ接地構造である。なお、
ベース抵抗ＲＢ及びエミッタ抵抗ＲＥは、図１の中段に
示す抵抗成分Ｒに各々対応している。
【００２０】オープン状態にあるコレクタ端子にパルス
状の静電気ストレス電流ＥＳあるいはサージ電流が印加
されると、ダイオードＤｉの耐圧を越えてトランジスタ
のベースＢにベース電流ＩBON が流れ、バイポーラトラ
ンジスタは導通状態になる。従って、コレクタＣとエミ
ッタＥとの間にコレクタ電流ＩCON が直接流れる。この
ようにして、静電気ストレス電流ＥＳは接地ラインＧＮ
Ｄに導かれ、ゲート絶縁膜ＯＸの静電破壊を未然に防止
できる。このコレクタ電流ＩCON は、具体的にはパンチ
スルー電流あるいは表面ブレークダウン電流となって流
れることになる。静電気ストレス電流ＥＳを逃がし易く
すればする程周辺トランジスタのＥＳＤ耐量が増加す
る。
状の静電気ストレス電流ＥＳあるいはサージ電流が印加
されると、ダイオードＤｉの耐圧を越えてトランジスタ
のベースＢにベース電流ＩBON が流れ、バイポーラトラ
ンジスタは導通状態になる。従って、コレクタＣとエミ
ッタＥとの間にコレクタ電流ＩCON が直接流れる。この
ようにして、静電気ストレス電流ＥＳは接地ラインＧＮ
Ｄに導かれ、ゲート絶縁膜ＯＸの静電破壊を未然に防止
できる。このコレクタ電流ＩCON は、具体的にはパンチ
スルー電流あるいは表面ブレークダウン電流となって流
れることになる。静電気ストレス電流ＥＳを逃がし易く
すればする程周辺トランジスタのＥＳＤ耐量が増加す
る。
【００２１】図から明らかなように、静電気ストレス電
流ＥＳを逃がし易くするためには、第１にエミッタＥと
コレクタＣとの間のコンダクタンスを小さくすれば良
い。このことは、等価的に見ると、エミッタ接地バイポ
ーラトランジスタのｈＦＥ（電流増幅率）を大きくする
ことに他ならない。この目的で、前述した第１の具体的
手段が講じられた。例えば、周辺トランジスタ９のチャ
ネル長Ｌを内部トランジスタのチャネル長より短かく設
定することにより、コンダクタンスが改善され大量のコ
レクタ電流ＩＣＯＮが流れる。同様の目的で、第５の手
段が講じられた。即ち、周辺トランジスタ９をＤＳＡ構
造とすることにより、チャネル長Ｌを大幅に短縮化でき
る。
流ＥＳを逃がし易くするためには、第１にエミッタＥと
コレクタＣとの間のコンダクタンスを小さくすれば良
い。このことは、等価的に見ると、エミッタ接地バイポ
ーラトランジスタのｈＦＥ（電流増幅率）を大きくする
ことに他ならない。この目的で、前述した第１の具体的
手段が講じられた。例えば、周辺トランジスタ９のチャ
ネル長Ｌを内部トランジスタのチャネル長より短かく設
定することにより、コンダクタンスが改善され大量のコ
レクタ電流ＩＣＯＮが流れる。同様の目的で、第５の手
段が講じられた。即ち、周辺トランジスタ９をＤＳＡ構
造とすることにより、チャネル長Ｌを大幅に短縮化でき
る。
【００２２】第２に、ベース抵抗ＲＢを大きくすること
により、ベース電流ＩBON が流れ易くなり、容易にダイ
オードＤｉの耐圧を越えて速やかにバイポーラトランジ
スタが導通状態になる。早く導通状態になればなる程Ｅ
ＳＤ耐量が向上する。この目的のために、前述した第２
の具体的手段が講じられた。例えば、周辺トランジスタ
９の基板コンタクトを付加抵抗Ｒを介して接地ラインＧ
ＮＤに接続することにより、等価的にベース抵抗ＲＢを
大きくすることができる。
により、ベース電流ＩBON が流れ易くなり、容易にダイ
オードＤｉの耐圧を越えて速やかにバイポーラトランジ
スタが導通状態になる。早く導通状態になればなる程Ｅ
ＳＤ耐量が向上する。この目的のために、前述した第２
の具体的手段が講じられた。例えば、周辺トランジスタ
９の基板コンタクトを付加抵抗Ｒを介して接地ラインＧ
ＮＤに接続することにより、等価的にベース抵抗ＲＢを
大きくすることができる。
【００２３】第３に、エミッタ抵抗ＲＥをできるだけ小
さくすることにより、コレクタ電流ＩＣＯＮが流れ易く
なる。この目的のために、前述した第３の手段が講じら
れた。例えば、ソースコンタクトとゲート電極との間の
距離がドレインコンタクトとゲート電極との間の距離に
比べて小さく設定された非対称構造を採用することによ
り、等価的にエミッタ抵抗ＲＥを下げることができる。
さくすることにより、コレクタ電流ＩＣＯＮが流れ易く
なる。この目的のために、前述した第３の手段が講じら
れた。例えば、ソースコンタクトとゲート電極との間の
距離がドレインコンタクトとゲート電極との間の距離に
比べて小さく設定された非対称構造を採用することによ
り、等価的にエミッタ抵抗ＲＥを下げることができる。
【００２４】第４に、ダイオードＤｉの耐圧を下げれば
バイポーラトランジスタがオンし易くなりＥＳＤ耐量が
改善される。この目的で、前述した第４の具体的手段が
講じられた。例えば、周辺トランジスタのみをＣＯＮＶ
構造とすることにより、ドレインのブレークダウン電圧
が低下し、等価的にダイオードＤｉの耐圧を小さくでき
る。
バイポーラトランジスタがオンし易くなりＥＳＤ耐量が
改善される。この目的で、前述した第４の具体的手段が
講じられた。例えば、周辺トランジスタのみをＣＯＮＶ
構造とすることにより、ドレインのブレークダウン電圧
が低下し、等価的にダイオードＤｉの耐圧を小さくでき
る。
【００２５】以上説明したように、本発明は静電気スト
レス電流に対してＭＯＳ周辺トランジスタが等価的にバ
イポーラ動作を行なってストレスを除去できる点に着目
したものである。バイポーラ動作あるいはバイポーラア
クションを高速且つ効率的に引き起こすために上述した
チャネル構造が採用され、ＭＯＳ周辺トランジスタのＥ
ＳＤ耐量を大幅に改善することが可能となる。
レス電流に対してＭＯＳ周辺トランジスタが等価的にバ
イポーラ動作を行なってストレスを除去できる点に着目
したものである。バイポーラ動作あるいはバイポーラア
クションを高速且つ効率的に引き起こすために上述した
チャネル構造が採用され、ＭＯＳ周辺トランジスタのＥ
ＳＤ耐量を大幅に改善することが可能となる。
【００２６】
【実施例】以下、図面を参照して本発明の好適な実施例
を詳細に説明する。図２は、本発明にかかる周辺トラン
ジスタ９の第１実施例を示す模式的な平面図である。本
例においては、周辺トランジスタ９のチャネル長Ｌは定
格耐圧を満たす範囲で内部トランジスタの内最小のチャ
ネル長と同じかもしくはより短かく設定されている。内
部トランジスタは与えられた機能や要求される動作特性
に応じて大小様々のチャネル長を有する。従って、周辺
トランジスタ９のＥＳＤ耐量を内部トランジスタに比べ
て高くするためには、周辺トランジスタ９のチャネル長
Ｌを内部トランジスタの最小チャネル長よりも短かくす
る必要がある。しかしながら、チャネル長Ｌはあくまで
ＩＣ定格耐圧を保持できる範囲でなければならない。チ
ャネル長Ｌを極端に短縮化すると、ＤＣ耐圧あるいはド
レイン耐圧が定格を下回ってしまう。
を詳細に説明する。図２は、本発明にかかる周辺トラン
ジスタ９の第１実施例を示す模式的な平面図である。本
例においては、周辺トランジスタ９のチャネル長Ｌは定
格耐圧を満たす範囲で内部トランジスタの内最小のチャ
ネル長と同じかもしくはより短かく設定されている。内
部トランジスタは与えられた機能や要求される動作特性
に応じて大小様々のチャネル長を有する。従って、周辺
トランジスタ９のＥＳＤ耐量を内部トランジスタに比べ
て高くするためには、周辺トランジスタ９のチャネル長
Ｌを内部トランジスタの最小チャネル長よりも短かくす
る必要がある。しかしながら、チャネル長Ｌはあくまで
ＩＣ定格耐圧を保持できる範囲でなければならない。チ
ャネル長Ｌを極端に短縮化すると、ＤＣ耐圧あるいはド
レイン耐圧が定格を下回ってしまう。
【００２７】周辺トランジスタ９は、例えばオープンド
レイン出力端子に用いられるＮチャネルＭＯＳトランジ
スタである。このチャネル長Ｌを小さくすることによ
り、ＮチャネルＭＯＳトランジスタをＮＰＮトランジス
タと見立てた場合のコンダクタンスが向上し、静電気ス
トレスを逃がす能力が改善される。これに対して、従来
周辺トランジスタのＥＳＤ耐量が低い欠点を補うため、
オープンドレイン端子に抵抗を付加していた。このた
め、オープンドレイントランジスタのドライバビリティ
が低くなる。これを補うために、チャネル幅を大きくす
る必要があった。一方、本実施例においては、ＥＳＤ耐
量が向上するため、何等付加抵抗を要せずチャネル幅Ｗ
を大きくする必要がない。結果的に、チャネル長Ｌ及び
チャネル幅Ｗをともに小さくすることができ、周辺トラ
ンジスタの微細化に寄与できる。
レイン出力端子に用いられるＮチャネルＭＯＳトランジ
スタである。このチャネル長Ｌを小さくすることによ
り、ＮチャネルＭＯＳトランジスタをＮＰＮトランジス
タと見立てた場合のコンダクタンスが向上し、静電気ス
トレスを逃がす能力が改善される。これに対して、従来
周辺トランジスタのＥＳＤ耐量が低い欠点を補うため、
オープンドレイン端子に抵抗を付加していた。このた
め、オープンドレイントランジスタのドライバビリティ
が低くなる。これを補うために、チャネル幅を大きくす
る必要があった。一方、本実施例においては、ＥＳＤ耐
量が向上するため、何等付加抵抗を要せずチャネル幅Ｗ
を大きくする必要がない。結果的に、チャネル長Ｌ及び
チャネル幅Ｗをともに小さくすることができ、周辺トラ
ンジスタの微細化に寄与できる。
【００２８】図３は、ＭＯＳトランジスタのＬ長と耐圧
との関係を示すグラフである。ＬＤＤ構造の場合を示し
ておりドレイン耐圧が高くなっている。Ｌ長の比較的大
きい領域Ｂ例えば３μ以上の領域で、トランジスタブレ
ークダウン電圧ＴｒＢＶはゲートブレークダウン電圧を
上回っている。従来の周辺トランジスタのＬ長は内部ト
ランジスタと同様にこの領域に設定されていた。一方、
Ｌ長の小さな領域例えば２μｍ以下ぐらいでは、トラン
ジスタブレークダウン電圧が低下しパンチスルー領域と
なる。本発明においては、定格を上回り且つ好ましくは
ゲートブレークダウン電圧を下回る範囲Ａで周辺トラン
ジスタのＬ長を設定している。例えば、電源電圧定格５
ＶのＩＣでは０．４から１．２μｍ、３ＶのＩＣでは
０．２から１．２μｍ程度の範囲となる。
との関係を示すグラフである。ＬＤＤ構造の場合を示し
ておりドレイン耐圧が高くなっている。Ｌ長の比較的大
きい領域Ｂ例えば３μ以上の領域で、トランジスタブレ
ークダウン電圧ＴｒＢＶはゲートブレークダウン電圧を
上回っている。従来の周辺トランジスタのＬ長は内部ト
ランジスタと同様にこの領域に設定されていた。一方、
Ｌ長の小さな領域例えば２μｍ以下ぐらいでは、トラン
ジスタブレークダウン電圧が低下しパンチスルー領域と
なる。本発明においては、定格を上回り且つ好ましくは
ゲートブレークダウン電圧を下回る範囲Ａで周辺トラン
ジスタのＬ長を設定している。例えば、電源電圧定格５
ＶのＩＣでは０．４から１．２μｍ、３ＶのＩＣでは
０．２から１．２μｍ程度の範囲となる。
【００２９】このように、内部トランジスタと同様に周
辺トランジスタがＬＤＤ構造であっても、単にＬ長を小
さくすることでＥＳＤ耐量を改善できる。従って、図２
の実施例においては、周辺トランジスタと内部トランジ
スタを同一の半導体プロセスで形成できるため何等工程
を増やす必要がない。図４は、本発明にかかる周辺トラ
ンジスタの第２実施例を示す模式的な平面図である。周
辺トランジスタ９は通常のチャネル長Ｌ１に設定された
第１チャネル幅部１１と、局所的に短縮化されたチャネ
ル長Ｌ２に設定された第２チャネル幅部１２とを有して
いる。図２に示す第１実施例と異なり、本実施例におい
てはＬ長を部分的に短縮化している。高電圧であっても
静電気ストレス電流量は少ないので、第２チャネル幅部
１２が狭くても十分ストレスを逃がすことができる。一
方、通常の動作において、第２チャネル幅部１２は第１
チャネル幅部１１に比べてパンチスルーを生じる確率が
高くなる。しかしながら、第２チャネル幅部１２の寸法
が小さいので、パンチスルーが起きてもリーク電流が少
なくて済むという利点がある。
辺トランジスタがＬＤＤ構造であっても、単にＬ長を小
さくすることでＥＳＤ耐量を改善できる。従って、図２
の実施例においては、周辺トランジスタと内部トランジ
スタを同一の半導体プロセスで形成できるため何等工程
を増やす必要がない。図４は、本発明にかかる周辺トラ
ンジスタの第２実施例を示す模式的な平面図である。周
辺トランジスタ９は通常のチャネル長Ｌ１に設定された
第１チャネル幅部１１と、局所的に短縮化されたチャネ
ル長Ｌ２に設定された第２チャネル幅部１２とを有して
いる。図２に示す第１実施例と異なり、本実施例におい
てはＬ長を部分的に短縮化している。高電圧であっても
静電気ストレス電流量は少ないので、第２チャネル幅部
１２が狭くても十分ストレスを逃がすことができる。一
方、通常の動作において、第２チャネル幅部１２は第１
チャネル幅部１１に比べてパンチスルーを生じる確率が
高くなる。しかしながら、第２チャネル幅部１２の寸法
が小さいので、パンチスルーが起きてもリーク電流が少
なくて済むという利点がある。
【００３０】図５は、周辺トランジスタのＥＳＤ耐量と
Ｌ長との関係を示すグラフである。図から明らかなよう
に、Ｌ長を短かくするとＥＳＤ耐量が向上する。しかし
ながら、所定の下限チャネル長ＬＬを越えて短かくする
と、再びＥＳＤ耐量の低下をもたらす危険性がある。こ
のため、周辺トランジスタのＬ長は下限チャネル長ＬＬ
よりも長く設定すべきである。例えば、電源電圧定格５
ＶのＩＣでは下限チャネル長は０．４μｍ、３ＶのＩＣ
では０．２μｍ程度となる。
Ｌ長との関係を示すグラフである。図から明らかなよう
に、Ｌ長を短かくするとＥＳＤ耐量が向上する。しかし
ながら、所定の下限チャネル長ＬＬを越えて短かくする
と、再びＥＳＤ耐量の低下をもたらす危険性がある。こ
のため、周辺トランジスタのＬ長は下限チャネル長ＬＬ
よりも長く設定すべきである。例えば、電源電圧定格５
ＶのＩＣでは下限チャネル長は０．４μｍ、３ＶのＩＣ
では０．２μｍ程度となる。
【００３１】図６は本発明にかかる周辺トランジスタ９
の第３実施例を示す模式的な平面図であり、Ｎチャネル
ＭＯＳトランジスタをオープンドレイン出力端子に接続
した例である。接地を取るための基板コンタクト１３を
周辺トランジスタ９のドレイン領域Ｄから離れた位置に
設けている。例えば、基板コンタクト１３は周辺トラン
ジスタ９のソース領域Ｓ側にあり、基板コンタクト１３
とソース領域Ｓとの間の距離に比べて、基板コンタクト
１３とドレイン領域Ｄとの間の距離ｂが大きくなってい
る。
の第３実施例を示す模式的な平面図であり、Ｎチャネル
ＭＯＳトランジスタをオープンドレイン出力端子に接続
した例である。接地を取るための基板コンタクト１３を
周辺トランジスタ９のドレイン領域Ｄから離れた位置に
設けている。例えば、基板コンタクト１３は周辺トラン
ジスタ９のソース領域Ｓ側にあり、基板コンタクト１３
とソース領域Ｓとの間の距離に比べて、基板コンタクト
１３とドレイン領域Ｄとの間の距離ｂが大きくなってい
る。
【００３２】これに加えて、基板コンタクト１３は付加
抵抗１４を介して接地ラインＧＮＤに接続されている。
この付加抵抗１４は、例えばポリシリコン膜等をパター
ニングして形成することができる。図７は、図６に示す
第３実施例の模式的な断面構造を示す図である。基板コ
ンタクト１３とドレイン領域Ｄとの間の距離が離れてい
るため、両者の間に基板ＳＵＢを介して大きな抵抗成分
Ｒ１が加わる。また、基板コンタクト１３と接地ライン
ＧＮＤとの間には付加抵抗１４が介在するため同様に抵
抗成分Ｒ２が加わる。この結果、ドレイン領域Ｄと接地
ラインＧＮＤとの間には大きな抵抗成分Ｒ１及びＲ２が
直列的に加わることになる。
抵抗１４を介して接地ラインＧＮＤに接続されている。
この付加抵抗１４は、例えばポリシリコン膜等をパター
ニングして形成することができる。図７は、図６に示す
第３実施例の模式的な断面構造を示す図である。基板コ
ンタクト１３とドレイン領域Ｄとの間の距離が離れてい
るため、両者の間に基板ＳＵＢを介して大きな抵抗成分
Ｒ１が加わる。また、基板コンタクト１３と接地ライン
ＧＮＤとの間には付加抵抗１４が介在するため同様に抵
抗成分Ｒ２が加わる。この結果、ドレイン領域Ｄと接地
ラインＧＮＤとの間には大きな抵抗成分Ｒ１及びＲ２が
直列的に加わることになる。
【００３３】図８は、図７に示すＭＯＳトランジスタを
ＮＰＮバイポーラトランジスタと見立てた場合の等価回
路図である。図示するように、オープンコレクタとベー
ス側の接地ラインＧＮＤとの間には、ダイオードＤｉを
介して抵抗成分Ｒ１及びＲ２の直列接続からなるベース
抵抗ＲＢが加わる。このベース抵抗ＲＢを大きくするこ
とにより、ＮＰＮバイポーラトランジスタがオンし易く
なるため、ＥＳＤ耐量が改善される。換言すると、少な
いベース電流ＩBON でバイポーラトランジスタは導通状
態になる。
ＮＰＮバイポーラトランジスタと見立てた場合の等価回
路図である。図示するように、オープンコレクタとベー
ス側の接地ラインＧＮＤとの間には、ダイオードＤｉを
介して抵抗成分Ｒ１及びＲ２の直列接続からなるベース
抵抗ＲＢが加わる。このベース抵抗ＲＢを大きくするこ
とにより、ＮＰＮバイポーラトランジスタがオンし易く
なるため、ＥＳＤ耐量が改善される。換言すると、少な
いベース電流ＩBON でバイポーラトランジスタは導通状
態になる。
【００３４】図９は、本発明にかかる周辺トランジスタ
９の第４実施例を示す模式的な平面図である。本例にお
いては、ソースコンタクト１５とゲート電極Ｇとの間の
距離ｃが、ドレインコンタクト１６とゲート電極Ｇとの
間の距離ｄに比べて小さく設定されており、周辺トラン
ジスタ９は非対称構造を有する。なお、仮にソースコン
タクト１５と併せてドレインコンタクト１６もゲート電
極Ｇに近付けると、逆にＥＳＤ耐量が劣化するので好ま
しくない。
９の第４実施例を示す模式的な平面図である。本例にお
いては、ソースコンタクト１５とゲート電極Ｇとの間の
距離ｃが、ドレインコンタクト１６とゲート電極Ｇとの
間の距離ｄに比べて小さく設定されており、周辺トラン
ジスタ９は非対称構造を有する。なお、仮にソースコン
タクト１５と併せてドレインコンタクト１６もゲート電
極Ｇに近付けると、逆にＥＳＤ耐量が劣化するので好ま
しくない。
【００３５】図１０は、図９に示す実施例の模式的な断
面構造を示す。図示するように、ゲート電極Ｇとソース
コンタクト１５との間の距離が短縮化されているので、
ソース領域Ｓを通過する実効的な電流経路が短かくなり
抵抗成分Ｒを小さくできる。図１１は、図１０に示すオ
ープンドレインタイプのＮチャネルＭＯＳトランジスタ
をＮＰＮバイポーラトランジスタに見立てた場合の等価
回路図である。図示するように、エミッタＥと接地との
間に図１０に示す抵抗成分Ｒからなるエミッタ抵抗ＲＥ
が介在している。このエミッタ抵抗ＲＥを可能な限り小
さく設定しているので、ＮＰＮトランジスタのコンダク
タンスが改善されコレクタ電流ＩCONが流れ易くなり、
ＥＳＤ耐量が改善できる。
面構造を示す。図示するように、ゲート電極Ｇとソース
コンタクト１５との間の距離が短縮化されているので、
ソース領域Ｓを通過する実効的な電流経路が短かくなり
抵抗成分Ｒを小さくできる。図１１は、図１０に示すオ
ープンドレインタイプのＮチャネルＭＯＳトランジスタ
をＮＰＮバイポーラトランジスタに見立てた場合の等価
回路図である。図示するように、エミッタＥと接地との
間に図１０に示す抵抗成分Ｒからなるエミッタ抵抗ＲＥ
が介在している。このエミッタ抵抗ＲＥを可能な限り小
さく設定しているので、ＮＰＮトランジスタのコンダク
タンスが改善されコレクタ電流ＩCONが流れ易くなり、
ＥＳＤ耐量が改善できる。
【００３６】図１２は、本発明にかかる半導体集積回路
装置の第５実施例を示す部分断面図である。本例におい
ては、基板ＳＵＢはエピタキシャルウェハを用いてい
る。このウェハ上にＮチャネルＭＯＳトランジスタ等の
周辺トランジスタ９が形成される。エピタキシャルウェ
ハは例えばＰ+ の高不純物濃度を有しており、導電性に
優れている。このウェハに、ＮチャネルＭＯＳトランジ
スタを設ける。このようにすると、オープンドレインＤ
に加わる静電気ストレス電流ＥＳは一部導電性に優れた
基板ＳＵＢを介してソースＳ側に流れる。ＮＰＮバイポ
ーラトランジスタとして等価的に見た場合、エミッタと
コレクタ間のコンダクタンスが改善されるため、周辺ト
ランジスタ９のＥＳＤ耐量が向上する。
装置の第５実施例を示す部分断面図である。本例におい
ては、基板ＳＵＢはエピタキシャルウェハを用いてい
る。このウェハ上にＮチャネルＭＯＳトランジスタ等の
周辺トランジスタ９が形成される。エピタキシャルウェ
ハは例えばＰ+ の高不純物濃度を有しており、導電性に
優れている。このウェハに、ＮチャネルＭＯＳトランジ
スタを設ける。このようにすると、オープンドレインＤ
に加わる静電気ストレス電流ＥＳは一部導電性に優れた
基板ＳＵＢを介してソースＳ側に流れる。ＮＰＮバイポ
ーラトランジスタとして等価的に見た場合、エミッタと
コレクタ間のコンダクタンスが改善されるため、周辺ト
ランジスタ９のＥＳＤ耐量が向上する。
【００３７】図１３は、本発明にかかる周辺トランジス
タ９の第６実施例を示す模式的な平面図である。本例に
おいては、内部トランジスタ（図示せず）が二重ドレイ
ンのＬＤＤ構造を有する一方、図示する周辺トランジス
タ９は少なくとも部分的に一重ドレインの通常構造ある
いはＣＯＮＶ構造を有する点に特徴がある。図示するよ
うに、第１チャネル幅部１７はＬＤＤ構造であるのに対
して、第２チャネル幅部１８のみ選択的にＣＯＮＶ構造
となっている。勿論、周辺トランジスタ９を完全にＣＯ
ＮＶ構造としても良いが、その時にはホットエレクトロ
ンによる耐久性劣化が懸念される。本例のように、ＣＯ
ＮＶ構造の部分を局限化しておけば、ホットエレクトロ
ンによる劣化がチャネル幅部全体に拡大する惧れがない
という利点がある。なお、静電気ストレス電流量は比較
的少ないので、ＣＯＮＶ構造の部分が狭くても十分に対
応することができる。
タ９の第６実施例を示す模式的な平面図である。本例に
おいては、内部トランジスタ（図示せず）が二重ドレイ
ンのＬＤＤ構造を有する一方、図示する周辺トランジス
タ９は少なくとも部分的に一重ドレインの通常構造ある
いはＣＯＮＶ構造を有する点に特徴がある。図示するよ
うに、第１チャネル幅部１７はＬＤＤ構造であるのに対
して、第２チャネル幅部１８のみ選択的にＣＯＮＶ構造
となっている。勿論、周辺トランジスタ９を完全にＣＯ
ＮＶ構造としても良いが、その時にはホットエレクトロ
ンによる耐久性劣化が懸念される。本例のように、ＣＯ
ＮＶ構造の部分を局限化しておけば、ホットエレクトロ
ンによる劣化がチャネル幅部全体に拡大する惧れがない
という利点がある。なお、静電気ストレス電流量は比較
的少ないので、ＣＯＮＶ構造の部分が狭くても十分に対
応することができる。
【００３８】図１４は、図１３に示す実施例の断面構造
を示しており、左側がＸＸ線に沿って切断されたＣＯＮ
Ｖ構造の部分を示し、右側はＹＹ線に沿って切断された
ＬＤＤ構造の部分を示す。ＣＯＮＶ構造の部分は基板の
Ｐ型領域とドレインＤのＮ+型領域が接する構造を有し
ており、ＰＮ+ 接合ダイオードＤｉの耐圧が比較的低
い。これに対して、ＬＤＤ構造の部分では、基板のＰ型
領域とドレインＤのＮ-型領域が接しており、ＰＮ- 接
合ダイオードの耐圧は比較的高い。
を示しており、左側がＸＸ線に沿って切断されたＣＯＮ
Ｖ構造の部分を示し、右側はＹＹ線に沿って切断された
ＬＤＤ構造の部分を示す。ＣＯＮＶ構造の部分は基板の
Ｐ型領域とドレインＤのＮ+型領域が接する構造を有し
ており、ＰＮ+ 接合ダイオードＤｉの耐圧が比較的低
い。これに対して、ＬＤＤ構造の部分では、基板のＰ型
領域とドレインＤのＮ-型領域が接しており、ＰＮ- 接
合ダイオードの耐圧は比較的高い。
【００３９】図１５は、静電気ストレス解放時における
ダイオードＤｉの動作特性を示すグラフである。ＣＯＮ
Ｖ構造におけるＰＮ接合ダイオードＤｉは比較的低電圧
でオンし速やかにオン電流を供給できる。一方、ＬＤＤ
構造におけるＰＮ接合ダイオードは比較的高い電圧にな
るまでオンしない。このため、静電気ストレス解放のた
めの応答性が悪い。
ダイオードＤｉの動作特性を示すグラフである。ＣＯＮ
Ｖ構造におけるＰＮ接合ダイオードＤｉは比較的低電圧
でオンし速やかにオン電流を供給できる。一方、ＬＤＤ
構造におけるＰＮ接合ダイオードは比較的高い電圧にな
るまでオンしない。このため、静電気ストレス解放のた
めの応答性が悪い。
【００４０】図１６は、チャネル幅全体に沿ってＣＯＮ
Ｖ構造を有する周辺トランジスタと、同じくＬＤＤ構造
を有する周辺トランジスタについて、トランジスタのゲ
ートＬ長即ちチャネル長とＥＳＤ耐量との関係を示すグ
ラフであり、実測データに基づいている。グラフから明
らかなように、チャネル長に関わらず、ＣＯＮＶ構造の
ＭＯＳトランジスタはＬＤＤ構造のＭＯＳトランジスタ
に比べて優れたＥＳＤ耐量を有することが理解できる。
Ｖ構造を有する周辺トランジスタと、同じくＬＤＤ構造
を有する周辺トランジスタについて、トランジスタのゲ
ートＬ長即ちチャネル長とＥＳＤ耐量との関係を示すグ
ラフであり、実測データに基づいている。グラフから明
らかなように、チャネル長に関わらず、ＣＯＮＶ構造の
ＭＯＳトランジスタはＬＤＤ構造のＭＯＳトランジスタ
に比べて優れたＥＳＤ耐量を有することが理解できる。
【００４１】図１７は、本発明にかかる周辺トランジス
タの第７実施例を示す模式的な断面図である。周辺トラ
ンジスタ９はドレイン領域Ｄの端部に沿って少なくとも
部分的に厚みの小さなゲート絶縁膜ＯＸを備えている点
に特徴がある。このように、ゲート絶縁膜ＯＸを薄くす
ると、その直下に位置するＰＮ接合ダイオードＤｉの耐
圧が下がり等価的にバイポーラトランジスタがオンし易
くなる。換言すると、チャネルｃｈを介して表面ブレー
クダウン電流が流れ易くなるため、ＥＳＤ耐量が改善さ
れる。なお、チャネル幅部全体に渡ってゲート絶縁膜Ｏ
Ｘを薄くしても構わないが、通常動作におけるパンチス
ルーを防止するためには、本例のように部分的にゲート
絶縁膜を薄くすることが好ましい。この実施例は特に従
来の５Ｖ標準電源電圧から３Ｖ（いわゆる３Ｖ系とは基
準電源電圧は３．５Ｖである）及びそれ以下の電源電圧
で駆動する半導体集積回路装置あるいはＩＣに有効であ
る。
タの第７実施例を示す模式的な断面図である。周辺トラ
ンジスタ９はドレイン領域Ｄの端部に沿って少なくとも
部分的に厚みの小さなゲート絶縁膜ＯＸを備えている点
に特徴がある。このように、ゲート絶縁膜ＯＸを薄くす
ると、その直下に位置するＰＮ接合ダイオードＤｉの耐
圧が下がり等価的にバイポーラトランジスタがオンし易
くなる。換言すると、チャネルｃｈを介して表面ブレー
クダウン電流が流れ易くなるため、ＥＳＤ耐量が改善さ
れる。なお、チャネル幅部全体に渡ってゲート絶縁膜Ｏ
Ｘを薄くしても構わないが、通常動作におけるパンチス
ルーを防止するためには、本例のように部分的にゲート
絶縁膜を薄くすることが好ましい。この実施例は特に従
来の５Ｖ標準電源電圧から３Ｖ（いわゆる３Ｖ系とは基
準電源電圧は３．５Ｖである）及びそれ以下の電源電圧
で駆動する半導体集積回路装置あるいはＩＣに有効であ
る。
【００４２】図１８は、本発明にかかる周辺トランジス
タの第８実施例を示す模式的な部分断面図である。周辺
トランジスタ９は、ドレイン領域Ｄの端部に沿って少な
くとも部分的に基板領域ＳＵＢよりも高濃度の表面不純
物領域１９を有している点に特徴がある。例えば、周辺
トランジスタ９がＮチャネル型である場合には、ドレイ
ン領域ＤはＮ型の不純物領域となっている。また、基板
領域ＳＵＢはＰ型の不純物領域を有している。両領域の
間にＰ±型の表面不純物領域１９を拡散形成する。この
ようにすると、ＰＮ接合ダイオードＤｉの耐圧が下がり
トランジスタ９のＥＳＤ耐量が改善できる。換言する
と、チャネルｃｈに沿って表面ブレークダウンが生じ易
くなるため、等価的にＮＰＮバイポーラトランジスタが
オンし易くなる。前述した第７実施例と同様に高濃度の
表面不純物領域１９はチャネル幅部に沿って部分的に形
成することが好ましい。また、本実施例は特に低電圧駆
動化された３ＶＩＣに有効である。なお、表面不純物領
域１９の濃度は基板領域ＳＵＢの不純物濃度に比べて若
干高めに設定することが好ましい。
タの第８実施例を示す模式的な部分断面図である。周辺
トランジスタ９は、ドレイン領域Ｄの端部に沿って少な
くとも部分的に基板領域ＳＵＢよりも高濃度の表面不純
物領域１９を有している点に特徴がある。例えば、周辺
トランジスタ９がＮチャネル型である場合には、ドレイ
ン領域ＤはＮ型の不純物領域となっている。また、基板
領域ＳＵＢはＰ型の不純物領域を有している。両領域の
間にＰ±型の表面不純物領域１９を拡散形成する。この
ようにすると、ＰＮ接合ダイオードＤｉの耐圧が下がり
トランジスタ９のＥＳＤ耐量が改善できる。換言する
と、チャネルｃｈに沿って表面ブレークダウンが生じ易
くなるため、等価的にＮＰＮバイポーラトランジスタが
オンし易くなる。前述した第７実施例と同様に高濃度の
表面不純物領域１９はチャネル幅部に沿って部分的に形
成することが好ましい。また、本実施例は特に低電圧駆
動化された３ＶＩＣに有効である。なお、表面不純物領
域１９の濃度は基板領域ＳＵＢの不純物濃度に比べて若
干高めに設定することが好ましい。
【００４３】図１９は、本発明にかかる周辺トランジス
タの第９実施例を示す模式的な平面図である。周辺トラ
ンジスタ９は、ゲート電極Ｇの直上に形成されたゲート
コンタクト２０を介して金属ゲートライン２１に接続さ
れていることを特徴とする。このようにすると、従来に
比べて、ゲート電極Ｇとアルミニウム等からなる金属ゲ
ートライン２１との間に介在する抵抗成分を小さくする
ことができる。
タの第９実施例を示す模式的な平面図である。周辺トラ
ンジスタ９は、ゲート電極Ｇの直上に形成されたゲート
コンタクト２０を介して金属ゲートライン２１に接続さ
れていることを特徴とする。このようにすると、従来に
比べて、ゲート電極Ｇとアルミニウム等からなる金属ゲ
ートライン２１との間に介在する抵抗成分を小さくする
ことができる。
【００４４】図２０は、図１９に示す第９実施例の模式
的な断面構造を示す。ゲート電極Ｇの直上に設けられた
ゲートコンタクト２０は、その上に重ねられた金属ゲー
トライン２１に直接接続される。この結果、両者の間に
介在する抵抗成分Ｒの値を従来に比し低減できる。この
抵抗成分Ｒを下げることにより、ゲート電極Ｇの電位を
接地レベルに近付けることができる。このため、チャネ
ルｃｈにおける表面ブレークダウンが起こり易くなると
いう利点がある。
的な断面構造を示す。ゲート電極Ｇの直上に設けられた
ゲートコンタクト２０は、その上に重ねられた金属ゲー
トライン２１に直接接続される。この結果、両者の間に
介在する抵抗成分Ｒの値を従来に比し低減できる。この
抵抗成分Ｒを下げることにより、ゲート電極Ｇの電位を
接地レベルに近付けることができる。このため、チャネ
ルｃｈにおける表面ブレークダウンが起こり易くなると
いう利点がある。
【００４５】最後に、図２１は本発明にかかる周辺トラ
ンジスタの第１０実施例を示す模式的な断面図である。
本例においては、ＮチャネルＭＯＳトランジスタ９は不
純物拡散自己整合型のＤＳＡ構造を有している点に特徴
がある。図示するように、ＤＳＡ構造はＰ型の基板ＳＵ
Ｂに対して順次、自己整合的にＮ型及びＰ型の不純物拡
散を行ない、Ｎ型のドレイン領域ＤとＮ型のソース領域
Ｓと両者の間に介在するＰ型のチャネル領域ｃｈを形成
するものである。図から明らかなように、ＤＳＡ構造に
おいては、チャネルｃｈが不純物拡散層の厚み方向に形
成されるので、チャネル長を極端に短かくできる。この
ため、等価的にＮＰＮバイポーラトランジスタのコンダ
タンスを非常に大きくとることが可能になる。
ンジスタの第１０実施例を示す模式的な断面図である。
本例においては、ＮチャネルＭＯＳトランジスタ９は不
純物拡散自己整合型のＤＳＡ構造を有している点に特徴
がある。図示するように、ＤＳＡ構造はＰ型の基板ＳＵ
Ｂに対して順次、自己整合的にＮ型及びＰ型の不純物拡
散を行ない、Ｎ型のドレイン領域ＤとＮ型のソース領域
Ｓと両者の間に介在するＰ型のチャネル領域ｃｈを形成
するものである。図から明らかなように、ＤＳＡ構造に
おいては、チャネルｃｈが不純物拡散層の厚み方向に形
成されるので、チャネル長を極端に短かくできる。この
ため、等価的にＮＰＮバイポーラトランジスタのコンダ
タンスを非常に大きくとることが可能になる。
【００４６】以上、本発明にかかる周辺トランジスタの
第１実施例から第１０実施例までオープンドレイン端子
に用いられる例として説明してきたが、以下その他の応
用例について説明する。図２６（Ａ）は本発明にかかる
ＮチャネルＭＯＳトランジスタ９のゲートをソースに接
続（以下オフ結線と称する）した状態で、ＮチャネルＭ
ＯＳ出力トランジスタ２２自身とは別に付加した第１の
応用例の回路を示す模式的ブロック図である。これまで
出力などの周辺トランジスタ自身のＥＳＤ耐量を向上す
る実施例について多く説明してきたが、本応用例では例
えば出力トランジスタのオン時の電流ＩDSをあまり多く
とれない場合などに有効である、すなわち第１実施例の
ようにチャネル長を短くすると自動的にＭＯＳトランジ
スタのコンダクタンスｇｍは上昇するからである。
第１実施例から第１０実施例までオープンドレイン端子
に用いられる例として説明してきたが、以下その他の応
用例について説明する。図２６（Ａ）は本発明にかかる
ＮチャネルＭＯＳトランジスタ９のゲートをソースに接
続（以下オフ結線と称する）した状態で、ＮチャネルＭ
ＯＳ出力トランジスタ２２自身とは別に付加した第１の
応用例の回路を示す模式的ブロック図である。これまで
出力などの周辺トランジスタ自身のＥＳＤ耐量を向上す
る実施例について多く説明してきたが、本応用例では例
えば出力トランジスタのオン時の電流ＩDSをあまり多く
とれない場合などに有効である、すなわち第１実施例の
ようにチャネル長を短くすると自動的にＭＯＳトランジ
スタのコンダクタンスｇｍは上昇するからである。
【００４７】第２実施例のように、チャネルの部分を短
くしてもその部分のオン時のｇｍ増大は避けられないが
本応用例ではチャネル長の短いＮチャネルＭＯＳトラン
ジスタ９は常にオフしていることになり完全に避けられ
る。静電気ストレスはＮチャネルＭＯＳトランジスタ９
が逃がしてくれるため、出力トランジスタを含めた回路
としてのＥＳＤ耐量は向上できる。オフ結線のＮチャネ
ルＭＯＳトランジスタ９のチャネル長が短いことなどに
よるリーク電流は、第２実施例において説明したのと同
様にチャネル幅は小さくても充分であることから問題と
はならない。本応用例には第１から第１０実施例までど
のトランジスタを用いてもかまわない。以下、本応用例
のような本発明にかかるＮチャネルＭＯＳトランジスタ
９をオフ結線で付加することを保護素子として付加する
と称する。
くしてもその部分のオン時のｇｍ増大は避けられないが
本応用例ではチャネル長の短いＮチャネルＭＯＳトラン
ジスタ９は常にオフしていることになり完全に避けられ
る。静電気ストレスはＮチャネルＭＯＳトランジスタ９
が逃がしてくれるため、出力トランジスタを含めた回路
としてのＥＳＤ耐量は向上できる。オフ結線のＮチャネ
ルＭＯＳトランジスタ９のチャネル長が短いことなどに
よるリーク電流は、第２実施例において説明したのと同
様にチャネル幅は小さくても充分であることから問題と
はならない。本応用例には第１から第１０実施例までど
のトランジスタを用いてもかまわない。以下、本応用例
のような本発明にかかるＮチャネルＭＯＳトランジスタ
９をオフ結線で付加することを保護素子として付加する
と称する。
【００４８】図２６（Ｂ）は、本発明にかかるＮチャネ
ルＭＯＳトランジスタ９をＣＭＯＳ出力端子に保護素子
として付加した第２の応用例の回路を示す模式的ブロッ
ク図である。効果としては第１の応用例と同様である。
図２６（Ｃ）は、本発明にかかるＮチャネルＭＯＳトラ
ンジスタ９を入出力端子に保護素子として付加した第３
の応用例の回路を示す模式的ブロック図である。効果と
しては第１の応用例と同様であるが、さらなる利点とし
て入力インバータ２５の静電気ストレス保護用の抵抗を
付加しなくても充分なＥＳＤ耐量が得られるという点で
ある。
ルＭＯＳトランジスタ９をＣＭＯＳ出力端子に保護素子
として付加した第２の応用例の回路を示す模式的ブロッ
ク図である。効果としては第１の応用例と同様である。
図２６（Ｃ）は、本発明にかかるＮチャネルＭＯＳトラ
ンジスタ９を入出力端子に保護素子として付加した第３
の応用例の回路を示す模式的ブロック図である。効果と
しては第１の応用例と同様であるが、さらなる利点とし
て入力インバータ２５の静電気ストレス保護用の抵抗を
付加しなくても充分なＥＳＤ耐量が得られるという点で
ある。
【００４９】図２７（Ａ）は、本発明にかかるＮチャネ
ルＭＯＳトランジスタ９を入力端子に保護素子として付
加した第４の応用例の回路を示す模式的ブロック図であ
る。従来の一般的入力保護回路は図（Ｂ）に示すごとく
保護ダイオード２７を使用したようなものであるが、入
力保護抵抗２６を少なからず高い値にしなければならな
かった、すなわち数ｋΩからひどい時には数１０ｋΩに
しないと充分なＥＳＤ耐量が確保できなかった。しかし
ながら、本応用例のごとくすることで入力保護抵抗２６
は数ｋΩ以下（５ｋΩ以下）の抵抗値、もしくは付加し
なくても充分なＥＳＤ耐量を確保することができ大変有
効である。特には高速応答が要求される半導体集積回路
装置の入力端子においては、入力保護抵抗２６のＣＲ時
定数増大による遅延を大きく避けることができ大変有益
となる。ここで、入力保護抵抗２６は、本発明Ｎチャネ
ルＭＯＳトランジスタの図中左側に位置させているが、
これは右側に位置させても同じ効果が得られる。
ルＭＯＳトランジスタ９を入力端子に保護素子として付
加した第４の応用例の回路を示す模式的ブロック図であ
る。従来の一般的入力保護回路は図（Ｂ）に示すごとく
保護ダイオード２７を使用したようなものであるが、入
力保護抵抗２６を少なからず高い値にしなければならな
かった、すなわち数ｋΩからひどい時には数１０ｋΩに
しないと充分なＥＳＤ耐量が確保できなかった。しかし
ながら、本応用例のごとくすることで入力保護抵抗２６
は数ｋΩ以下（５ｋΩ以下）の抵抗値、もしくは付加し
なくても充分なＥＳＤ耐量を確保することができ大変有
効である。特には高速応答が要求される半導体集積回路
装置の入力端子においては、入力保護抵抗２６のＣＲ時
定数増大による遅延を大きく避けることができ大変有益
となる。ここで、入力保護抵抗２６は、本発明Ｎチャネ
ルＭＯＳトランジスタの図中左側に位置させているが、
これは右側に位置させても同じ効果が得られる。
【００５０】近年、半導体集積回路装置の微細化による
高集積化、高速化の進展はめざましいものがあるが、さ
らに高速化を実現するためにはＭＯＳトランジスタのソ
ースＳ及びドレインＤの基板ＳＵＢに対する接合容量が
問題になってくる。そこで次のような素子構造が実現さ
れつつある。図２８は、絶縁膜上に形成された薄膜トラ
ンジスタを示す模式的断面図である。いわゆるＴＦＴト
ランジスタとかＳＯＩトランジスタ等のように称される
ものである。以下、簡単のためＳＯＩトランジスタと称
する。図２８からわかるようにソースＳ及びドレインＤ
の底面は基板ＳＵＢ２９ではなく絶縁膜３０に接してい
て接合容量の低減がなされている、また基板ＳＵＢ２９
はほとんどチャネル領域ｃｈの部分しかないことがわか
る。基板ＳＵＢは電位２９を取ることもできず、またＰ
Ｎ接合部２８は従来のＭＯＳトランジスタに比べて極端
に面積が少ない、このことからトランジスタ自体のＥＳ
Ｄ耐量も大きく低下するが、例えば入力端子に第４の応
用例で示したような一般的な保護ダイオード２７を用い
たとしてもほとんど効果が期待できない。
高集積化、高速化の進展はめざましいものがあるが、さ
らに高速化を実現するためにはＭＯＳトランジスタのソ
ースＳ及びドレインＤの基板ＳＵＢに対する接合容量が
問題になってくる。そこで次のような素子構造が実現さ
れつつある。図２８は、絶縁膜上に形成された薄膜トラ
ンジスタを示す模式的断面図である。いわゆるＴＦＴト
ランジスタとかＳＯＩトランジスタ等のように称される
ものである。以下、簡単のためＳＯＩトランジスタと称
する。図２８からわかるようにソースＳ及びドレインＤ
の底面は基板ＳＵＢ２９ではなく絶縁膜３０に接してい
て接合容量の低減がなされている、また基板ＳＵＢ２９
はほとんどチャネル領域ｃｈの部分しかないことがわか
る。基板ＳＵＢは電位２９を取ることもできず、またＰ
Ｎ接合部２８は従来のＭＯＳトランジスタに比べて極端
に面積が少ない、このことからトランジスタ自体のＥＳ
Ｄ耐量も大きく低下するが、例えば入力端子に第４の応
用例で示したような一般的な保護ダイオード２７を用い
たとしてもほとんど効果が期待できない。
【００５１】したがって、ＳＯＩトランジスタからなる
半導体集積回路装置の入力及び出力端子には第１から第
４の応用例に示したごとく本発明にかかるＮチャネルＭ
ＯＳトランジスタを使用するのが大変効果的である。
（図示しないが）これが第５の応用例である。もちろ
ん、かかるＮチャネルＭＯＳトランジスタは第１から第
１０実施例のいずれでもかまわない。入力及び出力に限
らず、電源系を構成するＭＯＳトランジスタに適用（例
えば、図２２の電源端子５と接地端子６の間にかかるＮ
チャネルＭＯＳトランジスタを挿入すると言うこと）し
ても大変効果的であるし、内部回路の全てのＭＯＳトラ
ンジスタに適用するのもより効果的である。
半導体集積回路装置の入力及び出力端子には第１から第
４の応用例に示したごとく本発明にかかるＮチャネルＭ
ＯＳトランジスタを使用するのが大変効果的である。
（図示しないが）これが第５の応用例である。もちろ
ん、かかるＮチャネルＭＯＳトランジスタは第１から第
１０実施例のいずれでもかまわない。入力及び出力に限
らず、電源系を構成するＭＯＳトランジスタに適用（例
えば、図２２の電源端子５と接地端子６の間にかかるＮ
チャネルＭＯＳトランジスタを挿入すると言うこと）し
ても大変効果的であるし、内部回路の全てのＭＯＳトラ
ンジスタに適用するのもより効果的である。
【００５２】
【発明の効果】以上に説明したように、本発明によれ
ば、外部回路との接続部に設けられた絶縁ゲート電界効
果型の周辺トランジスタと内部回路を構成する絶縁ゲー
ト電界効果型の内部トランジスタとを含む半導体集積回
路装置において、周辺トランジスタは内部トランジスタ
に比べて静電気ストレス電流を逃がし易いチャネル構造
を備えているため、周辺トランジスタのＥＳＤ耐量を内
部トランジスタより高くすることができるという効果が
ある。一般に、周辺トランジスタは内部トランジスタに
比べて静電気ストレスの影響を直接受けるため、そのＥ
ＳＤ耐量を高めることにより、半導体集積回路装置全体
の信頼性を向上できるという効果がある。又、本発明に
おいては、周辺トランジスタのＥＳＤ耐量を選択的に改
善する一方、内部トランジスタに関しては構造上及び動
作特性上何等変更を要しないので、通常と同じようにホ
ットキャリアに起因する劣化等に対して耐久性を有して
いる。
ば、外部回路との接続部に設けられた絶縁ゲート電界効
果型の周辺トランジスタと内部回路を構成する絶縁ゲー
ト電界効果型の内部トランジスタとを含む半導体集積回
路装置において、周辺トランジスタは内部トランジスタ
に比べて静電気ストレス電流を逃がし易いチャネル構造
を備えているため、周辺トランジスタのＥＳＤ耐量を内
部トランジスタより高くすることができるという効果が
ある。一般に、周辺トランジスタは内部トランジスタに
比べて静電気ストレスの影響を直接受けるため、そのＥ
ＳＤ耐量を高めることにより、半導体集積回路装置全体
の信頼性を向上できるという効果がある。又、本発明に
おいては、周辺トランジスタのＥＳＤ耐量を選択的に改
善する一方、内部トランジスタに関しては構造上及び動
作特性上何等変更を要しないので、通常と同じようにホ
ットキャリアに起因する劣化等に対して耐久性を有して
いる。
【図１】本発明にかかる半導体集積回路装置に組み込ま
れる周辺トランジスタの基本的な構成及び作用を説明す
るための模式図である。
れる周辺トランジスタの基本的な構成及び作用を説明す
るための模式図である。
【図２】本発明にかかる周辺トランジスタの第１実施例
を示す模式的な平面図である。
を示す模式的な平面図である。
【図３】第１実施例の動作を説明するためのグラフであ
る。
る。
【図４】本発明にかかる周辺トランジスタの第２実施例
を示す模式的な平面図である。
を示す模式的な平面図である。
【図５】周辺トランジスタにおけるチャネル長とＥＳＤ
耐圧との関係を示すグラフである。
耐圧との関係を示すグラフである。
【図６】本発明にかかる周辺トランジスタの第３実施例
を示す模式的な平面図である。
を示す模式的な平面図である。
【図７】第３実施例の構造を示す模式的な部分断面図で
ある。
ある。
【図８】第３実施例の動作を説明するための等価回路図
である。
である。
【図９】本発明にかかる周辺トランジスタの第４実施例
を示す平面図である。
を示す平面図である。
【図１０】第４実施例の構造を示す模式的な断面図であ
る。
る。
【図１１】第４実施例の動作を説明するための等価回路
図である。
図である。
【図１２】本発明にかかる周辺トランジスタの第５実施
例を示す模式的な部分断面図である。
例を示す模式的な部分断面図である。
【図１３】本発明にかかる周辺トランジスタの第６実施
例を示す模式的な平面図である。
例を示す模式的な平面図である。
【図１４】第６実施例の構造を示す部分断面図である。
【図１５】第６実施例の動作を説明するための電流電圧
特性グラフである。
特性グラフである。
【図１６】周辺トランジスタのチャネル長とＥＳＤ耐量
との関係を示すグラフである。
との関係を示すグラフである。
【図１７】本発明にかかる周辺トランジスタの第７実施
例を示す模式的な部分断面図である。
例を示す模式的な部分断面図である。
【図１８】本発明にかかる周辺トランジスタの第８実施
例を示す模式的な部分断面図である。
例を示す模式的な部分断面図である。
【図１９】本発明にかかる周辺トランジスタの第９実施
例を示す模式的な平面図である。
例を示す模式的な平面図である。
【図２０】第９実施例の構造を示す模式的な部分断面図
である。
である。
【図２１】本発明にかかる周辺トランジスタの第１０実
施例を示す模式的な部分断面図である。
施例を示す模式的な部分断面図である。
【図２２】半導体集積回路装置の一般的な構成を示す模
式的なブロック図である。
式的なブロック図である。
【図２３】ＮチャネルＭＯＳトランジスタの一般的なＣ
ＯＮＶ構造を示す断面図である。
ＯＮＶ構造を示す断面図である。
【図２４】ＮチャネルＭＯＳトランジスタの一般的なＬ
ＤＤ構造を示す断面図である。
ＤＤ構造を示す断面図である。
【図２５】ＭＯＳトランジスタの一般的なチャネル長と
トランジスタ耐圧との関係を示すグラフである。
トランジスタ耐圧との関係を示すグラフである。
【図２６】（Ａ）本発明にかかるＮチャネルＭＯＳトラ
ンジスタ９をＮチャネルオープンドレイン出力に保護素
子として付加した第１の応用例の回路を示す模式的ブロ
ック図である。 （Ｂ）本発明にかかるＮチャネルＭＯＳトランジスタ９
をＣＭＯＳ出力端子に保護素子として付加した第２の応
用例の回路を示す模式的ブロック図である。 （Ｃ）本発明にかかるＮチャネルＭＯＳトランジスタ９
を入出力端子に保護素子として付加した第３の応用例の
回路を示す模式的ブロック図である。
ンジスタ９をＮチャネルオープンドレイン出力に保護素
子として付加した第１の応用例の回路を示す模式的ブロ
ック図である。 （Ｂ）本発明にかかるＮチャネルＭＯＳトランジスタ９
をＣＭＯＳ出力端子に保護素子として付加した第２の応
用例の回路を示す模式的ブロック図である。 （Ｃ）本発明にかかるＮチャネルＭＯＳトランジスタ９
を入出力端子に保護素子として付加した第３の応用例の
回路を示す模式的ブロック図である。
【図２７】（Ａ）本発明にかかるＮチャネルＭＯＳトラ
ンジスタ９を入力端子に保護素子として付加した第４の
応用例の回路を示す模式的ブロック図である。 （Ｂ）従来の一般的入力保護回路を示す模式的ブロック
図である。
ンジスタ９を入力端子に保護素子として付加した第４の
応用例の回路を示す模式的ブロック図である。 （Ｂ）従来の一般的入力保護回路を示す模式的ブロック
図である。
【図２８】絶縁膜上に形成された薄膜トランジスタを示
す模式的断面図である。
す模式的断面図である。
０ 半導体集積回路装置 １ 内部回路 ２ 接続部 ３ 入力端子 ４ 出力端子 ５ 電源端子 ６ 接地端子 ７ 入力保護回路 ８ ＣＭＯＳインバータ ９ ＮチャネルＭＯＳトランジスタ
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１１年１０月２９日（１９９９．１０．
２９）
２９）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１Ｘ
Claims (25)
- 【請求項１】 同一半導体基板上に入力端子を有し、出
力端子を有し、電源すなわちＶｄｄあるいはＶｃｃなど
と称される電源端子を有し、接地すなわちＶｓｓあるい
はＧＮＤ等と称される接地端子を有し、ＭＯＳトランジ
スタすなわち絶縁ゲート電界効果型トランジスタを含む
内部回路を有し、該入力端子、該出力端子、該電源端
子、該接地端子と該内部回路との間に介在する接続部す
なわち外部回路との接続部あるいは周辺回路等と称され
る接続部を有し、該接続部にあって該出力端子にドレイ
ン端子が接続されゲート端子が該内部回路に接続される
オープンドレイン出力のＮＭＯＳすなわち第１のＮチャ
ネル型ＭＯＳトランジスタを有し、該出力端子には同時
にドレイン端子で接続された第２のＮＭＯＳすなわちＮ
チャネル型ＭＯＳトランジスタを有し、該第２のＮＭＯ
Ｓのゲート端子及びソース端子は該接地端子に接続され
る構成を有し、該第２のＮＭＯＳは第１のチャネル長さ
の第１のチャネル幅部と第２のチャネル長さの第２のチ
ャネル第２のチャネル幅部を有し、該第１のチャネル長
さもしくは第２のチャネル長さの少なくともどちらか一
方は該内部回路におけるＮＭＯＳすなわちＮチャネル型
ＭＯＳトランジスタの最短のチャネル長さ未満であるこ
とを特徴とする半導体集積回路装置。 - 【請求項２】 同一半導体基板上に入力端子を有し、出
力端子を有し、電源すなわちＶｄｄあるいはＶｃｃなど
と称される電源端子を有し、接地すなわちＶｓｓあるい
はＧＮＤ等と称される接地端子を有し、ＭＯＳトランジ
スタすなわち絶縁ゲート電界効果型トランジスタを含む
内部回路を有し、該入力端子、該出力端子、該電源端
子、該接地端子と該内部回路との間に介在する接続部す
なわち外部回路との接続部あるいは周辺回路等と称され
る接続部を有し、該接続部にあって該出力端子にドレイ
ン端子が接続されゲート端子が該内部回路に接続される
オープンドレイン出力のＮＭＯＳすなわちＮチャネル型
ＭＯＳトランジスタを有し、該ＮＭＯＳのソース端子は
該接地端子に接続される構成を有し、該ＮＭＯＳは第１
のチャネル長さの第１のチャネル幅部と第２のチャネル
長さの第２のチャネル第２のチャネル幅部を有し、該第
１のチャネル長さもしくは第２のチャネル長さの少なく
ともどちらか一方は該内部回路におけるＮＭＯＳすなわ
ちＮチャネル型ＭＯＳトランジスタの最短のチャネル長
さ未満であることを特徴とする半導体集積回路装置。 - 【請求項３】 同一半導体基板上に入力端子を有し、出
力端子を有し、電源すなわちＶｄｄあるいはＶｃｃなど
と称される電源端子を有し、接地すなわちＶｓｓあるい
はＧＮＤ等と称される接地端子を有し、ＭＯＳトランジ
スタすなわち絶縁ゲート電界効果型トランジスタを含む
内部回路を有し、該入力端子、該出力端子、該電源端
子、該接地端子と該内部回路との間に介在する接続部す
なわち外部回路との接続部あるいは周辺回路等と称され
る接続部を有し、該接続部にあって該出力端子にドレイ
ン端子が接続されゲート端子が該内部回路に接続される
ＣＭＯＳ出力すなわち第１のＮＭＯＳすなわちＮチャネ
ル型ＭＯＳトランジスタとＰＭＯＳすなわちＰチャネル
型ＭＯＳトランジスタからなるＣＭＯＳインバータを有
し、該出力端子には同時にドレイン端子で接続された第
２のＮＭＯＳすなわちＮチャネル型ＭＯＳトランジスタ
を有し、該第２のＮＭＯＳのゲート端子及びソース端子
は該接地端子に接続される構成を有し、該第２のＮＭＯ
Ｓは第１のチャネル長さの第１のチャネル幅部と第２の
チャネル長さの第２のチャネル第２のチャネル幅部を有
し、該第１のチャネル長さもしくは第２のチャネル長さ
の少なくともどちらか一方は該内部回路におけるＮＭＯ
ＳすなわちＮチャネル型ＭＯＳトランジスタの最短のチ
ャネル長さ未満であることを特徴とする半導体集積回路
装置。 - 【請求項４】 同一半導体基板上に入力端子を有し、出
力端子を有し、電源すなわちＶｄｄあるいはＶｃｃなど
と称される電源端子を有し、接地すなわちＶｓｓあるい
はＧＮＤ等と称される接地端子を有し、ＭＯＳトランジ
スタすなわち絶縁ゲート電界効果型トランジスタを含む
内部回路を有し、該入力端子、該出力端子、該電源端
子、該接地端子と該内部回路との間に介在する接続部す
なわち外部回路との接続部あるいは周辺回路等と称され
る接続部を有し、該接続部にあって該出力端子にドレイ
ン端子が接続されゲート端子が該内部回路に接続される
ＣＭＯＳ出力すなわちＮＭＯＳすなわちＮチャネル型Ｍ
ＯＳトランジスタとＰＭＯＳすなわちＰチャネル型ＭＯ
ＳトランジスタからなるＣＭＯＳインバータを有し、該
ＮＭＯＳのソース端子は該接地端子に接続される構成を
有し、該ＮＭＯＳは第１のチャネル長さの第１のチャネ
ル幅部と第２のチャネル長さの第２のチャネル第２のチ
ャネル幅部を有し、該第１のチャネル長さもしくは第２
のチャネル長さの少なくともどちらか一方は該内部回路
におけるＮＭＯＳすなわちＮチャネル型ＭＯＳトランジ
スタの最短のチャネル長さ未満であることを特徴とする
半導体集積回路装置。 - 【請求項５】 同一半導体基板上に入出力端子すなわち
入力及び出力両用端子を有し、電源すなわちＶｄｄある
いはＶｃｃなどと称される電源端子を有し、接地すなわ
ちＶｓｓあるいはＧＮＤ等と称される接地端子を有し、
ＭＯＳトランジスタすなわち絶縁ゲート電界効果型トラ
ンジスタを含む内部回路を有し、該入出力端子、該電源
端子、該接地端子と該内部回路との間に介在する接続部
すなわち外部回路との接続部あるいは周辺回路等と称さ
れる接続部を有し、該接続部にあって該入出力端子にド
レイン端子が接続されゲート端子が該内部回路に接続さ
れるＣＭＯＳ出力すなわち第１のＮＭＯＳすなわちＮチ
ャネル型ＭＯＳトランジスタとＰＭＯＳすなわちＰチャ
ネル型ＭＯＳトランジスタからなるＣＭＯＳインバータ
を有し、該出力端子には同時にドレイン端子で接続され
た第２のＮＭＯＳすなわちＮチャネル型ＭＯＳトランジ
スタを有し、該第２のＮＭＯＳのゲート端子及びソース
端子は該接地端子に接続される構成を有し、該第２のＮ
ＭＯＳは第１のチャネル長さの第１のチャネル幅部と第
２のチャネル長さの第２のチャネル第２のチャネル幅部
を有し、該第１のチャネル長さもしくは第２のチャネル
長さの少なくともどちらか一方は該内部回路におけるＮ
ＭＯＳすなわちＮチャネル型ＭＯＳトランジスタの最短
のチャネル長さ未満であることを特徴とする半導体集積
回路装置。 - 【請求項６】 同一半導体基板上に入出力端子すなわち
入力及び出力両用端子を有し、電源すなわちＶｄｄある
いはＶｃｃなどと称される電源端子を有し、接地すなわ
ちＶｓｓあるいはＧＮＤ等と称される接地端子を有し、
ＭＯＳトランジスタすなわち絶縁ゲート電界効果型トラ
ンジスタを含む内部回路を有し、該入出力端子、該電源
端子、該接地端子と該内部回路との間に介在する接続部
すなわち外部回路との接続部あるいは周辺回路等と称さ
れる接続部を有し、該接続部にあって該入出力端子にド
レイン端子が接続されゲート端子が該内部回路に接続さ
れるＣＭＯＳ出力すなわちＮＭＯＳすなわちＮチャネル
型ＭＯＳトランジスタとＰＭＯＳすなわちＰチャネル型
ＭＯＳトランジスタからなるＣＭＯＳインバータを有
し、該ＮＭＯＳのソース端子は該接地端子に接続される
構成を有し、該ＮＭＯＳは第１のチャネル長さの第１の
チャネル幅部と第２のチャネル長さの第２のチャネル第
２のチャネル幅部を有し、該第１のチャネル長さもしく
は第２のチャネル長さの少なくともどちらか一方は該内
部回路におけるＮＭＯＳすなわちＮチャネル型ＭＯＳト
ランジスタの最短のチャネル長さ未満であることを特徴
とする半導体集積回路装置。 - 【請求項７】 同一半導体基板上に入力端子を有し、出
力端子を有し、電源すなわちＶｄｄあるいはＶｃｃなど
と称される電源端子を有し、接地すなわちＶｓｓあるい
はＧＮＤ等と称される接地端子を有し、ＭＯＳトランジ
スタすなわち絶縁ゲート電界効果型トランジスタを含む
内部回路を有し、該入力端子、該出力端子、該電源端
子、該接地端子と該内部回路との間に介在する接続部す
なわち外部回路との接続部あるいは周辺回路等と称され
る接続部を有し、該接続部にあって該電源端子にドレイ
ン端子で接続されるＮＭＯＳすなわちＮチャネル型ＭＯ
Ｓトランジスタを有し、該ＮＭＯＳのゲート端子及びソ
ース端子は該接地端子に接続される構成を有し、該ＮＭ
ＯＳは第１のチャネル長さの第１のチャネル幅部と第２
のチャネル長さの第２のチャネル第２のチャネル幅部を
有し、該第１のチャネル長さもしくは第２のチャネル長
さの少なくともどちらか一方は該内部回路におけるＮＭ
ＯＳすなわちＮチャネル型ＭＯＳトランジスタの最短の
チャネル長さ未満であることを特徴とする半導体集積回
路装置。 - 【請求項８】 同一半導体基板上に入力端子を有し、出
力端子を有し、電源すなわちＶｄｄあるいはＶｃｃなど
と称される電源端子を有し、接地すなわちＶｓｓあるい
はＧＮＤ等と称される接地端子を有し、ＭＯＳトランジ
スタすなわち絶縁ゲート電界効果型トランジスタを含む
内部回路を有し、該入力端子、該出力端子、該電源端
子、該接地端子と該内部回路との間に介在する接続部す
なわち外部回路との接続部あるいは周辺回路等と称され
る接続部を有し、該接続部にあって該入力端子にドレイ
ン端子で接続されるＮＭＯＳすなわちＮチャネル型ＭＯ
Ｓトランジスタを有し、該ＮＭＯＳのゲート端子及びソ
ース端子は該接地端子に接続される構成を有し、該内部
回路に含まれるＮＭＯＳすなわちＮチャネル型ＭＯＳト
ランジスタのゲート絶縁膜の膜厚を第１の膜厚とする
と、該接続部における該ＮＭＯＳのゲート絶縁膜は該第
１の膜厚を有すると同時に少なくとも部分は該第１の膜
厚より未満の厚みの第２の膜厚を有することを特徴とす
る半導体集積回路装置。 - 【請求項９】 同一半導体基板上に入力端子を有し、出
力端子を有し、電源すなわちＶｄｄあるいはＶｃｃなど
と称される電源端子を有し、接地すなわちＶｓｓあるい
はＧＮＤ等と称される接地端子を有し、ＭＯＳトランジ
スタすなわち絶縁ゲート電界効果型トランジスタを含む
内部回路を有し、該入力端子、該出力端子、該電源端
子、該接地端子と該内部回路との間に介在する接続部す
なわち外部回路との接続部あるいは周辺回路等と称され
る接続部を有し、該接続部にあって該出力端子にドレイ
ン端子が接続されゲート端子が該内部回路に接続される
オープンドレイン出力のＮＭＯＳすなわち第１のＮチャ
ネル型ＭＯＳトランジスタを有し、該出力端子には同時
にドレイン端子で接続された第２のＮＭＯＳすなわちＮ
チャネル型ＭＯＳトランジスタを有し、該第２のＮＭＯ
Ｓのゲート端子及びソース端子は該接地端子に接続され
る構成を有し、該第１のＮＭＯＳ及び該内部回路に含ま
れるＮＭＯＳすなわちＮチャネル型ＭＯＳトランジスタ
のゲート絶縁膜の膜厚を第１の膜厚とすると、該接続部
における該第２のＮＭＯＳのゲート絶縁膜は該第１の膜
厚を有すると同時に少なくとも部分は該第１の膜厚より
未満の厚みの第２の膜厚を有することを特徴とする半導
体集積回路装置。 - 【請求項１０】 同一半導体基板上に入力端子を有し、
出力端子を有し、電源すなわちＶｄｄあるいはＶｃｃな
どと称される電源端子を有し、接地すなわちＶｓｓある
いはＧＮＤ等と称される接地端子を有し、ＭＯＳトラン
ジスタすなわち絶縁ゲート電界効果型トランジスタを含
む内部回路を有し、該入力端子、該出力端子、該電源端
子、該接地端子と該内部回路との間に介在する接続部す
なわち外部回路との接続部あるいは周辺回路等と称され
る接続部を有し、該接続部にあって該出力端子にドレイ
ン端子が接続されゲート端子が該内部回路に接続される
オープンドレイン出力のＮＭＯＳすなわちＮチャネル型
ＭＯＳトランジスタを有し、該ＮＭＯＳのソース端子は
該接地端子に接続される構成を有し、該内部回路に含ま
れるＮＭＯＳすなわちＮチャネル型ＭＯＳトランジスタ
のゲート絶縁膜の膜厚を第１の膜厚とすると、該接続部
における該ＮＭＯＳのゲート絶縁膜は該第１の膜厚を有
すると同時に少なくとも部分は該第１の膜厚より未満の
厚みの第２の膜厚を有することを特徴とする半導体集積
回路装置。 - 【請求項１１】 同一半導体基板上に入力端子を有し、
出力端子を有し、電源すなわちＶｄｄあるいはＶｃｃな
どと称される電源端子を有し、接地すなわちＶｓｓある
いはＧＮＤ等と称される接地端子を有し、ＭＯＳトラン
ジスタすなわち絶縁ゲート電界効果型トランジスタを含
む内部回路を有し、該入力端子、該出力端子、該電源端
子、該接地端子と該内部回路との間に介在する接続部す
なわち外部回路との接続部あるいは周辺回路等と称され
る接続部を有し、該接続部にあって該出力端子にドレイ
ン端子が接続されゲート端子が該内部回路に接続される
ＣＭＯＳ出力すなわち第１のＮＭＯＳすなわちＮチャネ
ル型ＭＯＳトランジスタとＰＭＯＳすなわちＰチャネル
型ＭＯＳトランジスタからなるＣＭＯＳインバータを有
し、該出力端子には同時にドレイン端子で接続された第
２のＮＭＯＳすなわちＮチャネル型ＭＯＳトランジスタ
を有し、該第２のＮＭＯＳのゲート端子及びソース端子
は該接地端子に接続される構成を有し、該第１のＮＭＯ
Ｓ及び該内部回路に含まれるＮＭＯＳすなわちＮチャネ
ル型ＭＯＳトランジスタのゲート絶縁膜の膜厚を第１の
膜厚とすると、該接続部における該第２のＮＭＯＳのゲ
ート絶縁膜は該第１の膜厚を有すると同時に少なくとも
部分は該第１の膜厚より未満の厚みの第２の膜厚を有す
ることを特徴とする半導体集積回路装置。 - 【請求項１２】 同一半導体基板上に入力端子を有し、
出力端子を有し、電源すなわちＶｄｄあるいはＶｃｃな
どと称される電源端子を有し、接地すなわちＶｓｓある
いはＧＮＤ等と称される接地端子を有し、ＭＯＳトラン
ジスタすなわち絶縁ゲート電界効果型トランジスタを含
む内部回路を有し、該入力端子、該出力端子、該電源端
子、該接地端子と該内部回路との間に介在する接続部す
なわち外部回路との接続部あるいは周辺回路等と称され
る接続部を有し、該接続部にあって該出力端子にドレイ
ン端子が接続されゲート端子が該内部回路に接続される
ＣＭＯＳ出力すなわちＮＭＯＳすなわちＮチャネル型Ｍ
ＯＳトランジスタとＰＭＯＳすなわちＰチャネル型ＭＯ
ＳトランジスタからなるＣＭＯＳインバータを有し、該
ＮＭＯＳのソース端子は該接地端子に接続される構成を
有し、該内部回路に含まれるＮＭＯＳすなわちＮチャネ
ル型ＭＯＳトランジスタのゲート絶縁膜の膜厚を第１の
膜厚とすると、該接続部における該ＮＭＯＳのゲート絶
縁膜は該第１の膜厚を有すると同時に少なくとも部分は
該第１の膜厚より未満の厚みの第２の膜厚を有すること
を特徴とする半導体集積回路装置。 - 【請求項１３】 同一半導体基板上に入出力端子すなわ
ち入力及び出力両用端子を有し、電源すなわちＶｄｄあ
るいはＶｃｃなどと称される電源端子を有し、接地すな
わちＶｓｓあるいはＧＮＤ等と称される接地端子を有
し、ＭＯＳトランジスタすなわち絶縁ゲート電界効果型
トランジスタを含む内部回路を有し、該入出力端子、該
電源端子、該接地端子と該内部回路との間に介在する接
続部すなわち外部回路との接続部あるいは周辺回路等と
称される接続部を有し、該接続部にあって該入出力端子
にドレイン端子が接続されゲート端子が該内部回路に接
続されるＣＭＯＳ出力すなわち第１のＮＭＯＳすなわち
Ｎチャネル型ＭＯＳトランジスタとＰＭＯＳすなわちＰ
チャネル型ＭＯＳトランジスタからなるＣＭＯＳインバ
ータを有し、該出力端子には同時にドレイン端子で接続
された第２のＮＭＯＳすなわちＮチャネル型ＭＯＳトラ
ンジスタを有し、該第２のＮＭＯＳのゲート端子及びソ
ース端子は該接地端子に接続される構成を有し、該第１
のＮＭＯＳ及び該内部回路に含まれるＮＭＯＳすなわち
Ｎチャネル型ＭＯＳトランジスタのゲート絶縁膜の膜厚
を第１の膜厚とすると、該接続部における該第２のＮＭ
ＯＳのゲート絶縁膜は該第１の膜厚を有すると同時に少
なくとも部分は該第１の膜厚より未満の厚みの第２の膜
厚を有することを特徴とする半導体集積回路装置。 - 【請求項１４】 同一半導体基板上に入出力端子すなわ
ち入力及び出力両用端子を有し、電源すなわちＶｄｄあ
るいはＶｃｃなどと称される電源端子を有し、接地すな
わちＶｓｓあるいはＧＮＤ等と称される接地端子を有
し、ＭＯＳトランジスタすなわち絶縁ゲート電界効果型
トランジスタを含む内部回路を有し、該入出力端子、該
電源端子、該接地端子と該内部回路との間に介在する接
続部すなわち外部回路との接続部あるいは周辺回路等と
称される接続部を有し、該接続部にあって該入出力端子
にドレイン端子が接続されゲート端子が該内部回路に接
続されるＣＭＯＳ出力すなわちＮＭＯＳすなわちＮチャ
ネル型ＭＯＳトランジスタとＰＭＯＳすなわちＰチャネ
ル型ＭＯＳトランジスタからなるＣＭＯＳインバータを
有し、該ＮＭＯＳのソース端子は該接地端子に接続され
る構成を有し、該内部回路に含まれるＮＭＯＳすなわち
Ｎチャネル型ＭＯＳトランジスタのゲート絶縁膜の膜厚
を第１の膜厚とすると、該接続部における該ＮＭＯＳの
ゲート絶縁膜は該第１の膜厚を有すると同時に少なくと
も部分は該第１の膜厚より未満の厚みの第２の膜厚を有
することを特徴とする半導体集積回路装置。 - 【請求項１５】 同一半導体基板上に入力端子を有し、
出力端子を有し、電源すなわちＶｄｄあるいはＶｃｃな
どと称される電源端子を有し、接地すなわちＶｓｓある
いはＧＮＤ等と称される接地端子を有し、ＭＯＳトラン
ジスタすなわち絶縁ゲート電界効果型トランジスタを含
む内部回路を有し、該入力端子、該出力端子、該電源端
子、該接地端子と該内部回路との間に介在する接続部す
なわち外部回路との接続部あるいは周辺回路等と称され
る接続部を有し、該接続部にあって該電源端子にドレイ
ン端子で接続されるＮＭＯＳすなわちＮチャネル型ＭＯ
Ｓトランジスタを有し、該ＮＭＯＳのゲート端子及びソ
ース端子は該接地端子に接続される構成を有し、該内部
回路に含まれるＮＭＯＳすなわちＮチャネル型ＭＯＳト
ランジスタのゲート絶縁膜の膜厚を第１の膜厚とする
と、該接続部における該ＮＭＯＳのゲート絶縁膜は該第
１の膜厚を有すると同時に少なくとも部分は該第１の膜
厚より未満の厚みの第２の膜厚を有することを特徴とす
る半導体集積回路装置。 - 【請求項１６】 同一半導体基板上に入力端子を有し、
出力端子を有し、電源すなわちＶｄｄあるいはＶｃｃな
どと称される電源端子を有し、接地すなわちＶｓｓある
いはＧＮＤ等と称される接地端子を有し、ＭＯＳトラン
ジスタすなわち絶縁ゲート電界効果型トランジスタを含
む内部回路を有し、該入力端子、該出力端子、該電源端
子、該接地端子と該内部回路との間に介在する接続部す
なわち外部回路との接続部あるいは周辺回路等と称され
る接続部を有し、該内部回路及び該接続部に含まれるＮ
ＭＯＳすなわちＮチャネル型ＭＯＳトランジスタのゲー
ト絶縁膜は第１の膜厚を有すると同時に少なくとも部分
は該第１の膜厚より未満の厚みの第２の膜厚を有するこ
とを特徴とする半導体集積回路装置。 - 【請求項１７】 同一半導体基板上に入力端子を有し、
出力端子を有し、電源すなわちＶｄｄあるいはＶｃｃな
どと称される電源端子を有し、接地すなわちＶｓｓある
いはＧＮＤ等と称される接地端子を有し、ＭＯＳトラン
ジスタすなわち絶縁ゲート電界効果型トランジスタを含
む内部回路を有し、該入力端子、該出力端子、該電源端
子、該接地端子と該内部回路との間に介在する接続部す
なわち外部回路との接続部あるいは周辺回路等と称され
る接続部を有し、該接続部にあって該入力端子にドレイ
ン端子で接続されるＮＭＯＳすなわちＮチャネル型ＭＯ
Ｓトランジスタを有し、該ＮＭＯＳのゲート端子及びソ
ース端子は該接地端子に接続される構成を有し、該ＮＭ
ＯＳのソース領域を形成する不純物領域は該半導体基板
表面から深さ方向及び前後左右方向に対して立体的形状
において該ＮＭＯＳのチャネル領域を形成する不純物領
域の内輪に収まっている構成を有し、さらには該チャネ
ル不純物領域は該半導体基板表面から深さ方向及び前後
左右方向に対して立体的形状において該ＮＭＯＳのドレ
イン領域を形成する不純物領域の内輪に収まっているこ
とを特徴とする半導体集積回路装置。 - 【請求項１８】 同一半導体基板上に入力端子を有し、
出力端子を有し、電源すなわちＶｄｄあるいはＶｃｃな
どと称される電源端子を有し、接地すなわちＶｓｓある
いはＧＮＤ等と称される接地端子を有し、ＭＯＳトラン
ジスタすなわち絶縁ゲート電界効果型トランジスタを含
む内部回路を有し、該入力端子、該出力端子、該電源端
子、該接地端子と該内部回路との間に介在する接続部す
なわち外部回路との接続部あるいは周辺回路等と称され
る接続部を有し、該接続部にあって該出力端子にドレイ
ン端子が接続されゲート端子が該内部回路に接続される
オープンドレイン出力のＮＭＯＳすなわち第１のＮチャ
ネル型ＭＯＳトランジスタを有し、該出力端子には同時
にドレイン端子で接続された第２のＮＭＯＳすなわちＮ
チャネル型ＭＯＳトランジスタを有し、該第２のＮＭＯ
Ｓのゲート端子及びソース端子は該接地端子に接続され
る構成を有し、該第２のＮＭＯＳのソース領域を形成す
る不純物領域は該半導体基板表面から深さ方向及び前後
左右方向に対して立体的形状において該第２のＮＭＯＳ
のチャネル領域を形成する不純物領域の内輪に収まって
いる構成を有し、さらには該チャネル不純物領域は該半
導体基板表面から深さ方向及び前後左右方向に対して立
体的形状において該ＮＭＯＳのドレイン領域を形成する
不純物領域の内輪に収まっていることを特徴とする半導
体集積回路装置。 - 【請求項１９】 同一半導体基板上に入力端子を有し、
出力端子を有し、電源すなわちＶｄｄあるいはＶｃｃな
どと称される電源端子を有し、接地すなわちＶｓｓある
いはＧＮＤ等と称される接地端子を有し、ＭＯＳトラン
ジスタすなわち絶縁ゲート電界効果型トランジスタを含
む内部回路を有し、該入力端子、該出力端子、該電源端
子、該接地端子と該内部回路との間に介在する接続部す
なわち外部回路との接続部あるいは周辺回路等と称され
る接続部を有し、該接続部にあって該出力端子にドレイ
ン端子が接続されゲート端子が該内部回路に接続される
オープンドレイン出力のＮＭＯＳすなわちＮチャネル型
ＭＯＳトランジスタを有し、該ＮＭＯＳのソース端子は
該接地端子に接続される構成を有し、該ＮＭＯＳのソー
ス領域を形成する不純物領域は該半導体基板表面から深
さ方向及び前後左右方向に対して立体的形状において該
ＮＭＯＳのチャネル領域を形成する不純物領域の内輪に
収まっている構成を有し、さらには該チャネル不純物領
域は該半導体基板表面から深さ方向及び前後左右方向に
対して立体的形状において該ＮＭＯＳのドレイン領域を
形成する不純物領域の内輪に収まっていることを特徴と
する半導体集積回路装置。 - 【請求項２０】 同一半導体基板上に入力端子を有し、
出力端子を有し、電源すなわちＶｄｄあるいはＶｃｃな
どと称される電源端子を有し、接地すなわちＶｓｓある
いはＧＮＤ等と称される接地端子を有し、ＭＯＳトラン
ジスタすなわち絶縁ゲート電界効果型トランジスタを含
む内部回路を有し、該入力端子、該出力端子、該電源端
子、該接地端子と該内部回路との間に介在する接続部す
なわち外部回路との接続部あるいは周辺回路等と称され
る接続部を有し、該接続部にあって該出力端子にドレイ
ン端子が接続されゲート端子が該内部回路に接続される
ＣＭＯＳ出力すなわち第１のＮＭＯＳすなわちＮチャネ
ル型ＭＯＳトランジスタとＰＭＯＳすなわちＰチャネル
型ＭＯＳトランジスタからなるＣＭＯＳインバータを有
し、該出力端子には同時にドレイン端子で接続された第
２のＮＭＯＳすなわちＮチャネル型ＭＯＳトランジスタ
を有し、該第２のＮＭＯＳのゲート端子及びソース端子
は該接地端子に接続される構成を有し、該第２のＮＭＯ
Ｓのソース領域を形成する不純物領域は該半導体基板表
面から深さ方向及び前後左右方向に対して立体的形状に
おいて該第２のＮＭＯＳのチャネル領域を形成する不純
物領域の内輪に収まっている構成を有し、さらには該チ
ャネル不純物領域は該半導体基板表面から深さ方向及び
前後左右方向に対して立体的形状において該ＮＭＯＳの
ドレイン領域を形成する不純物領域の内輪に収まってい
ることを特徴とする半導体集積回路装置。 - 【請求項２１】 同一半導体基板上に入力端子を有し、
出力端子を有し、電源すなわちＶｄｄあるいはＶｃｃな
どと称される電源端子を有し、接地すなわちＶｓｓある
いはＧＮＤ等と称される接地端子を有し、ＭＯＳトラン
ジスタすなわち絶縁ゲート電界効果型トランジスタを含
む内部回路を有し、該入力端子、該出力端子、該電源端
子、該接地端子と該内部回路との間に介在する接続部す
なわち外部回路との接続部あるいは周辺回路等と称され
る接続部を有し、該接続部にあって該出力端子にドレイ
ン端子が接続されゲート端子が該内部回路に接続される
ＣＭＯＳ出力すなわちＮＭＯＳすなわちＮチャネル型Ｍ
ＯＳトランジスタとＰＭＯＳすなわちＰチャネル型ＭＯ
ＳトランジスタからなるＣＭＯＳインバータを有し、該
ＮＭＯＳのソース端子は該接地端子に接続される構成を
有し、該ＮＭＯＳのソース領域を形成する不純物領域は
該半導体基板表面から深さ方向及び前後左右方向に対し
て立体的形状において該ＮＭＯＳのチャネル領域を形成
する不純物領域の内輪に収まっている構成を有し、さら
には該チャネル不純物領域は該半導体基板表面から深さ
方向及び前後左右方向に対して立体的形状において該Ｎ
ＭＯＳのドレイン領域を形成する不純物領域の内輪に収
まっていることを特徴とする半導体集積回路装置。 - 【請求項２２】 同一半導体基板上に入出力端子すなわ
ち入力及び出力両用端子を有し、電源すなわちＶｄｄあ
るいはＶｃｃなどと称される電源端子を有し、接地すな
わちＶｓｓあるいはＧＮＤ等と称される接地端子を有
し、ＭＯＳトランジスタすなわち絶縁ゲート電界効果型
トランジスタを含む内部回路を有し、該入出力端子、該
電源端子、該接地端子と該内部回路との間に介在する接
続部すなわち外部回路との接続部あるいは周辺回路等と
称される接続部を有し、該接続部にあって該入出力端子
にドレイン端子が接続されゲート端子が該内部回路に接
続されるＣＭＯＳ出力すなわち第１のＮＭＯＳすなわち
Ｎチャネル型ＭＯＳトランジスタとＰＭＯＳすなわちＰ
チャネル型ＭＯＳトランジスタからなるＣＭＯＳインバ
ータを有し、該出力端子には同時にドレイン端子で接続
された第２のＮＭＯＳすなわちＮチャネル型ＭＯＳトラ
ンジスタを有し、該第２のＮＭＯＳのゲート端子及びソ
ース端子は該接地端子に接続される構成を有し、該第２
のＮＭＯＳのソース領域を形成する不純物領域は該半導
体基板表面から深さ方向及び前後左右方向に対して立体
的形状において該第２のＮＭＯＳのチャネル領域を形成
する不純物領域の内輪に収まっている構成を有し、さら
には該チャネル不純物領域は該半導体基板表面から深さ
方向及び前後左右方向に対して立体的形状において該Ｎ
ＭＯＳのドレイン領域を形成する不純物領域の内輪に収
まっていることを特徴とする半導体集積回路装置。 - 【請求項２３】 同一半導体基板上に入出力端子すなわ
ち入力及び出力両用端子を有し、電源すなわちＶｄｄあ
るいはＶｃｃなどと称される電源端子を有し、接地すな
わちＶｓｓあるいはＧＮＤ等と称される接地端子を有
し、ＭＯＳトランジスタすなわち絶縁ゲート電界効果型
トランジスタを含む内部回路を有し、該入出力端子、該
電源端子、該接地端子と該内部回路との間に介在する接
続部すなわち外部回路との接続部あるいは周辺回路等と
称される接続部を有し、該接続部にあって該入出力端子
にドレイン端子が接続されゲート端子が該内部回路に接
続されるＣＭＯＳ出力すなわちＮＭＯＳすなわちＮチャ
ネル型ＭＯＳトランジスタとＰＭＯＳすなわちＰチャネ
ル型ＭＯＳトランジスタからなるＣＭＯＳインバータを
有し、該ＮＭＯＳのソース端子は該接地端子に接続され
る構成を有し、該ＮＭＯＳのソース領域を形成する不純
物領域は該半導体基板表面から深さ方向及び前後左右方
向に対して立体的形状において該ＮＭＯＳのチャネル領
域を形成する不純物領域の内輪に収まっている構成を有
し、さらには該チャネル不純物領域は該半導体基板表面
から深さ方向及び前後左右方向に対して立体的形状にお
いて該ＮＭＯＳのドレイン領域を形成する不純物領域の
内輪に収まっていることを特徴とする半導体集積回路装
置。 - 【請求項２４】 同一半導体基板上に入力端子を有し、
出力端子を有し、電源すなわちＶｄｄあるいはＶｃｃな
どと称される電源端子を有し、接地すなわちＶｓｓある
いはＧＮＤ等と称される接地端子を有し、ＭＯＳトラン
ジスタすなわち絶縁ゲート電界効果型トランジスタを含
む内部回路を有し、該入力端子、該出力端子、該電源端
子、該接地端子と該内部回路との間に介在する接続部す
なわち外部回路との接続部あるいは周辺回路等と称され
る接続部を有し、該接続部にあって該電源端子にドレイ
ン端子で接続されるＮＭＯＳすなわちＮチャネル型ＭＯ
Ｓトランジスタを有し、該ＮＭＯＳのゲート端子及びソ
ース端子は該接地端子に接続される構成を有し、該ＮＭ
ＯＳのソース領域を形成する不純物領域は該半導体基板
表面から深さ方向及び前後左右方向に対して立体的形状
において該ＮＭＯＳのチャネル領域を形成する不純物領
域の内輪に収まっている構成を有し、さらには該チャネ
ル不純物領域は該半導体基板表面から深さ方向及び前後
左右方向に対して立体的形状において該ＮＭＯＳのドレ
イン領域を形成する不純物領域の内輪に収まっているこ
とを特徴とする半導体集積回路装置。 - 【請求項２５】 同一半導体基板上に入力端子を有し、
出力端子を有し、電源すなわちＶｄｄあるいはＶｃｃな
どと称される電源端子を有し、接地すなわちＶｓｓある
いはＧＮＤ等と称される接地端子を有し、ＭＯＳトラン
ジスタすなわち絶縁ゲート電界効果型トランジスタを含
む内部回路を有し、該入力端子、該出力端子、該電源端
子、該接地端子と該内部回路との間に介在する接続部す
なわち外部回路との接続部あるいは周辺回路等と称され
る接続部を有し、該内部回路及び該接続部に含まれるＮ
ＭＯＳすなわちＮチャネル型ＭＯＳトランジスタのソー
ス領域を形成する不純物領域は該半導体基板表面から深
さ方向及び前後左右方向に対して立体的形状において該
ＮＭＯＳのチャネル領域を形成する不純物領域の内輪に
収まっている構成を有し、さらには該チャネル不純物領
域は該半導体基板表面から深さ方向及び前後左右方向に
対して立体的形状において該ＮＭＯＳのドレイン領域を
形成する不純物領域の内輪に収まっていることを特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28344999A JP3544499B2 (ja) | 1999-10-04 | 1999-10-04 | 半導体集積回路装置 |
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| JP4048876A Division JPH05235344A (ja) | 1991-05-14 | 1992-03-05 | 半導体集積回路装置 |
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| JP28344999A Expired - Lifetime JP3544499B2 (ja) | 1999-10-04 | 1999-10-04 | 半導体集積回路装置 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014013909A (ja) * | 2002-09-29 | 2014-01-23 | Advanced Analogic Technologies Inc | モジュラーバイポーラ−ｃｍｏｓ−ｄｍｏｓアナログ集積回路およびパワートランジスタ技術 |
| JP2014160842A (ja) * | 2008-02-07 | 2014-09-04 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1999
- 1999-10-04 JP JP28344999A patent/JP3544499B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014013909A (ja) * | 2002-09-29 | 2014-01-23 | Advanced Analogic Technologies Inc | モジュラーバイポーラ−ｃｍｏｓ−ｄｍｏｓアナログ集積回路およびパワートランジスタ技術 |
| JP2014160842A (ja) * | 2008-02-07 | 2014-09-04 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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