JPS60233848A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は集積回路における静電破壊を防止する半導体集
積回路装置に関する。

（ロ）従来技術 半導体基板（１）内に少なくとも一つのトランジスタ素
子（２）を備え、トランジスタ素子（２）のベースおよ
びエミッタを夫々パッド（３）を介して外部のリード端
子（４）に接続した半導体集積回路装置がある。

この種半導体集積回路装置の静電破壊を防止する方法と
して、第５図に示すように、パッド（３）とベースおよ
びエミッタとの間に抵抗体（７）を直列に接続して、浮
遊容量と抵抗の時定数によりサージ電圧の波形を滑らか
にし、急激なサージ電圧がトランジスタ素子に入らない
ようにする方法がある。

しかしながら、この方法においては、接続する抵。

抗体（力の抵抗値が数十から数百オームでは完全な対策
とはいえず、抵抗値が数キロオーム以上必要である。と
ころが、回路上この位置に数キロオ−ム以上の抵抗体（
力を設けると、パターン面積が大きくなるばかりか、通
常の入力信号の場合に、抵抗体（７）によって、減衰が
生じるため、トランジスタの動作点がずれたり回路定数
が変化するなど回路上支障をきたし好ましくない。また
、抵抗体（７）をＮ型半導体領域に形成したＰ型頭域で
構成した場合、Ｎ型半導体領域とＰ型頭域との間のＰＮ
接合に順方向にサージ電圧が加わるときは破壊はしない
が、逆方向に大きいサージ電圧が加わったとき、ＰＮ接
合の耐圧以上の電圧であれば、抵抗体自体が破壊してし
まう。そこで、半導体基板に擬似的に順方向動作するト
ランジスタ構造の素子を被保護回路の入力端子と並列に
接続し、順逆いずれの方向のサージ電圧が入っても、上
記素子が破壊することなくトランジスタとして動作させ
てサージ電圧を吸収するように構成した静電破壊防止素
子がある（特公昭５３−２１８３８号公報に詳しい。）
。しかしながら、この素子においては、通常の場合にお
いても、入力信号がＮ型ドープ層内を経て回路の入力側
に送られるように構成されているため、ドープ層の内部
抵抗により電圧降下が生じ、前述したような問題がある
。

また、別の方法としては、外部のリード端子（４）と接
続されるトランジスタ素子（２）のサイズを大きくして
ＰＮ接合面積を大きくする方法である。すなわち、ＰＮ
接合の耐圧を大きくとり、サージ電圧による破壊を防止
する方法である。しかしながら、このトランジスタ素子
とＶ□の立上りの比をとっているトランジスタ素子が複
数個ある場合には、それらのトランジスタ素子も全て同
様にサイズを大きくしなければならず、パターン面積が
大きくなり、パターン設計上不利である。

（ハ）発明の目的 本発明は上述した難点を解消すべくなされたもので、通
常の回路動作に影響を与えずに静電破壊を防止すること
を目的とする。

に）発明の構成 本発明はＰ型半導体基板上に形成されたＮ型エピタキシ
ャル層を分離領域で島状に分離した島領域をコレクタ領
域とし、この島領域ＫＰ型のペース領域を形成し、且つ
このベース領域にＮ型のエミッタ領域を形成したＮＰＮ
型トランジスタ素子を備え、前記トランジスタ素子のペ
ースおよびエミッタを夫々外部端子に接続した半導体集
積回路装置において、前記エピタキシャル層を第１領域
とし、この第１領域にＰ型の第２領域を形成したダイオ
ード素子を、前記トランジスタ素子と電気的に分離して
半導体基板に設けると共に、前記第１領域をベース領域
に接続し、且つ前記第２領域をエミッタ領域に接続して
、前記トランジスタ素子のペース−エミッタ間に極性を
逆にしてダイオード素子を接続した半導体集積回路装置
である。

（ホ）実施例 以下、本発明の一実施例を第１図ないし第３図に従い説
明する。第１図は本発明による半導体集積回路装置の構
成を示す平面図、第２図は本発明の要部を示す平面図、
第３図は第２図の■−■線断面図である。

本発明による半導体集積回路装置は、第１図に示すよう
に、半導体基板（１）に例えば差動増幅回路の入力トラ
ンジスタとして用いるＮＰＮ型トランジスタ素子（２）
が設けられる。このトランジスタ素子（２）のペースお
よびエミッタが夫々パッド（３）を介して外部のリード
端子（４）に接続される。そして、トランジスタ素子（
２）のベース領域およびコレクタ領域と夫々同様に形成
したＮ型の第１領域およびＰ型の第２領域とからなるＣ
−Ｂ接合ダイオード素子（５）がトランジスタ素子（２
）と電気的に分離して半導体基板（１）に設けられる。

このダイオード素子（５）の第１領域をトランジスタ素
子（２）のベース領域に接続すると共Ｋ、ダイオード素
子（５）の第２領域をトランジスタ素子（２）のエミッ
タ領域に接続することにより、トランジスタ素子（２）
のベースーエミッタ間に極性を逆にしてダイオード素子
（５）が接続される。

つぎに本発明の実施例を第２図および第３図を参照して
詳しく説明する。Ｐ型のシリコン半導体基板ａα上にＮ
−型のエピタキシャル層（１１）が形成され、このエピ
タキシャル層（１１）をＰ＋型の分離領域ａｚで島状に
分離して島領域（１３）α萎が形成される。そして、各
島領域０α沿の底面には、Ｎ＋型の埋め込み層（１５）
αωが設けられており、島領域ａ３がＮＰＮ型トランジ
スタ素子（２）のコレクタ領域（１３ａ）に、島領域α
４）がダイオード素子（５）の第１領域（１４ａ）とな
る。島領域（１３の表面に、ベース拡散によりＰ型のベ
ース領域αｅを形成すると共に、島領域Ｉの表面に同じ
（ベース拡散によりＰ型の第２領域ｔ１ηが形成される
。更に、ベース領域（１１０表面にはエミッタ拡散によ
りＮ＋型のエミッタ領域ａ８が形成される。このときコ
レクタ領域（１３ａ）および第１領域（１４３）　Ｋ夫
々Ｎ＋型のコンタクト領域（１’１（２Ｇが形成される
っまた、エピタキシャル層０９表面には酸化シリコンな
どからなる保護膜Ｑ乃が形成される。この保ｆｉ膜ＣＩ
！１）には各領域に通じるコンタクトホールが形成され
、このコンタクトホールを介して各領域とオーミックコ
ンタクトするアルミニウムなどからなる電極Ｃυ・・・
（ハ）が配設される。

尚、第２図において、斜線部はコンタクト部を示す。

このように、島領域Ｑ３）にＮＰＮ型トランジスタ（５
）が形成される。そして、ダイオード素子（５）の第１
領域（１４ａ）のコンタクト領域−にオーミックコンタ
クトした第１電極（２１）とトランジスタ素子（２）の
ベース領域叫にオーミックコンタクトしたベース電極（
ハ）とが接続される。また、第２領域（１？）にオーミ
ックコンタクトした第２電極翰とエミッタ領域αＱにオ
ーミックコンタクトしたエミッタ電極＠とが接続される
。尚、コレクタ領域ａ３のコンタクト領域（１１にはコ
レクタ電極（ハ）がオーミックコンタクトして電極取り
出しを行っている。

そして、ベース電極（ハ）およびエミッタ電極（ハ）は
パッド（３１（３１に夫々接続され、このパッド（３）
（３）にボンディングワイヤ（６１（６）で外部のリー
ド端子（４）（４）に接続して、トランジスタ素子（２
）のベースおよびエミッタが夫々外部端子に接続される
。すなわち、トランジスタ素子（２）のベース−エミッ
タ間にダイオード素子（５）を逆方向に接続することに
より、第１図に示すように、外部端子とトランジスタ素
子（２）の入力側にダイオード素子（５）が接続、され
る。

さて、本発明は、通常の場合、入力信号は外部のリード
端子（４）からパッド（３）を経てトランジスタ素子（
２）へ送られる。すなわち、ダイオード素子（５）は逆
方向に接続されているので、ダイオード素子（５）へは
入力信号は流れない。従って、回路動作に何ら影響を及
ぼさない。

ところで、サージ電圧が外部端子に加わった場合は、ダ
イオード素子（５）とトランジスタ素子（２）とでサー
ジ電圧を夫々分担し、ダイオード素子（５）とトランジ
スタ素子（２）とが相互してサージ電圧を吸収する。従
って、従来ダイオード素子だけでサージ電圧を吸収させ
るのと違ってトランジスタ素子（２）とダイオード素子
（５）とが相互忙サージ電圧を吸収することにより、Ｐ
Ｎ接合面積が実質的に大きくなり逆方向電圧の耐圧が上
昇し、素子の破壊を防止することができるものである、 そして、トランジスタ素子（２）とダイオード素子（５
）とは静電破壊耐量が同じレベルの素子を用いて、その
クイズが大きい方が望ましい。これは、一方の素子が静
電破壊耐量が他方に比べて小さい場合忙は、その素子が
破壊してしまうが、双方同一レベルのものであると、理
論的には静電波ＪＩＩＫ対し。

て、破壊耐量も倍になる。

つぎに本発明による半導体集積回路装置（Ａ）とＮＰＮ
型トランジスタ（Ｂ）、Ｃ−Ｂ接合ダイオード０を準備
し、夫々の外部端子に第４図に示す装置を用いてサージ
電圧を付与し、夫々の破壊電圧を測定した。

尚、本発明による装置囚はトランジスタ素子（２）のベ
ース−エミッタ部分のＰＮ接合面積がいわゆる最小サイ
ズ３００μぜ、ダイオード素子（５）部分のＰＮ接合面
積が１２００μｄである。またＮＰＮ型トランジスタお
）のベース−エミッタの接合面積は３００μゴ、ダイオ
ード（Ｑは接合面積が１２００μぜのものを用いたつ 測定は、電源（４ｔ）からコンデンサ（４ｍ）ＶＣ充電
しておきスイッチ（４りを切替えるととＫより、サージ
電圧を測定する半導体装置Ｍ３に加え、加える電源電圧
を変化させてその破壊する電圧を測定した。その結果を
第１表に示す。

第　１　表 第１表から明らかな如く、本発明によれば、トランジス
タ素子とダイオード素子とが相互にサージ電圧を吸収す
ることにより従来装置に比して破壊電圧が向上し、静電
破壊を防止できるのがわかる。また、本発明はダイオー
ド素子をトランジスタ素子と電気的に分離して設けてい
るので、サイリスタ効果などが生じるおそれはない。

（へ）発明の詳細 な説明したように、本発明による半導体集積回路装置に
よれば、通常の回路動作に影響を与えずに、順逆のサー
ジ電圧に対して十分な保護を図ることができる。

【図面の簡単な説明】

第１図は本発明による半導体集積回路装置の構成を示す
平面図、第２図は本発明の要部を示す平面図、第３図は
第２図の■−■線断面図である。 第４図は静電破壊電圧を測定する装置の回路図、第５図
は従来の半導体集積回路装置の構成を示す平面図である
。 （１）・・・半導体基板、　（２）・・・トランジスタ
素子、（３）・・・パッド、　（４）・・・リード端子
、　（５）・・・ダイオード素子、　ａ〔・・・Ｐ型半
導体基板、　０］）・・・エピタキシャル層、　ａ乃・
・・分離領域、　（１３）、Ｑ４）・・・島領域、（１
３ａ）・・・コレクタ領域、（１４ａ）・・・第１領域
、（１６１・・・ベース領域、　住η・・・第２領域、
　Ｕ・・・エミッタ領域、　ａ９、（イ）・・・コンタ
クト領域。 出願人　三洋電機株式会社　外１名 代理人　弁理士　佐　野　静　夫 ずｌｌ　］、ｆ

Claims (1)

【特許請求の範囲】
1. （１）Ｐ型半導体基板上に形成されたＮ型エピタキシャ
   ル層を分離領域で島状に分離した島領域をコレクタ領域
   とし、この島領域にＰ型のベース領域を形成し、且つこ
   のペース領域ＫＮ型のエミッタ領域を形成したＮＰＮ型
   トランジスタ素子を備え、前記トランジスタ素子のベー
   スおよびエミッタを夫々外部端子に接続した半導体集積
   回路装置において、前記エピタキシャル層を第１領域と
   し、この第１領域にＰ型の第２領域を形成したダイオー
   ド素子を、前記トランジスタ素子と電気的に分離して半
   導体基板に設けると共に、前記第１領域をベース領域に
   接続し、且つ前記第２領域をエミッタ領域に接続して、
   前記トランジスタ素子のベース−エミッタ間に極性を逆
   にしてダイオード素子を接続することにより、前記外部
   端子間にサージ電圧が加わった場合に、前記トランジス
   タ素子とダイオード素子とが相互してサージ電圧を吸収
   することを特徴とする半導体集積回路装置。