JPS60246664A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS60246664A JPS60246664A JP10309084A JP10309084A JPS60246664A JP S60246664 A JPS60246664 A JP S60246664A JP 10309084 A JP10309084 A JP 10309084A JP 10309084 A JP10309084 A JP 10309084A JP S60246664 A JPS60246664 A JP S60246664A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は集積回路における静電破壊を防止する半導体集
積回路装置に関する。
積回路装置に関する。
（ロ）従来技術
半導体基板（１）内に少なくとも一つのＮＰＮ型トラン
ジスタ素子（２）を備え、トランジスタ素子（２）のペ
ースおよびコレクタを夫々パッド（３）を介して外部の
リード端子（４）に接続した半導体集積回路装置がある
。この攬半導体集積回路装置の静電破壊を防止する方法
として、第５図に示すように、バラ）”（３１トペース
およびコレクタとの間に抵抗体（７）を直列に接続して
、浮遊容量と抵抗の時定数によりサージ電圧の波形を滑
らかにし、急激なサージ電圧がトランジスタ素子に入ら
ないようＫする方法がある。しかしながら、この方法に
おいては、接続する抵抗体（７）の抵抗値が数十から数
６オームでは完全な対策とはいえず、抵抗値が数キロオ
ーム以上必要である。ところが、回路ヒこの位置に数キ
ロオーム以上の抵抗体（７）を設けると、パターン面積
が大きくなるばかりか、通常の入力信号の場合Ｋ、抵抗
体（７）によって、減衰が生じろため、トランジスタの
動作点がずれたり、回路定数が変化するなど回路上支障
をきたし好ましくない。また、抵抗体（７）をＮ型半導
体領域に形成したＰ型頭域で構成した場合、Ｎ型半導体
領域とＰ型頭域との間のＰＮ接合に順方向にサージ電圧
が加わるときは破壊はしないが、逆方向に大きいサージ
電圧が加わったとき、ＰＮ接合の耐圧以上の電圧であれ
ば、抵抗体自体が破壊してしまう。そこで、半導体基板
に擬似的に順方向動作するトランジスタ構造の素子な被
保論回路の入力端子と並列に接続し、順逆いずれの方向
のサージ電圧が入っても、上記素子が破壊することなく
トランジスタとして動作させてサージ電圧を吸収するよ
うに構成した静電破壊防止素子がある（特公昭５３−２
１８３８号公報に詳しい。）。しかしながら、この素子
においては、通常の場合においても、入力信号がＮ型ド
ープ層内を経て回路の入力側に送られるように構成され
ているため、ドープ層の内部抵抗により電圧降下が生じ
、前述したような問題がある。
ジスタ素子（２）を備え、トランジスタ素子（２）のペ
ースおよびコレクタを夫々パッド（３）を介して外部の
リード端子（４）に接続した半導体集積回路装置がある
。この攬半導体集積回路装置の静電破壊を防止する方法
として、第５図に示すように、バラ）”（３１トペース
およびコレクタとの間に抵抗体（７）を直列に接続して
、浮遊容量と抵抗の時定数によりサージ電圧の波形を滑
らかにし、急激なサージ電圧がトランジスタ素子に入ら
ないようＫする方法がある。しかしながら、この方法に
おいては、接続する抵抗体（７）の抵抗値が数十から数
６オームでは完全な対策とはいえず、抵抗値が数キロオ
ーム以上必要である。ところが、回路ヒこの位置に数キ
ロオーム以上の抵抗体（７）を設けると、パターン面積
が大きくなるばかりか、通常の入力信号の場合Ｋ、抵抗
体（７）によって、減衰が生じろため、トランジスタの
動作点がずれたり、回路定数が変化するなど回路上支障
をきたし好ましくない。また、抵抗体（７）をＮ型半導
体領域に形成したＰ型頭域で構成した場合、Ｎ型半導体
領域とＰ型頭域との間のＰＮ接合に順方向にサージ電圧
が加わるときは破壊はしないが、逆方向に大きいサージ
電圧が加わったとき、ＰＮ接合の耐圧以上の電圧であれ
ば、抵抗体自体が破壊してしまう。そこで、半導体基板
に擬似的に順方向動作するトランジスタ構造の素子な被
保論回路の入力端子と並列に接続し、順逆いずれの方向
のサージ電圧が入っても、上記素子が破壊することなく
トランジスタとして動作させてサージ電圧を吸収するよ
うに構成した静電破壊防止素子がある（特公昭５３−２
１８３８号公報に詳しい。）。しかしながら、この素子
においては、通常の場合においても、入力信号がＮ型ド
ープ層内を経て回路の入力側に送られるように構成され
ているため、ドープ層の内部抵抗により電圧降下が生じ
、前述したような問題がある。
また、別の方法としては、外部のリード端子（４）と接
続されるトランジスタ素子（２）のサイズを太き（して
ＰＮ接合面積を太き（する方法である。すなわち、ＰＮ
接合の耐圧を大きくとり、サージ電圧による破壊を防止
する方法である。しかしながら、このトランジスタ素子
と■、の立上りの比をとっているトランジスタ素子が複
数個ある場合には、それらのトランジスタ素子も全て同
様にサイズを太きくしなければならず、パターン面積が
太き（なり、パターン設計上不利である。
続されるトランジスタ素子（２）のサイズを太き（して
ＰＮ接合面積を太き（する方法である。すなわち、ＰＮ
接合の耐圧を大きくとり、サージ電圧による破壊を防止
する方法である。しかしながら、このトランジスタ素子
と■、の立上りの比をとっているトランジスタ素子が複
数個ある場合には、それらのトランジスタ素子も全て同
様にサイズを太きくしなければならず、パターン面積が
太き（なり、パターン設計上不利である。
（ハ）発明の目的
本発明は上述した難点を解消すべくなされたもので、通
常の回路動作に影響を与えずに静電破壊を防止すること
を目的とする。
常の回路動作に影響を与えずに静電破壊を防止すること
を目的とする。
に）発明の構成
本発明は、半導体基板内にＮＰＮ型トランジスタ素子を
備え、前記トランジスタ素子のベースおよびコレクタを
夫々外部端子に接続した半導体集積回路装置において、
前記ＮＰＮ型トランジスタ素子が形成された島領域とは
電気的に分離された島領域に、Ｐ型のエミッタ領域およ
びコレクタ領域を形成して保護素子としてのラテラルＰ
ＮＰ型トランジスタ素子を形成すると共に、前記ＮＰＮ
型トランジスタ素子のベース領域にＰＮＰ型トランジス
タ素子のコレクタ領域を接続し、且つ前記ＮＰＮ型トラ
ンジスタ素子のコレクタｆｊｉ［ＰＮＰ型トランジスタ
素子のエミッタ領域を接続することにより、前記ＮＰＮ
型トランジスタ素子のベース−コレクタ間に、前記ＰＮ
Ｐ型トランジスタ素子のエミッタおよびコレクタを並列
に接続した半導体集積回路装置である。
備え、前記トランジスタ素子のベースおよびコレクタを
夫々外部端子に接続した半導体集積回路装置において、
前記ＮＰＮ型トランジスタ素子が形成された島領域とは
電気的に分離された島領域に、Ｐ型のエミッタ領域およ
びコレクタ領域を形成して保護素子としてのラテラルＰ
ＮＰ型トランジスタ素子を形成すると共に、前記ＮＰＮ
型トランジスタ素子のベース領域にＰＮＰ型トランジス
タ素子のコレクタ領域を接続し、且つ前記ＮＰＮ型トラ
ンジスタ素子のコレクタｆｊｉ［ＰＮＰ型トランジスタ
素子のエミッタ領域を接続することにより、前記ＮＰＮ
型トランジスタ素子のベース−コレクタ間に、前記ＰＮ
Ｐ型トランジスタ素子のエミッタおよびコレクタを並列
に接続した半導体集積回路装置である。
（ホ）実施例
以下、本発明の一実施例を第１図ないし第３図に従い説
明する。第１図は本発明による半導体集積回路装置の構
成を示す平面図、第２図は本発明の要部を示す平面図、
第３図は第２図の川−１■線断面図である。
明する。第１図は本発明による半導体集積回路装置の構
成を示す平面図、第２図は本発明の要部を示す平面図、
第３図は第２図の川−１■線断面図である。
本発明による半導体集積回路装置は第１図に示すように
、半導体基板（１）内に、例えば差動増幅回路の入力ト
ランジスタとして用いるＮＰＮ型トランジスタ素子（２
）が設けられる。このトランジスタ素子（２）のベース
およびコレクタが夫々パッド（３）を介して外部のリー
ド端子（４）Ｋ接続される。また、ＮＰＮ型トランジス
タ素子（２）が形成された島領域とは電気的に分離した
島領域に保護素子としてのラテラルＰＮＰ型トランジス
タ素子（５）が設けられる。そして、ＮＰＮ型トランジ
スタ素子（２）のベース領域ＫＰＮＰ型トランジスタ素
子（５）のコレクタ領域を接続すると共に、ＮＰＮ型ト
ランジスタ素子（２）のコレクタ領域ＫＰＮＰ型トラン
ジスタ素子（５）のエミッタ領域を接続する。このよう
にトランジスタ素子＋２１ （５）を接続することＫよ
り、ＮＰＮ型トランジスタ素子（２）のベース−コレク
タ間に、保護素子としてのＰＮＰ型トランジスタ素子（
５）のコレクタおよびエミッタが並列に接続される。
、半導体基板（１）内に、例えば差動増幅回路の入力ト
ランジスタとして用いるＮＰＮ型トランジスタ素子（２
）が設けられる。このトランジスタ素子（２）のベース
およびコレクタが夫々パッド（３）を介して外部のリー
ド端子（４）Ｋ接続される。また、ＮＰＮ型トランジス
タ素子（２）が形成された島領域とは電気的に分離した
島領域に保護素子としてのラテラルＰＮＰ型トランジス
タ素子（５）が設けられる。そして、ＮＰＮ型トランジ
スタ素子（２）のベース領域ＫＰＮＰ型トランジスタ素
子（５）のコレクタ領域を接続すると共に、ＮＰＮ型ト
ランジスタ素子（２）のコレクタ領域ＫＰＮＰ型トラン
ジスタ素子（５）のエミッタ領域を接続する。このよう
にトランジスタ素子＋２１ （５）を接続することＫよ
り、ＮＰＮ型トランジスタ素子（２）のベース−コレク
タ間に、保護素子としてのＰＮＰ型トランジスタ素子（
５）のコレクタおよびエミッタが並列に接続される。
尚、ＰＮＰ型トランジスタ素子（５）のベースはフロー
ティングにして、ベースバイアスがかからないように構
成されている。
ティングにして、ベースバイアスがかからないように構
成されている。
つぎに、本発明の実施例を第２図および第３図を参照し
て詳しく説明する。Ｐ型のシリコン半導体基板０ω上に
Ｎ−型のエピタキシャル層０１）が形成され、このエピ
タキシャル層０１）をＰ＋型の分離領域αＺで分離して
島領域１３１０４）が形成される。そして、各島領域Ｑ
３１（１４）の底面にはＮ＋型の埋め込み層（１５）０
５＋が設けられており、島６ａ域０３）がＮＰＮ型トラ
ンジスタ素子（２）のコレクタ領域（１３ａ）に、島領
域０４）が保護素子としてのラテラルＰＮＰ型トランジ
スタ素子（５）のベース領域（１４ａ）となる。島領域
０りの表面にベース拡散によりＰ型のベース領域ＯＱが
形成される。このとき島領域０荀には同じくベース拡散
により、Ｐ型のエミッタ領域鰭とこのエミッタ領域０η
を取り囲むようにＰ型のフレフタ領域０樟が形成される
。更忙、ベース領域（Ｉ■の表面にエミッタ電極により
Ｎ＋型のエミッタ領域０１が形成されると共にコレクタ
領域（１３ａ）ＩＣＮ＋型のコンタクト領域（４）が形
成される。また、エピタキシャル層０１）表面には酸化
シリコンなどからなる保護膜ｃ！１）が形成される。こ
の保護膜０１）Ｋは各領域ＫＡじるコンタクトホールが
形成され、このコンタクトホールを介して各領域とオー
ミックコンタクトするアルミニウムなどからなる電極（
ハ）・・・（ト）が配設される。
て詳しく説明する。Ｐ型のシリコン半導体基板０ω上に
Ｎ−型のエピタキシャル層０１）が形成され、このエピ
タキシャル層０１）をＰ＋型の分離領域αＺで分離して
島領域１３１０４）が形成される。そして、各島領域Ｑ
３１（１４）の底面にはＮ＋型の埋め込み層（１５）０
５＋が設けられており、島６ａ域０３）がＮＰＮ型トラ
ンジスタ素子（２）のコレクタ領域（１３ａ）に、島領
域０４）が保護素子としてのラテラルＰＮＰ型トランジ
スタ素子（５）のベース領域（１４ａ）となる。島領域
０りの表面にベース拡散によりＰ型のベース領域ＯＱが
形成される。このとき島領域０荀には同じくベース拡散
により、Ｐ型のエミッタ領域鰭とこのエミッタ領域０η
を取り囲むようにＰ型のフレフタ領域０樟が形成される
。更忙、ベース領域（Ｉ■の表面にエミッタ電極により
Ｎ＋型のエミッタ領域０１が形成されると共にコレクタ
領域（１３ａ）ＩＣＮ＋型のコンタクト領域（４）が形
成される。また、エピタキシャル層０１）表面には酸化
シリコンなどからなる保護膜ｃ！１）が形成される。こ
の保護膜０１）Ｋは各領域ＫＡじるコンタクトホールが
形成され、このコンタクトホールを介して各領域とオー
ミックコンタクトするアルミニウムなどからなる電極（
ハ）・・・（ト）が配設される。
尚、第２図において、斜線部はコンタクト部を示す。
このように、島領域０３）ＫＮＰＮ型トランジスタ素子
（２）、島領域Ｑ４］Ｋ保護素子としてのラテラルＰＮ
Ｐ型トランジスタ素子（５）か形成される。そして、Ｎ
ＰＮ型トランジスタ素子（２）のベース領域ｕ６１にオ
ーミックコンタクトしたベース電極四とＰＮＰ型トラン
ジスタ素子（５）のコレクタ領域Ｏａにオーミックコン
タクトしたコレクタ電極（ハ）とが接続される。
（２）、島領域Ｑ４］Ｋ保護素子としてのラテラルＰＮ
Ｐ型トランジスタ素子（５）か形成される。そして、Ｎ
ＰＮ型トランジスタ素子（２）のベース領域ｕ６１にオ
ーミックコンタクトしたベース電極四とＰＮＰ型トラン
ジスタ素子（５）のコレクタ領域Ｏａにオーミックコン
タクトしたコレクタ電極（ハ）とが接続される。
また、ＮＰＮ型トランジスタ素子（２）のコレクタ領域
（１３ａ）のコンタクト領域■にオーミックコンタクト
したコレクタ電極Ｃ２４＋とＰＮＰ型トランジスタ（５
）のエミッタ領域Ｑ７）ＩＣオーミックコンタクトした
エミッタ電極（ハ）とが接続される。尚、エミッタ領域
−にはエミッタ電極■がオーミンクコンタクトして電極
取り出しを行っている。
（１３ａ）のコンタクト領域■にオーミックコンタクト
したコレクタ電極Ｃ２４＋とＰＮＰ型トランジスタ（５
）のエミッタ領域Ｑ７）ＩＣオーミックコンタクトした
エミッタ電極（ハ）とが接続される。尚、エミッタ領域
−にはエミッタ電極■がオーミンクコンタクトして電極
取り出しを行っている。
そして、ベース電極（２つおよびコレクタ電極Ｉ２４）
はパッドｆ３１（３１に夫々接続され、このパッド（３
）＋３１ Ｋボンディングワイヤ（６１（６１で外部の
リード端子＋４１＋４１に接続して、ＮＰＮ型トランジ
スタ素子（２）のベースおよびコレクタが夫々外部端子
に接ｄされる、すなわち、ＮＰＮ型トランジスタ素子（
２）のベース−コレクタ間Ｋ、第１図に示すように、保
護素子としてのＰＮＰ型トランジスタ素子（５）のコレ
クタおよびエミッタが並列に接続される。
はパッドｆ３１（３１に夫々接続され、このパッド（３
）＋３１ Ｋボンディングワイヤ（６１（６１で外部の
リード端子＋４１＋４１に接続して、ＮＰＮ型トランジ
スタ素子（２）のベースおよびコレクタが夫々外部端子
に接ｄされる、すなわち、ＮＰＮ型トランジスタ素子（
２）のベース−コレクタ間Ｋ、第１図に示すように、保
護素子としてのＰＮＰ型トランジスタ素子（５）のコレ
クタおよびエミッタが並列に接続される。
さて、本発明は、通常の場合、入力信号は外部のリード
端子（４）からバンド（３）を経てＮＰＮ型トランジス
タ素子（２）へ送られる。すなわち、保護素子としての
ＰＮＰ型トランジスタ素子（５）はベースをフローティ
ングにしているため、入力信号は流れない。従って、回
路動作に何ら影響を及ぼすことはない。
端子（４）からバンド（３）を経てＮＰＮ型トランジス
タ素子（２）へ送られる。すなわち、保護素子としての
ＰＮＰ型トランジスタ素子（５）はベースをフローティ
ングにしているため、入力信号は流れない。従って、回
路動作に何ら影響を及ぼすことはない。
ところで、サージ電圧が外部端子に加わった場合は、Ｎ
ＰＮ型トランジスタ素子（２）と保護素子としてのＰＮ
Ｐ型トランジスタ素子（５）とで、サージ電圧を夫々分
担し、両トランジスタ素子＋２１ （５＋が相互してサ
ージ電圧を吸収する。従って、従来保静素子だゆでサー
ジ電圧を吸収させるのと違って、両トランジスタ素子（
２１（５１が相互にサージ電圧を吸収することＫより、
ＰＮ接合面積が実質的に大きくなり、逆方向電圧の耐圧
が上昇し、素子の破壊を防止することができるものであ
る。
ＰＮ型トランジスタ素子（２）と保護素子としてのＰＮ
Ｐ型トランジスタ素子（５）とで、サージ電圧を夫々分
担し、両トランジスタ素子＋２１ （５＋が相互してサ
ージ電圧を吸収する。従って、従来保静素子だゆでサー
ジ電圧を吸収させるのと違って、両トランジスタ素子（
２１（５１が相互にサージ電圧を吸収することＫより、
ＰＮ接合面積が実質的に大きくなり、逆方向電圧の耐圧
が上昇し、素子の破壊を防止することができるものであ
る。
そして、ＮＰＮ型トランジスタ素子（２）と保持素子と
してのＰＮＰ型トランジスタ素子（５）とは、静電破壊
耐量が同じレベルの素子を用いて、そのサイズが大きい
方が望まＩ−い。これは一方の素子の静電破壊耐量が他
方に比べて小さい場合には、その素子が破壊してしまう
が双方同一レベルのものであると、理論的には破壊耐量
が倍圧なる。
してのＰＮＰ型トランジスタ素子（５）とは、静電破壊
耐量が同じレベルの素子を用いて、そのサイズが大きい
方が望まＩ−い。これは一方の素子の静電破壊耐量が他
方に比べて小さい場合には、その素子が破壊してしまう
が双方同一レベルのものであると、理論的には破壊耐量
が倍圧なる。
つぎに本発明による半導体集積回路装置（３）と、ＮＰ
Ｎ型トランジスタ旧、ラテラルＰＮＰ型トランジスタ（
０を準備し、夫々の外部端子に第４図に示す装置を用い
てサージ電圧を付与し、夫々の破壊電圧を測定した。
Ｎ型トランジスタ旧、ラテラルＰＮＰ型トランジスタ（
０を準備し、夫々の外部端子に第４図に示す装置を用い
てサージ電圧を付与し、夫々の破壊電圧を測定した。
尚、本発明による装置（ＡｌはＮＰＮ型トランジスタ素
子（２）部分のベース−コレクタ間のＰＮ接合面積が１
２７５μｍ’、ＰＮＰ型トランジスタ素子（５）部分の
ＰＮ接合面積が３００μｍ１である。またＮＰＮ型トラ
ンジスタ素子（ａのベース−コレクタ間のＰＮ接合面積
が１２７５ μｍ’、、ＰＮＰ型トランジスタ素子（Ｃ
１のＰＮ接合面積が３００μｍ”である。
子（２）部分のベース−コレクタ間のＰＮ接合面積が１
２７５μｍ’、ＰＮＰ型トランジスタ素子（５）部分の
ＰＮ接合面積が３００μｍ１である。またＮＰＮ型トラ
ンジスタ素子（ａのベース−コレクタ間のＰＮ接合面積
が１２７５ μｍ’、、ＰＮＰ型トランジスタ素子（Ｃ
１のＰＮ接合面積が３００μｍ”である。
測定は、電源器からコンデンサ（４１）に充電しておき
、スイッチ０２を切替えることにより、サージ創、圧を
測定する半導体装置（４：ＩＫ加え、加える電源電圧を
変化させてその破壊する電圧を測定した。その結果を第
１表に示す。
、スイッチ０２を切替えることにより、サージ創、圧を
測定する半導体装置（４：ＩＫ加え、加える電源電圧を
変化させてその破壊する電圧を測定した。その結果を第
１表に示す。
第１表から明らかな如く、本発明によれば、ＮＰＮ型ト
ランジスタ素子（２）と保護素子としてのＰＮＰ型トラ
ンジスタ素子（５）とが相互にサージ４圧を吸収するこ
と罠より従来装置に比して破壊電圧が向上し、静電破壊
を防止できるのがわかる。
ランジスタ素子（２）と保護素子としてのＰＮＰ型トラ
ンジスタ素子（５）とが相互にサージ４圧を吸収するこ
と罠より従来装置に比して破壊電圧が向上し、静電破壊
を防止できるのがわかる。
（へ）発明の詳細
な説明したよ５Ｋ、本発明による半導体集積回路装ｆｆ
ｉ［よれば、通常の回路動作に影響を与えず罠、順逆の
サージ電圧に対し【十分な保護を図ることができる。
ｉ［よれば、通常の回路動作に影響を与えず罠、順逆の
サージ電圧に対し【十分な保護を図ることができる。
第１図は本発明による半導体集積回路装置の構成を示す
平面図、第２図は本発明の要部を示す平面図、第３図は
第２図の■−■線断面図である。 第４図は静電破壊電圧を測定する装置の回路図、第５図
は従来の半導体集積回路装置の構成を示す平面図である
。 ｉｌｌ・・・半導体基板、 （２）・・・トランジスタ
素子、（３）・・・パッド、（４）・・・リード端子、
（５）・・・ダイオード素子、 ＯＱ・・・Ｐ型半導
体基板、 Ｃ１）・・・エピタキシャル層、 ０・・・
分離領域、 ＯＪ、α枦・・島領域、（１３ａ）・・・
コレクタ領域、（１４ａ）・・・ベース領域、０印・・
・ベース領域、 ０７）・・・エミッタ領域、 ０８・
・・コレクタ領域、 Ｏｌ・・・エミッタ領域、 （イ
）゛°゛コンタクト領域。 出願人 三洋ｆｔ機株式会社 外１名 代浬人 弁理士 佐 野 静 夫 々 第２図 第４図 ４２ ／ （ １ 第５図
平面図、第２図は本発明の要部を示す平面図、第３図は
第２図の■−■線断面図である。 第４図は静電破壊電圧を測定する装置の回路図、第５図
は従来の半導体集積回路装置の構成を示す平面図である
。 ｉｌｌ・・・半導体基板、 （２）・・・トランジスタ
素子、（３）・・・パッド、（４）・・・リード端子、
（５）・・・ダイオード素子、 ＯＱ・・・Ｐ型半導
体基板、 Ｃ１）・・・エピタキシャル層、 ０・・・
分離領域、 ＯＪ、α枦・・島領域、（１３ａ）・・・
コレクタ領域、（１４ａ）・・・ベース領域、０印・・
・ベース領域、 ０７）・・・エミッタ領域、 ０８・
・・コレクタ領域、 Ｏｌ・・・エミッタ領域、 （イ
）゛°゛コンタクト領域。 出願人 三洋ｆｔ機株式会社 外１名 代浬人 弁理士 佐 野 静 夫 々 第２図 第４図 ４２ ／ （ １ 第５図
Claims (1)
- （１）Ｐ型半導体基板上に形成されたＮ型エピタキシャ
ル層を分離領域で島状に分離した島領域をコレクタ領域
とし、この島領域ＫＰ型のベース領域を形成し、且つこ
のベース領域ＫＮ型のエミッタ領域を形成したＮＰＮ型
トランジスタ素子を備え、前記トランジスタ素子のペー
スおよびコレクタを夫々外部端子に接続した半導体集積
回路装置において、前記ＮＰＮ型トランジスタ素子が形
成された島領域とは電気的に分離された島領域に、Ｐ型
のエミッタ領域およびコレクタ領域を形成して保護素子
としてのラテラルＰＮＰ型トランジスタ素子を形成する
と共に、前記ＮＰＮ型トランジスタ素子のベース領域Ｖ
ＣＰＮＰ型トランジスタ素子のコレクタ領域を接続し、
且つ前記ＮＰＮ型トランジスタ素子のコレクタ領域にＰ
ＮＰ型トランジスタ素子のエミッタ領域を接続すること
Ｋより、前記ＮＰＮ型トランジスタ素子のベース−コレ
クタ間に、前記ＰＮＰ型トランジスタ素子のエミッタお
よびコレクタを並列に接続して、前記外部端子間にサー
ジ電圧が加わった場合に、前記両トランジスタ素子が相
互して電圧を吸収することを特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10309084A JPS60246664A (ja) | 1984-05-22 | 1984-05-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10309084A JPS60246664A (ja) | 1984-05-22 | 1984-05-22 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60246664A true JPS60246664A (ja) | 1985-12-06 |
Family
ID=14344935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10309084A Pending JPS60246664A (ja) | 1984-05-22 | 1984-05-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60246664A (ja) |
-
1984
- 1984-05-22 JP JP10309084A patent/JPS60246664A/ja active Pending
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