JPS60247957A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は集積回路における静電破壊を防止する半導体集
積回路装置に関する。

（ロ）従来技術 半導体基板（１）内に少な（とも一つのラテラルＰＮＰ
型トランジスタ素子（２）を備え、トランジスタ素子（
２）のベースおよびコレクタを夫々バンド（３）を介し
て外部のリード端子（４〕に接続した半導体集積回路装
置がある。この種半導体集積回路装置の静電破壊を防止
する方法として、第５図に示すように、パッド（３）と
ベースおよびコレクタとの間に抵抗体（７）を直列に接
続して、浮遊容量と抵抗の時定数によりサージ電圧の波
形を滑らかにし、急激なサージ電圧がトランジスタ素子
に入らないようにする方法がある。しかしながら、この
方法においては、接続する抵抗体（７）の抵抗値が数十
から数百オームでは完全な対策とはいえず、抵抗値が数
キロオーム以上必要である。ところが、回路上この位置
に数キロオーム以上の抵抗体（７）を設けると、パター
ン面積が大きくなるばかりか、通常の入力信号の場合に
、抵抗体（７）によって減衰が生じるため、トランジス
タの動作点がずれたり、回路定数が変化するなど回路上
支障をきたし好ましくない。

また、抵抗体（７）をＮ型半導体領域に形成したＰ型領
域で構成した場合、Ｎ型半導体領域とＰ型領域との間の
ＰＮ接合に順方向にサージ電圧が加わるときは破壊はし
ないが、逆方向に大きいサージ電圧が加わったとき、Ｐ
Ｎ接合の耐圧以上の電圧であれば、抵抗体自体が破壊し
てしまう。そこで、半導体基板に擬似的に順方向動作す
るトランジスタ構造の素子を被保護回路の入力端子と並
列に接続し、履逆いずれの方向のサージ電圧が入っても
、上記素子が破壊することなくトランジスタとして動作
させてサージ電圧を吸収するように構成した静電破壊防
止素子がある（特公昭５３−２１８３８号公報に詳しい
。）。しかしながら、この素子においては、通常の場合
においても、入力信号がＮ型ドープ層内を経て回路の入
力側に送られるように構成されているため、ドープ層の
内部抵抗により電圧降下が生じ、前述したような問題が
ある。

また、別の方法としては、外部のリード端子（４）と接
続されるトランジスタ素子（２）のサイズを大きくして
ＰＮ接合面積を大きくする方法である。すなわち、ＰＮ
接合の耐圧を大きくとり、サージ電圧による破壊を防止
する方法である。しかしながら、このトランジスタ素子
とＶ□の立上りの比をとっているトランジスタ素子が複
数個ある場合には、それらのトランジスタ素子も全て同
様にサイズを大きくしなければならず、パターン面積が
大きくなり、パターン設計上不利である。

（ハ）発明の目的 本発明は上述した難点を解消すべくなされたもので、通
常の回路動作に影響を与えずに静電破壊を防止すること
を目的とする。

に）発明の構成 本発明は、半導体基板内にラテラルＰＮＰ型トランジス
タ素子を備え、前記トランジスタ素子のベースおよびコ
レクタを夫々外部端子に接続した半導体集積回路装置に
おいて、前記トランジスタ素子が形成された島領域とは
電気的に分離された島領域に、Ｐ型のエミッタ領域およ
びコレクタ領域を形成して保護素子としてのラテラルＰ
ＮＰ型トランジスタ素子を形成すると共に、前記トラン
ジスタ素子のベース領域に保護素子のエミッタ領域を接
続し、前記トランジスタ素子のコレクタ領域に保護素子
のコレクタ領域を接続することにより、前記トランジス
タ素子のベース−コレクタ間に、前記保護素子のエミッ
タおよびコレクタを並列に接続した半導体集積回路装置
である。

（ホ）実施例 以下、本発明の一実施例を第１図ないし第３図に従い説
明する。第１図は本発明による半導体集積回路装置の構
成を示す平面図、第２図は本発明の要部を示す平面図、
第３図は第２図のｍ−１ｔｔ線断面図である。本発明に
よる半導体集積回路装置は第１図に示すように、半導体
基板（１）内に、例えば差動増幅回路の入力トランジス
タとして用いるラテラルＰＮＰ型トランジスタ素子（２
）が設けられる。このトランジスタ素子（２）のベース
およびコレクタが夫々パッド（３）を介して外部のリー
ド端子（４）に接続される。また、トランジスタ素子（
２）が形成設けられる。そして、トランジスタ素子（２
）のベース領域にトランジスタ素子（５）のエミッタ領
域を接続すると共に、トランジスタ素子（２）のコレク
タ領域とトランジスタ素子（５）のコレクタ領域を接続
する。このように、トランジスタ素子（２１（５）を接
続することＫより、トランジスタ素子（２）のベース−
コレクタ間に保護素子としてのトランジスタ素子（５）
のエミッタおよびコレクタが並列に接続される。

尚、トランジスタ素子（５）のベースはフローティング
にして、ベースバイアスがかからないように構成されて
いる。

つぎに、本発明の実施例を第２図および第３図を参照し
て詳しく説明する。Ｐ型のシリコン半導体基板００）上
にＮ−型のエピタキシャル層（１１）が形成され、この
エピタキシャル層Ｑｌ）をＰ＋型の分離領域ａ２で島状
に分離して島領域α滌→が形成される。

そして、各島領域α３）（１４）の底面にはＮ＋型の埋
め込み層αωα９が設げられており、島領域α３）がラ
テラルＰＮＰ型トランジスタ素子（２）のベース領域（
１３ａ）に、島領域θａが保護素子としてのラテラルＰ
ＮＰ型トランジスタ素子（５）のベース領域（１４ａ）
となる。

島領域Ｑ３（１４）の表面にベース拡散によりＰ型のエ
ミッタ領域顛αηとこのエミッタ領域（１ｅａ７）を取
り囲むようにＰ型のコレクタ領域ＱＳ（１’ｌを夫々形
成する。

更に、ベース領域（１３ａ）の表面ＫＮ＋型のベースコ
ンタクト領域−が形成される。また、エピタキシャル層
（Ｉ］）表面には酸化シリコンなどからなる保護膜（２
］）が形成される。この保護膜０】）には各領域に通じ
るコンタクトホールが形成され、このコンタクトホール
を介して各領域とオーミックコンタクトするアルミニウ
ムなどからなる電極（社）・・・（２６）が配設される
。尚第２図において、斜線部はコンタクト部を示す。

このように、島領域０３）に２チラルＰＮＰ型トランジ
スタ素子（２）、島領域（１４）に保護素子としてのラ
テラルＰＮＰ型トランジスタ素子（５）が形成される。

そしてトランジスタ素子（２）のベースコンタクト領域
（イ）にオーミックコンタクトしたベース電極（社）と
トランジスタ素子（５）のエミッタ領域（１７）にオー
ミックコンタクトしたエミッタ電極（ハ）とが接続され
る。

またトランジスタ素子（２）のコレクタ領域ａ〜にオー
ミックコンタクトしたコレクタ電極ｔ２４）とトランジ
スタ素子（５）のコレクタ領域０９にオーミックコンタ
クトした。コレクタ電極□□□とが接続される。

尚、トランジスタ素子（２）のエミッタ領域０６）には
エミッタ電極弼がオーミックコンタクトして電極取り出
しを行っている。

そして、ベース電極（２つおよびコレクタ電極＠はパッ
ド（３）（３）に夫々接続され、このパッド（３）（３
１にボンディングワイヤ（６）（６）で外部のリード端
子（４）ｆＪに接続して、トランジスタ素子（２）のコ
レクタおよびエミッタが夫々外部端子に接続される。す
なわち、トランジスタ素子（２）のベース−コレクタ間
に第１図に示すように保護素子としてのトランジスタ素
子（５）のコレクタおよびエミッタが並列に接続される
。

さて、本発明は、通常の場合、入力信号は外部のリード
端子（４）からパッド（３）を経てトランジスタ素子（
２）へ送られる。すなわち、保護素子としてのトランジ
スタ素子（５）は、トランジスタ素子（５）のベースを
フローティングにしているため、トランジスタ素子（５
）へは入力信号は流れない。従って、回路動作に伺ら影
響を及ぼすことはない。

ところで、サージ電圧が外部端子に加わった場合は、ト
ランジスタ素子（２）と保護素子としてのトランジスタ
素子（５）とでサージ電圧を夫々分担し、トランジスタ
素子（２１（５）が相互してサージ電圧を吸収する。従
って、従来保護素子だゆでサージ電圧を吸収させるのと
違って、トランジスタ素子（２Ｈ５＋が相互にサージ電
圧を吸収することにより、ＰＮ接合の接合面積が実質的
に太き（なり、逆方向電圧の耐圧が上昇し、素子の破壊
を防止することができるものである。

そして、トランジスタ素子（２）と保護素子としてのト
ランジスタ素子（５）とは、そのＰＮ接合の接合面積が
同一で静電破壊耐量が同じレベルの素子を用いて、その
サイズが大きい方が望ましい。これは、一方の素子の静
電破壊耐量が他方に比べて小さい場合には、その素子が
破壊してしまうが、双方同一レベルのものであると、理
論的には静電破壊耐量して、接合面積が２倍になるので
、破壊耐量も倍になる。

つぎに、本発明による半導体集積回路装置囚と、ラテラ
ルＰＮＰ型トランジスタ（Ｂｌ、保護素子としてのラテ
ラルＰＮＰ型トランジスタ（Ｃ１を準備し、夫々の外部
端子に第４図に示す装置を用いてサージ電圧を付与し、
夫々の破壊電圧を測定した。

尚、本発明による装置（ＡＪはトランジスタ素子（２）
部分のベース−コレクタ間のＰＮ接合面積が２５８８μ
ｍ′、保護素子としてのトランジスタＸ子（５１部分の
ＰＮ接合面積が３００μｍ゛である。また、ＰＮＰ型ト
ランジスタ素子（Ｂｌのベース−コレクタ間のＰＮ接合
面積は２５８８μゴ、ＰＮＰ型トランジスタ素子（００
ＰＮ接合面積は３００μｄである。

測定は、電源（４０からコンデンサ（４１）に充電して
おきスイッチｈａを切替えることにより、サージ電圧を
測定する半導体装置（４りに加え、加える電源電圧を変
化させてその破壊する電圧を測定した。その結果を第１
表に示す。

尚、電源電圧は５ｏｏｖまで変化させて測定したので、
上表において８ｏｏｖ以上と記載しているものはサージ
電圧として８００■付与しても素子が破壊しなかったこ
とを示す。

第１表から明らかな如（、本発明によれば、トランジス
タ素子（２）と保護素子としてのトランジスタ素子（５
）とが相互にサージ電圧を吸収することにより従来装置
に比して破壊電圧が向上し、静電破壊を防止できるのが
わかる。

（へ）発明の詳細 な説明したように、本発明による半導体集積回路装置に
よれば、通常の回路動作に影響を与えずに、順逆のサー
ジ電圧に対して十分な保護を図ることができる。

【図面の簡単な説明】

第１図は本発明による半導体集積回路装置の構成を示す
平面図、第２図は本発明の要部を示す平面図、第３図は
第２図の■−■線断面図である。 第４図は静電破壊電圧を測定する装置の回路図、第５図
は従来の半導体集積回路装置の構成を示す平面図である
。 （１）・・・半導体基板、　（２）・・・トランジスタ
素子、（３）・・・パッド、　（４）・・・リード端子
、　（５）・・・保護素子としてのトランジスタ素子、
　ＱＱＩ・・・Ｐ型半導体基板、　（１１）・・・エピ
タキシャル層、　α４・・・分離領域、Ｑ３１、θ枦・
・島領域、（１３ａ）、（１４ａ）・・・ペース領域、
（１６）、　ａｎ・・・エミッタ領域、　０飄α１・・
・コレクタ領域、（４）・・・ベースコンタクト領域。 第１　図

Claims (1)

【特許請求の範囲】
1. （１）Ｐ型半導体基板上に形成されたＮ型エピタキシャ
   ル層を分離領域で島状に分離した島領域をベース領域と
   し、この島領域にＰ型のエミッタ領域およびコレクタ領
   域を形成したラテラルＰＮＰ型トランジスタ素子を備え
   、前記トランジスタ素子のベースおよびコレクタを夫々
   外部端子に接続した半導体集積回路装置において、前記
   トランジスタ素子が形成された島領域とは電気的に分離
   された島領域に、Ｐ型のエミッタ領域およびコレクタ領
   域を形成して保護素子としてのラテラルＰＮＰ型トラン
   ジスタ素子を形成すると共に、前記トランジスタ素子の
   ベース領域に保護素子のエミッタ領域を接続し、且つ前
   記トランジスタ素子のコレクタ領域に保護素子のコレク
   タ領域を接続することにより、前記トランジスタ素子の
   ベース−コレクタ間に、前記保護素子のエミッタおよび
   コレクタを・並列に接続して、前記外部端子間にサージ
   電圧が加わった場合に、前記両トランジスタ素子が相互
   してサージ電圧を吸収することを特徴とする半導体集積
   回路装置。