JPS60235449A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明は集積回路における静電破壊を防止する半導体集
積回路装置に関する。

（ロ）従来技術 半導体基板（１）内に少なくとも一つのトランジスタ素
子（２）を備え、トランジスタ素子（２）のベースおよ
びコレクタを夫々パッド（３）を介して外部のリード端
子（４）に接続した半導体集積回路装置がある。

この半導体集積回路装置の静電破壊を防止する方法とし
て、第１図に示すように、パッド（３）とベースおよび
コレクタとの間に抵抗体（５）を直列に接続して、浮遊
容量と抵抗の時定数により、サージ電圧の波形を滑らか
にし、急激なサージ電圧がトランジスタ素子に入らない
ようにする方法がある。

しかしながらこの方法においては、接続する抵抗体（５
）の抵抗値が数十から数百オームでは完全な対策とはい
えず、抵抗値が数キロオーム以上必要である。ところが
、回路上この付量に数キロオーム以上の抵抗体（５）を
設けるとパターン面積が大ぎくなるばかりか通常の入力
信号の場合に抵抗体（５）Ｋよって、減衰が生じるため
トランジスタの動作点がずれたり、回路定数が変化する
など回路上支障をきたし、好ましくない。また、抵抗体
（５）をＮ型半導体領域に形成したＰ型領域で構成した
場合、Ｎｆｆ１半導体領域とＰ型領域との間のＰＮ接合
に順方向にサージ電圧加わるとぎは破壊はしないが、逆
方向に大きいサージ電圧が加わったと＠、ＰＮ接合の耐
圧以上の電圧であれば、抵抗体自体が破壊し又しまう。

そこで、半導体基板に擬似的に順方向動作するトランジ
スタ構造の素子を被保護回路の入力端子と並列に接続し
、順逆いずれの方向のサージ電圧が入っても、上記素子
が破壊することな（トランジスタとして動作させてサー
ジ電圧を吸収するように構成した静電破壊防止素子があ
る（％公昭５３−２１８３８号公報に詳しい。）。

しかしながら、この素子におい又は、通常の場合におい
壬も、入力信号がＮ型ドープ層内を経て回路の入力側に
送られろように構成されているため、ドープ層の内部抵
抗により電圧降下が生じ、前述したような問題がある。

また、別の方法としては、外部のリード端子（４）と接
続されろトランジスタ素子（２）のサイズな犬ぎくして
、ＰＮ接合面積を太き（する方法がある。

すなわち、ＰＮ接合の耐圧を太き（とり、サージ電圧に
よる破壊を防止する方法である。

しかしながら、このトランジスタ素子とＶ−の立上りの
比をとっているトランジスタ素子が複数個ある場合圧は
、それらトランジスタ素子もすべて同じようにサイズを
大きくしなければならず〕くターフ面積が太ぎくなり、
パターン設計上不利である。

（ハ）発明の目的 本発明は上述した難点を解消すべくなされたもので、通
常の回路動作に影響を与えずに静電破壊を防止すること
を目的とする。

に）発明の構成 本発明はＮＰＮ型トランジスタ素子のベースおよびコレ
クタを夫々外部端子に接続した半導体集積回路装置にお
いて、前記トランジスタのコレクタ領域およびベース領
域と夫々同様に形成したＮ型の第１領域およびＰ型の第
２領域とからなるダイオード素子を、前記トランジスタ
素子と電気的に分離し℃半導体基板内に設けると共に、
前記第１領域をコレクタ領域妊接続し且つ前記第２領域
をベース領域に接続して、前記トランジスタ素子のベー
ス−コレクタ間にダイオード素子を接続することにより
、前記外部端子間にサージ電圧が加わった場合に、前記
トランジスタ素子とダイオード素子とが相互してサージ
電圧を吸収するようにした半導体集積回路装置である。

（ホ）実施例 以下本発明の一実施例を第２図ないし第４図に従い説明
する。ｆ８２図は本発明による半導体集積回路装置の構
成を示す平面図、第３図は本発明の要部を示す平面図、
第４図は第３図のＩＶ−ＩＶ線断面図である。

本発明による半導体集積回路装置は第２図に示すように
、半導体基板（１０１内に例えば差動増幅回路の入力ト
ランジスタとして用いるＮＰＮ型トランジスタ素子０υ
を設ける。このトランジスタ素子ａυのベースナ６ｊγ
メコレクタづＸ夫々）（、ッ内口を介ｌ−て外部のリー
ド端子０３）に接続される。トランジスタｉ子（１１１
のコレクタ領域およびベース領域と夫々同様に形成した
Ｎ型の第１＠域およびＰ型の第２領域とからなるＣ−Ｂ
接合ダイオード（１４１がトランジスタ素子０１１と電
気的に分離して半導体基板曲内に設けられる。そしてダ
イオード素子（１４１の第１領域をトランジスタ素子（
１１）のコレクタ領域に接続すると共にダイオード素子
（１４（の第２領域をトランジスタ素子０１）のベース
領域に接続して、トランジスタ素子（ｉｌｌのベース−
コレクタ間にダイオード素子（１４１が接続されろ。

つぎに本発明の実施例を第３図および第４図を参照して
詳しく説明する。Ｐ型のシリコン半導体基板［株］上に
Ｎ−型のエピタキシャル層（２１１が形成され、このエ
ピタキシャル層（２１）をＰ＋型の分離領域（２２１で
島状に分離して島領域（ハ）（２４）が形成される。そ
して、各島領域（ハ）（財）の底面には、Ｎ＋型埋め込
み層ＷＷが設けられており、島領域（ハ）はＮＰＮ型ト
ランジスタ素子のコレクタ領域（２３ａ）に、島領域Ｑ
４はダイオード素子の第１領域（Ｚ４ａ）となる。島領
域（ハ）の表面にベース拡散によりＰ型のベース領域（
ホ）を形成すると共に、島領域ｆ２４）の表面に同じく
ベース拡散によりＰ型の第２領域（５）が形成される。

更に、ベース領域（イ）の表面にはエミッタ拡散により
Ｎ＋型のエミッタ領域（ハ）が形成される。このとぎ、
コレクタ領域（２３ａ）および第１領域（２４ａ）ニ夫
々Ｎ＋型のコンタクト領域＠（至）が形成される。

そして、エピタキシャル層（２１１表面には酸化シリコ
ンなどからなる保護膜Ｇ＋１が形成される。また、保護
膜０υには各領域ｆ通じるコンタクトホール０２が形成
すれ、このコンタクトホールＣ１２を介して各領域とオ
ーミックコンタクトするアルミニウムなどからなる電極
（至）が保護膜０１）上に配設される。

このように、島領域（ハ）にＮＰＮ型トランジスタ素子
αυ、島領域（財）にＣ−Ｂ接合のダイオード素子α滲
が形成される。そして、ダイオード素子α旬の第１領域
（２４ａ）のコンタクト領域（至）とオーミックコンタ
クトした第１電極（３３ａ）とＮＰＮ型トランジスタ素
子（１１１のコレクタ領域（２３ａ）のコンタクト領域
（２鐘とオーミックコンタクトしたコレクタ電極（３３
ｃ）とが接続される。また、第２領域（５）とオーミッ
クコンタクトした第２電極（３３ｂ　）とベース領域＋
２６＋とオーミックコンタクトしたベース電極（３３ｄ
）とが接続される。そして、コレクタ電極（３３ｃ）お
よびベース電極（３３ｄ　）はバッドａ’ａａ’ａに夫
々接続され、このバッドａ加２にボンディングワイヤ（
へ）にて、外部のリード端子（１３３Ｇ（支）が接続さ
れる。すなわち、トランジスタ素子（１１１のベース・
コレクタ間にダイオード素子（１４１を逆方向に接続す
ることにより、第２図に示すように外部端子とトランジ
スタ素子ａ１１の入力側にダイオード素子（１４１が接
続される。

尚、（３３ｅ）はエミッタ拡散、第３図の斜線部はオー
ミックコンタクトを示す。

さて、本発明は、通常の場合、入力信号は外部のリード
端子０３）からパッド＋１２１を経て、トランジスタ素
子（１４）へ送られる。すなわち、ダイオード素子（１
４１＋を逆方向に接続されているのでダイオード素子（
１４１へは入力信号は流れない。従って、回路動作に何
ら影響を及ぼさない。

ところで、サージ電圧が外部端子に加わった場合はダイ
オード素子０４）とトランジスタ素子（１１）とでサー
ジ電圧を夫々分担し、ダイオード素子（１４）とトラン
ジスタ素子ａυとが相互してサージ電圧を吸収する。従
って、従来ダイオード素子だけでサージ電圧を吸収させ
ろのと違って、トランジスタ素子ａυとダイオード素子
Ｑ４１とが相互にサージ電圧を吸収することにより、コ
レクターベース接合面積カ実質的に太ぎくなり、逆方向
電圧の耐圧が上昇し、素子の破壊を防止することができ
るものである。

そし”Ｃ１ＮＰＮ型トランジスタ素子旧）とダイオード
素子（Ｉ４）はコレクタとベースの接合が同一の接合面
積で静電破壊耐量が同じレベルの素子を用いて、そのサ
イズが大ぎい方が望ましい。これは一方の素子が静電破
壊耐量が他方に比べて小さい場合には、その素子が破壊
してしまうからで、双方同一レベルのものであると、理
論的には静電破壊に対して、接合面積が２倍になるので
、破壊耐量も倍になる。

つぎに、トランジスタ素子としてそのＣ−Ｂ接スト面チ
卦端ζ’２”１１／ｌ帽′σ）ｌ）４）Ｖカス、１誕−
ノ１１廿Ａブーσ）ＮＩ）ＮＷ）ランジスタ素子を用い
そのベース−コレクタ間にＣ−Ｂ接合面積が３３１μぜ
のダイオード素子を逆方向に接続した本発明による半導
体集積回路装置の外部端子に第５図に示す装置を用い℃
サージ電圧を付与し、それぞれの破壊電圧を測定した。

測定は電源−からコンデンサ（４１）に充電しておき、
スイッチ（４８を切替えることにより、サージ電圧を測
定する半導体装置（４３に加え、加える電源電圧を変化
させて、その破壊する電圧を測定した。

その結果を第１表に示す。表において（２）はトランジ
スタ素子およびダイオード素子を夫々単独で測定した場
合の破壊電圧、（Ｂ）は本発明による装置の破壊電圧を
示−ｆ。

第１表 第１表より明らかな如（、本発明によれば、トランジス
タ素子とダイオード素子とが相互にサージ電圧を吸収す
ることにより、従来装置に比して、破壊電圧が向上し、
静電破壊を防止することができることがわかる。

筐だ、本発明はダイオード素子をトランジスタ素子と電
気的に分離し℃設けているので、サイリスタ効果などが
生じるおそれはない。

（へ）発明の詳細 な説明したように、本発明による半導体集積回路装置に
よれば、通常の回路動作に影響を与えずに、順逆のサー
ジ電圧に対して十分な保護を図ることができる。

【図面の簡単な説明】

第１図は従来の半導体集積回路装置の構成を示す平面図
、第５！図は本発明による半導体集積回路装置の構成を
示す平面図、第３図は本発明の要部を示す平面図、第４
図は第３図のｉｖ　−■線断面図である。第５図は静電
破壊電圧を測定する装置の回路図である。 牝・・・半導体基板、　０］）・・・トランジスタ素子
、（１２１・・・バッド、　α３１・・・外部のリード
端子、　（イ）・・・半導体基板、　（２１＋・・・エ
ピタキシャル層、　（２２・・・分離領域、　（２３（
２４１・・・島領域、（２３ａ）・・・コレクタ領域、
（２４ａ）・・・第１領域、　（２ｅ・・・ベース領域
、　□□□・・・第２領域、　（ハ）・・・エミッタ領
域、　Ｑ３（至）・・・コンタクト領域。 出願人　三洋電機株式会社　外１名 代理人　升埋士　佐　野　静　夫 第３図 第４図

Claims (1)

【特許請求の範囲】
1. （１）半導体基板内圧少な（とも一つのＮＰＮ型トラン
   ジスタ素子を備え、前記トランジスタ素子のベースおよ
   びコレクタを夫々外部端子に接続した半導体集積回路装
   置において、前記トランジスタのコレクタ領域およびベ
   ース領域と夫々同様に形成したＮ型の第１領域およびＰ
   型の第２領域とからなるダイオード素子を、前記トラン
   ジスタ素子と電気的に分離して半導体基板内圧設けると
   共に、前記第１領域をコレクタ領域に接続し且つ前記第
   ２領域をベース領域に接続して、前記トランジスタ素子
   のベース−コレクタ間にダイオード素子を接続すること
   により、前記外部端子間にサージ電圧が加わった場合に
   、前記トランジスタ素子とダイオード素子とが相互して
   サージ電圧を吸収することを特徴とする半導体集積回路
   装置。