KR960043993A - 정전기 보호 회로 - Google Patents

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    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements

Abstract

본 발명은 정전기 보호 회로에 관한 것으로, 입력 전압(1)이 공급되는 좁은 레이어 영역(6-1)을 에미터 단자로 하고, 넓은 서브스트레이트 표면(8)을 컬렉터 단자로 하며, 플로팅시킨 엔-웰(7)을 베이스 단자로 하여, 전류의 방전 경로를 형성하는 기능을 갖는 수직형 피엔피 트렌지스터(4)와, 입력 전압(1)이 공급되는 좁은 레이어 영역(6-3)을 컬렉터 단자로 하고, 접지선(GND)이 연결되는 레이어 영역(6-2)을 에미터 단자로 하며, 플로팅시킨 엔-웰(7)을 베이스 단자로 하여, 전류의 방전 경로를 형성하는 기능을 갖는 수평형 피엔피 트랜지스터(5)가 병렬로 결합된 형태로 구성되었으며, 정전기 신호(ESD Pulse)와 같은 비정상적인 고전압의 입력시, 플로팅시킨 웰을 각각 베이스 단자로 하는 수직형, 수평형 양극성 접합 트랜지스터의 결합을 통하여 방전 경로를 발생시킴으로써, 내부 회로를 보호할 수 있도록 한 정전기 보호 회로에 관한 것이다.

Description

정전기 보호 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 정전기 보호 회로를 양극성 트랜지스터(Bipolar Junction Transister)로 나타낸 등가 회로도이고, 제3도는 본 발명의 제1실시예에 따른 부유 상태의 웰(floating well)을 갖는 트랜지스터로 구현한 정전기 보호 회로의 종단면도이다.

Claims (2)

  1. 입력 전압(1)이 공급되는 좁은 레이어 영역(6-1)을 에미터 단자로 하고, 넓은 서브스트레이트 표면(8)을 컬렉터 단자로 하며, 플로팅시킨 엔-웰(7)을 베이스 단자로 하여, 전류의 방전 경로를 형성하는 기능을 갖는 수직형 피엔피 트랜지스터(4)와; 입력 전압(1)이 공급되는 좁은 레이어 영역(6-3)을 컬렉터 단자로 하고, 접지선(GND)이 연결되는 레이어 영역(6-2)을 에미터 단자로 하며, 플로팅시킨 엔-웰(7)을 베이스 단자로 하여, 전류의 방전 경로를 형성하는 기능을 갖는 수평형 피엔피 트랜지스터(5)가 병렬로 결합된 형태로 이루어지는 것을 특징으로 하는 정전기 보호 회로.
  2. 입력 전압(1)이 공급되는 좁은 레이어 영역(6-1)을 에미터 단자로 하고, 넓은 서브스트레이트 표면(8)을 컬렉터 단자로 하며, 플로팅시킨 엔-웰(7)을 베이스 단자로 하여, 전류의 방전 경로를 형성하는 기능을 갖는 수직형 피엔피 트랜지스터(4)와; 입력 전압(1)이 공급되는 좁은 레이어 영역(6-3)을 컬렉터 단자로 하고, 접지선(GND)이 연결되는 레이어 영역(6-2)을 에미터 단자로 하며, 플로팅시킨 엔-웰(7)을 베이스 단자로 하여, 전류의 방전 경로를 형성하는 기능을 갖는 수평형 피엔피 트랜지스터(5)가 병렬로 결합된 형태로 이루어져 있으며, 상기 트랜지스터(4,5)의 P′레이어(6)와 인접하여 PO영역(10) 혹은 NO영역(9)을 추가함으로써, 농도 차이에 기인한 하이-로우 접합(High-Low Junction)이 형성된 구조로 이루어지는 것을 특징으로 하는 방전 효율을 증대시킨 정전기 보호 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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