JPH0834306B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置に係り、特にマスタスライス方
式を適用して形成される半導体集積回路におけるゲート
アレイICの基本セルの配列構成に関する。

（従来の技術） 従来ゲートアレイとしては、第３図に示すように、周
縁部に入出力（I/O）セル２を形成すると共にこの入出
力セル２上にそれぞれ取り出し用の入出力（I/O）パッ
ド３を形成した半導体基板１内に、素子領域として、ト
ランジスタや抵抗等からなる基本セル４を、配線領域５
を挟んで規則的に配列し、これら素子領域を必要に応じ
て接続するような配線マスクを作製して、トランジスタ
や抵抗を配線パターンにより接続加工することにより、
所望の回路を形成するようにしたマスタスライス方式の
半導体集積回路装置が広く用いられるようになってい
る。

このようなマスタスライス方式の半導体集積回路装置
においては、基本セル４の列は縦方向に複数個形成され
ており、この基本セル列間が配線チャネル５となってい
る。そして、この各基本セル列は、第４図に拡大平面図
（第６図（ｂ）にＡ−Ａ断面図の一例を示す）を示すよ
うに、ｎ−シリコン基板１内に形成されたｐ型ウェル領
域６内にｎ−型ソース・ドレイン領域９およびｐ型ガー
ドバンド13が形成されており、さらにｐ型ウェル領域６
の外側には、ｐ型ソース・ドレイン領域10およびｎ型ガ
ードバンド11が形成されている。また、これらのソース
・ドレイン領域９および10のそれぞれ挟むようにポリシ
リコンゲート電極7,8が形成されており、ソース・ドレ
イン領域９および10,ポリシリコンゲート電極7,8間を配
線接続することで各種機能セルを実現するように構成さ
れている。ここで、12はVdd,14はVssの各パワー配線で
ある。

この構造では、第５図に示すように、基本セル４を隙
間なく縦方向に配置しているため、ｐ型ウェル領域６相
互は少なくとも一列分電気的に接続された状態となって
おり、通常接地電位Vssに固定されている。

なお、各基本セル４間は、第１および第２の配線層1
5、16によって接続されている。17は第１および第２の
配線層15、16間の接続のためのスルーホールである。

このような従来のゲートアレイICによってアナログ機
能セルを実現する場合を考える。例えば、第６図（ａ）
に示す演算増幅器回路を構成する場合、各トランジスタ
は基本セル内のトランジスタを直列及び並列接続して実
現することができるが、位相補償コンデンサｃについて
は、第６図（ｂ）（第４図のＡ−Ａ断面に相当する）に
示すように、基本セル内のトランジスタのゲート電極7,
8とｐ型ウェル領域６との間のゲート容量を利用して実
現する必要がある。

しかしながら、ｐ型ウェル領域６の電位は、通常接地
電位Vssに固定されているため、コンデンサｃの片方の
電極どちらかはVssとなるため、実現不可能である。

また、第７図に示すようなA/D変勝器等に用いる高精
度抵抗ラダーを実現する場合も、各抵抗素子Ｒとして基
本セル内トランジスタのｎ型ソース・ドレイン領域を利
用し、ｐ型ウェル領域６との電位差による抵抗値の電圧
依存性をなくすため、各抵抗部毎にｐ型ウェル領域を分
離する必要があるが、従来のようなｐ型ウェル領域６相
互が電気的に接続された状態となっているようなセル配
列構成では実現不可能であり、安定した抵抗値が得られ
ないと言う問題があった。

このような欠点を避けるため、ｐ型ウェル領域同志が
接続されないように間隔をあけて基本セルを配置するこ
とも考えられるが、ｐ型ウェル間隔は、15〜20μｍ程度
とらなければならず、基本セルの配列方向の幅（30μｍ
程度）に比べて無視できない大きさであるため、集積度
の著しい低下をきたすという問題があった。

（発明が解決しようとする課題） このように、従来のゲートアレイICでは、少なくとも
一列分以上の基本セルが１つの一導電型ウェル領域を共
用した構成となっていたため、一導電型ウェル領域の一
部を独立した電位で使用するようなアナログ回路を実現
するには、膨大な面積を必要とし、コストの高騰を招く
ことになる。

このように、マスタスライス方式の半導体集積回路装
置におけるゲートアレイでアナログ機能セルを作り込む
ことは極めて困難であった。

本発明は、前記実情に鑑みてなされたもので、素子面
積の増大を招くことなく、容易にアナログ回路を構成す
ることのできる半導体集積回路装置を提供することを目
的とする。

〔発明の構成〕

（課題を解決するための手段） そこで本発明では、基本セルの配列構成を、基本セル
の一導電型のウェル領域同志が隣り合わないように、配
列方向に直角に基本セルをずらし、隣接ウェル領域が電
気的に分離された部分を有するようにしている。

（作用） 上記構成によれば、基本セルの配列構成を、基本セル
の一導電型のウェル領域同志が隣り合わないように、配
列方向に直角にずらして形成された電気的分離部分を有
するようにしているため、電気的分離用の間隔をとるこ
となく必要に応じて電気的に独立なウェル領域を形成で
き、小形のアナログ回路の形成が可能となる。

望ましくは、隣接基本セルのウェル領域を反転して配
置するようにすれば、素子面積の増大を防止することが
可能となる。

また、配列方向を軸としてウェル領域を１つおきに反
転した配置とし、基本セル毎にウェル領域を分離するよ
うにすれば、ウェル領域が基本セル毎に独立した構造と
することができ、ウェル電位が固定されないため、一導
電型のウェル領域を独立した電位で使用するようなアナ
ログ回路も素子面積の増大を招くことなく、容易に形成
可能である。

（実施例） 以下、本発明の実施例について、図面を参照しつつ詳
細に説明する。

第１図に、本発明の基本セル配列方式にて実現した演
算増幅回路を示す。

この演算増幅回路は、内部構成およびセルサイズは第
４図に示した従来の基本セルと同様であるが、基本セル
配列方向を軸に反転した構造になっており、第１のｐ型
ウェル領域６を有する基本セル４と、反転して形成され
た隣接基本セルである第２のｐ型ウェル領域61を有する
基本セル41とが交互に配列されている。そしてこれらは
第１及び第２のｐ型ウェル領域6,61が接続しないよう
に、基本セルをｐ型ウェル領域間隔の最小寸法ルール分
Ｌだけずらして形成されている。

図中、上方の３セルがコンデンサ形成部を構成してお
り、12はVddライン、14はVssラインである。そしてVss
ライン14は基本セル列一本に対し２本形成されている。
５は配線領域である。

上記構成によれば、ｐ型ウェル領域が基本セル毎に独
立しており、ウェル電位が固定されたいため、ゲート電
極とｐ型ウェル間のゲート容量を利用して容易にコンデ
ンサの形成が可能となる。

また、他のトランジスタの接続は、従来の回路構成と
同様に行えば良く、小形で良好な演算増幅回路の形成が
可能となる。

なお、前記実施例では、演算増幅回路について説明し
たが、他の回路にも適用可能であることはいうまでもな
く、第２図に基本セル構造を示すように、第１のｐ型ウ
ェル領域６を有する基本セル４と、反転して形成された
隣接基本セルである第２のｐ型ウェル領域61を有する基
本セル41とが第１及び第２のｐ型ウェル領域が接続しな
いように、基本セルをｐ型ウェル領域間隔の最小寸法ル
ール分Ｌだけずらして交互に配列されているもののみな
らず、必要に応じて所定位置の隣接基本セルのｐ型ウェ
ル領域が独立となるように配列方向に直角にずらせば良
い。

また、第７図等価回路を示したような高精度抵抗ラダ
ーも同様の基本セル単位で抵抗Ｒを形成するようにすれ
ばｐ型ウェル領域の電位も各分圧値に設定でき、電圧依
存の少ない高精度抵抗が実現可能となる。

また、この構造では、基本セル列に凹凸ができるが、
凹部に基本セル内のガードバンドを形成するように設計
すれば、基本セルアレイ部の面積は従来とほぼ同程度に
維持することが可能である。

加えて、これら実施例では、ｎ型基板を用いてこの基
板内にｐ型ウェル領域を形成し、このｎ型基板領域とｐ
型ウェル領域とで基本セルを構成したが、逆の導電型の
基板およびウェル領域を用いた場合にも適用可能である
ことはいうまでもない。

〔発明の効果〕

以上説明してきたように、本発明の半導体装置によれ
ば、ゲートアレイICにおいて、基本セルの配列構成を、
基本セルの一導電型のウェル領域同志が隣り合わないよ
うに、配列方向に直角にずらして形成された電気的分離
部分を有するようにしているため、電気的分離用の間隔
をとることなく必要に応じて電気的に独立なウェル領域
を形成でき、小形のアナログ回路の形成が可能となる。

また、この電気的分離部分の基本セルのウェル領域は
隣接基本セルのウェル領域と反転して形成するようにす
ればより小形化をはかることが可能となる。

また、配列方向を軸としてウェル領域を１つおきに反
転した配置とし、基本セル毎にウェル領域を分離するよ
うにすれば、ウェル領域が基本セル毎に独立した構造と
することができ、ウェル電位が固定されないため、ウェ
ル領域を独立した電位で使用するようなアナログ回路も
素子面積の増大を招くことなく、容易に形成可能とな
る。

【図面の簡単な説明】

第１図は本発明実施例の半導体装置を示す図、第２図は
本発明の基本セル構造を示す説明図、第３図は従来のゲ
ートセルアレイを示す図、第４図は第３図に示した基本
セルの拡大図、第５図は第３図のゲートセルアレイの配
線例を示す図、第６図（ａ）は演算増幅器の等価回路を
示す図、第６図（ｂ）は同演算増幅器のコンデンサ部の
断面図、第７図は高精度抵抗ラダーの等価回路を示す図
である。 １……ｎ型シリコン基板、6,61……ｐ型ウェル領域、4,
41……基本セル、５……配線チャネル、7,8……ゲート
電極、9,10……ソース・ドレイン領域、11……ｎ型ガー
ドバンド、12……Vddライン、13……ｐ型ガードバン
ド、14……Vssライン、Ｃ……コンデンサ領域。

Claims (1)

【特許請求の範囲】
1. 【請求項１】半導体基板表面に形成された第１導電型の
   トランジスタと前期基板表面の第１導電型のウェル領域
   内に形成された第２導電型のトランジスタとから構成さ
   れた基本セルをアレイ状に配列して形成した基本セル列
   を有し、これらのトラジスタを必要に応じて形成される
   配線パターンにより接続して所望の回路を形成するよう
   にしたマスタスライス方式の半導体集積回路装置におい
   て、基本セルの配列構成を、基本セルのウェル領域同志
   が電気的に接続しないように、配列方向に対してずらし
   て形成される基本セルを具備したことを特徴とする半導
   体装置。