TWI327373B - Memory cell, and integrated circuit with memory cell - Google Patents

Memory cell, and integrated circuit with memory cell Download PDF

Info

Publication number
TWI327373B
TWI327373B TW095144653A TW95144653A TWI327373B TW I327373 B TWI327373 B TW I327373B TW 095144653 A TW095144653 A TW 095144653A TW 95144653 A TW95144653 A TW 95144653A TW I327373 B TWI327373 B TW I327373B
Authority
TW
Taiwan
Prior art keywords
region
source
capacitor
doped region
memory cell
Prior art date
Application number
TW095144653A
Other languages
English (en)
Other versions
TW200805634A (en
Inventor
Tehsun Hsu
Lin Yung-Tao
Derek Lin
Jack Yeh
Original Assignee
Taiwan Semiconductor Mfg
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Mfg filed Critical Taiwan Semiconductor Mfg
Publication of TW200805634A publication Critical patent/TW200805634A/zh
Application granted granted Critical
Publication of TWI327373B publication Critical patent/TWI327373B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

1327373 第95144653號專利說明書修正本 修正日期：99.1.20 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體元件，特別係有關於一 種記憶體晶胞，且更特別係有關於一種非揮發性記憶體 晶胞（non-volatile memory cell)的結構及其製造方法。 【先前技術】 非揮發性記憶體係可將保留之資訊儲存於記憶體晶 胞中，甚至當電源關閉時，資訊仍能儲存於記憶體晶胞 中。非揮發性記憶體的製造，典型地可利用一標準互補 式金氧半電晶體為主的邏輯製程（standard CMOS-based logic process)做為起始製造步驟。接著，於邏輯製程中加 上額外的製程步驟以製造非揮發性記憶體。上述額外的 製程步驟例如為包括沉積第二多晶矽和調整摻雜不純物 的接面等步驟。將”非揮發性記憶體”的特殊製程與標準 CMOS為主的邏輯製程結合係增加了複雜度。相反地， 嵌入式（embedded)非揮發性記憶體的技術通常落後先進 的邏輯製程數個世代（generation)。為了達到系統晶片 (system-on-chip, SOC)之被入非揮發性記憶體的需求，通 常設計團隊別無選擇，只能接受通常落後於現今先進的 標準邏輯製程兩或三個世代的邏輯製程，且其製程中需 額外增加七至八道光罩。此一先前技術不僅典型地增加 了晶片成本，而且降低了最先進邏輯製程可達到之快速 且極佳的表現。 0503-A32440TWFl/ianchen 6 1327373 1 - *. 第95144653號專利說明書修正本 修正日期：99丄如 • 同樣地’由於循環地操作非揮發性記憶體係導致二 氧化矽品質的下降，先前技術係使非揮發性記憶體晶胞 的元件受到較尚的寫入(pr〇gram)和抹除（erase)電塵’典 型地加速二氧化矽品質的下降，因此降低了非揮發性記 憶體晶胞的性能及可靠度。 非揮發性記憶體結構及製造方法因此被探索出來以 解決上述問題。美國專利號碼第6,788,574號專利揭露了 一種非揮發性記憶體晶胞400。第1圖係顯示一上視圖。 • 非揮發性記憶體晶胞400包括一穿隧電容（tunneling capacitor)406、一耦接電容（coupling capacitor)402 和一讀 取電晶體404。上述三個元件共用一個共用漂浮閘極 (floating gate)408。耦接電容402和穿隧電容406的薄板 係面對於漂浮閘極408 ’輕接電容402和穿隨電容406的 薄板係分別利用連接金氧半電晶體（MO S)的源/〉及極而形 成。電晶體404係利用漂浮閘極408做為一閘極。結合 • 穿隨電容406的輛接電容402形成一可操作的儲存電荷 元件，以幫助寫入(program)和抹除（erase)儲存於非揮發 性記憶體晶胞400中的資料。因此’寫入/抹除動作可於 電源關閉後仍能保留儲存資料，當記憶體電源供應後， 讀取動作可允許偵測之前儲存的資料。在讀取動作期 間，係利用讀取電晶體404偵測儲存的資料。 在一實施例中’非揮發性記憶體的寫入和抹除動作 可利用電子穿随過穿隨電容406以進入和移出漂浮閘極 4 〇 8而達成’以改變記憶體晶胞的電荷儲存狀態。舉例來 0503-A32440TWF1 /ianchen 7 1327373 修正日期：99.1.20 第95144653號專利說明書修正本 說，為了寫入非揮發性記憶體晶胞4〇〇，係外加一正電壓 於節點410，且節點412同時接地。由於耦接電容402和 穿隧電容406電容值的耦合，穿隧電容406的兩邊產生 了大的電壓降，導致其兩薄板之間產生大電場。當電場 商到足以產生FN穿隧效應（Fowler Nordheim tuneling) 時，電子可從主動區414穿過位於漂浮閘極408與其下 的主動區414之間的絶緣材料，且注入漂浮閘極4〇8。 相反地，外加一正電壓於節點412且同時將節點410 接地’位於漂浮閘極408中的電子可穿隧出漂浮閘極 408 ’因此降低了位於漂浮閘極中的負電荷。 然而，如第1圖所示的非揮發性記憶體晶胞400具 有一些缺點。非揮發性記憶體晶胞400並未與位於同一 記憶體陣列中的其他記憶體晶胞隔開，因此位於同一記 憶體陣列中的非揮發性記憶體晶胞會互相影響。假設記 憶體晶胞處於電晶體404開啟的狀態，在讀取同一記憶 體陣列中其他的非揮發性記憶體晶胞的期間，電流會持 續地流過電晶體404。對於記憶體陣列來說，不希望看到 此電流，且會把此電流視為漏電。為了降低漏電，每一 個記憶體晶胞較佳地包含一邏輯電路以控制其操作。結 果增加了包含§己憶體晶胞和邏扣I：電路的晶片總面積。典 型地’總面積可變大500μιη2。此外，在寫入和抹除動作 期間，所有的電子係穿隧過同一個穿隧電容406。不僅影 響了記憶體晶胞的可靠度，而且增加了過度寫入 (over-programming)和 / 或過度抹除（over-erasing)的可能 0503-A32440T WF1 /ianchen 修正曰期：99.1.20 第95144653號專利說明書修正本 性 ==改良過的非揮發性記憶體 -vv PV具有較低的漏電和較小的晶片面積 晶胞，其 【發明内容】 記憶ίίί發:上述：的；本發明提供-種非揮發性 方；-第-電Γ二㈣間極’位於一半導體基底上 和-介電質，上过广括一第一電極板、上述漂浮閘極 浮間極之上述第—電極板和上述漂 漂浮二介=電第二電極板、上述 和上仏十閘極之間；一第三電容，其包括一 二:第：電極板’其中上述第三電極板和上述第四電 以及導體基底上之不同的金屬層中， =二：包括一第一摻雜區和-第二摻雜區，上 中' 上、;和上述第二摻雜區係位於上述半導體基底 ，处非揮發性記憶體晶胞更包括—電晶體，其包括 和二_其位於上述半導體基底上方；一第一源/沒極區 制辟弟rr沒極區’大體上係對準於上述閘極的兩相對 八上述第二源/汲極區係連接至上述第一電容的 上述第一推雜區。 記愫發明的另—目的’本發明提供—種非揮發性 ^ ，包括：一非揮發記憶體晶胞，其包括一第 〇503-A32440TWFl/ianchen 9 1327373 修正日期：99.1.20 第 第95144653號專利說明書修正本 -主動區和-第二絲區，位於―半導體基底中1 一 -介電層，其位於上述第一主動區上方；一第二介電層， ^於上述第二主動區上方；—第一導體，其跨越上述 弟-主動區和上述第二主動區，其中上述第—導體與上 述第-主動區和上述第二主動區係分別被上述第一介電 層和上述第二介電層隔開；上述第一主動區和上述第二 主動區分別包括-第—摻雜區和—第二摻雜區，上述第 -掺雜區和上述第二摻雜區係位於上述第一導體的兩相 對側壁，其中位於上述第二主動區的上述第一摻雜區和 上述第二掺雜區為互相連接；一第三介電層，其位於上 述第主動區上方；—第二導體，其位於上述第三介電 層上方；一第一源/汲極區和一第二源/汲極區，其位於上 述半導體基底中，且大體上對準於上述第二導體的兩相 對側壁，其中上述第二源/汲極區係電性耦接至上述第一 主動區中的上述第一摻雜區；以及一電容，其包括一底 電極板和了頁電極板，上述底電極板和上述頂電極板係 位於金屬層中，其中上述底電極板和上述頂電極板的其 中之一係電性連接至上述第一導體。 經由於金屬層中形成一電容，可以節省晶片面積。 再者，上述電晶體係用以隔絶位於同一記憶體陣列中的 記憶體晶胞與其他記憶體晶胞。因此降低了記憶體陣列 的漏電。此外，利用不同的電容以執行寫入和抹除動作， 可以改善記憶體晶胞的可靠度。 0503-A32440TWF1 /ianchen 10 1327373 修正日期：99 uo
第95144653號專利說明書修正本 f實施方式J 以下利用裳程剖面圖，以細 實施例之記憶體晶胞及1 ^本發明較佳 中，相同的符號表示相同=:f’在本發明各實施例 形成= 的非揮發性記憶雜晶胞及其 貫施^中，相同的符號表示相同的元件。 發月各 滿= 2圖’其顯示非揮發性記憶體晶胞100的 透視圖，其包括-電晶體102、一第 的 穿隧抹除電容）104、一筮_带—γ ^視為一 —、 ^ 第二電谷（亦可視為一耦接雷 :)106和一第二電容(亦可視為一穿隧寫入電容_。第 F:電二電容108係共同使用一共用漂浮閉極 非揮發性記憶體晶胞1⑻係包括兩個區域，一 A區 域’其包括電晶體102和第一電容1〇4，以及一 B區域， 其包括第二電容1〇8。 月 > 考第3圖，其顯示非揮發性記憶體晶胞【⑼的 剖面圖’其中A區域和B區域的剖面圖係分別沿第2圖 中的D-D’切線和E_E，切線的剖面圖。為簡化起見，雖然 A區域和B區域的剖面圖可為不同的平面，之後所述的' A ^域和B區域的剖面圖係以同一平面圖顯示。須注意 的是漂浮閘極FG係橫跨於A區域和b區域，以形成^ 電谷104和第一電容108之兩薄板的其中之一薄板。 摻雜區118、摻雜區119和介於摻雜區118和119之間的 井區112係形成電容104的另一薄板。漂浮閘極FG係與 〇503-A32440TWFl/ianchen 11 1327373 第95144653號專利說明書修正本 修正日期：99.1.20 電容106的一薄板互相連接，電容ι〇6的另一薄板係連 接至一抹除閘極（erase gate, EG)。摻雜區126和128係互 相連接以形成電容108的另一薄板，且連接至一寫入閉 極（program gate, PG)。電晶體102的一閘極132係連接 至記憶體陣列的一選擇閘極（select gate，SG)，選擇閘極 SG係用以控制被選擇的非揮發性記憶體晶胞1〇〇。一位 元線（bitline，BL)係用以偵測非揮發性記憶體晶胞1 〇〇的 儲存狀態。 第4圖係顯示記憶體晶胞100的部分等效電路示意 圖，其係包括電容104、106和108。電容104、106和 108符號的尺寸係分別顯示其電容值的大小。在操作記憶 體晶胞100的期間，源極115、抹除閘極EG和寫入閘極 PG等節點係外加不同的電壓，且漂浮閘極FG上的電壓 可以依上述不同的外加電壓計算出來。假設漂浮閘極儲 存一淨電荷Qnet，其係存在一關係式：
Ql04 + Ql06 + Ql08 = Qnet [關係式 1 ] 其中Ql04、Q〗06和Ql08分別為儲存於電容丨〇4、106 和108的電荷。漂浮閘極FG、源極115、抹除閘極EG 和寫入閘極PG等節點的電壓係分別標為Vfg、Vs、VEG 和VPG，且電容104、106和108的電容值分別標為C104、 匸106和C108。因此，關係式1可重新改寫為： (VFg_Vs)Ci〇4 + (VfG_VeG)Ci〇6 + (VfG_Vpg)C 108-Qnet [關係式2] 以及， 0503-A32440TWFl/ianchen 12 1327373 • 第95144653號專利說明書修正本 修正日期：99.1.20 , VFG = (Qnet+( VsC ] 〇4+VEG C ] 〇6+VpcC] oOViCHM + C^ + Cios) [關係式3] 因此，漂浮閘極FG上的電壓VFG可由關係式3得 知，且記憶體晶胞100的操作條件可依上述關係式決定。 在較佳實施例中，抹除和寫入動作係利用FN穿隧效 應（Fowler Nordheim tunneling, FN tunneling)進行，寫入 動作係典型地定義為將電子從漂浮閘極中移出。相反 地，抹除動作係將電子導入漂浮閘極中。熟於此技術之 ® 人士當了解”抹除”和”寫入”係為此技術的用詞，且可被賦 予不同的定義。 電子可依照源極115、抹除閘極EG和寫入閘極PG 等節點的外加電壓而穿隧移入或移出漂浮閘極。表1係 顯示一讀取（read)、寫入（program)和抹除（erase)的設定電 壓範例，其中VSG係為外加於選擇閘極SG的較佳電壓， VBL係為外加於位元線BL的較佳電壓，以及VB係為外 加於記憶體晶胞100位於其上的半導體基底的較佳電壓。 表1 電壓（V) Vsg(V) Vpg(V) VEG(V) Vbl(V) VS(V) VB(V) 抹除 0 9 9 0 0 0 寫 0 9 0 0 0 0 讀取 2.2 0 0 0.8 0 0 為了降低寫入和抹除的需求電壓，第三電容106較 佳地具有一較第一電容104和第二電容108大的電容 值。為了方便討論起見，之後所述的C1 04、C1 06和C108 0503-A32440TWFl/ianchen 13 1327373 第95144653號專利說明書修正本 修正日期：99.1.20 係假設具有一總電容值C，且C1G4* C1G8的電容值分別 假設為0.08C和0.02C，以及Ci〇6的電容值係假設為 0.9C。因此關係式3可簡化為： VFG=Qnet/C+(0.08Vs+0.9VEG+0.02VPG)[關係式 4] 從表1可以發現在寫入動作期間，Vpg=9V、Veg=0V、 Vs=0V，因此，
VFG=Qnet/C+(0.08*0+0.9*0+0.02*9)=Qnet/C+0.018V
[關係式5] 假設Qnet在寫入動作之前為0，VFG大約等於 0.018V。由於VPG=9V，在節點PG的電壓VPG係高於電 壓Vfg約7.82 V ’上述足夠南的電壓Vpg可於電容108中 產生FN穿隧效應。因此電子穿隧通過電容108，從漂浮 閘極FG移出且進入寫入閘極PG。 漂浮閘極FG於失去電子後，係包含較多的正電荷， 且Qnet增加。從關係式5可知，當Qnet增加，則VFG升 高，且節點PG和FG的電壓差下降。節點PG和FG的 電壓差（VPG-VFG)下降到小於產生FN穿隧效應的所需電 壓時，則停止產生FN穿隧效應。 另一方面，在寫入動作開始時，外加於電容104的 電壓差（VFG-VS)約等於0.018V，不足以產生另一方向的 FN穿隧效應。在寫入動作期間，VFG升高。然而，電壓 差（VFG-VS)仍低於FN穿隧效應所需的電壓。因此，於寫 入動作期間的淨效應係為漂浮閘極FG包含越來越多的 正電荷。 0503-A32440TWFl/ianchen 14 1327373 • 第95144653號專利說明書修正本 修正日期：99.1.20 , 抹除動作係可將表1的外加電壓代入關係式3得 知。從表1可知’在抹除動作中’ Vpg=9V、Veg=9V且 vs=ov，因此，
VFG=Qnet/C+(0.08*0+0.9*9+0.02*9)=Qnet/C+8.28V
[關係式6] 假設在抹除動作開始時，Qnet/C為正值，電壓差 (VFG-VS)係高於8,28V，上述足夠高的電壓可於電容104 中產生FN穿隧效應。因此電子穿隧通過電容104進入漂 ® 浮閘極FG。由於電子進入漂浮閘極，而其電壓VFG降低， 直到漂浮閘極的淨電荷Qnet的降低導致電壓差（VFG-VS) 低於FN穿隧效應所需的電壓時，則停止產生FN穿隧效 應。 另一方面’ Vpg具有兩的電塵’因此電壓差（VpG_Vfg) 低於FN穿隧效應所需的電壓。因此，並無電子穿隧通過 電容108。同樣地，由於VEG等於VPG，並無電子穿隧通 過電容106。 ® 值得注意的是，上述的分析係大致上提供本發明較 佳實施例之可能的操作方式之一，實際的操作方式可能 不同或可能更為複雜。因此，上述的討論並非限制本發 明。 在較佳實施例中，電壓Vpg、Veg和Vs係被選擇以 使電容104和108的穿隧效應在寫入或抹除動作進行一 段時間之後停止。在另一實施例中，在寫入和/或抹除動 作期間，FN穿隧效應係不會隨時間經過而停止。然而， 0503-A32440TWF1 /ianchen 15 1327373 第95144653號專利說明書修正本 穿隧進入漂浮閘極FG的 修正日期：99丄20 阳的電子數，會達到—種㈣ 出漂浮間極 仍保持未充電的狀態。 、衡，所以淨電荷Qnet 第5圖係顯示讀取動 衽雪曰栌1 no二你 蛋路不意圖，其係包 括電日曰體102和第一電容1〇 ”你匕 VPr=〇v、V -nv m L 仅表1 可知 VPG=9V、 vEG 0V、Vs-〇V，因此，關係式3變為：
^FG-Qnet/C ± [關係式 7] —關係式7表示漂浮閑極FG的電壓vFG係依 荷而定。從前述討論可知，抹 ' FG係谷納電洞，因此&為正值；以及寫入動作進行時， 漂》于閘極FG係容納電子，因此&為負值。請參考第$ 圖’當VSG=2.2V時，電晶體102為開啟狀態。假設漂浮 閘極FG具有一正電荷，其可調整節點118和ιΐ9之間通 道區的導通狀態（請參考第2圖），因此節點118和119之 間存在一導通的通道區。當Vbl=8V、Vs=〇v，舉例來說， 一電流大小為數十微安培（micro_ampS)的電流，從位 元線BL節點流至源極π 5節點。相反地，假設漂浮閘極 FG具有一負電荷’且Vfg為負值’則節點j j 8和j j 9之 間並不存在一導通的通道區’且電流IBL很低，約為毫微 安培(pico-amps)。因此，藉由偵測電流IBL以偵測漂浮閘 極FG和記憶體晶胞1 〇〇的狀態。 由關係式3可知，所需電壓係有關於電容104、106 和108所對應的電容值。假設電容106所對應的電容值 降低，則需增加寫入和抹除動作的電壓。為了降低寫入 0503'A32440TWFl/ianchen 16 1327373 第95144653號專利說明書修正本 修正日期：99.1.20 和抹除動作的電壓，需要一具有較大電容值的電容1〇6 , 意即電容106會佔據較大的面積。因此，寫入/抹除動作 的電壓與晶片面積之間係為互相權衡。 在本發明較佳實施例中，電晶體1〇2(請參考第2圖） 係將記憶體晶胞與其餘位於同一記憶體陣列中未被選擇 的兄憶體晶胞隔開。藉纟關閉電晶體1〇2，在記憶體晶胞 未被選擇的情形下，沒有電流從記憶體晶胞流出:因：， 記憶體晶料f要控制電路。如此可以降低單位記憶體 晶胞的晶片面積。此外，分別藉由電容104和108執行 寫入和抹除動作，可改善記憶體晶胞的可靠度。
圖顯示本發明較佳實施例的非揮發性記憶 體的中間I程剖面圖。再—次提醒，為了方便顯示，A 區域=區域的剖面圖（請參考第3圖）係以—平面圖顯 不〆、A區域和B區域的剖面圖係分別為沿第2圖 =^切線和Ε·Ε切線的剖面圖。請參考第2圖以得知 各兀件標號所對應的元件的幾何位置。 =考第：圖’提供一基底⑴。基底iu 體材料’然而也可使其他的半導體材 勺括土 ^私為卩型。另—實施例中，基底iu可 二:N型基底。可選擇性地形成- N型的阻障層(圖未 Μ 7圖所不’在本發明較佳實 影技術形錢案化—総113 j則微 摻雜㈣以在Β區域t形成—Ν型井區ιΐ4= 0503-A32440TWF1 /ianchen 1327373 第95144653號專利說明書修正本 修正日期：99.1.20 114較佳包括銻（antimony)和/或坤（arsenic)，其係中和P 型基底111中的P型不純物且使摻雜區反轉為N型。由 於光阻113係遮蔽A區域，使得A區域維持P型導電類 型，可視為一 P型井區112。然後移除光阻113。在另一 實施例中，A區域未被光阻遮蔽，在執行一 N型不純物 摻雜步驟後，形成一 N型井區。
請參考第8圖，其顯示閘極介電質134和136、閘極 132、漂浮閘極FG和閘極間隙壁121的形成。其形成步 驟係為此技術領域所熟知，因此在此不做重覆敍述。值 得注意的是，閘極介電質136的材質和厚度係部分地決 定了穿隧效應的所需電壓。熟於此技藝之人士可以經由 一般的實驗找到適當的材料和厚度。在較佳實施例中， 閘極136包括氧化物，且具有一厚度，其值約介於20A 至200A。閘極136也可為例如一氧化物-氮化物·氧化物 的組合結構。漂浮閘極FG較佳延伸貫穿A區域和B區 域（請參考第2圖），然而漂浮閘極FG也可分別形成於A 區域和B區域且藉由導線連接。電容104和108的電容 值係分別被其與漂浮閘極FG重疊的面積以及位於A區 域和B區域下方的井區（well region)面積決定。電容106 的電容值較佳為電容104電容值的0.1至1000倍，更佳 為電容104電容值的90至95倍。電容106的電容值較 佳為電容108電容值的0.1至100000倍，更佳為電容108 電容值的100至1000倍。必須注意的是，不同的電容比 值可導致例如FN穿隧效應和熱載子注入穿隧效應（HCI 0503-A32440TWFl/ianchen 18 1327373 第95ί44653號專利說明書修正本 tunneling)不同的操作機制。 修正日期："·ι·2〇 請參考第9圖，其顯示摻雜區 和128的形成。在較佳實施例中，品、U9、124、126 區’則摻雜區118、119和1241'區蜮112為一 Ρ型井 摻雜區118、119和124為Ρ型。然 在另—實施例中， 可有任意導電類型的組合，且更 接雜區126和128 個為Ρ型。熟於此技藝之人士卷。為個為Ν型而另一 摻雜區較佳為利用光阻做為遮罩Ν型摻雜區和Ρ型 示）。 分別摻雜形成（圖未顯 請參考第9圖，其同樣顯示八 接觸插塞的形成，其係包括—連 a "電層（ILD)140和 插塞142。請注意例如矽化物區和^漂浮間極 FG的接觸 域常見的元件，在此省略不提。s觸停止層等此技術領 以連接摻雜區126和128。 同時形成接觸插塞143 第10和11圖係顯示電容1〇6 圖，形成一底電極板146。在較佳♦、〃形成。請參考第10 的鑲嵌製程形成電容106。較佳地只，例中，係利用習知 成於層間介電層14〇的上方。、，第一介電層144係形 複數個開口，然後以一導一介電層144中形成 佳為銅或銅合金。 進行-平= 導電材料較 材料，以留下底電極板146和— 移除過量的導電 的金屬線145。 至摻雜區126和128 請參考第10圖’形成一 金屬層間介電層（IMD)148 金屬層間介 較佳地具有 電層（IMD)148。 高介電常數值 0503-A32440TWFl/ianchen 19 1327373 第95144653號專利說明書修正本 修正日期：99.1.20 (k) ’以至於電容1〇6具有高電容值。然而，可利用低介 電常數材料於同一晶片上兼以形成其他電路。形成二: 電層149於金屬層間介電層148上’以及較佳利用鎮^ 製程形成一頂電極板150於介電層149中。
利用上述製程形成的電容106典型地為一金屬層_絶 緣層-金屬層電容(MIM Capacitor)。另一實施例中，曰電容 1〇6可具有一金屬層-氧化層-金屬層（MOM)結構。如第u 圖所示的結構可以發現，電容僅形成於電極板146和i5〇 垂直隔開的空間之間。然而，介電層148典型地具有一 厚度，其值為數千A，因此限制了形成大電容的能力。 金屬層-氧化層-金屬層（M0M)電容係利用在同一金屬層 中形成額外的電容以解決此一問題。第12圖係顯示一 ^ 包括一金屬層-氧化層金屬層（Μ〇Μ)電容的記憶體晶胞。 每一個金屬層中係包括形成複數個電容和複數個金 屬條狀物152寿口 154。當交互的金屬條狀物互相連接時，
，鄰的金屬條狀物係被隔絶以形成基底電容。換句話 所有的金屬條狀物152係為互相連接，且所有的金 條狀物154係、為互相連接。位於下方金屬層的任一金 屬條狀物係未連接至位於其正上方的金屬條狀物，以至 =直地形成—基底電容。因此，任—金屬條狀物不只 /、/、上/其下的金屬條狀物形成一基底電容，而且與相鄰 f金屬，狀物形成—基底電容。總電容值為所有基底電 谷的電容值相加。由於相鄰的金屬條狀物可具有較窄的 間隙，舉例來說，約為2000Λ或小於2000A，其總電容 〇503-A32440TWFl/ianchei 20 1327373 第95144653號專利說明書修正本 修正曰期：99.1.20 值大於一佔據同樣面積的金屬層 '絶緣層-金屬層電容 (MIM capacitor)。熟於此技藝之人士當可知金 層-金屬層（MOM)電容的形成步驟。 乳化 =第11和12圖所不的結構，電容剛僅形成於 一和弟二層金屬層中。鈇而 鄰的金屬層中。…、而i谷雇可形成於任兩相 如第11和12圖的最終結構，頂電極薄板係連接至
一抹除閘極EG ’金屬、線145係連接至電壓源pG 線SL係連接至摻㈣119，且位元線bl係連接至捧雜 ^ 124。閘極132係連接至_記憶體陣列的—選擇線（圖 未顯示）。 形成電容106的優點之一為’由於電容1〇6 於金屬層中，相較於習知的快閃記憶體晶胞的平面電容 結構，記憶體晶胞100具有一垂直的電容結構。因此節 省了晶片面積。此外’利用選擇電晶體，隔絶記憶體曰P 鲁胞與位於同—記憶體陣财的其他記憶體晶胞。因此= 低了圯憶體陣列的漏電。此外，利用不同的電容以執行 寫入和抹除動作，可以改善記憶體晶胞的可靠度。丁
雖然本發明已以較佳實施例揭露如上’然其並非用 以限定本發明，任何熟悉此項技藝者，在不脫離本發明 之精神和範圍内，當可做些許更動與潤飾，因此本發明 之保護範圍當視後附之申請專利範圍所界定者為準。X 0503-A32440TWF1 /ianchen 21 修正日期：99.1.20 第95144653號專利說明書修正本 【圖式簡單說明】 第1圖為習知的非揮發性記憶體晶胞。 第2圖為本發明較佳實施例的透視圖。 第3圖為第2圖所示之本發明較佳實施例的剖面圖。 第4圖為第2圖所示之本發明較佳實施例的等效 路示意圖。 第6至12圖為本發明較佳實施例的非揮發性 的中間製程剖面圖。 心體
主要元件符號說明】 406〜穿隧電容； 404〜讀取電晶體； 410、412〜節點； 416〜源極； 420〜主動區； 104〜第一電容； 108〜第二電容； 112〜P型井區； 114〜N型井區； 128〜摻雜區； 134、136〜閘極介電質； 140〜層間介電層； 400〜非揮發性記憶體； 402〜耦接電容； 408〜共用漂浮閘極； 414〜主動區； 418〜沒極；
100〜非揮發性記憶體晶胞 102〜電晶體； 106〜第三電容； 111〜基底； 113〜光阻； 115〜源極； 118 、 119 、 124 、 126 132〜閘極； 121〜閘極間隙壁； 〇503-A32440TWFl/ianchen 22 ⑤ 1327373 . 第95144653號專利說明書修正本 修正日期：99.1.20 142〜接觸插塞； 144〜第一介電層； 146〜底電極板； 149〜介電層； 152、154〜金屬條狀物； EG〜抹除閘極； SG〜選擇閘極； 143〜接觸插塞； 145〜金屬線； 148〜金屬層間介電層； 150〜頂電極板； FG〜漂浮閘極； PG〜寫入閘極； BL〜位元線。
0503-A32440TWF1 /ianchen 23

Claims (1)

  1. 第95144653號專利說明書修正本 十、申請專利範圍·· 修正日期：99丄2〇 I 一種記憶體晶胞，包括·· 一半導體基底； 一漂浮_ ’位於該半導縣底上方； -介2 =二 -該漂浮閉極和 間，該第-電極板係包括板:和該一漂:閉極之 久該第-摻雜區和該第二摻雜區係位於該半導體基： 一第二電容，其包括— 一介電質，該介電質位於該 間； 第二電極板、該漂浮閘極和 第二電極板和該漂浮閘極之 电谷’其包括 板，其中該第三電極板和” ^極板和一第四電* 導趙基底上之不分別形成於％ 卜丨屬層中，以及其 直接電性連接至該漂浮閘極；以及 —谷_ n KtjL. , ‘ 電晶體 包括 一閘極’其位於該半導體基底上方；以及 料=—源/汲極區和—第二源⑽1區，A體上係對; =間極的兩相對側壁’其中該第二源/汲極區係她 該第一電容的該第一摻雜區。 - 2.如申請專利範圍第】項所述之記憶體晶胞，其— 曰體為一觀電晶體’以及其中該第-源/汲極, 〜第—源/汲極區係形成於該半導體基底中的一 p則 0503-A32440TWFl/ianchen 24 修正日期：99丄20 第95144653號專利說明書修正本 區。 3.如申請專利範圍第 哕雪s髀或 第】項所述之記憶體晶胞，1中 該電日日體為一 PMOS電晶I#，、 从丄 '、 ^ - 'E / . 以及其中該第一源/沒極區 =第一源Λ及極區係形成於該半導體基底中的一 “ J如申請專利範圍第！項所述之 該第二電容具有一電容值 —U 0.1倍至1_倍。 、為該第—電谷的電容值的 5·如申請專·㈣丨項所述之記憶 該第二電容具有一電容值，其為該值： 0.1倍至10000倍。 电谷值的 談第二^專利範圍第1項所述之記憶體晶胞，其中 二-。谷的第二電極板包括一第三摻雜區和 =邊Γ三摻雜區和該第四推雜區係位於該閘極的相 對側邊上，以及J:中褚筮- 、甲a第二摻雜區和該第四摻雜區係以 一導電物互相連接。 你Μ 7」如申明專利範圍第6項所述之記憶體晶胞，其中 =摻雜區和該第四摻雜區分別包括一材料，該材料 係擇自包含Ρ型材料和Ν型材料的族群。 8. 如申請專利範圍第i項所述之記憶體晶胞，盆中 該電晶體的該閘極係連接至一記憶體陣列的一選擇線 (selection line) 〇 9. 如申請專利範圍第i項所述之記憶體晶胞，其中 該第-源/>及極區至—記憶體陣列的—位元線(bitu岭 0503-A32440TWFl/ianchen 25 第95144653號專利說明書修正本 " 修正日期：99.1.20 ㈣!5月專利範圍第1項所述之記憶體晶胞，其中 ^ 一谷具有一金屬-絶緣體-金屬的電容結構。 t申明專利範圍第1項所述之記憶體晶胞，其中 。 '谷具有一金屬_氧化物-金屬的電容結構。 12. —種積體電路，包括： 一非揮發記憶體晶胞，其包括： 一第-主動區和—第二主動區，位於—半導體基底 二：-介電層’其位於該第一主動區上方； 一第二介電層’其位於該第二主動區上方； I導體，其跨越該第-主動區和1¾第二主動 A ’其中該第-導體和該第_主動區係被 以及該第-導體和該第二主動區係被該第二^ 巴和該Γ;動區和該第二主動區分別包括一第-摻雜 帛―摻雜區’該第—摻雜區和該第二摻雜區係位 ;該第-導體的兩相對側壁’其中位於該第二主動區 該第一摻雜區和該第二摻雜區為互相連接； 、 一第三介電層，其位於該第一主動區上方； 一第一導體，其位於該第三介電層上方； 一第一源/汲極區和一第二源/汲極區，其位於該 :基底中，且大體上對準於該第二導體的兩相對側壁， /、中該第二源/汲極區係電性耦接至該第一主動區 第一摻雜區；以及 Μ 〇503-A32440TWFl/ianchen 26 修正曰期：99.1.20 第95144653號專利朗書修正本 梅你谷，其包括一底電極板和一頂電極板，該底電 =頂電極板係位於金屬層中，其中該底電極板和 ^電極板的其中之—係直接電性連接至該第—導體。 、13·如申凊專利範圍第12項所述之積體電路，其中 :於：第二主動區的該第一摻雜區和該第二摻雜區分別 ^括一材料’該材料係擇自包含p型材料和N型材料的 二—14.如申請專利範圍第12項所述之積體電路，其中 忒第一源/汲極區和該第二源/汲極區為p型。 二I5.如申請專利範圍第12項所述之積體電路，其中 该第一源/¾極區和該第二源/汲極區為N型。 16. 如申請專利範圍第12項所述之積體電路，其中 該電晶體的該第二源/汲極區和該第一主動區中的該第一 摻雜區形成一連續區域。 17. 如申請專利範圍第12項所述之積體電路，其中 該第；|電層和該苐一介電層形成一連續介電層。 0503-A32440TWFl/ianchen 27
TW095144653A 2006-07-10 2006-12-01 Memory cell, and integrated circuit with memory cell TWI327373B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/483,916 US7514740B2 (en) 2006-07-10 2006-07-10 Logic compatible storage device

Publications (2)

Publication Number Publication Date
TW200805634A TW200805634A (en) 2008-01-16
TWI327373B true TWI327373B (en) 2010-07-11

Family

ID=38918369

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095144653A TWI327373B (en) 2006-07-10 2006-12-01 Memory cell, and integrated circuit with memory cell

Country Status (3)

Country Link
US (1) US7514740B2 (zh)
CN (1) CN101106134B (zh)
TW (1) TWI327373B (zh)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5027441B2 (ja) * 2006-05-11 2012-09-19 ルネサスエレクトロニクス株式会社 半導体装置
US7755941B2 (en) 2007-02-23 2010-07-13 Panasonic Corporation Nonvolatile semiconductor memory device
JP5265898B2 (ja) * 2007-09-25 2013-08-14 ルネサスエレクトロニクス株式会社 半導体装置
US8017997B2 (en) 2008-12-29 2011-09-13 International Business Machines Corporation Vertical metal-insulator-metal (MIM) capacitor using gate stack, gate spacer and contact via
US8569807B2 (en) * 2009-09-01 2013-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Backside illuminated image sensor having capacitor on pixel region
CN102412129A (zh) * 2010-09-17 2012-04-11 中芯国际集成电路制造(上海)有限公司 制作存储器的存储单元中顶电极的方法
GB201111916D0 (en) 2011-07-12 2011-08-24 Cambridge Silicon Radio Ltd Single poly non-volatile memory cells
US8497540B2 (en) * 2011-08-30 2013-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Capacitor and method of forming same
US8890288B2 (en) * 2011-10-11 2014-11-18 Broadcom Corporation MOM capacitor having local interconnect metal plates and related method
US9530901B2 (en) * 2012-01-31 2016-12-27 Taiwan Semiconductor Manufacturing Company, Ltd. Decoupling finFET capacitors
US9147690B2 (en) 2012-03-08 2015-09-29 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
US8941167B2 (en) 2012-03-08 2015-01-27 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
US8658495B2 (en) 2012-03-08 2014-02-25 Ememory Technology Inc. Method of fabricating erasable programmable single-poly nonvolatile memory
TWI469328B (zh) * 2012-05-25 2015-01-11 Ememory Technology Inc 具可程式可抹除的單一多晶矽層非揮發性記憶體
CN103794246A (zh) * 2012-10-30 2014-05-14 上海华虹宏力半导体制造有限公司 Mtp存储单元
US9431107B2 (en) 2012-12-14 2016-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and methods of manufacture thereof
US9018691B2 (en) * 2012-12-27 2015-04-28 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
CN103022046B (zh) * 2012-12-28 2019-01-15 无锡来燕微电子有限公司 一种具有p+单一多晶架构且与cmos工艺相兼容的非挥发性记忆体及其制备方法
US9305920B2 (en) * 2013-07-18 2016-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage metal-oxide-metal (HV-MOM) device, HV-MOM layout and method of making the HV-MOM device
KR102185079B1 (ko) * 2014-04-21 2020-12-01 에스케이하이닉스 주식회사 불휘발성 메모리소자 및 그 동작방법
US9252150B1 (en) * 2014-07-29 2016-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. High endurance non-volatile memory cell
US9805806B2 (en) * 2015-10-16 2017-10-31 Ememory Technology Inc. Non-volatile memory cell and method of operating the same
US10115682B2 (en) * 2016-04-13 2018-10-30 Ememory Technology Inc. Erasable programmable non-volatile memory
TWI696272B (zh) * 2018-11-30 2020-06-11 力晶積成電子製造股份有限公司 記憶體結構及其製造方法
US11017862B2 (en) * 2018-12-13 2021-05-25 Ememory Technology Inc. Multi-time programming memory cell and memory cell array with erase inhibit capability
CN110265398B (zh) * 2019-06-28 2023-04-18 芯盟科技有限公司 存储器及其形成方法
US11515314B2 (en) * 2020-06-04 2022-11-29 Globalfoundries Singapore Pte. Ltd. One transistor two capacitors nonvolatile memory cell
US11659709B2 (en) * 2020-08-21 2023-05-23 Globalfoundries Singapore Pte. Ltd. Single well one transistor and one capacitor nonvolatile memory device and integration schemes
US12100453B2 (en) * 2021-10-11 2024-09-24 Nuvoton Technology Corporation Method and apparatus for analog floating gate memory cell
CN118102723B (zh) * 2024-04-19 2024-07-05 江苏帝奥微电子股份有限公司 一种eeprom单元、晶体结构及制备工艺

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5181188A (en) * 1989-07-07 1993-01-19 Sharp Kabushiki Kaisha Semiconductor memory device
TW468273B (en) * 1997-04-10 2001-12-11 Hitachi Ltd Semiconductor integrated circuit device and method for manufacturing the same
US6380581B1 (en) * 1999-02-26 2002-04-30 Micron Technology, Inc. DRAM technology compatible non volatile memory cells with capacitors connected to the gates of the transistors
US6326663B1 (en) * 1999-03-26 2001-12-04 Vantis Corporation Avalanche injection EEPROM memory cell with P-type control gate
US6034893A (en) * 1999-06-15 2000-03-07 Vantis Corporation Non-volatile memory cell having dual avalanche injection elements
US6720596B2 (en) * 2000-10-17 2004-04-13 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method for driving the same
US6788574B1 (en) 2001-12-06 2004-09-07 Virage Logic Corporation Electrically-alterable non-volatile memory cell
US7326994B2 (en) * 2005-10-12 2008-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Logic compatible non-volatile memory cell

Also Published As

Publication number Publication date
US7514740B2 (en) 2009-04-07
CN101106134A (zh) 2008-01-16
TW200805634A (en) 2008-01-16
US20080006868A1 (en) 2008-01-10
CN101106134B (zh) 2010-04-07

Similar Documents

Publication Publication Date Title
TWI327373B (en) Memory cell, and integrated circuit with memory cell
CN1720588B (zh) 每一存储单元电荷存储元件具有双重控制栅极的闪速存储单元阵列
TWI427744B (zh) 具有二極體於記憶串列中的三維陣列記憶體架構
CN100438046C (zh) 非易失性存储单元与集成电路
US6191975B1 (en) Non-volatile NAND type semiconductor memory device with stacked gate memory cells and a stacked gate select transistor
TW475267B (en) Semiconductor memory
TWI342615B (en) A multiple time programmable (mtp) memory cell and a method for operating the same
TWI261918B (en) High density semiconductor memory cell and memory array using a single transistor
US7015102B2 (en) Method of forming floating-gate memory cell having trench structure with ballistic-charge injector, and the array of memory cells made thereby
TWI517297B (zh) 具有多晶矽層間電荷捕捉結構之浮動閘極記憶體裝置
US7242613B2 (en) Nonvolatile semiconductor memory device
US8164135B2 (en) Non-diffusion junction split-gate nonvolatile memory cells and arrays, methods of programming, erasing, and reading thereof, and methods of manufacture
US20040004863A1 (en) Nonvolatile electrically alterable memory device and array made thereby
CN101013701A (zh) 电可擦除可编程只读存储器及其制造和操作方法
US6914826B2 (en) Flash memory structure and operating method thereof
US8300448B2 (en) Semiconductor storage device, memory cell array, and a fabrication method and drive method of a semiconductor storage device
CN100573878C (zh) 电荷捕捉非易失性存储器及其操作方法
US7439133B2 (en) Memory structure and method of manufacturing a memory array
TWI601272B (zh) 半導體裝置
JP4040102B2 (ja) 冗長エレメントとして単一ポリシリコンフローティングゲートトランジスタを使用するメモリ冗長回路
TWI241016B (en) Nonvolatile semiconductor memory
CN104934432B (zh) 具有单层浮栅的非易失性存储器件
CN101335305A (zh) 非易失性存储器及其制造方法
CN106158019B (zh) 非易失性存储单元及其控制方法
KR19990029181A (ko) 불휘발성 반도체 기억장치 및 그 제조방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees