JPH06125064A - 不揮発性記憶装置およびその駆動方法 - Google Patents
不揮発性記憶装置およびその駆動方法Info
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- JPH06125064A JPH06125064A JP27208592A JP27208592A JPH06125064A JP H06125064 A JPH06125064 A JP H06125064A JP 27208592 A JP27208592 A JP 27208592A JP 27208592 A JP27208592 A JP 27208592A JP H06125064 A JPH06125064 A JP H06125064A
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】
【目的】書換回数を向上させるとともに、書込速度を速
くでき、しかも消費電力を低くすることができる不揮発
性記憶装置を提供する。 【構成】同一のシリコン基板２０上に、オフセット領域
ＯＳを形成すべくソース領域２３と所定の間隔Ｄをあけ
てゲート電極２６とＯＮＯ膜２５（図示せず）とを設け
たメモリトランジスタ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ
を仮想グランドアレイ状に配列形成し、行方向に配列形
成されたメモリトランジスタ２１Ａ，２１Ｂおよび２１
Ｃ，２１Ｄのゲート電極２６に、ワードラインＷＬ１，
ＷＬ２を、ソース領域２３とドレイン領域２４との共有
部を含む、列方向に配列形成されたメモリトランジスタ
２１Ａ，２１Ｃおよび２１Ｂ，２１Ｄのソース領域２３
およびドレイン領域２４に、ビットラインＢＬ１，ＢＬ
２，ＢＬ３をそれぞれ接続した。
くでき、しかも消費電力を低くすることができる不揮発
性記憶装置を提供する。 【構成】同一のシリコン基板２０上に、オフセット領域
ＯＳを形成すべくソース領域２３と所定の間隔Ｄをあけ
てゲート電極２６とＯＮＯ膜２５（図示せず）とを設け
たメモリトランジスタ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ
を仮想グランドアレイ状に配列形成し、行方向に配列形
成されたメモリトランジスタ２１Ａ，２１Ｂおよび２１
Ｃ，２１Ｄのゲート電極２６に、ワードラインＷＬ１，
ＷＬ２を、ソース領域２３とドレイン領域２４との共有
部を含む、列方向に配列形成されたメモリトランジスタ
２１Ａ，２１Ｃおよび２１Ｂ，２１Ｄのソース領域２３
およびドレイン領域２４に、ビットラインＢＬ１，ＢＬ
２，ＢＬ３をそれぞれ接続した。
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性記憶装置およ
びその駆動方法に関するものである。
びその駆動方法に関するものである。
【０００２】
【従来の技術】従来より、情報を半永久的に記憶する不
揮発性記憶素子（以下、「不揮発性メモリセル」とい
う。）として、図１０のように、電荷を蓄積することで
情報の記憶を行なうメモリトランジスタ１と、メモリセ
ルトランジスタ１を選択するためのセレクトトランジス
タ２とを備えた不揮発性記憶素子（以下、「不揮発性メ
モリセル」という。）を、同一の半導体基板上にマトリ
クス状に配列形成したものが知られている。
揮発性記憶素子（以下、「不揮発性メモリセル」とい
う。）として、図１０のように、電荷を蓄積することで
情報の記憶を行なうメモリトランジスタ１と、メモリセ
ルトランジスタ１を選択するためのセレクトトランジス
タ２とを備えた不揮発性記憶素子（以下、「不揮発性メ
モリセル」という。）を、同一の半導体基板上にマトリ
クス状に配列形成したものが知られている。
【０００３】近年、半導体産業の発展に伴い、不揮発性
メモリの高集積化が要求されている。この要求に応える
ためには、メモリセル回路の集積度を向上させることが
考えられる。しかしながら、図１０に示した不揮発性メ
モリセルは、いわゆる２トランジスタ／１セル構造を有
しているため、高集積化に対応することに限界があっ
た。
メモリの高集積化が要求されている。この要求に応える
ためには、メモリセル回路の集積度を向上させることが
考えられる。しかしながら、図１０に示した不揮発性メ
モリセルは、いわゆる２トランジスタ／１セル構造を有
しているため、高集積化に対応することに限界があっ
た。
【０００４】そこで、不揮発性メモリの高集積化に対応
するために、図１１に示すように、電荷を蓄積するため
のメモリゲート３ａおよびメモリゲート３ａを選択する
ためのセレクトゲート３ｂを有する、いわゆるスプリッ
ドゲート型のトランジスタ３を不揮発性メモリセルとし
た不揮発性メモリが提案された。このようなメモリセル
にあっては、高集積化にある程度貢献することができる
ものの、以前として、２トランジスタ／１セル構造に酷
似した構造を有しているため、さらなる高集積化に対応
するには限界があった。
するために、図１１に示すように、電荷を蓄積するため
のメモリゲート３ａおよびメモリゲート３ａを選択する
ためのセレクトゲート３ｂを有する、いわゆるスプリッ
ドゲート型のトランジスタ３を不揮発性メモリセルとし
た不揮発性メモリが提案された。このようなメモリセル
にあっては、高集積化にある程度貢献することができる
ものの、以前として、２トランジスタ／１セル構造に酷
似した構造を有しているため、さらなる高集積化に対応
するには限界があった。
【０００５】そこで、これに対処するため、図１２に示
すように、メモリトランジスタ４Ａ，４Ｂ，４Ｃ，４Ｄ
をメモリセル５Ａ，５Ｂ，５Ｃ，５Ｄとし、これらメモ
リセル５Ａ，５Ｂ，５Ｃ，５Ｄを同一の半導体基板上で
マトリクス状に配列形成した不揮発性メモリが提案され
た。この不揮発性メモリは、行方向に配列形成されたメ
モリトランジスタ４Ａ，４Ｂおよび４Ｃ，４Ｄのゲート
に、ワードラインＷＬ１，ＷＬ２がそれぞれ接続されて
いる。また、列方向に配列形成されたメモリトランジス
タ４Ａ，４Ｃおよび４Ｂ，４Ｄのドレインに、ビットラ
インＢＬ１，ＢＬ２がそれぞれ接続され、ソース領域に
ソースラインＳＬが共通に接続されている。
すように、メモリトランジスタ４Ａ，４Ｂ，４Ｃ，４Ｄ
をメモリセル５Ａ，５Ｂ，５Ｃ，５Ｄとし、これらメモ
リセル５Ａ，５Ｂ，５Ｃ，５Ｄを同一の半導体基板上で
マトリクス状に配列形成した不揮発性メモリが提案され
た。この不揮発性メモリは、行方向に配列形成されたメ
モリトランジスタ４Ａ，４Ｂおよび４Ｃ，４Ｄのゲート
に、ワードラインＷＬ１，ＷＬ２がそれぞれ接続されて
いる。また、列方向に配列形成されたメモリトランジス
タ４Ａ，４Ｃおよび４Ｂ，４Ｄのドレインに、ビットラ
インＢＬ１，ＢＬ２がそれぞれ接続され、ソース領域に
ソースラインＳＬが共通に接続されている。
【０００６】上記不揮発性メモリにあっては、１トラン
ジスタ／１セル構造を有しているため、ある程度さらな
る高集積化に貢献するものの、各メモリトランジスタ同
士をそれぞれ分離しているため、この素子分離領域が各
メモリトランジスタ間に存在し、しかも配線も複雑とな
っているので、その分だけさらなる高集積化に貢献でき
なかった。
ジスタ／１セル構造を有しているため、ある程度さらな
る高集積化に貢献するものの、各メモリトランジスタ同
士をそれぞれ分離しているため、この素子分離領域が各
メモリトランジスタ間に存在し、しかも配線も複雑とな
っているので、その分だけさらなる高集積化に貢献でき
なかった。
【０００７】上記に対処するため、図１３のように、１
トランジスタ／１セル構造を有する不揮発性メモリセル
５Ａ，５Ｂ，５Ｃ，５Ｄを、仮想グランドアレイ状に配
列形成した不揮発性メモリが提案されている。すなわ
ち、行方向に配列形成されたメモリトランジスタ４Ａ，
４Ｂおよび４Ｃ，４Ｄのソースとドレインとが接続され
ており、このソース−ドレイン接続中間点を含む、列方
向に配列形成されたメモリトランジスタ４Ａ，４Ｃおよ
び４Ｂ，４ＤのソースおよびドレインにビットラインＢ
Ｌ１，ＢＬ２，ＢＬ３それぞれ接続されている。
トランジスタ／１セル構造を有する不揮発性メモリセル
５Ａ，５Ｂ，５Ｃ，５Ｄを、仮想グランドアレイ状に配
列形成した不揮発性メモリが提案されている。すなわ
ち、行方向に配列形成されたメモリトランジスタ４Ａ，
４Ｂおよび４Ｃ，４Ｄのソースとドレインとが接続され
ており、このソース−ドレイン接続中間点を含む、列方
向に配列形成されたメモリトランジスタ４Ａ，４Ｃおよ
び４Ｂ，４ＤのソースおよびドレインにビットラインＢ
Ｌ１，ＢＬ２，ＢＬ３それぞれ接続されている。
【０００８】図１３を参照して、仮想グランドアレイ構
造を有する不揮発性メモリの情報の書き込み、消去動作
を説明する。 ＜書き込み＞不揮発性メモリセル５Ａに情報の書き込み
を行なうとすると、基板を接地電位としておき、書き込
みを行なうメモリセル５Ａのメモリトランジスタ４Ａの
ゲートに接続されているワードラインＷＬ１に対しての
み高電圧Ｈを印加し、書き込みを行なうメモリセル５Ａ
を選択するため、このメモリセル５Ａのソースに接続さ
れているビットラインＢＬ１に対して低電圧Ｌを印加
し、他のビットラインＢＬ２，ＢＬ３に対して高電圧Ｈ
を印加する。
造を有する不揮発性メモリの情報の書き込み、消去動作
を説明する。 ＜書き込み＞不揮発性メモリセル５Ａに情報の書き込み
を行なうとすると、基板を接地電位としておき、書き込
みを行なうメモリセル５Ａのメモリトランジスタ４Ａの
ゲートに接続されているワードラインＷＬ１に対しての
み高電圧Ｈを印加し、書き込みを行なうメモリセル５Ａ
を選択するため、このメモリセル５Ａのソースに接続さ
れているビットラインＢＬ１に対して低電圧Ｌを印加
し、他のビットラインＢＬ２，ＢＬ３に対して高電圧Ｈ
を印加する。
【０００９】そうすると、メモリセル５Ａ内にメモリト
ランジスタ４Ａのゲート絶縁膜に電荷が注入され、メモ
リセル５Ａに情報の書き込みが行なわれる。 ＜消去＞ワードラインＷＬ１に接続されている不揮発性
メモリセル５Ａ，５Ｂに記憶されている情報の消去を行
なうとすると、ワードラインＷＬ１を接地電位とし、全
てのビットラインＢＬ１，ＢＬ２，ＢＬ３を開放状態と
しておき、基板および他のワードラインＷＬ２に対して
高電圧Ｈを印加する。
ランジスタ４Ａのゲート絶縁膜に電荷が注入され、メモ
リセル５Ａに情報の書き込みが行なわれる。 ＜消去＞ワードラインＷＬ１に接続されている不揮発性
メモリセル５Ａ，５Ｂに記憶されている情報の消去を行
なうとすると、ワードラインＷＬ１を接地電位とし、全
てのビットラインＢＬ１，ＢＬ２，ＢＬ３を開放状態と
しておき、基板および他のワードラインＷＬ２に対して
高電圧Ｈを印加する。
【００１０】そうすると、メモリセル５Ａ，５Ｂ内のメ
モリトランジスタ４Ａ，４Ｂに書き込み時と極性の異な
る電荷が注入され、メモリセル５Ａ，５Ｂに記憶されて
いる情報が消去される。ここで、メモリトランジスタの
情報の書き込み、消去の動作原理について、図１４を参
照しつつ説明する。図１４は、メモリトランジスタの原
理的構成を示す概念図である。
モリトランジスタ４Ａ，４Ｂに書き込み時と極性の異な
る電荷が注入され、メモリセル５Ａ，５Ｂに記憶されて
いる情報が消去される。ここで、メモリトランジスタの
情報の書き込み、消去の動作原理について、図１４を参
照しつつ説明する。図１４は、メモリトランジスタの原
理的構成を示す概念図である。
【００１１】このメモリトランジスタは、ＭＯＮＯＳＦ
ＥＴ（Metal Oxide Nitride OxideSilicon Field Effec
t Transistor ）であって、チャネル領域１０ａならび
に、そのチャネル領域１０ａを挟んで、Ｎ+ 型ソース領
域１０ｂおよびＮ+ 型ドレイン領域１０ｃが形成された
Ｐ型シリコン基板１０と、このＰ型シリコン基板１０上
において、チャネル領域１０ａ上に形成されたゲート絶
縁膜１１（以下、「ＯＮＯ膜１１」という。）と、この
ＯＮＯ膜１１を介してチャネル領域１０ａ上に設けられ
たゲート電極１２とを備えている。ＯＮＯ膜１１は、電
荷を蓄積する窒化膜１１ｂを、トンネル酸化膜１１ｃお
よびトラップ酸化膜１１ａで挟持した、いわゆるサンド
イッチ構造を有している。 ＜書き込み＞情報の書き込み時において、図１４（ａ）
のように、シリコン基板１０を接地電位０Ｖとしてお
き、ドレイン領域１０ｃおよびゲート電極１２に対して
高電圧Ｈを印加し、ソース領域１０ｂに対して低電圧Ｌ
を印加すると、ソース−ドレイン間に飽和チャネル電流
が流れる。すると、ドレイン領域１０ｃ近傍のピンチオ
フ領域で、高電界により加速された電子が高エネルギー
をもち、いわゆるホットエレクトロンが発生する。この
ホットエレクトロンが、ＯＮＯ膜１１に注入、蓄積され
る。 ＜消去＞情報の消去時において、図１４（ｂ）のよう
に、ソース領域１０ｂ，ドレイン領域１０ｃを開放（Ｏ
ＰＥＮ）状態とし、ゲート電極１２を接地電位としてお
き、シリコン基板１０に対して高電圧Ｈが印加される
と、チャネル領域１０ａ全体にホールが発生し、このホ
ールがＦＮ電流によりＯＮＯ膜１１に注入される。そう
すると、ＯＮＯ膜１１に蓄積されていたエレクトロン
は、ホールによって中和される。
ＥＴ（Metal Oxide Nitride OxideSilicon Field Effec
t Transistor ）であって、チャネル領域１０ａならび
に、そのチャネル領域１０ａを挟んで、Ｎ+ 型ソース領
域１０ｂおよびＮ+ 型ドレイン領域１０ｃが形成された
Ｐ型シリコン基板１０と、このＰ型シリコン基板１０上
において、チャネル領域１０ａ上に形成されたゲート絶
縁膜１１（以下、「ＯＮＯ膜１１」という。）と、この
ＯＮＯ膜１１を介してチャネル領域１０ａ上に設けられ
たゲート電極１２とを備えている。ＯＮＯ膜１１は、電
荷を蓄積する窒化膜１１ｂを、トンネル酸化膜１１ｃお
よびトラップ酸化膜１１ａで挟持した、いわゆるサンド
イッチ構造を有している。 ＜書き込み＞情報の書き込み時において、図１４（ａ）
のように、シリコン基板１０を接地電位０Ｖとしてお
き、ドレイン領域１０ｃおよびゲート電極１２に対して
高電圧Ｈを印加し、ソース領域１０ｂに対して低電圧Ｌ
を印加すると、ソース−ドレイン間に飽和チャネル電流
が流れる。すると、ドレイン領域１０ｃ近傍のピンチオ
フ領域で、高電界により加速された電子が高エネルギー
をもち、いわゆるホットエレクトロンが発生する。この
ホットエレクトロンが、ＯＮＯ膜１１に注入、蓄積され
る。 ＜消去＞情報の消去時において、図１４（ｂ）のよう
に、ソース領域１０ｂ，ドレイン領域１０ｃを開放（Ｏ
ＰＥＮ）状態とし、ゲート電極１２を接地電位としてお
き、シリコン基板１０に対して高電圧Ｈが印加される
と、チャネル領域１０ａ全体にホールが発生し、このホ
ールがＦＮ電流によりＯＮＯ膜１１に注入される。そう
すると、ＯＮＯ膜１１に蓄積されていたエレクトロン
は、ホールによって中和される。
【００１２】
【発明が解決しようとする課題】しかしながら、上記不
揮発性メモリにあっては、情報の書き込みは、ホットエ
レクトロンをＯＮＯ膜に注入させることで行なわれる
が、この際に書込電流を大きくして、加速された電子を
ドレイン領域近傍のシリコンに衝突させて、高エネルギ
ーを有するホットエレクトロンを発生させ、このホット
エレクトロンを局所的に注入させているので、局所的に
ＯＮＯ膜のトンネル酸化膜が劣化し、書換回数の低下に
つながっていた。
揮発性メモリにあっては、情報の書き込みは、ホットエ
レクトロンをＯＮＯ膜に注入させることで行なわれる
が、この際に書込電流を大きくして、加速された電子を
ドレイン領域近傍のシリコンに衝突させて、高エネルギ
ーを有するホットエレクトロンを発生させ、このホット
エレクトロンを局所的に注入させているので、局所的に
ＯＮＯ膜のトンネル酸化膜が劣化し、書換回数の低下に
つながっていた。
【００１３】さらに、局所書込であるため、メモリトラ
ンジスタの動作速度のばらつきによって、図１５（ａ）
のように、１つのＯＮＯ膜１１内において、窒化膜１１
ｂにホットエレクトロンが注入された書込領域Ａと、窒
化膜１１ｂにホットエレクトロンが注入されていない非
書込領域Ｂとが混在することになる。このように、書込
領域Ａと非書込領域Ｂとが混在した状態で、図１５
（ｂ）のように、チャネル領域全体でホールを発生さ
せ、このホールをＯＮＯ膜１１に注入することにより消
去を行なうと、書込領域Ａにおいては、窒化膜１１ｂに
蓄積されているエレクトロンがホールにより中和されて
消去状態になるが、非書込領域Ｂにおいては、窒化膜１
１ｂにホールが蓄積され、いわゆる過剰消去状態となっ
てしまう。このように、過剰消去が発生すると、パンチ
スルー耐圧低下が起こる。そのため、消費電力が高くな
っていた。
ンジスタの動作速度のばらつきによって、図１５（ａ）
のように、１つのＯＮＯ膜１１内において、窒化膜１１
ｂにホットエレクトロンが注入された書込領域Ａと、窒
化膜１１ｂにホットエレクトロンが注入されていない非
書込領域Ｂとが混在することになる。このように、書込
領域Ａと非書込領域Ｂとが混在した状態で、図１５
（ｂ）のように、チャネル領域全体でホールを発生さ
せ、このホールをＯＮＯ膜１１に注入することにより消
去を行なうと、書込領域Ａにおいては、窒化膜１１ｂに
蓄積されているエレクトロンがホールにより中和されて
消去状態になるが、非書込領域Ｂにおいては、窒化膜１
１ｂにホールが蓄積され、いわゆる過剰消去状態となっ
てしまう。このように、過剰消去が発生すると、パンチ
スルー耐圧低下が起こる。そのため、消費電力が高くな
っていた。
【００１４】本発明は、上記に鑑み、さらなる高集積化
を図りつつ、書換回数を向上させるとともに、消費電力
を低くすることができる不揮発性記憶装置およびその駆
動方法の提供を目的とする。
を図りつつ、書換回数を向上させるとともに、消費電力
を低くすることができる不揮発性記憶装置およびその駆
動方法の提供を目的とする。
【００１５】
【課題を解決するための手段および作用】上記の目的を
達成するための本発明の不揮発性記憶装置は、チャネル
領域ならびに、そのチャネル領域を挟んでソース領域お
よびドレイン領域が形成された半導体基板と、前記半導
体基板上の、ソース領域と隣接する予め定める領域を除
くチャネル領域上に形成された、電荷を蓄積するための
ゲート絶縁膜と、前記予め定める領域を除くチャネル領
域上に、ゲート絶縁膜を介して設けられたゲート電極と
を備え、ゲート絶縁膜に電荷を蓄積することで情報の記
憶を行なう不揮発性記憶素子を有し、前記不揮発性記憶
素子は、同一の半導体基板上に行方向で隣接する不揮発
性記憶素子のソース領域とドレイン領域とが共有される
かたちでマトリクス状に配列形成され、行方向に配列形
成された不揮発性記憶素子のゲート電極に、ワードライ
ンがそれぞれ接続され、前記ソース領域とドレイン領域
との共有部を含む、列方向に配列形成された不揮発性記
憶素子のソース領域およびドレイン領域に、ワードライ
ンに対して絶縁状態でビットラインがそれぞれ接続され
ているものである。
達成するための本発明の不揮発性記憶装置は、チャネル
領域ならびに、そのチャネル領域を挟んでソース領域お
よびドレイン領域が形成された半導体基板と、前記半導
体基板上の、ソース領域と隣接する予め定める領域を除
くチャネル領域上に形成された、電荷を蓄積するための
ゲート絶縁膜と、前記予め定める領域を除くチャネル領
域上に、ゲート絶縁膜を介して設けられたゲート電極と
を備え、ゲート絶縁膜に電荷を蓄積することで情報の記
憶を行なう不揮発性記憶素子を有し、前記不揮発性記憶
素子は、同一の半導体基板上に行方向で隣接する不揮発
性記憶素子のソース領域とドレイン領域とが共有される
かたちでマトリクス状に配列形成され、行方向に配列形
成された不揮発性記憶素子のゲート電極に、ワードライ
ンがそれぞれ接続され、前記ソース領域とドレイン領域
との共有部を含む、列方向に配列形成された不揮発性記
憶素子のソース領域およびドレイン領域に、ワードライ
ンに対して絶縁状態でビットラインがそれぞれ接続され
ているものである。
【００１６】したがって、上記不揮発性記憶装置は、１
トランジスタ／１セル構造を有しているため、さらなる
高集積化に貢献できる。上記不揮発性記憶装置の駆動方
法は、情報の書き込み時に、基板を接地電位としてお
き、書き込みを行なう不揮発性記憶素子が接続されてい
るワードラインのみに対して高電圧を印加し、書き込み
を行なう不揮発性記憶素子を選択するため、当該不揮発
性記憶素子のドレイン領域が接続されているビットライ
ンを接地電位とし、他のビットラインに対して書込禁止
電圧を印加し、情報の消去時に、各不揮発性記憶素子に
記憶されている情報をワードライン毎に分割消去するた
め、全てのビットラインを開放状態としておき、基板に
高電圧を印加し、情報の消去を行なう不揮発性記憶素子
が接続されているワードラインを接地電位とし、他のワ
ードラインに高電圧を印加し、情報の読み出し時に、基
板を接地電位としておき、読み出しを行なう不揮発性記
憶素子が接続されているワードラインに対してセンス電
圧を印加し、読み出しを行なう不揮発性記憶素子のソー
ス領域が接続されているビットラインに対して読出電圧
を印加し、他のビットラインおよび他のワードラインを
接地電位とするものである。
トランジスタ／１セル構造を有しているため、さらなる
高集積化に貢献できる。上記不揮発性記憶装置の駆動方
法は、情報の書き込み時に、基板を接地電位としてお
き、書き込みを行なう不揮発性記憶素子が接続されてい
るワードラインのみに対して高電圧を印加し、書き込み
を行なう不揮発性記憶素子を選択するため、当該不揮発
性記憶素子のドレイン領域が接続されているビットライ
ンを接地電位とし、他のビットラインに対して書込禁止
電圧を印加し、情報の消去時に、各不揮発性記憶素子に
記憶されている情報をワードライン毎に分割消去するた
め、全てのビットラインを開放状態としておき、基板に
高電圧を印加し、情報の消去を行なう不揮発性記憶素子
が接続されているワードラインを接地電位とし、他のワ
ードラインに高電圧を印加し、情報の読み出し時に、基
板を接地電位としておき、読み出しを行なう不揮発性記
憶素子が接続されているワードラインに対してセンス電
圧を印加し、読み出しを行なう不揮発性記憶素子のソー
ス領域が接続されているビットラインに対して読出電圧
を印加し、他のビットラインおよび他のワードラインを
接地電位とするものである。
【００１７】情報の書き込み時において、高電圧が印加
されるワードラインに接続された不揮発性記憶素子のゲ
ート電極、ゲート絶縁膜の下部を除くチャネル領域は、
常にオフセット領域となる。一方、この不揮発性記憶素
子のゲート電極−基板間にＦＮ電流が生じるとともに、
オフセット領域を除くチャネル領域全体に電荷が発生す
る。
されるワードラインに接続された不揮発性記憶素子のゲ
ート電極、ゲート絶縁膜の下部を除くチャネル領域は、
常にオフセット領域となる。一方、この不揮発性記憶素
子のゲート電極−基板間にＦＮ電流が生じるとともに、
オフセット領域を除くチャネル領域全体に電荷が発生す
る。
【００１８】このとき、選択された不揮発性記憶素子の
ソース領域においては、書込禁止電圧によってソース領
域の接合部の空乏層、オフセット領域の境界まで拡がら
ないので、電荷がＦＮ電流によりゲート絶縁膜に注入さ
れる。そのため、この不揮発性記憶素子のドレイン領域
側からオフセット領域の境界までチャネルが形成され
る。一方、非選択の不揮発性記憶素子のドレイン領域に
おいては、書込禁止電圧によってドレイン領域の接合部
の空乏層が、オフセット領域の境界まで拡がるので、こ
の空乏層が電荷を遮断し、ゲート絶縁膜に注入されな
い。そのため、この不揮発性記憶素子のドレイン領域側
からオフセット領域の境界までチャネルが形成されな
い。
ソース領域においては、書込禁止電圧によってソース領
域の接合部の空乏層、オフセット領域の境界まで拡がら
ないので、電荷がＦＮ電流によりゲート絶縁膜に注入さ
れる。そのため、この不揮発性記憶素子のドレイン領域
側からオフセット領域の境界までチャネルが形成され
る。一方、非選択の不揮発性記憶素子のドレイン領域に
おいては、書込禁止電圧によってドレイン領域の接合部
の空乏層が、オフセット領域の境界まで拡がるので、こ
の空乏層が電荷を遮断し、ゲート絶縁膜に注入されな
い。そのため、この不揮発性記憶素子のドレイン領域側
からオフセット領域の境界までチャネルが形成されな
い。
【００１９】このように、情報の書き込みにおいて、ゲ
ート絶縁膜に対して全体的な書き込みが可能となるか
ら、ゲート絶縁膜の劣化を防止でき、書換回数を増加さ
せることができるとともに、瞬時に情報の書き込みが可
能となる。情報の消去時において、消去される不揮発性
記憶素子のゲート電極−基板間に、書き込み時とは逆の
バイアスがかかり、ＦＮ電流が発生するとともに、オフ
セット領域を除くチャネル領域全体に書き込み時とは極
性の異なる電荷が発生する。そして、このＦＮ電流によ
り、極性の異なる電荷が不揮発性記憶素子のゲート絶縁
膜に注入され、ゲート絶縁膜に蓄積されている電荷が中
和され、ワードライン毎に情報が分割消去される。
ート絶縁膜に対して全体的な書き込みが可能となるか
ら、ゲート絶縁膜の劣化を防止でき、書換回数を増加さ
せることができるとともに、瞬時に情報の書き込みが可
能となる。情報の消去時において、消去される不揮発性
記憶素子のゲート電極−基板間に、書き込み時とは逆の
バイアスがかかり、ＦＮ電流が発生するとともに、オフ
セット領域を除くチャネル領域全体に書き込み時とは極
性の異なる電荷が発生する。そして、このＦＮ電流によ
り、極性の異なる電荷が不揮発性記憶素子のゲート絶縁
膜に注入され、ゲート絶縁膜に蓄積されている電荷が中
和され、ワードライン毎に情報が分割消去される。
【００２０】このとき、電荷は全体書込によってゲート
絶縁膜に全体的に蓄積されており、１つのゲート絶縁膜
に書込領域と非書込領域とが混在することがないので、
極性の異なる電荷が全体的にゲート絶縁膜に注入されて
も過剰消去は起こらない。よって、パンチスルー耐圧が
低下することはない。このため、消費電力を低くするこ
とができる。
絶縁膜に全体的に蓄積されており、１つのゲート絶縁膜
に書込領域と非書込領域とが混在することがないので、
極性の異なる電荷が全体的にゲート絶縁膜に注入されて
も過剰消去は起こらない。よって、パンチスルー耐圧が
低下することはない。このため、消費電力を低くするこ
とができる。
【００２１】情報の読み出し時において、選択された不
揮発性記憶素子のソース領域の接合部の空乏層が、オフ
セット領域の境界まで拡がる。このとき、この不揮発性
記憶素子のゲート絶縁膜に電荷が蓄積されている場合に
は、空乏層が書き込み時に形成されたチャネルに接続
し、チャネル領域全体にチャネルが形成され、ソース領
域−ドレイン領域間が導通する。一方、ゲート絶縁膜に
電荷が蓄積されていない場合には、書き込み時にチャネ
ルが形成されないので、ソース領域−ドレイン領域間は
導通しない。
揮発性記憶素子のソース領域の接合部の空乏層が、オフ
セット領域の境界まで拡がる。このとき、この不揮発性
記憶素子のゲート絶縁膜に電荷が蓄積されている場合に
は、空乏層が書き込み時に形成されたチャネルに接続
し、チャネル領域全体にチャネルが形成され、ソース領
域−ドレイン領域間が導通する。一方、ゲート絶縁膜に
電荷が蓄積されていない場合には、書き込み時にチャネ
ルが形成されないので、ソース領域−ドレイン領域間は
導通しない。
【００２２】なお、上記駆動方法の消去時において、全
てのビットラインを開放状態とし、全てのワードライン
を接地電位としておき、基板に対して高電圧を印加して
もよい。この場合、全ての不揮発性記憶素子に書込時の
逆バイアスがかかるため、記憶されている情報を一括消
去することができる。
てのビットラインを開放状態とし、全てのワードライン
を接地電位としておき、基板に対して高電圧を印加して
もよい。この場合、全ての不揮発性記憶素子に書込時の
逆バイアスがかかるため、記憶されている情報を一括消
去することができる。
【００２３】
【実施例】以下、本発明の一実施例を図１ないし図９を
参照して詳細に説明する。図１は、本発明の一実施例に
係る不揮発性記憶装置（以下、「不揮発性メモリ」とい
う。）の平面図、図２は図１のＸ−Ｘ断面図、図３は図
１のＹ−Ｙ断面図である。なお、図１はパッシベーショ
ン膜を剥がした状態を示している。図１ないし図３を参
照しつつ、本実施例の不揮発性メモリの構造について説
明する。
参照して詳細に説明する。図１は、本発明の一実施例に
係る不揮発性記憶装置（以下、「不揮発性メモリ」とい
う。）の平面図、図２は図１のＸ−Ｘ断面図、図３は図
１のＹ−Ｙ断面図である。なお、図１はパッシベーショ
ン膜を剥がした状態を示している。図１ないし図３を参
照しつつ、本実施例の不揮発性メモリの構造について説
明する。
【００２４】本実施例の不揮発性メモリは、図１のよう
に、同一のＰ型シリコン基板２０上に、電荷を蓄積する
ことにより情報の記憶を行なうメモリトランジスタ２１
Ａ，２１Ｂ，２１Ｃ，２１Ｄが、仮想グランドアレイを
もってマトリクス状に配列形成されている。なお、以下
の説明において、メモリトランジスタ２１Ａ，２１Ｂ，
２１Ｃ，２１Ｄを総称するときは「メモリトランジスタ
２１」と称する。
に、同一のＰ型シリコン基板２０上に、電荷を蓄積する
ことにより情報の記憶を行なうメモリトランジスタ２１
Ａ，２１Ｂ，２１Ｃ，２１Ｄが、仮想グランドアレイを
もってマトリクス状に配列形成されている。なお、以下
の説明において、メモリトランジスタ２１Ａ，２１Ｂ，
２１Ｃ，２１Ｄを総称するときは「メモリトランジスタ
２１」と称する。
【００２５】メモリトランジスタ２１は、いわゆるＭＯ
ＮＯＳ(Metal Oxide Nitride OxideS-ilicon)構造を有
しており、シリコン基板２０上の、ソース領域２３と所
定間隔Ｄ（０．１〜０．５μｍ）をあけた予め定める領
域を除くチャネル領域２２上に形成され、電荷を蓄積す
るＯＮＯ膜２５と、予め定める領域を除くチャネル領域
２２上に、ＯＮＯ膜２５を介して設けられたゲート電極
２６とを備えている。そして、行方向に隣接するメモリ
トランジスタ２１Ａ，２１Ｂおよび２１Ｃ，２１Ｄは、
図１，図２のように、互いにソース領域２３とドレイン
領域２４とを共有している。
ＮＯＳ(Metal Oxide Nitride OxideS-ilicon)構造を有
しており、シリコン基板２０上の、ソース領域２３と所
定間隔Ｄ（０．１〜０．５μｍ）をあけた予め定める領
域を除くチャネル領域２２上に形成され、電荷を蓄積す
るＯＮＯ膜２５と、予め定める領域を除くチャネル領域
２２上に、ＯＮＯ膜２５を介して設けられたゲート電極
２６とを備えている。そして、行方向に隣接するメモリ
トランジスタ２１Ａ，２１Ｂおよび２１Ｃ，２１Ｄは、
図１，図２のように、互いにソース領域２３とドレイン
領域２４とを共有している。
【００２６】行方向に配列形成されたメモリトランジス
タ２１Ａ，２１Ｂおよび２１Ｃ，２１Ｄのゲート電極２
６には、図１，図２および図３のように、コンタクトホ
ール２７を通してワードラインＷＬ１，ＷＬ２がそれぞ
れ接続されており、ソース領域２３とドレイン領域２４
との共有部を含む、列方向に配列形成されたメモリトラ
ンジスタ２１Ａ，２１Ｃおよび２１Ｂ，２１Ｄのソース
領域２３およびドレイン領域２４には、コンタクトホー
ル２８を通じてビットラインＢＬ１，ＢＬ２，ＢＬ３が
それぞれ接続されている。そして、ビットラインＢＬ
１，ＢＬ２，ＢＬ３は、ワードラインＷＬ１，ＷＬ２と
直交する形で配線されており、ワードラインＷＬ１，Ｗ
Ｌ２とビットラインＢＬ１，ＢＬ２，ＢＬ３との間に
は、図２，図３のように、酸化絶縁膜２９が介在されて
いる。ソース領域２３およびドレイン領域２４は、図１
のように、ビットラインＢＬ１，ＢＬ２，ＢＬ３に沿っ
て設けられている。
タ２１Ａ，２１Ｂおよび２１Ｃ，２１Ｄのゲート電極２
６には、図１，図２および図３のように、コンタクトホ
ール２７を通してワードラインＷＬ１，ＷＬ２がそれぞ
れ接続されており、ソース領域２３とドレイン領域２４
との共有部を含む、列方向に配列形成されたメモリトラ
ンジスタ２１Ａ，２１Ｃおよび２１Ｂ，２１Ｄのソース
領域２３およびドレイン領域２４には、コンタクトホー
ル２８を通じてビットラインＢＬ１，ＢＬ２，ＢＬ３が
それぞれ接続されている。そして、ビットラインＢＬ
１，ＢＬ２，ＢＬ３は、ワードラインＷＬ１，ＷＬ２と
直交する形で配線されており、ワードラインＷＬ１，Ｗ
Ｌ２とビットラインＢＬ１，ＢＬ２，ＢＬ３との間に
は、図２，図３のように、酸化絶縁膜２９が介在されて
いる。ソース領域２３およびドレイン領域２４は、図１
のように、ビットラインＢＬ１，ＢＬ２，ＢＬ３に沿っ
て設けられている。
【００２７】ＯＮＯ膜２５は、電荷を蓄積する窒化膜を
トンネル酸化膜およびトラップ膜で挟持した、いわゆる
サンドイッチ構造を有しており、図３のように、ゲート
電極２６直下でビットラインＢＬ１，ＢＬ２，ＢＬ３に
沿って設けられている。列方向に配列形成されたメモリ
トランジスタ２１Ａ，２１Ｃおよび２１Ｂ，２１Ｄのゲ
ート電極２６間には、図１，３のように、膜厚が厚く形
成されたフィールド酸化膜３０が介在されており、この
フィールド酸化膜３０によって、列方向に配列形成され
たメモリトランジスタ２１Ａ，２１Ｃおよび２１Ｂ，２
１Ｄ同士が素子分離されている。
トンネル酸化膜およびトラップ膜で挟持した、いわゆる
サンドイッチ構造を有しており、図３のように、ゲート
電極２６直下でビットラインＢＬ１，ＢＬ２，ＢＬ３に
沿って設けられている。列方向に配列形成されたメモリ
トランジスタ２１Ａ，２１Ｃおよび２１Ｂ，２１Ｄのゲ
ート電極２６間には、図１，３のように、膜厚が厚く形
成されたフィールド酸化膜３０が介在されており、この
フィールド酸化膜３０によって、列方向に配列形成され
たメモリトランジスタ２１Ａ，２１Ｃおよび２１Ｂ，２
１Ｄ同士が素子分離されている。
【００２８】また、ゲート電極２６とワードラインＷＬ
１，ＷＬ２の間には、図２，３のように、層間絶縁膜３
１が充たされている。図４，５は不揮発性メモリの製造
方法を工程順に示す断面図であって、両図（ａ）は図１
のＸ−Ｘ断面、両図（ｂ）は図１のＹ−Ｙ断面を示して
いる。図４，５を参照しつつ、不揮発性メモリの製造方
法を説明する。
１，ＷＬ２の間には、図２，３のように、層間絶縁膜３
１が充たされている。図４，５は不揮発性メモリの製造
方法を工程順に示す断面図であって、両図（ａ）は図１
のＸ−Ｘ断面、両図（ｂ）は図１のＹ−Ｙ断面を示して
いる。図４，５を参照しつつ、不揮発性メモリの製造方
法を説明する。
【００２９】まず、図４中１−（ａ），（ｂ）のように
、水蒸気酸化等のＬＯＣＯＳ(Loc-al Oxidation Of S
ilicon) 法により、Ｐ型シリコン基板２０上に、列方向
に沿う形でフィールド酸化膜３０を形成する。このとき
の酸化条件は、たとえば酸化温度１０００℃、酸化時間
６時間とすればよい。そして、図４中２−（ａ），
（ｂ）のように、従来公知の半導体プロセスの成膜法に
より、全面にＯＮＯ膜２５を形成した後、図４中３−
（ａ），（ｂ）のように、ゲート電極２６を形成する。
、水蒸気酸化等のＬＯＣＯＳ(Loc-al Oxidation Of S
ilicon) 法により、Ｐ型シリコン基板２０上に、列方向
に沿う形でフィールド酸化膜３０を形成する。このとき
の酸化条件は、たとえば酸化温度１０００℃、酸化時間
６時間とすればよい。そして、図４中２−（ａ），
（ｂ）のように、従来公知の半導体プロセスの成膜法に
より、全面にＯＮＯ膜２５を形成した後、図４中３−
（ａ），（ｂ）のように、ゲート電極２６を形成する。
【００３０】つぎに、図４中４−（ａ），（ｂ）のよう
に、ゲート電極２６にレジスト４０を塗布した後、ＯＮ
Ｏ膜２５が列方向に沿って残るよう、ストライプ状にエ
ッチングする。つづいて、図５中１−（ａ），（ｂ）の
ように、レジスト４０，ゲート電極２６およびＯＮＯ膜
２５をマスクとして、ドレイン領域２４からソース領域
２３に向かって斜めにインプラ(Implant) して不純物を
注入、拡散した後、アニールしてＮ+ 型ソース領域２３
およびＮ+ ドレイン領域２４を列方向に沿う形でストラ
イプ状に形成する。このとき、ソース領域２３とゲート
電極２６およびＯＮＯ膜２５との間隔は、レジスト４０
の厚みで制御され、その間隔を容易に０．１〜０．５μ
ｍに設定できる。このように、間隔を０．１〜０．５μ
ｍに設定するための不純物の注入角は、たとえばレジス
ト４０，ゲート電極２６およびＯＮＯ膜２５を含む厚み
を１μｍとした場合、シリコン基板２０を基準とする鉛
直線に対して、約１０度程度傾斜させればよい。また、
アニール条件は、たとえばアニール温度９００℃、アニ
ール時間３０分とすればよい。
に、ゲート電極２６にレジスト４０を塗布した後、ＯＮ
Ｏ膜２５が列方向に沿って残るよう、ストライプ状にエ
ッチングする。つづいて、図５中１−（ａ），（ｂ）の
ように、レジスト４０，ゲート電極２６およびＯＮＯ膜
２５をマスクとして、ドレイン領域２４からソース領域
２３に向かって斜めにインプラ(Implant) して不純物を
注入、拡散した後、アニールしてＮ+ 型ソース領域２３
およびＮ+ ドレイン領域２４を列方向に沿う形でストラ
イプ状に形成する。このとき、ソース領域２３とゲート
電極２６およびＯＮＯ膜２５との間隔は、レジスト４０
の厚みで制御され、その間隔を容易に０．１〜０．５μ
ｍに設定できる。このように、間隔を０．１〜０．５μ
ｍに設定するための不純物の注入角は、たとえばレジス
ト４０，ゲート電極２６およびＯＮＯ膜２５を含む厚み
を１μｍとした場合、シリコン基板２０を基準とする鉛
直線に対して、約１０度程度傾斜させればよい。また、
アニール条件は、たとえばアニール温度９００℃、アニ
ール時間３０分とすればよい。
【００３１】そして、図５中２−（ａ），（ｂ）のよう
に、全面をＳｉ０2 等からなる層間絶縁膜３１で覆った
後、図５中３−（ａ），（ｂ）のように、ゲート電極２
６上にコンタクトホール２７を形成し、たとえばＣＶＤ
(Chemical Vapor Deposition) 法により、層間絶縁膜３
１上に導電性物質を堆積させ、コンタクトホール２７を
介して導電性物質を接続する。そして、エッチングによ
り、導電性物質を行方向に沿ってストライプ状にパター
ニングしてワードラインＷＬ１，ＷＬ２を形成する。
に、全面をＳｉ０2 等からなる層間絶縁膜３１で覆った
後、図５中３−（ａ），（ｂ）のように、ゲート電極２
６上にコンタクトホール２７を形成し、たとえばＣＶＤ
(Chemical Vapor Deposition) 法により、層間絶縁膜３
１上に導電性物質を堆積させ、コンタクトホール２７を
介して導電性物質を接続する。そして、エッチングによ
り、導電性物質を行方向に沿ってストライプ状にパター
ニングしてワードラインＷＬ１，ＷＬ２を形成する。
【００３２】つぎに、図５中４−（ａ），（ｂ）のよう
に、全面にＳｉＯ2 等からなる酸化絶縁膜２９を形成
し、ソース領域２３およびドレイン領域２４上にコンタ
クトホール２８（図示せず）を形成する。そして、たと
えばＣＶＤ法により、酸化絶縁膜２９上に導電性物質を
堆積させ、コンタクトホール２８を介して、導電性物質
を接続した後、エッチングにより、導電性物質を列方向
に沿ってストライプ状にパターニングしてビットライン
ＢＬ１，ＢＬ２，ＢＬ３を形成する。
に、全面にＳｉＯ2 等からなる酸化絶縁膜２９を形成
し、ソース領域２３およびドレイン領域２４上にコンタ
クトホール２８（図示せず）を形成する。そして、たと
えばＣＶＤ法により、酸化絶縁膜２９上に導電性物質を
堆積させ、コンタクトホール２８を介して、導電性物質
を接続した後、エッチングにより、導電性物質を列方向
に沿ってストライプ状にパターニングしてビットライン
ＢＬ１，ＢＬ２，ＢＬ３を形成する。
【００３３】図６は不揮発性メモリの等価回路図であ
る。図６を参照しつつ、不揮発性メモリの電気的構成を
説明する。上記不揮発性メモリは、メモリトランジスタ
２１Ａ，２１Ｂ，２１Ｃおよび２１Ｄを不揮発性記憶素
子（以下、「不揮発性メモリセル」という。）５０Ａ，
５０Ｂ，５０Ｃおよび５０Ｄとする１トランジスタ／１
セル構造を有している。
る。図６を参照しつつ、不揮発性メモリの電気的構成を
説明する。上記不揮発性メモリは、メモリトランジスタ
２１Ａ，２１Ｂ，２１Ｃおよび２１Ｄを不揮発性記憶素
子（以下、「不揮発性メモリセル」という。）５０Ａ，
５０Ｂ，５０Ｃおよび５０Ｄとする１トランジスタ／１
セル構造を有している。
【００３４】行方向に配列されたメモリトランジスタ２
１Ａ，２１Ｂおよび２１Ｃ，２１Ｄのゲートには、ワー
ドラインＷＬ１およびＷＬ２がそれぞれ接続されてお
り、このワードラインＷＬ１，ＷＬ２毎に隣接するメモ
リトランジスタ２１Ａ，２１Ｂおよび２１Ｃ，２１Ｄの
ソースとドレインとが接続されている。そして、ソース
−ドレイン接続中間点を含む、列方向に配列されたメモ
リトランジスタ２１Ａ，２１Ｂおよび２１Ｃ，２１Ｄの
ソースおよびドレインには、ビットラインＢＬ１，ＢＬ
２，ＢＬ３がそれぞれ接続されている。
１Ａ，２１Ｂおよび２１Ｃ，２１Ｄのゲートには、ワー
ドラインＷＬ１およびＷＬ２がそれぞれ接続されてお
り、このワードラインＷＬ１，ＷＬ２毎に隣接するメモ
リトランジスタ２１Ａ，２１Ｂおよび２１Ｃ，２１Ｄの
ソースとドレインとが接続されている。そして、ソース
−ドレイン接続中間点を含む、列方向に配列されたメモ
リトランジスタ２１Ａ，２１Ｂおよび２１Ｃ，２１Ｄの
ソースおよびドレインには、ビットラインＢＬ１，ＢＬ
２，ＢＬ３がそれぞれ接続されている。
【００３５】このように、上記不揮発性メモリは、１ト
ランジスタ／１セル構造を有しているため、さらなる高
集積化に貢献することができる。図６および表１を参照
しつつ、不揮発性メモリの情報の書き込み、消去および
読み出しの動作について説明する。なお、表１は図６に
示す不揮発性メモリ５０Ｂを選択した場合を想定してい
る。
ランジスタ／１セル構造を有しているため、さらなる高
集積化に貢献することができる。図６および表１を参照
しつつ、不揮発性メモリの情報の書き込み、消去および
読み出しの動作について説明する。なお、表１は図６に
示す不揮発性メモリ５０Ｂを選択した場合を想定してい
る。
【００３６】
【表１】
【００３７】＜書き込み(WRITE) ＞情報の書き込み時に
おいて、基板を接地電位０Ｖとしておき、書き込みを行
なうメモリセル５０Ｂ内のメモリトランジスタ２１Ｂの
ゲートに接続されているワードラインＷＬ１に対しての
み高電圧１５Ｖを印加し、書き込みを行なうメモリセル
５０Ｂを選択するため、このメモリセル５０Ｂ内のメモ
リトランジスタ２１Ｂのドレインに接続されているビッ
トラインＢＬ３を接地電位０Ｖとし、他のビットライン
ＢＬ１，ＢＬ２に対して書込禁止電圧７Ｖを印加する。
おいて、基板を接地電位０Ｖとしておき、書き込みを行
なうメモリセル５０Ｂ内のメモリトランジスタ２１Ｂの
ゲートに接続されているワードラインＷＬ１に対しての
み高電圧１５Ｖを印加し、書き込みを行なうメモリセル
５０Ｂを選択するため、このメモリセル５０Ｂ内のメモ
リトランジスタ２１Ｂのドレインに接続されているビッ
トラインＢＬ３を接地電位０Ｖとし、他のビットライン
ＢＬ１，ＢＬ２に対して書込禁止電圧７Ｖを印加する。
【００３８】そうすると、メモリトランジスタ２１Ｂの
ゲート−基板間の電位差により、ＦＮ電流が発生し、こ
のＦＮトンネル電流によってエレクトロンがＯＮＯ膜２
５に注入され、メモリセル５０Ｂに情報が書き込まれ
る。ＯＮＯ膜２５にエレクトロンが蓄積された状態と、
蓄積されていない状態とでは、ソース−ドレイン間を導
通させるために必要なゲート電圧が変化する。すなわ
ち、ソース−ドレイン間を導通させるためのしきい値電
圧ＶTHは、ＯＮＯ膜２５にエレクトロンを注入した状態
では高いしきい値Ｖ１（たとえば５Ｖ）をとり、エレク
トロンが未注入の状態では低いしきい値Ｖ２（たとえば
１Ｖ）をとる。このように、しきい値電圧ＶTHを２種類
に設定することで「１」または「０」の２値データをメ
モリトランジスタに記憶させることができる。
ゲート−基板間の電位差により、ＦＮ電流が発生し、こ
のＦＮトンネル電流によってエレクトロンがＯＮＯ膜２
５に注入され、メモリセル５０Ｂに情報が書き込まれ
る。ＯＮＯ膜２５にエレクトロンが蓄積された状態と、
蓄積されていない状態とでは、ソース−ドレイン間を導
通させるために必要なゲート電圧が変化する。すなわ
ち、ソース−ドレイン間を導通させるためのしきい値電
圧ＶTHは、ＯＮＯ膜２５にエレクトロンを注入した状態
では高いしきい値Ｖ１（たとえば５Ｖ）をとり、エレク
トロンが未注入の状態では低いしきい値Ｖ２（たとえば
１Ｖ）をとる。このように、しきい値電圧ＶTHを２種類
に設定することで「１」または「０」の２値データをメ
モリトランジスタに記憶させることができる。
【００３９】書き込み時において、書込禁止電圧７Ｖを
印加するビットラインを図６に示す矢印Ｗ方向に順次変
更していけば、ワードライン毎にシリアルな書き込みが
行なえる。 ＜消去(ERASE) ＞情報の消去時において、全てのビット
ラインＢＬ１，ＢＬ２，ＢＬ３をＯＰＥＮとし、消去を
行なうメモリセル５０Ａ，５０Ｂのメモリトランジスタ
２１Ａ，２１Ｂに接続されているワードラインＷＬ１を
接地電位０Ｖとし、基板および他のワードラインＷＬ２
に対して高電圧１５Ｖを印加する。なお、全てのビット
ラインＢＬ１，ＢＬ２，ＢＬ３をＯＰＥＮにするのは、
基板から拡散層に向かう方向が順方向となり、順方向電
流が流れるのを防ぐためである。
印加するビットラインを図６に示す矢印Ｗ方向に順次変
更していけば、ワードライン毎にシリアルな書き込みが
行なえる。 ＜消去(ERASE) ＞情報の消去時において、全てのビット
ラインＢＬ１，ＢＬ２，ＢＬ３をＯＰＥＮとし、消去を
行なうメモリセル５０Ａ，５０Ｂのメモリトランジスタ
２１Ａ，２１Ｂに接続されているワードラインＷＬ１を
接地電位０Ｖとし、基板および他のワードラインＷＬ２
に対して高電圧１５Ｖを印加する。なお、全てのビット
ラインＢＬ１，ＢＬ２，ＢＬ３をＯＰＥＮにするのは、
基板から拡散層に向かう方向が順方向となり、順方向電
流が流れるのを防ぐためである。
【００４０】そうすると、メモリトランジスタ２１Ａ，
２１Ｂのゲート−基板間に、書き込み時とは逆のバイア
スがかかり、ＦＮ電流によりホールがＯＮＯ膜２５に注
入され、ＯＮＯ膜２５に蓄積されているエレクトロンが
電気的に中和される。したがって、メモリセル５０Ａ，
５０Ｂに記憶されている情報が消去される。なお、消去
時において、高電圧１５Ｖを印加するワードラインを変
更していけば、メモリセルに記憶されている情報をワー
ドライン毎に分割消去することができる。 ＜読み出し(READ)＞情報の読み出し時において、基板を
接地電位０Ｖとしておき、読み出しを行なうメモリセル
５０Ｂ内のメモリトランジスタ２１Ｂのゲートに接続さ
れているワードラインＷＬ１に対してセンス電圧３Ｖを
印加し、読み出しを行なうメモリセル５０Ｂを選択する
ため、このメモリセル５０Ｂ内のメモリトランジスタ２
１Ｂのソースに接続されているビットラインＢＬ２に対
して読出電圧１０Ｖを印加し、他のワードラインＷＬ２
およびビットラインＢＬ１，ＢＬ３を接地電位０Ｖとす
る。
２１Ｂのゲート−基板間に、書き込み時とは逆のバイア
スがかかり、ＦＮ電流によりホールがＯＮＯ膜２５に注
入され、ＯＮＯ膜２５に蓄積されているエレクトロンが
電気的に中和される。したがって、メモリセル５０Ａ，
５０Ｂに記憶されている情報が消去される。なお、消去
時において、高電圧１５Ｖを印加するワードラインを変
更していけば、メモリセルに記憶されている情報をワー
ドライン毎に分割消去することができる。 ＜読み出し(READ)＞情報の読み出し時において、基板を
接地電位０Ｖとしておき、読み出しを行なうメモリセル
５０Ｂ内のメモリトランジスタ２１Ｂのゲートに接続さ
れているワードラインＷＬ１に対してセンス電圧３Ｖを
印加し、読み出しを行なうメモリセル５０Ｂを選択する
ため、このメモリセル５０Ｂ内のメモリトランジスタ２
１Ｂのソースに接続されているビットラインＢＬ２に対
して読出電圧１０Ｖを印加し、他のワードラインＷＬ２
およびビットラインＢＬ１，ＢＬ３を接地電位０Ｖとす
る。
【００４１】そうすると、メモリトランジスタ２１Ｂの
ＯＮＯ膜２５にエレクトロンが蓄積されている、すなわ
ち情報が記憶されていれば、メモリトランジスタ２１Ｂ
のソース−ドレイン間が導通し、チャネルが形成され
る。一方、メモリトランジスタ２１ＢのＯＮＯ膜２５に
エレクトロンが蓄積されていない、すなわち情報が記憶
されていなければ、メモリトランジスタ２１Ａ，２１Ｂ
のソース−ドレイン間が導通せず、チャネルが形成され
ない。この状態を外部に接続したデコーダおよびセンス
アンプ（図示せず）によってセンシングすれば、メモリ
セル５０Ｂに記憶されている情報を読み出すことができ
る。
ＯＮＯ膜２５にエレクトロンが蓄積されている、すなわ
ち情報が記憶されていれば、メモリトランジスタ２１Ｂ
のソース−ドレイン間が導通し、チャネルが形成され
る。一方、メモリトランジスタ２１ＢのＯＮＯ膜２５に
エレクトロンが蓄積されていない、すなわち情報が記憶
されていなければ、メモリトランジスタ２１Ａ，２１Ｂ
のソース−ドレイン間が導通せず、チャネルが形成され
ない。この状態を外部に接続したデコーダおよびセンス
アンプ（図示せず）によってセンシングすれば、メモリ
セル５０Ｂに記憶されている情報を読み出すことができ
る。
【００４２】ここで、センス電圧とは、上記しきい値電
圧ＶTHの２種類の値Ｖ１，Ｖ２の中間的な電圧である。
したがって、このセンス電圧を印加すると、ＯＮＯ膜２
５にエレクトロンが蓄積されているか否かで、ソース−
ドレイン間の導通，非導通が決定される。図７は情報の
書き込み時におけるメモリトランジスタの動作原理を説
明する図、図８は情報の消去時におけるメモリトランジ
スタの動作原理を説明する図、図９は情報の読み出し時
におけるメモリトランジスタの動作原理を説明する図で
ある。ここで、メモリトランジスタの情報の書き込み、
消去および読み出しの動作原理を説明する。 ＜書き込み＞情報の書き込み時において、図７（ａ）の
ように、シリコン基板２０を接地電位０Ｖとしておき、
メモリトランジスタ２１Ａ，２１Ｂのゲート電極２６に
高電圧１５Ｖを印加し、メモリトランジスタ２１Ａ，２
１Ｂのソース領域２３とドレイン領域２４との共有部に
書込禁止電圧７Ｖを印加し、メモリトランジスタ２１Ａ
のソース領域２３およびメモリトランジスタ２１Ｂのド
レイン領域２４を接地電位０Ｖとすると、メモリトラン
ジスタ２１Ａ，２１Ｂのゲート電極２６，ＯＮＯ膜２５
の下部を除くチャネル領域は、常にオフセット領域ＯＳ
となる。
圧ＶTHの２種類の値Ｖ１，Ｖ２の中間的な電圧である。
したがって、このセンス電圧を印加すると、ＯＮＯ膜２
５にエレクトロンが蓄積されているか否かで、ソース−
ドレイン間の導通，非導通が決定される。図７は情報の
書き込み時におけるメモリトランジスタの動作原理を説
明する図、図８は情報の消去時におけるメモリトランジ
スタの動作原理を説明する図、図９は情報の読み出し時
におけるメモリトランジスタの動作原理を説明する図で
ある。ここで、メモリトランジスタの情報の書き込み、
消去および読み出しの動作原理を説明する。 ＜書き込み＞情報の書き込み時において、図７（ａ）の
ように、シリコン基板２０を接地電位０Ｖとしておき、
メモリトランジスタ２１Ａ，２１Ｂのゲート電極２６に
高電圧１５Ｖを印加し、メモリトランジスタ２１Ａ，２
１Ｂのソース領域２３とドレイン領域２４との共有部に
書込禁止電圧７Ｖを印加し、メモリトランジスタ２１Ａ
のソース領域２３およびメモリトランジスタ２１Ｂのド
レイン領域２４を接地電位０Ｖとすると、メモリトラン
ジスタ２１Ａ，２１Ｂのゲート電極２６，ＯＮＯ膜２５
の下部を除くチャネル領域は、常にオフセット領域ＯＳ
となる。
【００４３】一方、メモリトランジスタ２１Ａ，２１Ｂ
のゲート−基板間にＦＮ電流が生じるとともに、オフセ
ット領域ＯＳを除くチャネル領域全体にエレクトロンが
注入される。このとき、書込禁止電圧７Ｖが印加されて
いるメモリトランジスタ２１Ｂのソース領域２３におい
ては、ソース領域２３のＰＮ接合部の空乏層６０が、オ
フセット領域ＯＳの境界まで拡がらないので、図７
（ａ）のように、エレクトロンがＦＮ電流によりＯＮＯ
膜２５に注入される。そのため、メモリトランジスタ２
１Ｂのドレイン領域２４側からオフセット領域ＯＳの境
界までチャネル（図中斜線で示す）が形成される。
のゲート−基板間にＦＮ電流が生じるとともに、オフセ
ット領域ＯＳを除くチャネル領域全体にエレクトロンが
注入される。このとき、書込禁止電圧７Ｖが印加されて
いるメモリトランジスタ２１Ｂのソース領域２３におい
ては、ソース領域２３のＰＮ接合部の空乏層６０が、オ
フセット領域ＯＳの境界まで拡がらないので、図７
（ａ）のように、エレクトロンがＦＮ電流によりＯＮＯ
膜２５に注入される。そのため、メモリトランジスタ２
１Ｂのドレイン領域２４側からオフセット領域ＯＳの境
界までチャネル（図中斜線で示す）が形成される。
【００４４】一方、書込禁止電圧７Ｖが印加されている
メモリトランジスタ２１Ａのドレイン領域２４において
は、図７（ａ）のように、ドレイン領域２４のＰＮ接合
部の空乏層６０が、オフセット領域ＯＳの境界まで拡が
るので、この空乏層６０がエレクトロンを遮断し、図７
（ｂ）のように、ＯＮＯ膜２５に注入されない。そのた
め、メモリトランジスタ２１Ａのドレイン領域２４側か
らオフセット領域ＯＳの境界までチャネルが形成されな
い。
メモリトランジスタ２１Ａのドレイン領域２４において
は、図７（ａ）のように、ドレイン領域２４のＰＮ接合
部の空乏層６０が、オフセット領域ＯＳの境界まで拡が
るので、この空乏層６０がエレクトロンを遮断し、図７
（ｂ）のように、ＯＮＯ膜２５に注入されない。そのた
め、メモリトランジスタ２１Ａのドレイン領域２４側か
らオフセット領域ＯＳの境界までチャネルが形成されな
い。
【００４５】このように、情報の書き込みにおいて、Ｏ
ＮＯ膜２５に対して全体的な書き込みが可能となるか
ら、ＯＮＯ膜（トンネル酸化膜）の劣化を防止でき、書
換回数を増加させることができる。 ＜消去＞情報の消去時において、図８（ａ）のように、
メモリトランジスタ２１Ａ，２１Ｂのソース領域２３お
よびドレイン領域２４をＯＰＥＮとし、ゲート電極２６
を接地電位０Ｖとし、シリコン基板２０に対して高電圧
１５Ｖを印加すると、メモリトランジスタ２１Ａ，２１
Ｂのゲート−基板間に書き込み時とは逆のバイアスがか
かり、ＦＮ電流が発生するとともに、オフセット領域Ｏ
Ｓを除くチャネル領域全体にホールが発生する。そし
て、このＦＮ電流により、図８（ｂ）のように、ホール
がメモリトランジスタ２１Ａ，２１ＢのＯＮＯ膜２５に
注入され、ＯＮＯ膜２５に蓄積されているエレクトロン
が電気的に中和される。実際は、逆バイアスにより、Ｏ
ＮＯ膜２５に蓄積されているエレクトロンが引き抜か
れ、さらにバイアスを大きくすると、基板からホールが
ＯＮＯ膜２５に注入される（Ｆ−Ｎ注入）。
ＮＯ膜２５に対して全体的な書き込みが可能となるか
ら、ＯＮＯ膜（トンネル酸化膜）の劣化を防止でき、書
換回数を増加させることができる。 ＜消去＞情報の消去時において、図８（ａ）のように、
メモリトランジスタ２１Ａ，２１Ｂのソース領域２３お
よびドレイン領域２４をＯＰＥＮとし、ゲート電極２６
を接地電位０Ｖとし、シリコン基板２０に対して高電圧
１５Ｖを印加すると、メモリトランジスタ２１Ａ，２１
Ｂのゲート−基板間に書き込み時とは逆のバイアスがか
かり、ＦＮ電流が発生するとともに、オフセット領域Ｏ
Ｓを除くチャネル領域全体にホールが発生する。そし
て、このＦＮ電流により、図８（ｂ）のように、ホール
がメモリトランジスタ２１Ａ，２１ＢのＯＮＯ膜２５に
注入され、ＯＮＯ膜２５に蓄積されているエレクトロン
が電気的に中和される。実際は、逆バイアスにより、Ｏ
ＮＯ膜２５に蓄積されているエレクトロンが引き抜か
れ、さらにバイアスを大きくすると、基板からホールが
ＯＮＯ膜２５に注入される（Ｆ−Ｎ注入）。
【００４６】このとき、エレクトロンは全体書き込みに
よってＯＮＯ膜２５に全体的に蓄積されており、１つの
ＯＮＯ膜２５に書込領域と非書込領域が混在することが
ないので、ホールが全体的にＯＮＯ膜２５に注入されて
も過剰消去は起こらない。よって、パンチスルー耐圧が
低下することはない。このため、消費電力を低くするこ
とができる。 ＜読み出し＞情報の読み出し時において、図９（ａ）の
ように、シリコン基板２０を接地電位０Ｖとしておき、
読み出しを行なうメモリトランジスタ２１Ａ，２１Ｂの
ゲート電極２６に対してセンス電圧３Ｖを印加し、メモ
リトランジスタ２１Ａ，２１Ｂのソース領域２３とドレ
イン領域２４との共有部に読出電圧１０Ｖを印加し、メ
モリトランジスタ２１Ａのソース領域２３およびメモリ
２１Ｂのドレイン領域２４を接地電位０Ｖとすると、メ
モリトランジスタ２１Ｂのソース領域２３のＰＮ接合部
の空乏層６０が、オフセット領域ＯＳの境界まで拡が
る。
よってＯＮＯ膜２５に全体的に蓄積されており、１つの
ＯＮＯ膜２５に書込領域と非書込領域が混在することが
ないので、ホールが全体的にＯＮＯ膜２５に注入されて
も過剰消去は起こらない。よって、パンチスルー耐圧が
低下することはない。このため、消費電力を低くするこ
とができる。 ＜読み出し＞情報の読み出し時において、図９（ａ）の
ように、シリコン基板２０を接地電位０Ｖとしておき、
読み出しを行なうメモリトランジスタ２１Ａ，２１Ｂの
ゲート電極２６に対してセンス電圧３Ｖを印加し、メモ
リトランジスタ２１Ａ，２１Ｂのソース領域２３とドレ
イン領域２４との共有部に読出電圧１０Ｖを印加し、メ
モリトランジスタ２１Ａのソース領域２３およびメモリ
２１Ｂのドレイン領域２４を接地電位０Ｖとすると、メ
モリトランジスタ２１Ｂのソース領域２３のＰＮ接合部
の空乏層６０が、オフセット領域ＯＳの境界まで拡が
る。
【００４７】このとき、メモリトランジスタ２１ＢのＯ
ＮＯ膜２５にエレクトロンが蓄積されている場合、すな
わち情報が書き込まれている場合には、空乏層６０がド
レイン領域２４からオフセット領域ＯＳまで形成されて
いるチャネル（図中斜線で示す）に接続し、図９（ｂ）
のように、チャネル領域２２全体にチャネル領域が形成
され、ソース−ドレイン間が導通する。
ＮＯ膜２５にエレクトロンが蓄積されている場合、すな
わち情報が書き込まれている場合には、空乏層６０がド
レイン領域２４からオフセット領域ＯＳまで形成されて
いるチャネル（図中斜線で示す）に接続し、図９（ｂ）
のように、チャネル領域２２全体にチャネル領域が形成
され、ソース−ドレイン間が導通する。
【００４８】一方、メモリトランジスタ２１ＢのＯＮＯ
膜２５にエレクトロンが蓄積されていない場合、すなわ
ち情報が書き込まれていない場合には、ドレイン領域２
４からオフセット領域ＯＳまでチャネルは形成されない
ので、ソース−ドレイン間は導通しない。以上のよう
に、本実施例では、ゲート電極とソース領域との間の予
め定める領域にオフセット領域を形成すべく、ゲート電
極およびＯＮＯ膜をソース領域と所定の間隔をあけて配
置したメモリトランジスタを、同一のシリコン基板上に
仮想グランドアレイ状に配列形成しているので、情報の
書き込み時に、シリコン基板を接地電位としておき、書
き込みを行なうメモリトランジスタのゲートに接続され
ているワードラインに対してのみ高電圧を印加し、書き
込みを行なうメモリトランジスタを選択するために、そ
のメモリトランジスタのドレイン領域に接続されている
ビットラインに書込電圧を印加すると、選択されたメモ
リトランジスタにおいては、ソース領域の接合部の空乏
層がオフセット領域の境界まで拡がらないので、オフセ
ット領域を除くチャネル領域全体にエレクトロンが発生
し、このエレクトロンがゲート−基板間に流れるＦＮ電
流により、ＯＮＯ膜に全体的に注入され、情報が書き込
まれる。
膜２５にエレクトロンが蓄積されていない場合、すなわ
ち情報が書き込まれていない場合には、ドレイン領域２
４からオフセット領域ＯＳまでチャネルは形成されない
ので、ソース−ドレイン間は導通しない。以上のよう
に、本実施例では、ゲート電極とソース領域との間の予
め定める領域にオフセット領域を形成すべく、ゲート電
極およびＯＮＯ膜をソース領域と所定の間隔をあけて配
置したメモリトランジスタを、同一のシリコン基板上に
仮想グランドアレイ状に配列形成しているので、情報の
書き込み時に、シリコン基板を接地電位としておき、書
き込みを行なうメモリトランジスタのゲートに接続され
ているワードラインに対してのみ高電圧を印加し、書き
込みを行なうメモリトランジスタを選択するために、そ
のメモリトランジスタのドレイン領域に接続されている
ビットラインに書込電圧を印加すると、選択されたメモ
リトランジスタにおいては、ソース領域の接合部の空乏
層がオフセット領域の境界まで拡がらないので、オフセ
ット領域を除くチャネル領域全体にエレクトロンが発生
し、このエレクトロンがゲート−基板間に流れるＦＮ電
流により、ＯＮＯ膜に全体的に注入され、情報が書き込
まれる。
【００４９】すなわち、情報の書き込み時においては、
局所書込ではなく、全体書込で行なうことができるので
あるから、ＯＮＯ膜の劣化を防止でき、書換回数を増加
させることができるとともに、瞬時に情報の書き込みが
可能となる。また、情報の消去時においては、書き込み
時と逆バイアスがかかるため、オフセット領域を除くチ
ャネル領域全体にホールが発生し、このホールがゲート
−基板間のＦＮ電流によってＯＮＯ膜に全体的に注入さ
れる。そうすると、このホールによって、蓄積されてい
るエレクトロンが中和され、情報の消去が行なわれる。
このとき、上記書き込み時の全体書き込みによって、Ｏ
ＮＯ膜には一様にエレクトロンが蓄積され、１つのＯＮ
Ｏ膜に書込領域と非書込領域とが混在することがないの
で、ホールが全体的にＯＮＯ膜に注入されても過剰消去
は起こらない。よって、パンチスルー耐圧が低下するこ
となく、消費電力を低くすることができる。
局所書込ではなく、全体書込で行なうことができるので
あるから、ＯＮＯ膜の劣化を防止でき、書換回数を増加
させることができるとともに、瞬時に情報の書き込みが
可能となる。また、情報の消去時においては、書き込み
時と逆バイアスがかかるため、オフセット領域を除くチ
ャネル領域全体にホールが発生し、このホールがゲート
−基板間のＦＮ電流によってＯＮＯ膜に全体的に注入さ
れる。そうすると、このホールによって、蓄積されてい
るエレクトロンが中和され、情報の消去が行なわれる。
このとき、上記書き込み時の全体書き込みによって、Ｏ
ＮＯ膜には一様にエレクトロンが蓄積され、１つのＯＮ
Ｏ膜に書込領域と非書込領域とが混在することがないの
で、ホールが全体的にＯＮＯ膜に注入されても過剰消去
は起こらない。よって、パンチスルー耐圧が低下するこ
となく、消費電力を低くすることができる。
【００５０】なお、本発明は上述の実施例に限定される
ものではない。たとえば、情報の消去時に、全てのワー
ドラインを接地電位とし、全てのビットラインを開放状
態としておき、基板に対して高電圧を印加すれば、全て
のメモリトランジスタに逆バイアスがかかるため、記憶
されている情報を一括消去できる。
ものではない。たとえば、情報の消去時に、全てのワー
ドラインを接地電位とし、全てのビットラインを開放状
態としておき、基板に対して高電圧を印加すれば、全て
のメモリトランジスタに逆バイアスがかかるため、記憶
されている情報を一括消去できる。
【００５１】その他、本発明の要旨を変更しない範囲で
種々の設計変更を施すことが可能である。
種々の設計変更を施すことが可能である。
【００５２】
【発明の効果】以上のように、本発明請求項１ないし３
によると、さらなる高集積化を図りつつ、書換回数を向
上させるとともに、書込速度を速くでき、しかも消費電
力を低くすることができる。さらに、請求項２において
は、消去時に、記憶されている情報をワードライン毎に
分割消去することができる。
によると、さらなる高集積化を図りつつ、書換回数を向
上させるとともに、書込速度を速くでき、しかも消費電
力を低くすることができる。さらに、請求項２において
は、消去時に、記憶されている情報をワードライン毎に
分割消去することができる。
【００５３】また、請求項３においては、消去時に、記
憶されている情報を一括消去することができる。
憶されている情報を一括消去することができる。
【図１】本発明の一実施例にかかる不揮発性メモリの平
面図である。
面図である。
【図２】図１のＸ−Ｘ断面図である。
【図３】図１のＹ−Ｙ断面図である。
【図４】不揮発性メモリの製造方法を工程順に示す断面
図である。
図である。
【図５】図４のつづきの製造方法を工程順に示す断面図
である。
である。
【図６】不揮発性メモリの等価回路図である。
【図７】情報の書き込み時におけるメモリトランジスタ
の動作原理を示す図である。
の動作原理を示す図である。
【図８】情報の消去時におけるメモリトランジスタの動
作原理を示す図である。
作原理を示す図である。
【図９】情報の読み出し時におけるメモリトランジスタ
の動作原理を示す図である。
の動作原理を示す図である。
【図１０】従来の２トランジスタ／１セル構造を有する
メモリセルの等価回路図である。
メモリセルの等価回路図である。
【図１１】従来のスプリットゲート型トランジスタを有
するメモリセルの等価回路図である。
するメモリセルの等価回路図である。
【図１２】従来の１トランジスタ／１セル構造を有する
メモリセルを利用した不揮発性メモリの等価回路図であ
る。
メモリセルを利用した不揮発性メモリの等価回路図であ
る。
【図１３】従来の１トランジスタ／１セル構造を有する
メモリセルを仮想グランドアレイ状に配列形成した不揮
発性メモリの等価回路図である。
メモリセルを仮想グランドアレイ状に配列形成した不揮
発性メモリの等価回路図である。
【図１４】図１３のメモリトランジスタの動作原理を示
しており、同図（ａ）は情報の書き込み動作を示す図、
同図（ｂ）は情報の消去動作を示す図である。
しており、同図（ａ）は情報の書き込み動作を示す図、
同図（ｂ）は情報の消去動作を示す図である。
【図１５】過剰消去状態を示す図である。
２０ シリコン基板 ２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ メモリトランジ
スタ ２２ チャネル領域 ２３ ソース領域 ２４ ドレイン領域 ２５ ＯＮＯ膜 ２６ ゲート電極 ３０ フィールド酸化膜 ５０Ａ，５０Ｂ，５０Ｃ，５０Ｄ メモリセル ＷＬ１，ＷＬ２ ワードライン ＢＬ１，ＢＬ２，ＢＬ３ ビットライン
スタ ２２ チャネル領域 ２３ ソース領域 ２４ ドレイン領域 ２５ ＯＮＯ膜 ２６ ゲート電極 ３０ フィールド酸化膜 ５０Ａ，５０Ｂ，５０Ｃ，５０Ｄ メモリセル ＷＬ１，ＷＬ２ ワードライン ＢＬ１，ＢＬ２，ＢＬ３ ビットライン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6741−5Ｌ Ｇ１１Ｃ 17/00 ３０９ Ｃ
Claims (3)
- 【請求項１】チャネル領域ならびに、そのチャネル領域
を挟んでソース領域およびドレイン領域が形成された半
導体基板と、前記半導体基板上の、ソース領域と隣接す
る予め定める領域を除くチャネル領域上に形成された、
電荷を蓄積するためのゲート絶縁膜と、前記予め定める
領域を除くチャネル領域上に、ゲート絶縁膜を介して設
けられたゲート電極とを備え、ゲート絶縁膜に電荷を蓄
積することで情報の記憶を行なう不揮発性記憶素子を有
し、 前記不揮発性記憶素子は、同一の半導体基板上に行方向
で隣接する不揮発性記憶素子のソース領域とドレイン領
域とが共有されるかたちでマトリクス状に配列形成さ
れ、 行方向に配列形成された不揮発性記憶素子のゲート電極
に、ワードラインがそれぞれ接続され、 前記ソース領域とドレイン領域との共有部を含む、列方
向に配列形成された不揮発性記憶素子のソース領域およ
びドレイン領域に、ワードラインに対して絶縁状態でビ
ットラインがそれぞれ接続されていることを特徴とする
不揮発性記憶装置。 - 【請求項２】請求項１記載の不揮発性記憶装置を駆動さ
せるための方法であって、 情報の書き込み時に、基板を接地電位としておき、書き
込みを行なう不揮発性記憶素子が接続されているワード
ラインのみに対して高電圧を印加し、書き込みを行なう
不揮発性記憶素子を選択するため、当該不揮発性記憶素
子のドレイン領域が接続されているビットラインを接地
電位とし、他のビットラインに対して書込禁止電圧を印
加し、 情報の消去時に、各不揮発性記憶素子に記憶されている
情報をワードライン毎に分割消去するため、全てのビッ
トラインを開放状態としておき、基板に高電圧を印加
し、情報の消去を行なう不揮発性記憶素子が接続されて
いるワードラインを接地電位とし、他のワードラインに
高電圧を印加し、 情報の読み出し時に、基板を接地電位としておき、読み
出しを行なう不揮発性記憶素子が接続されているワード
ラインに対してセンス電圧を印加し、読み出しを行なう
不揮発性記憶素子のソース領域が接続されているビット
ラインに対して読出電圧を印加し、他のビットラインお
よび他のワードラインを接地電位とすることを特徴とす
る不揮発性記憶装置の駆動方法。 - 【請求項３】請求項２記載の不揮発性記憶装置の駆動方
法において、 情報の消去時に、上記分割消去に代えて不揮発性記憶素
子に記憶されている情報を一括に消去するため、全ての
ビットラインを開放状態とし、全てのワードラインを接
地電位としておき、基板に対して高電圧を印加すること
を特徴とする不揮発性記憶装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27208592A JPH06125064A (ja) | 1992-10-09 | 1992-10-09 | 不揮発性記憶装置およびその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27208592A JPH06125064A (ja) | 1992-10-09 | 1992-10-09 | 不揮発性記憶装置およびその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06125064A true JPH06125064A (ja) | 1994-05-06 |
Family
ID=17508881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27208592A Pending JPH06125064A (ja) | 1992-10-09 | 1992-10-09 | 不揮発性記憶装置およびその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06125064A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313962A (ja) * | 2001-04-11 | 2002-10-25 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| US6574149B2 (en) | 1999-10-15 | 2003-06-03 | Fujitsu Limited | Semiconductor memory and its usage |
-
1992
- 1992-10-09 JP JP27208592A patent/JPH06125064A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6574149B2 (en) | 1999-10-15 | 2003-06-03 | Fujitsu Limited | Semiconductor memory and its usage |
| JP2002313962A (ja) * | 2001-04-11 | 2002-10-25 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
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