TWI406395B - 記憶體及其製造方法 - Google Patents
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Description
本發明是有關於一種記憶體及其製造方法，且特別是有關於一種具有兩層金屬氧化物的記憶體及其製造方法。
積體電路用於控制現代電子裝置的各項功能，用於儲存(寫入)以及檢索(讀取)資料的記憶裝置即可以積體電路輕易存取內部資料，目前半導體產業已經研發出許多不同資料存取型態的記憶裝置，記憶裝置依其存取速度和資料保存特性(data retention characteristic)進行分類。
記憶裝置主要分為兩大類：隨機存取記憶體RAM(Random Access Memory)和唯讀記憶體ROM(Read Only Memory)。許多RAM和ROM的各種改良和研發已經使RAM和ROM的性能表現更上層樓。隨機存取記憶體RAM和唯讀記憶體ROM有其各自的優缺點。一般而言，RAM(即揮發性記憶體)具有較快的資料傳輸速度和有效率的寫入架構(efficient writing architectures)，但是需要連續供電才能保存資料。而ROM則是即使電源中斷，記憶體儲存的資料並不會消失，重新供電後就能夠讀取內存資料，但是在存取速度、寫入次數和寫入方式等方面較為受限。ROM主要包括：快閃記憶體(Flash memory)、可抹除可編程唯讀記憶體(Erasable Programmable Read Only Memory，EPROM)、一次編程唯讀記憶體(One Time Programmable Read Only Memory，OTPROM)、電子式可抹除可編程唯讀記憶體(Electrically Erasable Programmable Read Only Memory，EEPROM)和可程式唯讀記憶體(Programmable Read Only Memory，PROM)。RAM主要包括：靜態隨機存取記憶體(static RAM，SRAM)和動態隨機存取記憶體(dynamic RAM，DRAM)。
靜態隨機存取記憶體(SRAM)具有非常快速的存取速度，且在持續供電的狀況下資料可以一直保存。然而，它的揮發性(即電源中斷，記憶體儲存的資料也跟著消失)、大尺寸(增加應用產品的總體積)和必須提供備用電力等種種條件都限制了SRAM的應用。動態隨機存取記憶體(DRAM)具有較小尺寸，但是需要複雜的重新記憶演算法(refresh algorithm)，也需要持續供電以避免資料消失(揮發性)。與揮發性的RAM相比，非揮發性的快閃記憶體具有較慢的程式化速度，且在某些狀況下必需先抹除大量的記憶體區塊才能重新進行程式化。
電阻式非揮發性記憶體(resistive random-access memory，RRAM)是近年來許多相關業者致力研究的一種新型態非揮發性記憶體。根據不同介電材料的應用，從鈣鈦礦(perovskites)到過渡金屬氧化物(transition metal oxides)到硫屬化合物(chalcogenides)，目前已有不同形式的RRAM被揭露。RRAM擁有非常優異的元件特性，許多文獻相關資料和數據均指出：RRAM已經接近成為一個通用記憶體(a universal memory)。例如：RRAM操作時間極為快速(轉換時間可達10奈秒以下)，以及具有更簡單和更小的記憶胞尺寸(如4-8F2
金屬-絕緣體-金屬堆疊)。與快閃記憶體相比，RRAM具有更低的操作電壓。與DRAM相比，RRAM可保存更久的資料(10年)。
記憶裝置中的記憶胞排列(cell array)方式可區分為平面(two-dimensional，2D)記憶胞排列和立體(three-dimensional，3D)記憶胞排列，2D記憶裝置是指記憶裝置中的該些記憶胞在一X-Y平面上排列，而3D記憶裝置是指複數個記憶胞堆疊形成一個具有立體記憶胞的記憶裝置，於適當設計後可以應用於多層級操作(multi-level operation)。第1圖係繪示一種應用於多階段操作的3D記憶裝置。請參照第1圖，傳統的3D記憶裝置10包括三組垂直堆疊的結構21、22和23，每一個堆疊結構包括電極11、插塞12以及金屬氧化物層13，並依序以COA/VIA1/VIA2流程製得，製造3D記憶裝置需要較為繁複的步驟，不僅製造成本提高，且亦可能因步驟複雜而使得製程產生諸多問題。
本發明係有關於一種記憶裝置及其製造方法，記憶裝置具有至少兩金屬氧化物層，藉此記憶裝置的阻值等於兩層金屬氧化物層之電阻值的總和，且啟始化電阻值與最大化電阻值的差值也可以擴大，如此一來本發明之記憶裝置係可以應用至多層級操作(multi-level operation)或多位元操作(multi-bits operation)。此外，只需將傳統記憶裝置的製造方法增加一至兩個步驟，可以達到降低成本以及簡化製程的效果。
本發明提出一種記憶裝置，包括金屬部、第一金屬氧化物層以及第二金屬氧化物層，第一金屬氧化物層設置於金屬部上，第一金屬氧化物層包括N個阻值層級，第二金屬氧化物層設置於第一金屬氧化物層上，第二金屬氧化物層包括M個阻值層級，記憶裝置具有X個阻值層級，X小於M及N的總和，可以減少程式化干擾。
本發明提出一種記憶裝置的製造方法，包括下列步驟：(a)提供金屬部；(b)形成第一金屬層於金屬部上，該第一金屬氧化物層包括N個電阻層級；(c)於該第一金屬氧化物層上形成一第二金屬氧化物層，該第二金屬氧化物層包括M個電阻層級，其中該記憶裝置包括X個電阻層級，且X<M+N，用以降低程式化干擾。
根據本發明之再一方面，提出一種記憶裝置包括金屬部、第一金屬氧化物層以及第二金屬氧化物層。第一金屬氧化物層位於金屬部上，第一金屬氧化物層之金屬氧化物的氧原子比例於頂面最高，當由頂面向下移動至底面時，其氧原子比例亦隨之遞減，第二金屬氧化物層位於第一金屬氧化物層上，第二金屬氧化物層之金屬氧化物的氧原子比例於頂面最高，當由頂面向下移動至底面時，其氧原子比例亦隨之遞減。
為讓本發明之上述內容能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下：
本實施例揭露一種記憶裝置及其製造方法，記憶裝置具有兩層或兩層以上的金屬氧化物層(如：第一及第二金屬氧化物層)堆疊在一起，第一金屬氧化物層以及第二金屬氧化物層具有漸變的電子特性，特徵在於可以劃分出複數個電阻層級，本實施例之記憶裝置的結構可應用於多層級操作或多位元操作，且製程簡便成本低廉。本實施例之揭露之圖示與文字僅用於說明發明內容，並不會對本發明之欲保護範圍造成限縮。
本實施例之記憶裝置包括金屬部、第一金屬氧化物層以及第二金屬氧化物層，第一金屬氧化物層形成於金屬部上，且第一金屬氧化物層包括N個電阻層級，第二金屬氧化物層形成於第一金屬氧化物上，第二金屬氧化物層包括M個電阻層級，其中記憶裝置具有X個電阻層級，X＜M+N，用以降低程式化干擾。另外，形成底電極、頂電極、蝕刻、沈積氧化物、氧化金屬等基本技術，已為業界所熟知而不再於本說明書中詳細說明。再者，本技術領域具有通常知識者當可於本發明之發明精神下對本說明書揭露之實施例及圖示略做潤飾，說明書與圖示僅為示例之用而不會造成限縮，為避免圖面複雜，用以說明實施例與範例的圖示只繪示出主要特徵。
第2圖繪示依照第一實施例之記憶裝置的剖面圖。請參照第2圖，記憶胞100包括底電極110、記憶元件234以及頂電極150，記憶元件234與底電極110接觸穿過介電層115並延伸至頂電極150，記憶元件234包括金屬部120以及記憶部34，記憶部34包括位於金屬部120上的第一金屬氧化物層130以及位於第一金屬氧化物層130上的第二金屬氧化物層140，頂電極150形成在記憶元件234上，底電極110以及頂電極150係分別耦接至其他元件(未顯示)，如通路裝置或位元線。
第一金屬氧化物元件與第二金屬氧化物元件具有漸變的電子特性，特徵在於可以劃分出複數個電阻層級，第一金屬氧化物元件包括複數個電阻層級，電阻層級數目為1～N，N至少為2，第二金屬氧化物元件包括複數個電阻層級，其數目為1～M，M至少為2。
第一金屬氧化物層130以及第二金屬氧化物層140獨立地包括氧化鎢(WOX
)、氧化鎳(NiOX
)、氧化鈮(NbOX
)、氧化銅(CuOX
)、氧化鉭(TaOX
)、氧化鋁(AlOX
)、氧化鈷(CoOX
)、氧化鐵(FeOX
)、氧化鉿(HfOX
)、氧化鈦(TiOX
)、氧化鍶(SrOX
)、氧化鋯(ZrOX
)、氧化鋇(BaOX
)、氧化鍺(GeOX
)、氧化錫(SnOX
)、氧化錳(MnOX
)、氧化銻(TeOX
)、氧化銻(SbOX
)、氧化鐠(PrOX
)、氧化鈣(CaOX
)、氧化鉬(MoOX
)、鎢矽氧化物(WSixOy)、氧化矽(SiOx)、其類似物或其組合物。第一金屬氧化物層130與第二金屬氧化物層140的組成可以相同或不同。
金屬氧化物層包括一種或多種金屬氧化物，且各種化合物並非均勻分佈，位於頂面的金屬氧化物的氧原子比例最高，當由頂面向下移動至底面時，金屬氧化物的氧原子比例亦隨之遞減。舉例來說，第一金屬氧化物層130包括氧化鎢(WOX
)，表示第一金屬氧化物層130可能包括三氧化鎢(WO3
)、五氧化二鎢(W2
O5
)以及二氧化鎢(WO2
)，且其比例與分佈狀態也各不相同。
第3A圖繪示依照電阻與施加於金屬氧化物層之電壓的關係圖，第3B圖繪示依照本較佳實施例之記憶裝置的電路圖，當金屬氧化物層的氧化程度是隨深度而變化時，其電阻值也會隨著電壓及/或頻寬而逐漸變化(請參照第3A圖)。氧化程度漸變的金屬氧化物層的電阻-電壓特性包括啟始電阻、由啟始電阻轉換到高電阻狀態的啟始電壓、最大電阻值、隨電壓變化之電阻的變化速率、以及其崩潰電壓。各個氧化程度漸變的金屬氧化物層可以藉由改變材料、接觸面積、氧化時間、操作方法等調整其電阻-電壓特性，以符合產品設計上的各種需求。
當電壓V施加於記憶裝置100，第一金屬氧化物層130以及第二金屬氧化物層140的跨壓分別為V1與V2，如第3B圖所示。對應於記憶裝置100的跨壓，第一金屬氧化物層130以及第二金屬氧化物層140的電阻值分別為R1以及R2，記憶裝置100的總電阻值RTOTAL
等於第一金屬氧化物層130以及第二金屬氧化物層之電阻值的總和，並維持漸變的特性，因此，記憶裝置的電阻值可以增加，且各電阻層級的區間亦可擴大。當本實施例之記憶裝置100應用於多層級操作或多位元操作時，這樣的特性可以提高應用裝置的信賴度。此外，本技術領域具有通常知識者當可明瞭，本實施例可以將更多層金屬氧化物堆疊於頂電極與底電極之間，藉此進一步提高電阻以及電阻區間。
實際操作時，電壓施加於頂電極150與底電極110後，會引發電流透過記憶元件234流經頂電極150與底電極110之間，並引發記憶部34(即第一金屬氧化物層130以及第二金屬氧化物層140)在電阻值上發生可程式化的改變，電阻值代表儲存於記憶胞10內的資料數值。在某些實施例中，記憶胞100的記憶部34可以儲存兩個或兩個以上位元的資料。
本實施例之記憶裝置可由很多方法製得，以下係舉其中一種製法以茲說明。第4A～4F圖繪示依照本較佳實施例之記憶裝置之製造方法的流程圖。首先，提供底電極110以及介電層115，介電層115設置於底電極上，如第4A圖所示，蝕刻部分的介電層115以形成貫孔114，貫孔114暴露出底電極110的表面，如第4B圖所示。
接著，將金屬層118填入貫孔114內，形成如第4C圖所示之結構。金屬層118的形成方式可以是將金屬材料沈積在貫孔內，例如是採用化學氣相沈積技術，較佳的是接著進行平坦化步驟如化學機械研磨。金屬層118包括鎢(W)、鎳(Ni)、鈮(Nb)、銅(Cu)、鉭(Ta)、鋁(Al)、鈷(Co)、鐵(Fe)、鉿(Hf)、鈦(Ti)、鍶(Sr)、鋯(Zr)、鋇(Ba)、鍺(Ge)、錫(Sn)、錳(Mn)、銻(Te)、銻(Sb)、鐠(Pr)、鈣(Ca)、鉬(Mo)、矽(Si)、其類似物或其組合物。
之後，氧化一部份的金屬層118，形成如第4D圖所示之結構。金屬層118於此步驟之後劃分為兩個部分，金屬層118氧化的部分即為記憶元件(第2圖的234)的第一金屬氧化層130，金屬層118的其餘部分則為記憶元件(第2圖的234)的金屬部130。再者，氧化製程可以由一個電漿氧化步驟以及一個選擇性的熱氧化步驟來達成。用於形成第一金屬氧化物層130的電漿氧化可製得氧化程度漸變的金屬氧化物，其金屬氧化物的比例與分佈會隨著其與第一金屬氧化物層130頂面的距離而變化，當金屬層118包括鎢時，第一金屬氧化物層包括氧化鎢(WOX
)，其各種鎢氧化合物的比例會隨著其與第一金屬氧化物層130頂面的距離而不同，X光光電子能譜儀(X-Ray Photoelectron Spectroscopy,XPS)可以偵測不同深度之氧化鎢組成。表1顯示第一金屬氧化物層不同深度之氧化物組成的測試結果。三氧化鎢(WO3
)主要出現在第一金屬氧化物層130的頂面及鄰近區域，而較深的區域則是由多種鎢氧化合物(如：WO3
、W2
O5
、WO2
)所組成。在第一金屬氧化層的頂面，三氧化鎢(WO3
)與五氧化二鎢(W2
O5
)的比例分別佔金屬氧化物的20%以及80%，但第一金屬氧化層的頂面缺乏二氧化鎢(WO2
)以及鎢。隨著深度越深，氧原子比例高的化合物(e.g. WO3
)的比例會逐漸下降，而氧原子比例低的化合物(即：WO2
或W2
O5
)的比例則逐漸增加。在第一金屬氧化物層的中部包括三氧化鎢(WO3
)、五氧化二鎢(W2
O5
)、二氧化鎢(WO2
)及鎢(W)，其比例分別為28%、20%、34%及18%。在第一金屬氧化物的底面，二氧化鎢(WO2
)與鎢的比例分別佔金屬氧化物的74%以及26%，第一金屬氧化物的底面缺乏三氧化鎢(WO3
)以及五氧化二鎢(W2
O5
)。電漿氧化法用於形成第一金屬氧化物層130，產生單一遞減的離子價(W+6
,W+5
,W+4
及W0
)，並減少深層的氧原子含量。如表一所示，第一金屬氧化物層從其表面至120A深仍具有大量的氧原子空缺。
接著，另一金屬層142形成在第一金屬氧化物層130以及介電層115上，經過圖案化與蝕刻形成如第4E圖所示之構造，金屬層142同樣地可以包括鎢(W)、鎳(Ni)、鈮(Nb)、銅(Cu)、鉭(Ta)、鋁(Al)、鈷(Co)、鐵(Fe)、鉿(Hf)、鈦(Ti)、鍶(Sr)、鋯(Zr)、鋇(Ba)、鍺(Ge)、錫(Sn)、錳(Mn)、銻(Te)、銻(Sb)、鐠(Pr)、鈣(Ca)、鉬(Mo)、矽(Si)、其類似物或其組合物。之後，讓金屬層142接受氧化反應以形成如第4F圖所示之結構，氧化反應可以由電漿氧化步驟以及選擇性的熱氧化步驟來達成，電漿氧化用於形成第二金屬氧化物層，使其成為一層氧化程度漸變的金屬氧化物，其各種金屬氧化物的比例會隨著其與第二金屬氧化物層140頂面的距離而變化，記憶元件(第2圖之234)包括金屬部120以及記憶部34(即第一金屬氧化物層130及第二金屬氧化物層140)至此已製造完成。
最後，頂電極150形成在記憶元件(第2圖之234)上，製得如第2圖繪示之記憶胞100。在某些實施例中頂電極150包括一部份的位元線，在其他實施例中頂電極150包括多層結構並堆疊於記憶元件234上。
下文係舉出幾組較佳實施例其中依組來說明記憶裝置，然這些揭露內容僅為說明之用，並不會對本發明之欲保護範圍造成限縮。
在本實施例中，底電極以TiN/Al/TiN構成，金屬塞由氧化鎢構成，頂電極由TiN/Al/TiN構成。第一金屬氧化物層以電漿氧化法製成，其中通入氣體O2
/N2
的比例介於3：1至無限大(即純氧環境)之間，通入氣體O2
/N2
的比例較佳地為20：1；氧化時間大約介於100秒至2000秒，氧化時間較佳為400秒。如果將氮氣來源的控制閥關閉，則電漿氧化過程中就只有純氧氣。第二金屬氧化層的製程條件與第一金屬氧化層相同。第一金屬氧化層的面積大約介於4×10-4
μm2
至1μm2
之間，較佳的面積約為0.08μm2
。第二金屬氧化物層的面積大約介於4×10-4
μm2
至1μm2
之間，較佳的面積約為0.15μm2
。在第5圖中，第一金屬氧化物層的電阻-電壓特性以白色圓點及虛線標示，第二金屬氧化物層的電阻-電壓特性是以白色方塊及虛線標示，記憶裝置100的電阻-電壓特性為第一金屬氧化物層130及第二金屬氧化物層140的總和，以黑色圓點以及實線標示。每一種金屬氧化鎢都顯示出不同的電阻-電壓對應關係，而堆疊而成的金屬氧化物層總和這些性質可以增加各層級間的電阻區間。
綜上所述，雖然本發明已以一較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧3D記憶裝置
11‧‧‧電極
12‧‧‧插塞
13‧‧‧金屬氧化物層
21、22、23‧‧‧結構
100‧‧‧記憶胞、記憶裝置
110‧‧‧底電極
114‧‧‧貫孔
115‧‧‧介電層
118‧‧‧金屬層
120‧‧‧金屬部
130‧‧‧第一金屬氧化物層
140‧‧‧第二金屬氧化物層
142‧‧‧金屬層
234‧‧‧記憶元件
34‧‧‧記憶部
150‧‧‧頂電極
第1圖係繪示一種應用於多階段操作的3D記憶裝置。
第2圖繪示依照第一實施例之記憶裝置的剖面圖。
第3A圖繪示依照電阻與施加於金屬氧化物層之電壓的關係圖。
第3B圖繪示依照本較佳實施例之記憶裝置的電路圖。
第4A～4F圖繪示依照本較佳實施例之記憶裝置之製造方法的流程圖。
第5圖繪示依照本較佳實施例之記憶裝置之電阻-電壓特性關係圖。
100．．．記憶胞、記憶裝置
110．．．底電極
115．．．介電層
120．．．金屬部
130．．．第一金屬氧化物層
140．．．第二金屬氧化物層
234．．．記憶元件
34．．．記憶部
150．．．頂電極
Claims (22)
- 一種記憶裝置，包括：一金屬部；一第一金屬氧化物層位於該金屬部上，該第一金屬氧化物層包括N個電阻層級；一第二金屬氧化物層位於該第一金屬氧化物層上，該第二金屬氧化物層包括M個電阻層級，其中該記憶裝置具有X個電阻層級，X<M+N，用以降低程式化干擾。
- 如申請專利範圍第1項所述之記憶裝置，其中該記憶裝置更包括：一底電極形成於該金屬部下；一頂電極形成於該第二金屬氧化物層上；以及一介電層，形成於該底電極上並環繞該金屬部以及該第一金屬氧化物層。
- 如申請專利範圍第1項所述之記憶裝置，其中該第一金屬氧化物層以及該第二金屬氧化物層係獨立地包括氧化鎢(WOX )、氧化鎳(NiOX )、氧化鈮(NbOX )、氧化銅(CuOX )、氧化鉭(TaOX )、氧化鋁(AlOX )、氧化鈷(CoOX )、氧化鐵(FeOX )、氧化鉿(HfOX )、氧化鈦(IiOX )、氧化鍶(SrOX )、氧化鋯(ZrOX )、氧化鋇(BaOX )、氧化鍺(GeOX )、氧化錫(SnOX )、氧化錳(MnOX )、氧化銻(TeOX )、氧化銻(SbOX )、氧化鐠(PrOX )、氧化鈣(CaOX )、氧化鉬(MoOX )、鎢矽氧化物(WSixOy)、氧化矽(SiOx)、或其組合物。
- 如申請專利範圍第1項所述之記憶裝置，其中N至少為2，M至少為2。
- 一種製造記憶裝置的方法，包括：提供一金屬部；於該金屬部上形成一第一金屬氧化物層，該第一金屬氧化物層包括N個電阻層級；以及於該第一金屬氧化物層上形成一第二金屬氧化物層，該第二金屬氧化物層包括M個電阻層級，其中該記憶裝置包括X個電阻層級，且X<M+N，用以降低程式化干擾。
- 如申請專利範圍第5項所述之方法，其中該方法更包括：形成一底電極；在該基板上形成一介電層；將該介電層蝕刻出一貫孔，其中一金屬層填入該貫孔內而構成該金屬部；以及於該第二金屬氧化物層上形成一頂電極。
- 如申請專利範圍第6項所述之方法，其中形成該第一金屬氧化物層的步驟包括：氧化一部份之該金屬層。
- 如申請專利範圍第7項所述之方法，其中氧化該部分之金屬層的步驟係採用電漿氧化法。
- 如申請專利範圍第8項所述之方法，其中通入氣體O2 /N2 的比例大於3：1。
- 如申請專利範圍第8項所述之方法，其中該氧化時間介於100秒至2000秒。
- 如申請專利範圍第5項所述之方法，其中該金屬 部包括鎢(W)、鎳(Ni)、鈮(Nb)、銅(Cu)、鉭(Ta)、鋁(Al)、鈷(Co)、鐵(Fe)、鉿(Hf)、鈦(Ti)、鍶(Sr)、鋯(Zr)、鋇(Ba)、鍺(Ge)、錫(Sn)、錳(Mn)、銻(Te)、銻(Sb)、鐠(Pr)、鈣(Ca)、鉬(Mo)、矽(Si)、或其組合物。
- 如申請專利範圍第5項所述之方法，其中該第一金屬氧化物層的面積介於4×10-4 μm2 至1μm2 之間。
- 如申請專利範圍第5項所述之方法，其中形成該第二金屬氧化物層之步驟包括：將一金屬層形成在該第一金屬氧化物層以及該介電層上；以及將該金屬層氧化以形成一第二金屬氧化物層。
- 如申請專利範圍第13項所述之方法，其中氧化部分之該金屬層的步驟係採用電漿氧化法。
- 如申請專利範圍第14項所述之方法，其中通入氣體O2 /N2 的比例大於3：1。
- 如申請專利範圍第14項所述之方法，其中該氧化時間介於100秒至2000秒。
- 如申請專利範圍第13項所述之方法，其中該金屬部包括鎢(W)、鎳(Ni)、鈮(Nb)、銅(Cu)、鉭(Ta)、鋁(Al)、鈷(Co)、鐵(Fe)、鉿(Hf)、鈦(Ti)、鍶(Sr)、鋯(Zr)、鋇(Ba)、鍺(Ge)、錫(Sn)、錳(Mn)、銻(Te)、銻(Sb)、鐠(Pr)、鈣(Ca)、鉬(Mo)、矽(Si)、或其組合物。
- 如申請專利範圍第13項所述之方法，其中該第一金屬氧化物層的面積介於4×10-4 μm2 至1μm2 之間。
- .一種記憶裝置，包括： 一金屬部；一第一金屬氧化物層位於該金屬部上，該第一金屬氧化物層之該金屬氧化物的氧原子比例於頂面最高，當由頂面向下移動至底面時，其氧原子比例亦隨之遞減；以及一第二金屬氧化物層位於該第一金屬氧化物層上，該第二金屬氧化物層之該金屬氧化物的氧原子比例於頂面最高，當由頂面向下移動至底面時，其氧原子比例亦隨之遞減。
- 如申請專利範圍第19項所述之記憶裝置，其中該第一金屬氧化物層之頂面的金屬氧化物為WO3 以及W2 O5 ，其比例分別為20%及80%。
- 如申請專利範圍第19項所述之記憶裝置，其中該第一金屬氧化物層之中部的金屬氧化物為WO3 、W2 O5 、WO2 及W，其比例分別為28%、20%、34%及18%。
- 如申請專利範圍第19項所述之記憶裝置，其中該第一金屬氧化物層之底面的金屬氧化物為WO2 及W，其比例分別為74%及26%。
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