TW201843853A - 記憶裝置 - Google Patents

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関春海
石川貴之
齋藤真澄
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日商東芝記憶體股份有限公司
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Abstract

本發明提供一種可實現穩定之動作之記憶裝置。根據實施形態，記憶裝置包含第1、第2配線及第1、第2層。第1配線包含：第1區域，其於第1方向延伸，且含有第1金屬元素；及第2區域，其於第1方向延伸，且含有第1金屬元素及氮。第2配線於第2方向延伸。第2區域位於第1區域與第2配線之間。第1層設置於第2區域與第2配線之間，且含有第1氧化物，該第1氧化物含有Hf、Zr、Ni、Ta、W、Co、Al、Fe、Mn、Cr、V、Ti及Nb之至少一者。第2層設置於第1層與第2配線之間，且含有矽及第2氧化物之至少任一者。矽係單晶、多晶或非晶質。第2氧化物含有Hf、Zr、Ni、Ta、W、Co、Al、Fe、Mn、Cr、V、Ti及Nb之至少1個元素。

Description

記憶裝置
發明之實施形態係關於一種記憶裝置。
提出有一種使用電阻變化元件之記憶裝置。於電阻變化元件中，期望穩定之動作。
本發明之實施形態提供一種可實現穩定之動作之記憶裝置。 根據本發明之實施形態，記憶裝置包含第1配線、第2配線、第1層、及第2層。上述第1配線包含：第1區域，其於第1方向延伸，且含有第1金屬元素；及第2區域，其於上述第1方向延伸，且含有上述第1金屬元素及氮。上述第2配線於與上述第1方向交叉之第2方向延伸。上述第2區域之一部分位於上述第1區域之一部分與上述第2配線之間。上述第1層設置於上述第2區域之上述一部分與上述第2配線之間，且含有第1氧化物。上述第1氧化物含有選自由鉿(Hf)、鋯(Zr)、鎳(Ni)、鉭(Ta)、鎢(W)、鈷(Co)、鋁(Al)、鐵(Fe)、錳(Mn)、鉻(Cr)、釩(V)、鈦(Ti)及鈮(Nb)所組成之群之至少1個元素。上述第2層設置於上述第1層與上述第2配線之間，且含有矽及第2氧化物之至少任一者。上述矽係單晶、多晶或非晶質。上述第2氧化物含有選自由鉿(Hf)、鋯(Zr)、鎳(Ni)、鉭(Ta)、鎢(W)、鈷(Co)、鋁(Al)、鐵(Fe)、錳(Mn)、鉻(Cr)、釩(V)、鈦(Ti)及鈮(Nb)所組成之群之至少1個元素。
以下，參照圖式對本發明之各實施形態進行說明。 圖式係模式性或概念性者，各部分之厚度與寬度之關係、部分間之大小比例等未必與實物相同。即便表示相同部分，亦有於不同之圖式中以彼此不同之尺寸或比例加以表示之情形。 於本案說明書與各圖中，對與已對應於給出之圖進行敍述之要素相同之要素標註相同之符號並適當省略詳細之說明。 (第1實施形態) 圖1(a)及圖1(b)係例示第1實施形態之記憶裝置之模式圖。圖1(a)為立體圖。圖1(b)為剖視圖。 如圖1(a)及圖1(b)所示，實施形態之記憶裝置110包含第1配線10、第2配線20、第1層31及第2層32。 第1配線10於第1方向延伸。 第1方向對應於Y軸方向。將相對於Y軸方向垂直之方向設為X軸方向。將相對於Y軸方向及X軸方向垂直之方向設為Z軸方向。 第1配線10包含第1區域10a及第2區域10b。第1區域10a於第1方向(Y軸方向)延伸。第1區域10a含有第1金屬元素。第1金屬元素為鎢(W)。關於第1金屬元素之例，將於下文加以敍述。第2區域10b於第1方向(Y軸方向)延伸。第2區域10b含有第1金屬元素及氮。第2區域10b例如含有第1金屬元素之氮化物。於第1金屬元素為W之情形時，第2區域10b含有WN。 例如，藉由設置第1金屬元素之層，並使該層之表面部分氮化，可形成第2區域10b。該層中未被氮化之部分成為第1區域10a。 有第1區域10a與第2區域10b之間之交界明確之情形。或，亦有交界不明確之情形。於第1區域10a與第2區域10b之間，亦可存在兩者之中間區域。 第2配線20於第2方向延伸。第2方向與第1方向(Y軸方向)交叉。第2方向例如為Z軸方向。第2配線20例如含有多晶矽等。關於第2配線20之材料之例，將於下文加以敍述。 第2區域10b之一部分10q位於第1區域10a之一部分10p與第2配線20之間。 第1層31設置於第2區域10b之上述一部分10q與第2配線20之間。第1層31含有第1氧化物。第1氧化物係含有選自由鉿(Hf)、鋯(Zr)、鎳(Ni)、鉭(Ta)、鎢(W)、鈷(Co)、鋁(Al)、鐵(Fe)、錳(Mn)、鉻(Cr)、釩(V)、鈦(Ti)及鈮(Nb)所組成之群之至少1個元素的氧化物。第1氧化物例如為HfOx 。 例如，第1層31與第2區域10b相接。例如，第1層31亦可與第2層32相接。 第2層32設置於第1層31與第2配線20之間。第2層32含有矽及第2氧化物之至少任一者。該矽為單晶、多晶或非晶質。第2氧化物係含有選自由鉿(Hf)、鋯(Zr)、鎳(Ni)、鉭(Ta)、鎢(W)、鈷(Co)、鋁(Al)、鐵(Fe)、錳(Mn)、鉻(Cr)、釩(V)、鈦(Ti)及鈮(Nb)所組成之群之至少1個元素的氧化物。 第1配線10例如作為字元線而發揮功能。第2配線20例如作為位元線(例如局部位元線)而發揮功能。第1配線10與第2配線20之交叉部分作為1個記憶單元MC而發揮功能。記憶單元MC之電阻根據對記憶單元MC施加之電壓而變化。電阻之複數種狀態被用作記憶資訊。 於記憶裝置110中，第2層32作為電阻變化部36(例如記憶層，參照圖1(b))而發揮功能。另一方面，第2區域10b與第1層31之積層構造作為具有良好特性之整流部35(參照圖1(b))而發揮功能。 於此得知，如下所述，藉由含有特定之第1金屬元素之氮化物的第2區域10b與第1層31之組合，可獲得良好之整流特性。該組合成為整流部35。 一般而言，於使用電阻變化層之記憶裝置中，電阻變化層與整流元件(例如pn二極體等)係串聯連接。於此種構成中，整流元件之大小(厚度)之縮小存在極限。 與此相對地，實施形態之整流部35(第2區域10b與第1層31之組合)之厚度(X軸方向之長度)較薄。藉此，可提高複數個記憶單元之密度。於高密度之記憶單元中，亦可藉由整流部35實現穩定之動作。根據實施形態，能提供一種可實現穩定之動作之記憶裝置。 以下，對記憶裝置110之動作之例進行說明。以下，對第2層32含有第2氧化物之情形進行說明。 圖2(a)～圖2(d)係例示第1實施形態之記憶裝置之動作之模式圖。 圖2(a)對應於寫入動作PO。圖2(b)對應於寫入動作PO後之狀態POA。圖2(c)對應於讀出動作RO。圖2(d)對應於抹除動作EO。寫入動作PO例如對應於設置動作。抹除動作EO例如對應於重設動作。 如圖2(a)所示，於寫入動作PO中，寫入電壓Vset被施加於第1配線10。寫入電壓Vset以第2配線20之電位作基準，為正。於第1層31及第2層32中，氧81離子化，並藉由電場，移動至第1配線10附近。若氧81移動，則會於第1層31及第2層32產生氧空位82。氧空位82成為導電絲，而形成傳導通道。藉此，形成低電阻狀態。低電阻狀態被寫入記憶單元MC。 圖2(b)對應於自該低電阻狀態將寫入電壓Vset去除時(阻斷寫入電壓Vset時)。如圖2(b)所示，若將寫入電壓Vset去除，則由氧空位82形成之導電絲自發地消失。於此認為其原因在於，較之聚集於第1配線10附近之氧81與第1配線10之材料鍵結之能量，氧81向第1層31中擴散之能量更低。若氧81向第1層31中擴散，則能量上變得穩定。 如圖2(c)所示，於讀出動作RO中，讀出電壓Vread被施加於第1配線10。讀出電壓Vread以第2配線20之電位作基準，為正。讀出電壓Vread設定得較寫入電壓Vset低。於第2層32為低電阻狀態之情形時，氧81藉由讀出電壓Vread於第1層31中移動，從而由氧空位82形成導電絲(傳導通道)。因此，記憶單元MC成為低電阻狀態。藉此，可讀出第2層32之低電阻狀態。另一方面，於第2層32為高電阻狀態之情形時，即便將讀出電壓Vread施加於第1配線10，由於電場不充分，故而第1層31亦不會自高電阻狀態變化。因此，記憶單元MC成為高電阻狀態，從而讀出第2層32之高電阻狀態。 如圖2(d)所示，於抹除動作EO中，對第2配線20施加抹除電壓Vreset。抹除電壓Vreset以第1配線10之電位作基準，為正。即，於抹除動作EO中，將以第2配線20之電位作基準為負之電壓(為負之電位)賦予於第1配線10。定域於第1配線10附近之氧81向第1層31及第2層32中擴散。藉此，由氧空位82形成之導電絲(傳導通道)消失。藉此，記憶單元MC轉變為高電阻狀態。 如此地，於記憶裝置110中，實施寫入動作PO、讀出動作RO及抹除動作EO。 第1層31除被施加寫入電壓Vset或讀出電壓Vread時以外，為高電阻狀態。因此，第1層31作為整流層而發揮功能。 於如下所述般設置有複數個記憶單元MC之情形時，在非選擇之記憶單元MC中，受其他記憶單元MC(所選擇之記憶單元MC)中之寫入動作PO、讀出動作RO及抹除動作EO所影響，會發生電流之繞流。從而，在非選擇之記憶單元MC中，會產生漏電流。 藉由第1層31(整流層)，可抑制此種漏電流。從而能提供可實現穩定之動作之記憶裝置。 於上述例(圖4(a)～圖4(d)之例)中，第2層32含有第2氧化物，且於第2層32中由氧空位82產生導電絲(傳導通道)。於實施形態中，第2層32(記憶層)中之電阻變化亦可藉由其他機制而發生。例如，亦可為面狀之含氧區域沿著層之厚度方向而移動，藉此該層之電阻變化。於該情形時，亦可獲得相同之整流功能。 例如，存在有與第2層32相接之金屬因電壓施加而離子化，而於第2層32中形成有源自金屬離子的導電絲之記憶體。於該記憶體中，當設置有第1層31時，有該金屬離子向第1層31中擴散，從而阻礙利用由氧空位82形成之導電絲而實現之電阻變化的可能性。藉由對第2配線20使用難以離子化之材料，可抑制第2層32中之金屬因電壓施加而離子化。 例如，藉由使用多晶矽作為第2配線20，可抑制由上述金屬離子形成導電絲，從而可穩定地由氧空位82形成導電絲。藉此，可獲得穩定之動作。 如上所述般藉由施加電壓Vap之施加而移動至第1配線10附近之氧81於將施加電壓Vap去除後自發地向第1層31中擴散。藉此，可獲得整流特性。於此得知，自發地向第1層31之高電阻狀態轉變之難易度取決於與第1層31相接之材料(第1配線10之材料)。 於此得知，如以下所說明般，藉由變更第1配線10之材料之實驗，可獲得不同之整流特性。以下，對實驗進行說明。 圖3係例示與記憶裝置相關之實驗之試料之模式性剖視圖。 如圖3所示，於試料中，設置第1電極EL1、第2電極EL2、及設置於上述兩者之間之電阻變化層VR1。於實驗中，電阻變化層VR1為HfOx 。第2電極EL2為TiN。於實驗中，變更第1電極EL1之材料。以第2電極EL2作基準，對第1電極EL1施加以施加電壓Vap。施加電壓Vap對應於寫入電壓Vset或讀出電壓Vread等。測定在掃掠(sweep)施加電壓Vap時於第1電極EL1與第2電極EL2之間流動之電流。該測定對應於寫入掃掠。而且，其後，測定在再次掃掠施加電壓Vap時於第1電極EL1與第2電極EL2之間流動之電流。該測定對應於讀出掃掠。 圖4(a)～圖4(d)係例示與記憶裝置相關之實驗結果之曲線圖。 圖4(a)～圖4(d)分別對應於第1～第4試料SP01～SP04。於第1試料SP01中，第1電極EL1為Pt。於第2試料SP02中，第1電極EL1為TiN。於第3試料SP03中，第1電極EL1為W。於第4試料SP04中，第1電極EL1為WN。 該等圖之橫軸係施加電壓Vap。縱軸係於第1電極EL1與第2電極EL2之間流動之電流Ic。實線對應於寫入掃掠PS(即，正向寫入掃掠PSF、及逆向寫入掃掠PSR)。虛線對應於讀出掃掠RS。 如圖4(a)所示，於第1試料SP01(Pt電極)中，讀出掃掠RS中之電流Ic與正向寫入掃掠PSF中之電流Ic實質上一致。如圖4(b)所示，於第2試料SP02(TiN電極)中，讀出掃掠RS中之電流Ic相對於正向寫入掃掠PSF中之電流Ic大幅偏移。如圖4(c)所示，於第3試料SP03(W電極)中，亦為讀出掃掠RS中之電流Ic相對於正向寫入掃掠PSF中之電流Ic偏移。第3試料SP03中之偏移程度小於第2試料SP02中之偏移程度。如圖4(d)所示，於第4試料SP04(WN電極)中，讀出掃掠RS中之電流Ic接近於正向寫入掃掠PSF中之電流Ic。 如此，得知，根據電極之材料，讀出掃掠RS中之電流Ic與正向寫入掃掠PSF中之電流Ic之差會發生變化。藉由使該差較小，可獲得良好之選擇動作(良好之整流動作)る。若該差較大，則寫入後之狀態會藉由讀出動作RO而變化，從而難以獲得穩定之記憶動作。 自圖4(a)～圖4(d)所例示之實驗結果等特性，可導出以下所說明之評估參數(整流性因數)。 圖5(a)及圖5(b)係例示與記憶裝置相關之實驗結果之模式圖。 圖5(a)表示整流性因數RF。圖5(b)表示關於整流性因數RF之實驗結果。 圖5(a)之橫軸係施加電壓Vap。縱軸係電流Ic。如圖5(a)所示，於寫入掃掠PS之特性中，設定寫入電壓Vset。於讀出掃掠RS中，設定讀出電壓Vread。施加電壓Vap為寫入電壓Vset時之電流Ic對應於寫入狀態電流Iset。施加電壓Vap為讀出電壓Vread時之電流Ic對應於讀出狀態電流Iread。 整流性因數RF定義為Iset/Iread。較大之整流性因數RF與讀出掃掠RS中之特性接近於寫入掃掠PS中之特性對應。整流性因數RF越大，則讀出狀態電流Iread越小。整流性因數RF越大，則越為自發地向更高電阻之狀態轉變。 圖5(b)表示第1電極EL1之材料不同之複數種試料之整流性因數RF。圖5(b)之橫軸係第1電極EL1之標準電極電位SEP(V)。縱軸係整流性因數RF。於圖5(b)中，白圓圈對應於複數個元件各自之整流性因數RF。黑圓圈為具有相同之標準電極電位SEP之試料的整流性因數RF之中間值。 由圖5(b)可知，若標準電極電位SEP較大，則整流性因數RF變大，而可獲得良好之特性。 標準電極電位SEP較大之材料難以氧化。由此可知，施加寫入電壓Vset之電極(第1電極EL1)越難氧化，則越易自發地向高電阻狀態轉變。 因此，例如，作為第1配線10，較佳為使用標準電極電位SEP較大之材料(即，難以氧化之材料)。作為標準電極電位SEP較大之材料，例如，可列舉鉑(Pt)、金(Au)及鈀(Pd)等。該等材料為高價貴金屬，因此不適於大量生產，不實用。 例如，將作為第1配線10使用之鎢(W)之表面之一部分氮化，而形成難以氧化之部分(第2區域10b)。藉由使該第2區域10b與第1層31接觸之構造，無需使用高價材料便可獲得良好之整流性。 於實施形態中，第1配線10之第2區域10b含有第1金屬元素之氮化物。第1金屬元素例如含有選自由鎢(W)、及鉭(Ta)所組成之群之至少一者。而且，藉由設置含有第1金屬元素之氮化物之第2區域10b，氧化進一步得到抑制。藉此，可獲得較大之整流性因數RF。第1層31容易自發地向高電阻狀態轉變。從而可獲得良好之選擇動作(良好之整流動作)。藉此，可獲得穩定之動作。 與第2區域10b之電阻率相比，第1區域10a之電阻率較低。從而可獲得電阻較低之第1配線10。第1配線10中之信號延遲得到抑制，從而可獲得穩定之動作。 第1層31之電阻藉由施加特定之電壓而變低。藉由電壓之去除(阻斷)，第1層31之電阻迅速轉變為原先之高電阻狀態。 第1層31中所含之第1氧化物之氧組成比較佳為與第1氧化物之化學計量氧組成比程度相同，或低於化學計量氧組成比。藉此，例如，氧81自第2層32朝向第1層31移動變得容易，於第2層32中變得容易產生氧空位。變得容易由氧空位82形成導電絲(傳導通道)。從而獲得穩定之低電阻狀態變得容易。 例如，第1氧化物含有鉿。第1氧化物例如含有HfOx 。於HfOx 中，化學計量氧組成比(x)為2。於第1氧化物中，x較佳為實質上為2，或小於2。例如，第1氧化物亦可含有HfOx (1.5≦x＜2.0)。 第2層32之電阻藉由施加特定之電壓而變低。第2層32作為資料之記憶層而發揮功能。第2層32既可為單層膜，亦可為積層膜。第2層32例如亦可含有選自由矽、HfOx 、ZrOx 、NiOx 、TaOx 、WOx 、CoOx 、AlOx 、FeOx 、MnOx 、CrOx 、VOx 、TiOx 及NbOx 所組成之群之至少1種材料。例如，第2層32亦可包括含有該材料之單層膜。例如，第2層32亦可包括含有該材料之積層膜。 例如，當第1氧化物含有HfOx (1.5≦x＜2.0)時，第2氧化物含有TiOz (1.5＜z＜2.5)。 第1層31之厚度t31(參照圖1(b))例如為1奈米以上且10奈米以下。厚度t31係沿著相對於第1方向(例如Y軸方向)及第2方向(Z軸方向)垂直之方向(X軸方向)的第1層31之厚度(長度)。 第2層32之厚度t32(參照圖1(b))例如為1奈米以上且20奈米以下。厚度t32係沿著相對於第1方向(例如Y軸方向)及第2方向(Z軸方向)垂直之方向(X軸方向)的第2層32之厚度(長度)。 藉由此種厚度t31及厚度t32，例如，可獲得適當絕對值之寫入電壓Vset、及適當絕對值之抹除電壓Vreset。 第2區域10b之厚度t2薄於第1區域10a之厚度t2(參照圖1(b))。第2區域10b之厚度t2係沿著相對於第1方向及第2方向垂直之方向(例如X軸方向)的第2區域10b之長度。第1區域10a之厚度t1係沿著該垂直之方向(例如X軸方向)的第1區域10a之長度。 第2區域10b之厚度t2例如為0.5奈米以上且10奈米以下。第2區域10b之電阻率高於第1區域10a之電阻率。藉由使厚度t2為10微米以下，可抑制第1配線10與第2配線20之間之電流路徑上之電阻變得過高。例如，可降低驅動電壓。藉由使厚度t2例如為0.5奈米以上，可穩定地獲得上述之較大之整流性因數RF。 第1區域10a之厚度t1例如為10奈米以上且100奈米以下。藉此，例如，於第1配線10中，可獲得較低之電阻。 沿著第2方向(例如Z軸方向)之第1區域10a之長度h1(參照圖1(b))例如為10奈米以上且100奈米以下。沿著第2方向(例如Z軸方向)之第2區域10b之長度h2(參照圖1(b))為10奈米以上且100奈米以下。藉由此種長度，例如，於第1配線10中，可獲得較低之電阻。 (第2實施形態) 於第2實施形態中，設置複數條第1實施形態中所說明之上述第1配線10及第2配線20。可獲得包含複數個記憶單元MC之記憶裝置。以下，對設置複數條第1配線10及複數條第2配線20之構成之例進行說明。 圖6係例示第2實施形態之記憶裝置之模式性立體圖。 於圖6中，省略絕緣部分之一部分。 如圖6所示，於實施形態之記憶裝置210中，設置複數條第1配線10、及複數條第2配線20。進而，記憶裝置210包含第3配線30及第4配線40。於該例中，設置複數條第3配線30、及複數條第4配線40。 複數條第1配線10係於第2方向(例如Z軸方向)、及第3方向排列。第3方向與包含第1方向及第2方向之平面(例如Y-Z平面)交叉。第3方向例如為X軸方向。複數條第1配線10實質上相互平行。 複數條第2配線20係於第1方向(例如Y軸方向)、及第3方向(例如X軸方向)排列。複數條第2配線20實質上相互平行。 複數條第3配線30中之1條於第3方向(例如X軸方向)延伸。複數條第3配線30係於Y軸方向排列。複數條第3配線30實質上相互平行。 複數條第4配線40中之1條於第1方向(Y軸方向)延伸。複數條第4配線40係於X軸方向排列。複數條第4配線40實質上相互平行。 複數條第1配線10例如對應於字元線WL。複數條第2配線20例如對應於局部位元線BL。複數條第3配線30對應於全域位元線GBL。複數條第4配線對應於選擇閘極線SGL。 於記憶裝置110中，設置有半導體區域45及絕緣膜45I。設置有複數個半導體區域45、及複數個絕緣膜45I。複數個半導體區域45中之1個設置於複數條第2配線20中之1條與複數條第3配線30中之1條之間。半導體區域45作為選擇電晶體之一部分而發揮功能。第4配線40作為選擇電晶體之閘極電極而發揮功能。絕緣膜45I作為選擇電晶體之閘極絕緣膜而發揮功能。 於第2方向(例如Z軸方向)，第4配線40位於第3配線30之一部分與複數條第1配線10之間。於第3方向(例如X軸方向)，絕緣膜45I設置於第4配線40之一部分與半導體區域45之間。 半導體區域45之第1部分41與複數條第3配線30中之1條連接。半導體區域45之第2部分42與複數條第2配線20中之1條連接。第1部分41成為選擇電晶體之源極及汲極之一者。第2部分42成為選擇電晶體之源極及汲極之另一者。半導體區域45進而包含第3部分43。第3部分43位於第1部分41與第2部分42之間。第3部分43成為選擇電晶體之通道部。 記憶單元MC位於複數條第1配線10各者與複數條第2配線20各者之交叉部。記憶單元MC係於X軸方向、Y軸方向及Z軸方向排列。 藉由施加於第4配線40之電壓，選擇電晶體接通(ON)，選擇與複數條第3配線30中之1條對應之複數條第2配線20中之1條。根據施加於複數條第1配線10各者之電壓，選擇複數個記憶單元MC中之1個，而實施寫入動作PO、抹除動作EO及讀出動作RO。 圖7係例示第2實施形態之記憶裝置之一部分之模式性剖視圖。 圖7係以X-Y平面將記憶裝置210切斷時之剖視圖。 如圖7所示，於記憶裝置210中，設置第1絕緣區域15。第1絕緣區域15例如對應於層間絕緣膜。 複數條第2配線20係於X軸方向及Y軸方向排列。於複數條第2配線20之間，設置第1絕緣區域15。例如，複數條第2配線20之一部分之群組(第1群組)於第1方向(Y軸方向)排列。第1絕緣區域15之至少一部分位於該第1群組中所含之複數條第2配線20之間。複數條第1配線10中之1條之第2區域10b設置於第1區域10a與第1絕緣區域15之上述至少一部分(複數條第2配線20之間之部分)之間。即，複數條第1配線10中之1條之第2區域10b與第1區域10a一併於Y軸方向延伸。 此種第2區域10b例如可藉由如下方式形成，即於成為第1配線10之導電膜上形成沿著Y軸方向延伸之槽，將槽中露出之該導電膜之表面部分氮化。其後，於槽之殘餘空間內形成第1層31及第2層32。此種第2區域10b之形成較為容易。從而可獲得容易製造之整流部35。 如圖7所示，複數條第1配線10藉由第5配線18E及第6配線18F而呈梳齒狀連接。第5配線18E及第6配線18F於第3方向(例如X軸方向)延伸。第6配線18F於第1方向(Y軸方向)遠離第5配線18E。 複數條第1配線10設置於第5配線18E與第6配線18F之間。該複數條第1配線10係於第3方向(例如X軸方向)排列。該複數條第1配線10中之2條與第5配線18E連接。另一方面，於第3方向(例如X軸方向)，複數條第1配線10中之另1條位於複數條第1配線10之上述2條之間。複數條第1配線10中之上述1條(上述另1條)與第6配線18F連接。例如，複數條第1配線10中之第奇數號配線連接於第5配線18E。複數條第1配線10中之第偶數號配線連接於第6配線18F。 複數條第1配線10中之1條位於沿著X軸方向排列之複數條第2配線20中之2條之間。於該第1配線10中，除第1區域10a及第2區域10b以外，還設置第3區域10c。 第3區域10c於第1方向(Y軸方向)延伸。於第3方向(例如X軸方向)，第2區域10b位於複數條第2配線20中之上述2條中之1條之一部分與第1區域10a之間。於第3方向(X軸方向)，第3區域10c位於複數條第2配線20中之上述2條中之另1條之一部分與第1區域10a之間。第3區域10c含有第1金屬元素及氮。例如，第1區域10a含有W。此時，第2區域10b含有WN。此時，第3區域10c含有WN。 於包含複數條第2配線20中之上述2條中之1條之一部分、及第1區域10a之區域，設置第1層31及第2層32。該部分成為複數個記憶單元MC中之1個。 於包含複數條第2配線20中之上述2條中之另1條之一部分、及第1區域10a之區域，設置另外之第1層31及第2層32。該部分成為複數個記憶單元MC中之另1個。 圖8係例示第2實施形態之記憶裝置之一部分之模式性剖視圖。 圖8係以X-Z平面將記憶裝置210切斷時之剖視圖。 於第3配線30之上設置複數個半導體區域45。複數個半導體區域45、及複數條第4配線40係沿著X軸方向交替地排列。於Z軸方向，第4配線40位於第2絕緣區域46與47之間。第2絕緣區域46及47對應於層間絕緣膜。 於Z軸方向，排列複數條第1配線10。於複數條第1配線10之間，設置第1絕緣區域15。 圖9係例示第2實施形態之記憶裝置之一部分之模式性剖視圖。 圖9係以X-Y平面將記憶裝置210切斷時之剖視圖。 圖9係將記憶單元MC之局部擴大而表示。 於沿著X軸方向排列之複數條第2配線20之間，設置複數條第1配線10中之1條。複數條第1配線10係於Z軸方向排列。於複數條第2配線20與複數條第1配線10之交叉部，設置記憶單元MC。 於此種記憶裝置210中，在1個記憶單元MC中流動之電流之方向例如為X軸方向。1個記憶單元MC之X軸方向之長度較短之情形係涉及高密度之記憶裝置。 於使用例如pn二極體等作為整流元件之參考例中，pn二極體與電阻變化層於X軸方向並排。可獲得所期望之整流特性的pn二極體之厚度(X軸方向之長度)較厚。因此，於該參考例中，每1個記憶單元MC之X軸方向之長度變長。 與此相對地，於實施形態之記憶裝置210中，藉由第1層31、及適當之第1金屬元素之氮化物之第2區域10b，可獲得良好特性之整流部35。第1層31之厚度t31(X軸方向之長度)較薄，第2區域10b之厚度(X軸方向之長度)亦較薄。因此，可一方面將X軸方向之尺寸維持為較小，一方面獲得穩定之動作。 於實施形態中，設置適當材料之第2區域10b、及適當材料之第1層31。該等材料係基於藉由配線之材料與電阻變化層之材料之組合可獲得適當之整流功能的實驗結果而決定。增大與第1層31相接之部分(第2區域10b)所使用的第1金屬元素之標準電極電位。可使用難以氧化之第1金屬元素。藉由將此種第1金屬元素之氮化物設置於第2區域10b，可獲得良好特性之整流特性。 實施形態亦可包括以下技術方案。 (技術方案1) 一種記憶裝置，其具備： 第1配線，其包含：第1區域，其於第1方向延伸，且含有第1金屬元素；及第2區域，其於上述第1方向延伸，且含有上述第1金屬元素及氮； 第2配線，其於與上述第1方向交叉之第2方向延伸，且上述第2區域之一部分位於上述第1區域之一部分與上述第2配線之間； 第1層，其設置於上述第2區域之上述一部分與上述第2配線之間，且含有第1氧化物，該第1氧化物含有選自由鉿(Hf)、鋯(Zr)、鎳(Ni)、鉭(Ta)、鎢(W)、鈷(Co)、鋁(Al)、鐵(Fe)、錳(Mn)、鉻(Cr)、釩(V)、鈦(Ti)及鈮(Nb)所組成之群之至少1個元素；及 第2層，其設置於上述第1層與上述第2配線之間，且含有矽及第2氧化物之至少任一者，上述矽係單晶、多晶或非晶質，上述第2氧化物含有選自由鉿(Hf)、鋯(Zr)、鎳(Ni)、鉭(Ta)、鎢(W)、鈷(Co)、鋁(Al)、鐵(Fe)、錳(Mn)、鉻(Cr)、釩(V)、鈦(Ti)及鈮(Nb)所組成之群之至少1個元素。 (技術方案2) 如技術方案1之記憶裝置，其中上述第1金屬元素含有選自由鎢(W)、及鉭(Ta)所組成之群之至少一者。 (技術方案3) 如技術方案1之記憶裝置，其中上述第1金屬元素含有鎢(W)。 (技術方案4) 如技術方案1～3中任一項之記憶裝置，其中上述第1氧化物之氧組成比低於上述第1氧化物之化學計量氧組成比。 (技術方案5) 如技術方案1～4中任一項之記憶裝置，其中上述第1氧化物含有鉿。 (技術方案6) 如技術方案1～5中任一項之記憶裝置，其中上述第1層與上述第2區域相接。 (技術方案7) 如技術方案1～6中任一項之記憶裝置，其進而具備第1絕緣區域，且 上述第2配線設置有複數條， 上述複數條第2配線之第1群組係於上述第1方向排列， 上述第1絕緣區域之至少一部分位於上述第1群組中所含之上述複數條第2配線之間， 上述第2區域進而設置於上述第1區域與上述第1絕緣區域之上述至少一部分之間。 (技術方案8) 如技術方案7之記憶裝置，其進而具備： 第3配線，其於與包含上述第1方向及上述第2方向之平面交叉之第3方向延伸； 第4配線，其於上述第1方向延伸； 半導體區域，其設置於上述複數條第2配線中之1條與上述第3配線之間；及 絕緣膜；且 於上述第2方向，上述第4配線位於上述第3配線之一部分與上述第1配線之間， 於上述第3方向，上述絕緣膜設置於上述第4配線之一部分與上述半導體區域之間。 (技術方案9) 如技術方案8之記憶裝置，其進而具備： 第5配線，其於上述第3方向延伸；及 第6配線，其於上述第3方向延伸，且於上述第1方向遠離上述第5配線；且 上述第1配線於上述第5配線與上述第6配線之間設置有複數條， 上述複數條第1配線係於上述第3方向排列， 上述複數條第1配線中之2條與上述第5配線連接， 於上述第3方向，上述複數條第1配線中之另1條位於上述複數條第1配線中之上述2條之間， 上述複數條第1配線中之上述另1條與上述第6配線連接。 (技術方案10) 如技術方案8或9之記憶裝置，其中上述複數條第1配線中之1條位於上述複數條第2配線中之2條之間， 上述複數條第1配線中之上述1條進而包含於上述第1方向延伸之第3區域，且 於上述第3方向，上述第2區域位於上述複數條第2配線中之上述2條中之1條之一部分與上述第1區域之間， 於上述第3方向，上述第3區域位於上述複數條第2配線中之上述2條中之另1條之一部分與上述第1區域之間， 上述第3區域含有上述第1金屬元素及氮。 (技術方案11) 如技術方案1～10中任一項之記憶裝置，其中沿著相對於上述第1方向及上述第2方向垂直之方向的上述第2區域之厚度薄於沿著上述垂直之方向的上述第1區域之厚度。 (技術方案12) 如技術方案1～6中任一項之記憶裝置，其中上述第1氧化物含有HfOx (1.5≦x＜2.0)。 (技術方案13) 如技術方案1～4中任一項之記憶裝置，其中上述第1氧化物含有HfOx (1.5≦x＜2.0)， 上述第2氧化物含有TiOz (1.5＜z＜2.5)。 (技術方案14) 如技術方案1～13中任一項之記憶裝置，其中上述第1層與上述第2層相接。 實施形態之記憶裝置之構成較為簡單。根據實施形態，能提供一種可實現穩定之動作之電阻變化元件及記憶裝置。 於本案說明書中，電性連接之狀態包括2個導體直接相接之狀態。電性連接之狀態包括2個導體藉由其他導體(例如配線等)而連接之狀態。電性連接之狀態包括2個導體之間之路徑之間設置有開關元件(電晶體等)，而可形成電流於2個導體之間之路徑上流動之狀態的狀態。 於本案說明書中，「垂直」及「平行」並非僅為嚴格之垂直及嚴格之平行，其中亦包括例如製造步驟中之差異等，只要為實質上垂直及實質上平行即可。 以上，一面參照具體例一面對本發明之實施形態進行了說明。但，本發明並不限定於該等具體例。例如，關於記憶裝置中所含之配線、層、絕緣區域、絕緣膜及半導體區域等各要素之具體構成，只要業者自公知之範圍適當進行選擇便能同樣地實施本發明，且能獲得相同之效果，便包含於本發明之範圍內。 又，將各具體例之任2個以上要素於技術可行範圍內加以組合而成者亦只要包含本發明之主旨便包含於本發明之範圍內。 此外，由業者基於作為本發明之實施形態而於上文敍述之記憶裝置適當加以設計變更後所能實施之全部記憶裝置，只要包含本發明之主旨，亦屬於本發明之範圍。 此外，於本發明之思想範疇內，業者應能想到各種變更例及修正例，且應瞭解該等變更例及修正例亦屬於本發明之範圍。 已對本發明之若干實施形態進行了說明，但該等實施形態僅作為示例而提出，並非意欲限定發明之範圍。該等新穎之實施形態能以其他各種形態加以實施，且可於不脫離發明主旨之範圍內，進行各種省略、替換、變更。該等實施形態及其變化包含於發明之範圍及主旨中，並且包含於申請專利範圍中所記載之發明及其均等之範圍內。 本申請以日本專利申請2017-053677(申請日2017年3月17日)為基礎，基於該申請享受優先之利益。本申請藉由參照該申請，而包含該申請之全部內容。
10‧‧‧第1配線
10a‧‧‧第1區域
10b‧‧‧第2區域
10c‧‧‧第3區域
10p、10q‧‧‧一部分
15‧‧‧第1絕緣區域
18E‧‧‧第5配線
18F‧‧‧第6配線
20‧‧‧第2配線
30‧‧‧第3配線
31‧‧‧第1層
32‧‧‧第2層
35‧‧‧整流部
36‧‧‧電阻變化部
40‧‧‧第4配線
41‧‧‧第1部分
42‧‧‧第2部分
43‧‧‧第3部分
45‧‧‧半導體區域
45I‧‧‧絕緣膜
46、47‧‧‧第2絕緣區域
81‧‧‧氧
82‧‧‧氧空位
110、210‧‧‧記憶裝置
BL‧‧‧局部位元線
EL1‧‧‧第1電極
EL2‧‧‧第2電極
EO‧‧‧抹除動作
GBL‧‧‧全域位元線
h1、h2‧‧‧長度
Ic‧‧‧電流
Iread‧‧‧讀出狀態電流
Iset‧‧‧寫入狀態電流
MC‧‧‧記憶單元
PO‧‧‧寫入動作
POA‧‧‧狀態
PS‧‧‧寫入掃掠
PSF‧‧‧正向寫入掃掠
PSR‧‧‧逆向寫入掃掠
RF‧‧‧整流性因數
RO‧‧‧讀出動作
RS‧‧‧讀出掃掠
RF‧‧‧整流性因數
SEP‧‧‧標準電極電位
SGL‧‧‧選擇閘極線
SP01～SP04‧‧‧第1～第4試料
t1、t2‧‧‧厚度
t31、t32‧‧‧厚度
VR1‧‧‧電阻變化層
Vap‧‧‧施加電壓
Vread‧‧‧讀出電壓
Vreset‧‧‧抹除電壓
Vset‧‧‧寫入電壓
WL‧‧‧字元線
圖1(a)及圖1(b)係例示第1實施形態之記憶裝置之模式圖。 圖2(a)～圖2(d)係例示第1實施形態之記憶裝置之動作之模式圖。 圖3係例示與記憶裝置相關之實驗之試料之模式性剖視圖。 圖4(a)～圖4(d)係例示與記憶裝置相關之實驗結果之曲線圖。 圖5(a)及圖5(b)係例示與記憶裝置相關之實驗結果之模式圖。 圖6係例示第2實施形態之記憶裝置之模式性立體圖。 圖7係例示第2實施形態之記憶裝置之一部分之模式性剖視圖。 圖8係例示第2實施形態之記憶裝置之一部分之模式性剖視圖。 圖9係例示第2實施形態之記憶裝置之一部分之模式性剖視圖。

Claims (10)

  1. 一種記憶裝置，其具備： 第1配線，其包含：第1區域，其於第1方向延伸，且含有第1金屬元素；及第2區域，其於上述第1方向延伸，且含有上述第1金屬元素及氮； 第2配線，其於與上述第1方向交叉之第2方向延伸，且上述第2區域之一部分位於上述第1區域之一部分與上述第2配線之間； 第1層，其設置於上述第2區域之上述一部分與上述第2配線之間，且含有第1氧化物，該第1氧化物含有選自由鉿(Hf)、鋯(Zr)、鎳(Ni)、鉭(Ta)、鎢(W)、鈷(Co)、鋁(Al)、鐵(Fe)、錳(Mn)、鉻(Cr)、釩(V)、鈦(Ti)及鈮(Nb)所組成之群之至少1個元素；及 第2層，其設置於上述第1層與上述第2配線之間，且含有矽及第2氧化物之至少任一者，上述矽係單晶、多晶或非晶質，上述第2氧化物含有選自由鉿(Hf)、鋯(Zr)、鎳(Ni)、鉭(Ta)、鎢(W)、鈷(Co)、鋁(Al)、鐵(Fe)、錳(Mn)、鉻(Cr)、釩(V)、鈦(Ti)及鈮(Nb)所組成之群之至少1個元素。
  2. 如請求項1之記憶裝置，其中上述第1金屬元素含有選自由鎢(W)、及鉭(Ta)所組成之群之至少一者。
  3. 如請求項1之記憶裝置，其中上述第1氧化物之氧組成比低於上述第1氧化物之化學計量氧組成比。
  4. 如請求項1之記憶裝置，其中上述第1氧化物含有鉿。
  5. 如請求項1之記憶裝置，其進而具備第1絕緣區域，且 上述第2配線設置有複數條， 上述複數條第2配線之第1群組係於上述第1方向排列， 上述第1絕緣區域之至少一部分位於上述第1群組中所含之上述複數條第2配線之間， 上述第2區域進而設置於上述第1區域與上述第1絕緣區域之上述至少一部分之間。
  6. 如請求項5之記憶裝置，其進而具備： 第3配線，其於與包含上述第1方向及上述第2方向之平面交叉之第3方向延伸； 第4配線，其於上述第1方向延伸； 半導體區域，其設置於上述複數條第2配線中之1條與上述第3配線之間；及 絕緣膜；且 於上述第2方向，上述第4配線位於上述第3配線之一部分與上述第1配線之間， 於上述第3方向，上述絕緣膜設置於上述第4配線之一部分與上述半導體區域之間。
  7. 如請求項6之記憶裝置，其進而具備： 第5配線，其於上述第3方向延伸；及 第6配線，其於上述第3方向延伸，且於上述第1方向遠離上述第5配線；且 上述第1配線於上述第5配線與上述第6配線之間設置有複數條， 上述複數條第1配線係於上述第3方向排列， 上述複數條第1配線中之2條與上述第5配線連接， 於上述第3方向，上述複數條第1配線中之另1條位於上述複數條第1配線中之上述2條之間， 上述複數條第1配線中之上述另1條與上述第6配線連接。
  8. 如請求項6之記憶裝置，其中上述複數條第1配線中之1條位於上述複數條第2配線中之2條之間， 上述複數條第1配線中之上述1條進而包含於上述第1方向延伸之第3區域，且 於上述第3方向，上述第2區域位於上述複數條第2配線中之上述2條中之另1條之一部分與上述第1區域之間， 於上述第3方向，上述第3區域位於上述複數條第2配線中之上述2條中之另1條之一部分與上述第1區域之間， 上述第3區域含有上述第1金屬元素及氮。
  9. 如請求項1之記憶裝置，其中沿著相對於上述第1方向及上述第2方向垂直之方向的上述第2區域之厚度薄於沿著上述垂直之方向的上述第1區域之厚度。
  10. 如請求項1之記憶裝置，其中上述第1氧化物含有HfOx (1.5≦x＜2.0)， 上述第2氧化物含有TiOz (1.5＜z＜2.5)。
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