KR101095080B1 - Ｍｒａｍ 제조 방법 및 ｍｒａｍ - Google Patents

Ｍｒａｍ 제조 방법 및 ｍｒａｍ Download PDF

Info

Publication number
KR101095080B1
KR101095080B1 KR1020080049888A KR20080049888A KR101095080B1 KR 101095080 B1 KR101095080 B1 KR 101095080B1 KR 1020080049888 A KR1020080049888 A KR 1020080049888A KR 20080049888 A KR20080049888 A KR 20080049888A KR 101095080 B1 KR101095080 B1 KR 101095080B1
Authority
KR
South Korea
Prior art keywords
mtj
forming
source line
contact
line
Prior art date
Application number
KR1020080049888A
Other languages
English (en)
Other versions
KR20090123691A (ko
Inventor
김현정
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080049888A priority Critical patent/KR101095080B1/ko
Publication of KR20090123691A publication Critical patent/KR20090123691A/ko
Application granted granted Critical
Publication of KR101095080B1 publication Critical patent/KR101095080B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)

Abstract

본 발명은 MTJ와 트랜지스터를 포함하는 MRAM 셀 어레이를 형성하는 방법에 관한 것으로, 반도체 기판 위에 제 1 방향으로 복수의 액티브 영역을 형성하는 제 1 단계; 상기 반도체 기판 위에 제 2 방향으로 복수의 게이트 전극을 형성하는 제 2 단계; 상기 복수의 게이트 전극 사이의 영역 위에 소스 라인 컨택트를 형성함으로써 상기 복수의 게이트 전극 사이에 제 2 방향으로 소스 라인을 형성하는 제 3 단계; 상기 액티브 영역 중 상기 게이트 전극과 상기 소스 라인이 형성되어 있지 않은 영역의 상부에 MTJ 컨택트를 형성한 후 상기 MTJ 컨택트를 CMP 공정으로 식각하여 MTJ를 형성하는 제 4 단계; 및 상기 MTJ와 연결되는 비트 라인을 형성하는 제 5 단계를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 종래기술에 따른 MRAM 셀 어레이 방법과는 달리 디짓 라인을 형성하지 않아도 되므로 MRAM의 고집적화를 달성할 수 있다. 또한, 라인 타입 혹은 대칭 타입의 제조 공정을 가능하게 하여, MRAM 셀의 제조 공정에 관한 난이도를 크게 줄일 수 있다.
MTJ, MRAM, 액티브 영역, 게이트 전극, 소스 라인, 비트 라인

Description

ＭＲＡＭ 제조 방법 및 ＭＲＡＭ {METHOD FOR MANUFACTURING MAGNETIC RANDOM ACCESS MEMORY AND MRAM ACCORDING TO THE SAME}
본 발명은 MRAM(Magnetic Random Aceess Memeory) 셀 어레이를 형성하는 방법 및 그에 따른 MRAM에 관한 것으로, 더욱 상세하게는, MRAM 셀의 제작 난이도를 줄이면서 고집적화를 달성할 수 있는 MRAM 셀 어레이를 형성하는 방법 및 그에 따른 MRAM에 관한 것이다.
현재 MTJ(Magnetic Tunnel Junction)를 이용한 MRAM은 연구 단계이거나 특수 목적에 의한 생산이 대부분이다. RAM은 비휘발성으로 빠른 동작 속도와 저전력 등의 장점을 가지고 있으나, 범용 메모리로서 이용하기에는 약 20F2 정도로 그 사이즈가 커서 다른 메모리와 비교했을 때 셀 효율도가 떨어진다.
대부분의 MRAM 셀 어레이에 대한 발명은 STT(Spin Transfer Torque)현상을 이용한 라이팅(Writing)이 아닌 자기장에 의한 스위칭으로 디짓 라인(Digit Line)이라는 스위칭용 라인을 이용하기 때문에, 그 사이즈가 굉장히 크다는 단점이 있다. 또한, 라이팅 동작 방식이 다르므로 셀 어레이 방식과 비교할 때 그 구조 또한 STT-MRAM과는 크게 다르다.
도 1은 종래기술에 따른 MRAM 셀의 적층 구조를 나타내는 단면도이다. 도 1을 참조하면, MRAM 셀 어레이는 비트 라인 BL(10), MTJ(20), 자기장 스위치로서 동작하는 디짓 라인 DL(30), 드라이버에 의해 선택되는 소스 라인 SL(40), 게이트로 동작하는 워드 라인 WL(50) 및 기판(60)을 포함하고 있는데, 이 디짓 라인 DL(30)이 MRAM의 소형화를 방해하는 요소가 된다.
본 발명은 상술한 종래기술의 문제점을 감안하여 이루어진 것으로, MRAM 셀의 제작 난이도를 줄이면서 고집적화를 달성할 수 있는 MRAM 셀 어레이를 형성하는 방법 및 그에 따른 MRAM을 제공하는 것을 목적으로 하고 있다.
본 발명은, 반도체 기판 위에 제 1 방향으로 복수의 액티브 영역을 형성하는 제 1 단계; 상기 반도체 기판 위에 제 2 방향으로 복수의 게이트 전극을 형성하는 제 2 단계; 상기 복수의 게이트 전극 사이의 영역 상부에 소스 라인 컨택트를 형성하고, 상기 제 2 방향으로 상기 소스 라인 컨택트와 접속되는 소스 라인을 형성하는 제 3 단계; 상기 액티브 영역 중 상기 게이트 전극과 상기 소스 라인이 형성되어 있지 않은 영역의 상부에 MTJ를 형성하는 제 4 단계; 및 상기 MTJ와 연결되는 비트 라인을 형성하는 제 5 단계를 포함하는 것을 특징으로 하는 방법을 제공한다. 이 구성은 종래기술의 MRAM 제작 시 요구되었던 디짓 라인 DL을 필요로 하지 않기 때문에, MRAM의 고집적화를 달성하는 것이 가능하다.
여기서, 상기 액티브 영역은 아이솔레이션 타입 혹은 라인 타입으로 형성되는 것이 바람직하며, 상기 게이트 전극은 2개의 액티브 게이트와 1개의 더미 게이트가 반복되도록 형성되어 있는 것이 더욱 바람직하다.
또한, 상기 소스 라인 컨택트는 홀 타입 혹은 라인 타입으로 형성될 수 있으며, 상기 MTJ는 제 1 방향의 길이 대 제 2 방향의 길이 비가 1:2 내지 1:5로 되도 록 형성되는 것이 바람직하다.
한편, 본 발명은, 반도체 기판 위에 제 1 방향으로 형성되어 있는 복수의 액티브 영역; 상기 반도체 기판 위에 제 2 방향으로 형성되어 있는 복수의 게이트 전극; 상기 복수의 게이트 전극 사이의 영역 위에 형성된 소스 라인 컨택트와 접속되고, 상기 제 2 방향으로 형성되어 있는 소스 라인; 상기 액티브 영역 중 상기 게이트 전극과 상기 소스 라인이 형성되어 있지 않은 영역의 상부에 형성된 MTJ 컨택트와 접속하도록 형성되어 있는 MTJ; 및 상기 MTJ와 연결되어 있는 비트 라인을 포함하는 것을 특징으로 하는 MRAM을 제공한다.
상술한 바와 같은 구성에 의해, 본 발명은 STT현상을 이용한 STT-MRAM이 실제 DRAM용 트랜지스터를 기반으로 이용될 때 사용 가능성이 높은 MTJ(Magnetic Tunnel Junction)와 트랜지스터의 효과적인 어레이 방법을 제시함으로써 종래기술의 문제점을 해결한다. 즉, 본 발명에 따른 MRAM 셀 어레이 방법에 의하면, 디짓 라인 DL 없이도 MRAM을 구성할 수 있기 때문에, 6F2의 사이즈를 갖는 MRAM 셀을 구현할 수 있어 고집적화를 달성할 수 있다.
또한, 중요한 공정의 패터닝이 대칭적으로 혹은 라인 타입으로 수행됨으로써 공정 난이도를 크게 줄일 수 있다. 이는 셀 사이즈의 감소 시 장애가 될 수 있는 패터닝 난이도의 문제점도 함께 해결할 수 있다.
이하 첨부도면을 참조하여 본 발명의 바람직한 일 실시형태에 대하여 상세하게 설명한다.
도 2a 및 도 2b는 본 발명에 따른 MRAM에 배열되어 있는 MTJ 및 트랜지스터의 단면도이다.
도 2a 및 도 2b를 참조하면, 소스 라인 SL(140)은 워드 라인 WL(150)과 같은 방향으로 형성되어 있고, 드라이버에 의해 선택되는 라인이다. 비트 라인 BL(110)은 데이터 라인으로 기능하며, 워드 라인 WL(150)과 수직인 방향으로 형성되어 있다. 소스 라인 SL(140)을 통해 흘린 전류는 ON으로 된 게이트를 통해 비트 라인 BL(110)쪽 혹은 그 반대 방향으로 흘러서 전류를 측정할 수 있게 되는데, 여기서 게이트 역할을 하는 것은 워드 라인 WL(150)이다. TEC(170)는 상부 전극 콘택트(Top Electrode Contact)이며, BEC(180)는 하부 전극 콘택트(Bottom Electrode Contact)를 나타낸다.
또한, MTJ(120)는 종래기술에서와는 달리 디짓 라인 DL 대신에 소스 라인 SL에서 흐르는 전류에 의하여 생성되는 자기장에 따라 MTJ 내 자유층(미도시)의 자화 방향이 변화되도록 구성되어 있다.
여기서, 도 2a 및 도 2b에 도시된 MTJ(120)는 메탈 공정을 하기 이전 혹은 이후에 설치할 수 있다. 도 2a는 제 1 메탈 컨택트, 제 1 메탈, 제 2 메탈 컨택트 및 제 2 메탈로 이루어진 메탈 적층 구조(190)를 MTJ(120)의 형성 이후에 형성한 경우이고, 도 2b는 메탈 적층 구조(190)를 MTJ(120)의 형성 이전에 형성한 경우를 나타낸다.
한편, 워드 라인 WL(150)과 비트 라인 BL(110)의 선폭을 1F라고 하면, 하나의 셀이 동작하기 위한 단위 셀 면적이 6F2를 이루는 구조임을 알 수 있다. 만약 저항이나 공정 등의 이유로 워드 라인 WL(150)이나 비트 라인 BL(110), 그리고 소스 라인 SL(140)의 선폭이 1F보다 크거나 작아진다면, 본 발명에 따른 MRAM의 단위 셀 사이즈는 6F2보다 크거나 작아질 수 있으며, 이는 MRAM 셀 어레이의 고집적화를 달성하는데 기여할 수 있다.
다음으로, 도 3a 내지 도 3h를 참조하여 본 발명에 따른 MRAM 셀 어레이의 제조 방법을 공정의 순서대로 살펴보면 다음과 같다.
우선 동작을 위한 Si 기판(160)으로 된 액티브 영역(220)을 도 3a 혹은 도 3b와 같이 제 1 방향(즉, 도면상 가로 방향)으로 형성한다. 도 3a의 경우는 액티브 영역(220) 사이를 격리시킬 수 있는 물질(미도시)로 가운데가 분리되어 있는 아이솔레이션 타입(Isolation Type)을 나타내며, 도 3b는 아이솔레이션 영역이 존재하지 않는 라인 타입(Line Type)을 나타낸다. 참고로, 도면상 가로 방향을 제 1 방향이라 하고, 세로 방향을 제 2 방향으로 하며, 이하 마찬가지로 함으로써 MRAM 셀 어레이의 제조 방법을 설명한다.
도 4는 게이트 영역으로서 동작하는 워드 라인 WL을 나타내는 도면으로, 본 실시형태에서는 2개의 액티브 게이트(151)와 1개의 더미 게이트(152)를 반복해서 제 2 방향으로 설치하는 경우를 나타내고 있다.
다음으로, 도 5a 및 도 5b 소스 라인 컨택트(250)를 형성하는 공정을 나타낸다. 도 4와 같이 액티브 게이트와(151) 더미 게이트(152)의 형성이 완료되면, 랜딩 플러그 컨택트 LPC 및 소스 라인 컨택트(250)를 형성한다.
도 5a는 홀 컨택트 타입으로 소스 라인 컨택트(250)를 형성하는 경우를 나타내고 있지만, 도 5b와 같이 라인 타입으로 소스 라인 컨택트(250)를 형성하는 것도 가능하다. 이는 SLC의 패터닝을 대칭적으로 하여 공정의 난이도를 줄이고, 셀 사이즈를 더욱 작게 하기 위함이다. 참고로, 소스 라인 컨택트(250)의 사이즈는 인접 도선과 컨택트를 침범하지 않는 크기인 것이 바람직하다.
도 6은 워드 라인 WL(150)과 같은 방향(제 2 방향)으로 소스 라인 SL(140)을 형성하는 공정을 나타낸다. 이때 소스 라인 SL(140)은 그 후에 형성할 제 1 MTJ 컨택트와 분리될 수 있는 한계에서 선폭을 키울 수 있다. 소스 라인 SL(140)에는 소스 라인 컨택트(250)를 통해 전류를 흘려준다.
도 6의 소스 라인 SL(140) 공정 후 제 1 MTJ 컨택트(270)를 형성한다. 제 1 MTJ 컨택트(270)는 메탈 공정을 먼저 진행할 경우, 메탈 라인과 MTJ(120)를 연결해 주는 컨택트로서, 제 1 MTJ 컨택트(270)의 위치는 도 7에 도시된 바와 같이, 액티브 영역(220) 상부의 랜딩 플러그 콘택트 상부에 형성된다. 제 1 MTJ 컨택트(270)는 소스 라인 콘택트(250) 공정 시 제 1 MTJ 컨택트(270)가 형성될 위치에 소스 라인 컨택트(250) 공정을 먼저 진행한 후 제 1 MTJ 컨택트(270)를 후속 공정으로 진행하는 방식으로 두 번의 공정으로 나누어 형성하는 것도 가능하다. MTJ(120)와 인접하는 전극 물질로는 Ru, Ta, Cu와 이들의 합금 등이 가능하다.
MTJ(120)는 표면 거칠기가 작을수록 좋으므로 컨택트 공정 이후 CMP 공정의 정밀도가 중요하다. 도 8에는 MTJ(120) 공정에 의해 형성한 MTJ(120)의 위치가 도시되어 있다.
여기서, MTJ(120)는 가로 세로의 비를 1:2 내지 1:5정도로 해 주는 것이 바람직하다. 즉, 워드 라인 WL(150)의 방향(제 2 방향)으로 1F라면, 비트 라인 BL(110) 방향(제 1 방향)으로 2~5F의 길이를 가져야 한다. 물론, 가로 대 세로의 비는 반대가 될 수도 있으며, 나아가 MTJ(120)는 사각형 혹은 타원모양으로 패터닝될 수 있다. 또한, 스핀 방향이 평면에 평행한 방향이 아니라면 MTJ(120)의 형상에는 아무런 제약이 없다는 점에 주의한다. 도 8의 경우에는 MTJ(120)가 가로 대 세로 간에 1:2의 비를 가지며 직사각형 모양인 경우를 도시하고 있다. 제 1 MTJ 컨택트(270)는 MTJ(120)와 접속된다.
MTJ(120) 형성 후 도 9에 도시한 바와 같이 제 2 MTJ 컨택트(280)를 형성한다. 제 2 MTJ 컨택트(280)는 MTJ(120) 위에 중첩되어 전기적 연결을 해 줄 수 있는 위치에 형성된다. 패터닝 마스크를 줄이기 위해 제 1 MTJ 컨택트(270)와 같은 위치에 형성하여도 무방하며, 공정상 대칭적으로 배열하는 것이 공정의 난이도를 줄일 수 있어 더욱 바람직하다. 비트 라인 BL(110)을 도 10과 같이 제 2 MTJ 컨택트(280)와 중첩되게 형성함으로써, MRAM 셀 어레이를 형성한다.
도 1은 종래기술에 따른 MRAM 셀의 적층 구조를 나타내는 단면도.
도 2는 본 발명에 따른 MRAM 셀의 적층 구조를 나타내는 단면도.
도 3a 및 도 3b는 본 발명에 따른 MRAM 셀의 적층 구조에서 액티브 영역을 형성하는 방법을 설명하기 위한 도면.
도 4는 본 발명에 따른 MRAM 셀의 적층 구조에서 워드 라인을 형성하는 방법을 설명하기 위한 도면.
도 5a 및 도 5b는 본 발명에 따른 MRAM 셀의 적층 구조에서 소스 라인 컨택트를 형성하는 방법을 설명하기 위한 도면.
도 6은 본 발명에 따른 MRAM 셀의 적층 구조에서 소스 라인을 형성하는 방법을 설명하기 위한 도면.
도 7은 본 발명에 따른 MRAM 셀의 적층 구조에서 제 1 MTJ 컨택트를 형성하는 방법을 설명하기 위한 도면.
도 8은 본 발명에 따른 MRAM 셀의 적층 구조에서 MTJ를 형성하는 방법을 설명하기 위한 도면.
도 9는 본 발명에 따른 MRAM 셀의 적층 구조에서 제 2 MTJ 컨택트를 형성하는 방법을 설명하기 위한 도면.
도 10은 본 발명에 따른 MRAM 셀의 적층 구조에서 비트 라인을 형성하는 방법을 설명하기 위한 도면.

Claims (8)

  1. 반도체 기판 위에 제 1 방향으로 연장된 라인 타입(Line type)의 액티브 영역을 형성하는 제 1 단계;
    상기 반도체 기판 위에 제 2 방향으로 복수의 게이트 전극을 형성하는 제 2 단계;
    상기 복수의 게이트 전극 사이의 영역 상부에 소스 라인 컨택트를 형성하고, 상기 제 2 방향으로 상기 소스 라인 컨택트와 접속되는 소스 라인을 형성하는 제 3 단계;
    상기 액티브 영역 중 상기 게이트 전극과 상기 소스 라인이 형성되어 있지 않은 영역의 상부에 상기 소스 라인에서 흐르는 전류에 의하여 생성되는 자기장에 따라 자화 방향이 변하는 MTJ를 형성하는 제 4 단계; 및
    상기 MTJ와 연결되는 비트 라인을 형성하는 제 5 단계를 포함하는 것을 특징으로 하는 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 복수의 게이트 전극은 액티브 게이트 및 더미(dummy) 게이트를 포함하며, 상기 액티브 영역은 상기 더미 게이트에 의하여 복수의 영역들로 분리되는 것을 특징으로 하는 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 소스 라인 컨택트는 홀 타입 혹은 라인 타입으로 형성되는 것을 특징으로 하는 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 MTJ는 상기 게이트 전극과 메탈 적층 구조를 통하여 연결되는 것을 특징으로 하는 방법.
  5. 반도체 기판 위에 제 1 방향으로 연장된 라인 타입(Line type)의 액티브 영역;
    상기 반도체 기판 위에 제 2 방향으로 형성되어 있는 복수의 게이트 전극;
    상기 복수의 게이트 전극 사이의 영역 위에 형성된 소스 라인 컨택트와 접속되고, 상기 제 2 방향으로 형성되어 있는 소스 라인;
    상기 액티브 영역 중 상기 게이트 전극과 상기 소스 라인이 형성되어 있지 않은 영역의 상부에 형성된 MTJ 컨택트와 접속하도록 형성되어 있는 상기 소스 라인에서 흐르는 전류에 의하여 생성되는 자기장에 따라 자화 방향이 변하는 MTJ; 및
    상기 MTJ와 연결되어 있는 비트 라인을 포함하는 것을 특징으로 하는 MRAM.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 복수의 게이트 전극은 액티브 게이트 및 더미 게이트를 포함하며, 상기 액티브 영역은 상기 더미 게이트에 의하여 복수의 영역들로 분리되는 것을 특징으로 하는 MRAM.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 소스 라인 컨택트는 홀 타입 혹은 라인 타입으로 형성되어 있는 것을 특징으로 하는 MRAM.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 5 항에 있어서,
    상기 MTJ는 상기 게이트 전극과 메탈 적층 구조를 통하여 연결되는 것을 특징으로 하는 MRAM.
KR1020080049888A 2008-05-28 2008-05-28 Ｍｒａｍ 제조 방법 및 ｍｒａｍ KR101095080B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080049888A KR101095080B1 (ko) 2008-05-28 2008-05-28 Ｍｒａｍ 제조 방법 및 ｍｒａｍ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080049888A KR101095080B1 (ko) 2008-05-28 2008-05-28 Ｍｒａｍ 제조 방법 및 ｍｒａｍ

Publications (2)

Publication Number Publication Date
KR20090123691A KR20090123691A (ko) 2009-12-02
KR101095080B1 true KR101095080B1 (ko) 2011-12-20

Family

ID=41685895

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080049888A KR101095080B1 (ko) 2008-05-28 2008-05-28 Ｍｒａｍ 제조 방법 및 ｍｒａｍ

Country Status (1)

Country Link
KR (1) KR101095080B1 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9299392B2 (en) 2012-11-06 2016-03-29 Samsung Electronics Co., Ltd. Semiconductor memory devices
US9406873B2 (en) 2013-08-05 2016-08-02 Samsung Electronics Co., Ltd. Magnetic memory device and method of fabricating the same
US9570510B2 (en) 2014-07-18 2017-02-14 Samsung Electronics Co., Ltd. Magnetoresistive random access memory devices and methods of manufacturing the same
US9911787B2 (en) 2015-10-20 2018-03-06 Samsung Electronics Co, Ltd. Semiconductor device and method of forming the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102101407B1 (ko) 2013-03-14 2020-04-16 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9299392B2 (en) 2012-11-06 2016-03-29 Samsung Electronics Co., Ltd. Semiconductor memory devices
US9406873B2 (en) 2013-08-05 2016-08-02 Samsung Electronics Co., Ltd. Magnetic memory device and method of fabricating the same
US9570510B2 (en) 2014-07-18 2017-02-14 Samsung Electronics Co., Ltd. Magnetoresistive random access memory devices and methods of manufacturing the same
US9911787B2 (en) 2015-10-20 2018-03-06 Samsung Electronics Co, Ltd. Semiconductor device and method of forming the same

Also Published As

Publication number Publication date
KR20090123691A (ko) 2009-12-02

Similar Documents

Publication Publication Date Title
TWI705438B (zh) 包含具有用於差分位元操作之降低切換能量障壁之磁性隨機存取記憶體結構的積體電路及其製造方法
US8202737B2 (en) Magnetic memory device and method for manufacturing the same
US9105572B2 (en) Magnetic memory and manufacturing method thereof
JP5566981B2 (ja) 縦型トランジスタｓｔｒａｍアレイ
US8953361B2 (en) Stack memory apparatus
US20020140016A1 (en) Magnetic random access memory having a transistor of vertical structure and the method thereof
US20200105940A1 (en) Ferroelectric field effect transistors (fefets) having band-engineered interface layer
US9231193B2 (en) Magnetic memory and manufacturing method thereof
JP4298196B2 (ja) マグネチックラム
US10622407B1 (en) Magnetic memory cell and fabrication method thereof
KR101095080B1 (ko) Ｍｒａｍ 제조 방법 및 ｍｒａｍ
TWI578315B (zh) ６ｆ非揮發性記憶體位元格
US11271038B2 (en) Semiconductor devices
US20050087827A1 (en) Thin film magnetic memory device and manufacturing method therefor
US7095069B2 (en) Magnetoresistive random access memory, and manufacturing method thereof
CN112599557B (zh) 磁性随机存取存储器结构
US8730719B1 (en) MRAM with metal gate write conductors
KR100979350B1 (ko) 마그네틱 램 및 그 제조 방법
US11004898B2 (en) Method for manufacturing a magnetic tunnel junction device and device manufactured using such method
US20230263074A1 (en) Memory Device Including Bottom Electrode Bridges and Method of Manufacture
CN116390633A (zh) 磁隧道结mtj和磁隧道结mtj阵列
CN114203897A (zh) 磁性随机存储器架构及其制造方法
JP2013065794A (ja) 半導体記憶装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee