TWI578315B - ６ｆ非揮發性記憶體位元格 - Google Patents

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TWI578315B TW104104771A TW104104771A TWI578315B TW I578315 B TWI578315 B TW I578315B TW 104104771 A TW104104771 A TW 104104771A TW 104104771 A TW104104771 A TW 104104771A TW I578315 B TWI578315 B TW I578315B
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Description

6F 2 非揮發性記憶體位元格
本發明係關於非揮發性記憶體。
磁阻式RAM(MRAM)為以磁性儲存元件的形式來儲存資料之一種型式的非揮發性記憶體。磁性儲存元件典型上係由磁性穿隧接面(MTJ)(其為藉由薄絕緣層所分離的兩個鐵磁之組件)所構成。此兩個鐵磁的其中一者為被設定成特定磁性的永久磁鐵。另一個鐵磁的磁場可被改變成匹配外部場域的磁場，以儲存記憶體。典型上，含有此種磁性儲存元件的單元(cell)可藉由供電給關聯的電晶體，使其電流自供應線通過此單元而切換至接地來予以選擇。由於磁性穿隧效應，所以此單元的電阻由於此兩個鐵磁中之場域的方位而改變。藉由量測產生的電流，可判定出在特定單元之內的電阻(可讀取此單元)。資料典型上藉由感應可寫板(writable plate)中所看到的接面處之磁場而被寫入至單元。
自旋轉移力矩(STT)MRAM使用自旋對準電子來影 響流進層中的電子，以改變其自旋。在電流通過磁化層(固定磁層)之處，此電流將出現自旋極化(spin polarized)。由於各個電子的通過，所以其自旋(角動量)將被轉移至下個磁層(被稱為自由磁層)中的磁化，且將對其磁化產生小變化。實際上，這是磁化之力矩產生的進動(precession)。由於電子的反射，也使力矩作用於關聯的固定磁層之磁化上。最後，若此電流超過某個臨界值(藉由因為磁性材料及其環境所產生的阻尼所給定)，則自由磁層的磁化將藉由電流的脈波(典型上以約1至10奈秒計)來予以切換。由於幾何結構或由於相鄰的反鐵磁層，所以固定磁層的磁化會因為關聯的電流係保持於其臨限值之下，所以保持不變。
自旋轉移力矩可被使用來翻轉磁性隨機存取記憶體中的磁性儲存元件。自旋轉移力矩MRAM(或STT-MRAM)具有比使用磁場來翻轉活動的元件之習知的磁性隨機存取記憶體(MRAM)更低的功耗，且更佳的可擴展性之優點。然而，在STT-MRAM的裝置製造及使用之領域中，仍需要顯著的改善。
100‧‧‧位元格
110‧‧‧STT-MRAM記憶體元件或組件
1102‧‧‧底部電極
1104‧‧‧固定磁層
1116‧‧‧頂部電極
1118‧‧‧自由磁層
1122‧‧‧穿隧位障或介電層
1123‧‧‧第一介電元件
1124‧‧‧第二介電元件
120‧‧‧存取電晶體
130‧‧‧接面區
140‧‧‧接面區
150‧‧‧閘極電極
155‧‧‧字元線
160‧‧‧位元線
170‧‧‧源極線
200‧‧‧結構
210‧‧‧基板
220‧‧‧電晶體
230‧‧‧接面區
235‧‧‧通道區
240‧‧‧接面區
245‧‧‧層間介電層
250‧‧‧閘極電極
251‧‧‧不活動或假的字元線
255‧‧‧源極線
258‧‧‧導電通孔
259‧‧‧層間介電層
260‧‧‧第二金屬線
270‧‧‧位元線
275‧‧‧STT-MRAM記憶體元件
280‧‧‧重新分布層
285‧‧‧柱狀接點
310‧‧‧特徵
315‧‧‧中心線
320‧‧‧圖案化特徵
325‧‧‧子單元
330‧‧‧子單元
350‧‧‧基板
355‧‧‧硬掩罩材料
3510‧‧‧鰭結構
360‧‧‧存取電晶體
370‧‧‧記憶體位元格
400‧‧‧電子系統
402‧‧‧微處理器
404‧‧‧處理器
406‧‧‧控制單元
408‧‧‧記憶體裝置
410‧‧‧輸入/輸出裝置
500‧‧‧計算裝置
502‧‧‧板
504‧‧‧處理器
506‧‧‧通訊晶片
圖1繪示STT-MRAM記憶體位元格的示意圖。
圖2顯示包括一些STT-MRAM記憶體位元格之積體電路基板的部分之截面側視圖。
圖3係記憶體單元陣列經過圖2的線3-3’之俯視圖。
圖4顯示STT-MRAM記憶體單元陣列經過圖2的線4-4’之俯視圖。
圖5顯示以波浪狀圖案而被配置於基板上之圖案化特徵的子單元之組合的俯視圖。
圖6顯示圖5的結構之截面側視圖，且顯示基板上之圖案化特徵子單元之第一群組。
圖7顯示圖5的結構之截面側視圖，且顯示此基板上之圖案化特徵子單元之第二群組。
圖8顯示在光學鄰近修正之後，圖5中所繪示的圖案化特徵之上視圖。
圖9顯示具有設置在基板的表面上之一些圖案化特徵及保形地覆蓋此等圖案化特徵的介電層之半導體基板的截面側視圖。
圖10顯示圖9在此介電層的非均向性蝕刻之後的結構。
圖11顯示圖10在此等圖案化特徵的移除之後的結構。
圖12顯示圖11的結構之上視圖，且繪示基板上之介電材料間隔物的兩者。
圖13顯示圖12在基板的圖案化，以形成鰭結構之後的結構。
圖14顯示圖13在此介電材料的移除之後的結構。
圖15顯示圖14的結構之上視圖，且顯示相鄰的鰭結構，此相鄰的鰭結構具有圖案化特徵(此等圖案化特徵係 自其中形成)的輪廓。
圖16繪示電子系統的實施例之方塊圖。
圖17繪示計算裝置的實施例。
【發明內容及實施方式】
在一個實施例中，說明6F2非揮發性記憶體位元格的布局架構及技術特徵。在一個實施例中，一種裝置包括記憶體單元陣列，係以藉由字元線及位元線(以相對於彼此為一般正交方向來予以配置)所界定之柵格來予以配置。此記憶體單元陣列的單元包括非揮發性記憶體組件及存取電晶體。此存取電晶體包括擴散區，此擴散區係以相對於關聯的字元線為銳角來予以配置。形成6F2非揮發性記憶體位元格的裝置及架構之方法也予以揭示(包含具有6F2的有效尺寸之記憶體單元陣列的積體電路基板)。
圖1繪示為STT-MRAM記憶體位元格的非揮發性記憶體位元格之示意圖。位元格100包括STT-MRAM記憶體元件或組件110。如此插圖中所顯示，此處的STT-MRAM記憶體組件110為自旋轉移力矩元件，此種元件典型上包括例如釕的底部電極1102，其具有與底部電極1102相鄰之例如鈷鐵硼(CoFeB)的固定磁層1104；與例如CoFeB的自由磁層1118相鄰之例如鉭的頂部電極1116；以及配置於固定磁層1104與自由磁層1118之間之例如氧化鎂(MgO)的穿隧位障或介電層1122。在實施例中，自旋轉移力矩元件係基於垂直磁力。最後，第一介 電元件1123和第二介電元件1124可被形成為與頂部電極1116、自由磁層1118、及穿隧位障介電層1122相鄰。
STT-MRAM記憶體組件110被連接至位元線160。頂部電極1116可被電連接至位元線160。STT-MRAM記憶體組件110也被連接至與位元格100相關聯的存取電晶體120。存取電晶體120包括擴散區，其包括接面區130(源極區)、接面區140(汲極區)、在此等接面區之間或使此等接面區分離的通道區、及此通道區上的閘極電極150。如所繪示，STT-MRAM記憶體組件110被連接至存取電晶體120的接面區140。底部電極1102被連接至接面區。位元格100中的接面區130被連接至源極線170。最後，閘極電極150被電連接至字元線155。
圖2顯示包括一些STT-MRAM記憶體位元格之積體電路基板的部分之截面側視圖。在一個實施例中，此積體電路結構為由STT-MRAM記憶體單元(memory cell)的柵格所構成之記憶體裝置。參照圖2，結構200包括例如單晶半導體材料(諸如，矽)的基板210。基板210具有形成於其上的一些裝置，其包括由電晶體220所表示的電晶體裝置。此類電晶體可例如為單閘極或多閘極，或兩者。如所繪示，電晶體220包括擴散區，其包括接面區230(源極區)和接面區240(汲極區)，及在此等接面區之間的通道區235。電晶體220還包括例如多晶矽材料或金屬材料的閘極電極250。
覆蓋圖2中的基板210上之裝置(例如，電晶體 220)的是層間介電層245。在層間介電層245上的是圖案化金屬線(M1)，在此實施例中，其為源極線255。如所顯示，配置於源極線255與接面區230之間的是導電通孔(via)258。典型上，導電通孔258例如是鎢，而源極線255例如是銅。在一個實施例中，導電通孔258及源極線255可例如藉由鑲嵌(Damascene)技術來予以形成。
圖2還顯示層間介電層259，其覆蓋第一金屬線(源極線255)及形成於層間介電層259的表面上之圖案化的第二金屬線260。圖2還顯示柱狀接點285，其經過層間介電層259和層間介電層245而延伸至電晶體220的接面區240。在一個實施例中，柱狀接點285為導電材料(諸如，銅或鎢)，其被配置於介電材料(層間介電層245和層間介電層259)中，且不接觸第一金屬層(源極線255)。典型上，柱狀接點285自對準源極線255。典型上，柱狀接點285及第二金屬線260係藉由鑲嵌技術來予以形成。
在結構200中的第二金屬線層處，也配置於層間介電層259的表面上的是重新分布層280。在一個實施例中，重新分布層280具有進出此頁面之藉由長度(1)及寬度所界定的區域。重新分布層280的區域為大於經過柱狀接點285的末端之截面區域。如所繪示，柱狀接點285的末端接觸重新分布層280的基部之區域，而另一末端接觸存取電晶體220的接面區240。連接至重新分布層280的對側的是STT-MRAM記憶體元件275。在一個實施例中， STT-MRAM記憶體元件275為STT-MRAM位元格內的磁性穿隧接面(MTJ)記憶體裝置。覆蓋STT-MRAM記憶體組件275的是包括例如銅的位元線270之金屬的第三層。
如圖2中所繪示，STT-MRAM記憶體組件275接觸自柱狀接點285接觸重新分布層280的對側之區域偏移的區域中之重新分布層280。換言之，柱狀接點285與STT-MRAM記憶體元件275不是軸向對準的。藉由使重新分布層280上的STT-MRAM記憶體組件275相對於柱狀接點285偏移，STT-MRAM記憶體組件275可被設置在位元格205的橫向中心處(以橫向尺寸為位元線方向(如所看到的左至右)的虛線所繪示)。將STT-MRAM記憶體組件275設置在位元格205的中心使位元線方向之相鄰的STT-MRAM記憶體組件之間的空間增加。圖2繪示位元線方向的STT-MRAM記憶體組件275之間距。圖2顯示3F的間距，其中，F被界定為柱狀接點285的一半寬度至閘極電極250的中心之距離。藉由將STT-MRAM記憶體組件設置在位元格205的中心，使位元線方向的STT-MRAM記憶體組件之3F間距成為可能。
在一個實施例中，除了讓STT-MRAM記憶體組件275的重新分布能夠至例如位元格205的中心之外，重新分布層280被選擇為具有比柱狀接點285及層間介電層259的表面更平滑之表面的材料。對於MTJ記憶體組件而言，例如氧化鎂的穿隧式磁阻(TMR)比對於下層 (underlying layer)的表面粗度是敏感的。在一個實施例中，重新分布層280的面積足夠大到容納其表面上的記憶體組件。若沒有重新分布層280，則記憶體組件275將被設置在兩種不同的材料：(柱狀接點285的末端及在此柱狀接點周圍的層間介電材料)上。在一個實施例中，為了提供與記憶體組件275相接觸的一個表面，重新分布層280被選擇為諸如鉭材料的材料，其與柱狀接點285的末端及層間介電層相較，其具有表面粗度降低的表面。因此，藉由選擇諸如鉭的材料供重新分布層280之用，重新分布層280用作為STT-MRAM記憶體組件275與柱狀接點285之間的緩衝層。
圖3係記憶體單元陣列經過圖2的線3-3’之俯視圖。在此實施例中，此陣列係以藉由字元線及位元線(以相對於彼此為一般正交方向來予以配置)所界定之柵格來予以配置。參照位元格205，此單元包括存取電晶體220。存取電晶體220包括擴散區，其包括接面區230和接面區240。如所繪示，自此平面圖中，接面區230被設置在源極線255之底下，使得如所看到的，源極線接點258被配置在源極線255與源極線255之底下(之下)的接面區230之間。接面區240被設置在相鄰的源極線之間。圖3還顯示配置於相鄰的源極線之間的柱狀接點285。如所繪示，存取電晶體220的擴散區還包括介於接面區230與接面區240之間的通道區235。圖3顯示配置於通道區235上的字元線250(例如，存取電晶體220的閘極)。如所 繪示，通道區235係以相對於字元線250為銳角來予以配置。插圖顯示通道區235係以相對於字元線250的方向為例如40至80度的銳角α來予以配置。存取電晶體220的傾斜通道區使此擴散區的位置傾斜，以產生經過此陣列的波狀擴散布局。換言之，此擴散區具有以橫向延伸(如所看到的左至右)，且包括接面區240和接面區230的長度尺寸。此傾斜通道區使接面區240的末端自接面區230的起點以橫向偏移。圖3還顯示在長度尺寸中，此等偏移接面區一般為彼此平行。傾斜的擴散讓存取電晶體220的源極接面及汲極接面能夠在2F源極線距內(其中，F為金屬一間距的一半)，連接至源極線接點258及柱狀接點285。圖3另顯示不活動或假的字元線251，其被形成於柱狀接點為彼此相鄰而非藉由其間的源極線接點隔開之陣列中的區域中之陣列中。
圖4顯示STT-MRAM記憶體單元陣列經過圖2的線4-4’之俯視圖。圖4顯示形成於柱狀接點285(未顯示)上的重新分布層280；及STT-MRAM記憶體組件275，其被連接至重新分布層280，且自如所看到之重新分布層280的對側上之柱狀接點285的接點位置偏移(往右側)偏移。圖4顯示設置在位元格205中的中心之STT-MRAM記憶體組件275。圖4還顯示連接至STT-MRAM記憶體組件275的位元線270。圖4繪示STT-MRAM記憶體組件275經由重新分布層的使用而移位至此位元格的適當中心。STT-MRAM記憶體組件的中心化允許記憶體 組件的均勻間隔，使得位元線270、源極線255、及記憶體組件係在字元線方向的相同2F間距上。
在圖3及圖4中所呈現的圖示中，此存取電晶體具有波狀擴散布局。圖5-15敘述實施6F2單元中的波狀擴散布局之方法。所述的方法係用於具有鰭擴散的多閘極電晶體裝置。典型上，在積體電路結構的邏輯區域中，圖案化特徵被使用來形成間隔物(spacer)或硬掩罩，以使用於界定邏輯區域中的電晶體鰭擴散區中。此圖案化特徵典型上具有長矩形形狀，且此等間隔物被形成其相對的側壁上。為了形成記憶體單元陣列中的波狀擴散布局，此種圖案化特徵被修改。圖5顯示以波浪狀圖案而被配置於基板上之圖案化特徵的子單元之組合的俯視圖。因為此等子單元將被使用於圖案化特徵，以使用於界定邏輯區域(特徵310)中的電晶體鰭中，所以此等子單元共用共同寬度尺寸(ω)。此圖案包括配置於基板上之兩個群組的矩形子單元(子單元325及子單元330)。此等圖案化特徵子單元係以相對於可被使用於邏輯區域(特徵310)中的線性圖案化特徵之中心線偏移來予以設置。如圖5中所繪示，圖案化特徵子單元325係以各個子單元的佔多數部分位於特徵310的中心線315之下來予以設置，而圖案化特徵子單元330係以各個子單元的佔多數部分位於中心線315之上來予以設置。在藉由子單元的組合所界定之圖案化特徵中，在圖案化特徵子單元325與圖案化特徵子單元330之間的割階(jog)產生重複的波狀圖案。此割階界定存取 電晶體之傾斜的鰭擴散。布局中之擴散割階的大小界定鰭擴散區的曲率，且可予以最佳化，以達成6F2單元布局。圖5顯示圖案化特徵子單元325的長度相當於4F，而圖案化特徵子單元330的長度相當於2F。圖6顯示圖5的結構之截面側視圖，且顯示基板上之圖案化特徵子單元325。圖7顯示圖5的結構之截面側視圖，且顯示此基板上之圖案化特徵子單元330。
光學鄰近修正(OPC)為可被使用來補償由於製程效應的繞射所導致之影像錯誤的光微影提升技術。圖8顯示在OPC之後，圖5中所繪示的圖案化特徵之實施例的上視圖。使圖5中的圖案化特徵子單元325與圖案化特徵子單元330分離之銳緣被移除。圖案化特徵320具有波狀圖案，其可被使用來使類似圖案轉移至半導體基板，以形成想要的波狀擴散鰭。圖9-15敘述此種鰭的形成。圖9顯示具有設置在基板的表面上之一些圖案化特徵及保形地覆蓋此等圖案化特徵的介電層之半導體基板的截面側視圖。圖9顯示例如單晶矽的基板350。在其表面上的是例如光阻、矽、或碳的圖案化特徵320。覆蓋圖案化特徵320的是硬掩罩材料355。在一個實施例中，硬掩罩材料355例如是藉由以保形的形式之化學氣相沉積(CVD)所沉積的氮化矽。在一個實施例中，介電層355的厚度被選擇用於存取電晶體的擴散區之厚度(t)。典型上的厚度大約為10奈米(nm)至20nm。
圖10顯示圖9在介電層355的非均向性蝕刻之後的 結構。如所繪示，非均向性蝕刻移除橫向配置的介電材料(如所看到的)，且在這樣做時，曝露出圖案化特徵320。
圖11顯示圖10在圖案化特徵320的移除之後的結構。在圖案化特徵320為光阻的實施例中，圖案化特徵320可藉由氧灰化而被移除。圖案化特徵320的移除遺留介電材料355於基板350上。在一個實施例中，介電層具有2F的間距。
圖12顯示圖11的結構之上視圖，且繪示基板350上之介電材料間隔物的兩者。如所繪示，介電材料355的間隔物具有間隔物預先符合的圖案化特徵之輪廓。圖12還顯示在界定各個間隔物結構(其中，例如，假字元線可能通過記憶體陣列中(見圖3-4))的部分之間的間隔之開口的形成之後的結構。圖12中的間隔物使用間隔物修剪掩罩(spacer trim mask)來予以垂直地切割。此間隔物修剪掩罩已使界定將修剪此等間隔物的垂直線等距。在一個實施例中，此等間隔物被形成於兩個相鄰的柱狀接點(見圖3)之間的開口隔開。垂直線的間距為6F，而各個垂直線的寬度大約為數十奈米。
圖13顯示圖12在基板350的圖案化，以形成鰭結構之後的結構。在一個實施例中，介電材料355的間隔物被使用作為掩罩，以界定鰭的寬度，且此半導體材料使用例如CF3蝕刻劑而被蝕刻成想要的鰭厚度。
圖14顯示圖13在此介電材料的移除之後的結構。在 一個實施例中，此介電材料可藉由蝕刻來予以移除。圖14顯示基板350包括基板上的鰭結構3510。鰭結構3510具有2F的間距。
圖15顯示圖14的結構之上視圖，且顯示相鄰的鰭結構，此相鄰的鰭結構具有圖案化特徵(此等圖案化特徵係自其中形成)的輪廓。圖15典型上還顯示字元線(以虛線所繪示的字元線355)的位置、典型的記憶體位元格370、及存取電晶體360的位置。若已形成如所述的鰭擴散特徵，則參考圖2所述的製程可被使用來形成如例如參考圖3及4所述的6F2記憶體單元陣列。
圖16繪示電子系統400的實施例之方塊圖。電子系統400可對應於例如可攜式系統、電腦系統、製程控制系統、或利用處理器及關聯的記憶體之任何其他的系統。在此實施例中，電子系統400包括微處理器402(具有處理器404及控制單元406)、記憶體裝置408、及輸入/輸出裝置410(要瞭解的是，在各種實施例中，電子系統400可具有複數個處理器、控制單元、記憶體裝置單元、及/或輸入/輸出裝置)。在一個實施例中，電子系統400具有一組指令，其界定藉由處理器404對資料實施操作；以及在處理器404、記憶體裝置408、與輸入/輸出裝置410之間的其他交易。控制單元406藉由使致使指令自記憶體裝置408被擷取及執行的一組操作重複循環而協調處理器404、記憶體裝置408、及輸入/輸出裝置410的操作。記憶體裝置408可包括元件(諸如，如在此所述的自旋轉移 力矩MRAM元件)，或其他型式之揮發性及非揮發性的記憶體組件。在實施例中，記憶體裝置408被嵌入於微處理器402中。
圖17繪示依據一個實施的計算裝置500。計算裝置500使板502安裝於其內。板502可包括一些組件，其包括，但不受限於處理器504及至少一個通訊晶片506。處理器504被實體且電氣地連接至板502。在某些實施中，至少一個通訊晶片506也被實體且電氣地耦接至板502。在另外的實施中，通訊晶片506為處理器504的部分。
依據其應用，計算裝置500可包括可或可不被實體且電氣地耦接至板502之其他的組件。這些其他的組件包括，但不受限於揮發性記憶體(例如，DRAM)、非揮發性記憶體(例如，ROM)、快閃記憶體、圖形處理器、數位訊號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、指南針、加速度計、陀螺儀、揚聲器、相機、及大量儲存裝置(諸如，硬碟機、光碟(CD)、數位多功能碟片(DVD)等等)。
通訊晶片506讓用於往返計算裝置500的資料之轉移的無線通訊成為可能。「無線」的術語及其衍生語可被使用來描述可經由透過非實體媒體的模組化電磁輻射之使用來通訊資料的電路、裝置、系統、方法、技術、通訊通道等。此術語不意謂關聯的裝置不包含任何有線，然而在某 些實施例中，其可不包含有線。通訊晶片506可實施一些無線標準或協定(其包括，但不受限於Wi-Fi(IEEE 802.11家族)、WiMAX(IEEE 802.16家族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、其衍生物、以及被指定為3G、4G、5G、及再往後之任何其他的無線協定)的任一者。計算裝置500可包括複數個通訊晶片506。例如，第一通訊晶片506可專用於較短範圍無線通訊(諸如，Wi-Fi及藍牙)，而第二通訊晶片506可專用於較長範圍無線通訊(諸如，GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、及其他)。
計算裝置500的處理器504包括封裝於處理器504內的積體電路晶粒。在某些實施中，此處理器的積體電路晶粒包括一或多個裝置，諸如，依據在此所述的實施所建構之非揮發性記憶體(例如，STT-MRAM記憶體)。「處理器」的術語可指處理來自暫存器及/或記憶體的電子資料，以將此電子資料轉換成可被儲存於暫存器及/或記憶體中的其他電子資料之任何裝置或裝置的部分。
通訊晶片506也包括封裝於通訊晶片506內的積體電路晶粒。依據本發明的另一實施，此通訊晶片的積體電路晶粒包括一或多個裝置，諸如，依據實施所建構的自旋轉移力矩記憶體。
在另外的實施中，安裝於計算裝置500內的另一組件 可包含積體電路晶粒，其包括依據實施所建構的非揮發性記憶體(例如，STT-MRAM記憶體)。
在各種實施中，計算裝置500可為膝上型電腦、上網機(netbook)、筆記型電腦、超極緻筆電(ultrabook)、智慧型電話、平板電腦、個人數位助理器(PDA)、超行動PC(個人電腦)、行動電話、桌上型電腦、伺服器、列印機、掃描器、監測器、機上盒、娛樂控制單元、數位相機、可攜式音樂播放器、或數位錄影機。在另外的實施中，計算裝置500可為處理資料之任何其他的電子裝置。
因此，一或多個實施例一般有關於微電子記憶體的製造。此微電子記憶體可為非揮發性的，其中，當此記憶體未被供電時，此記憶體可保留儲存的資訊。本發明的一或多個實施例有關於非揮發性微電子記憶體裝置用的自旋轉移力矩記憶元件之製造。由於此種元件的非揮發性，所以此種元件可被使用於嵌入式或獨立式的非揮發性記憶體中，或此種元件可被使用為嵌入式或獨立式的動態隨機存取記憶體(DRAM)之替代者。例如，此種元件可被使用於給定的技術節點(technology node)之有競爭力的單元尺寸之1T-1X記憶體(X=電容器或電阻器)。
範例
範例1為一種裝置，包括記憶體單元陣列，係以藉由字元線及位元線相對於彼此為一般正交方向所界定之柵格來予以配置，此記憶體單元陣列的單元包含非揮發性記憶 體組件及存取電晶體，其中，此存取電晶體包含擴散區，其中，此擴散區的部分係以相對於關聯的字元線為銳角來予以配置。
在範例2中，範例1的此設備中之此非揮發性記憶體組件為STT-MRAM記憶體組件。
在範例3中，範例1的此設備中之此單元包括柱狀接點，此柱狀接點被耦接至此記憶體組件及此存取電晶體的此擴散區。
在範例4中，範例3的此設備中之此記憶體組件被配置於此位元線與源極線之間，且此柱狀接點自對準此源極線。
在範例5中，範例4的此設備中之此源極線被耦接至此擴散區，且源極線距為2F。
在範例6中，範例3的此設備另包括配置於此記憶體組件與此柱狀接點之間的重新分布層，且此單元中之此記憶體組件與此柱狀接點的相對位置是偏移或相異的。
在範例7中，在範例6的此設備中，相對於此柱狀接點的端點之表面，此重新分布層包括表面粗糙度降低之表面。
在範例8中，範例6的此設備中之位元線距為2F。
在範例9中，範例2的此設備中之此記憶體組件包括磁性穿隧接面。
範例10為一種方法，包括將複數個特徵引入於基板上；將間隔材料保形地引入於此複數個特徵上，此間隔材 料具有供存取電晶體的接面區選擇之厚度；非均向性地蝕刻此間隔材料，以使此複數個特徵曝露出；移除此複數個特徵；蝕刻此基板，以形成複數個鰭，各個此複數個鰭包括本體，此本體具有長度尺寸，此長度尺寸包括複數個第一接面區和複數個第二接面區，此複數個第一接面區和此複數個第二接面區一般為相互平行且藉由傾斜通道區而偏移，在此長度尺寸中，此等傾斜通道區使第一接面區的末端自第二接面區的起點偏移；移除此間隔材料；以及將閘極電極引入於此複數個鰭的各者之通道區上，其中，此閘極電極係以相對於此複數個第一接面區和此複數個第二接面區為一般正交方向來予以配置。
在範例11中，範例10的此方法中所引入之此複數個特徵的各者包括本體，此本體具有長度尺寸，此長度尺寸包括複數個第一部分和複數個第二部分，此複數個第一部分和此複數個第二部分一般為互相平行且藉由傾斜部分而偏移，在此長度尺寸中，此等傾斜部分使第一部分的末端自第二部分的起點偏移。
在範例12中，範例10的此方法中之此複數個鰭的各者之間的間距為2F。
在範例13中，範例10的此方法另包括形成複數條源極線，此複數條源極線的各者係以相對於此閘極電極為一般正交方向來予以配置；以及形成介於此複數個第一接面區的某些與此源極線之間的接點。
在範例14中，範例10的此方法另包括將複數個柱狀 接點形成至此複數個第二接面區的各者；形成複數個重新分布層於此複數個柱狀接點的各者上，其中，此複數個柱狀接點的某些接觸此複數個重新分布層的某些之第一側；以及形成複數個非揮發性記憶體組件於此複數個重新分布層的各者之第二側上，其中，此複數個重新分布層的各者使柱狀接點與非揮發性記憶體組件的對準偏移。
在範例15中，範例14的此方法中之此複數個柱狀接點自對準複數條源極線的各者。
在範例16中，範例14的此方法另包括形成複數條位元線，其中，此複數個非揮發性記憶體組件被耦接至此複數條位元線的各者。
在範例17中，範例16的此方法中之沿著此位元線方向之相鄰的非揮發性記憶體組件之間距為3F。
在範例18中，在蝕刻此基板，以形成複數個鰭之前，範例10的此方法包括以間隔修剪掩罩來蝕刻此間隔材料，用以使界定假位元線處之此存取電晶體的第一接面和第二接面之間隔硬掩罩分離。
在範例19中，一種記憶體單元陣列的積體基板，此積體基板具有藉由範例10-18之任一者的此方法所形成之6F2的有效尺寸。
範例20為一種裝置，包括積體電路基板，此積體電路基板包括具有6F2的有效尺寸之記憶體單元陣列，此陣列係以藉由字元線及位元線相對於彼此為一般正交方向所界定之柵格來予以配置，此記憶體單元陣列的單元包括非 揮發性記憶體組件及存取電晶體，其中，此存取電晶體包括以相對於關聯的字元線為銳角來予以配置之通道區，及耦接至源極線的第一接面區和耦接至此位元線的第二接面區。
在範例21中，範例20的此裝置中之此非揮發性記憶體組件為STT-MRAM記憶體組件。
在範例22中，範例20的此裝置中之電阻性記憶體組件被耦接至此位元線，且各個單元另包括柱狀接點，此柱狀接點使此記憶體組件耦接至此存取電晶體的此第二接面區。
在範例23中，在此單元中，範例22的此裝置中之此記憶體組件被配置於此位元線與此源極線之間，且此柱狀接點自對準此源極線。
在範例24中，範例23的此裝置另包括配置於此電阻性記憶體組件與此柱狀接點之間的重新分布層，且此單元中之此記憶體組件與此柱狀接點的相對位置是不同的。
在範例25中，範例20-24之任一者的此裝置的此記憶體組件包括磁性穿隧接面。
在以上的說明中，為了解釋的目的，許多特定細節已被提及，以便提供本發明的徹底瞭解。然而，熟習此項技術者將顯然可知的是，一或多個其他的實施例可在沒有這些特定細節的某些之下來予以實施。所述的特定實施例並非用以限制本發明，而是用以說明本發明。本發明的範圍不是藉由以上所提供的特定範例，而是僅藉由以下的申請 專利範圍來予以判定。在其他的情況中，熟知的結構、裝置、及操作已以方塊圖形式或沒有細節來予以顯示，以便避免混淆此說明的瞭解。在圖式之中，於認為適當之處，已重複參考標號或參考標號的末端部分，以表示對應或類似的元件(其選擇上可具有類似的特徵)。
還應該理解的是，遍及此說明書之參考「一個實施例」、「實施例」、「一或多個實施例」、或「不同的實施例」例如意謂特定的特性可被包括於本發明的實施中。同樣地，應該理解的是，為了簡化此揭示且幫助各種發明觀點的瞭解之目地，在此說明中，各種特性有時被一起聚集於單一實施例、圖式、或其說明中。然而，此揭示的方法不被解釋為反映本發明，本發明需要比各個申請專利範圍中明確敘述的特性更多之特性。更確切而言，如下面的申請專利範圍反映，發明觀點在於比單一揭示的實施例之全部特性更少。因此，在此詳細說明之下的申請專利範圍在此被明確地併入至此詳細說明中，其中，各個申請專利範圍獨自為本發明之不同的實施例。
100‧‧‧位元格
110‧‧‧STT-MRAM記憶體元件或組件
1102‧‧‧底部電極
1104‧‧‧固定磁層
1116‧‧‧頂部電極
1118‧‧‧自由磁層
1122‧‧‧穿隧位障或介電層
1123‧‧‧第一介電元件
1124‧‧‧第二介電元件
120‧‧‧存取電晶體
130‧‧‧接面區
140‧‧‧接面區
150‧‧‧閘極電極
155‧‧‧字元線
160‧‧‧位元線
170‧‧‧源極線

Claims (20)

  1. 一種記憶體裝置，包含：記憶體單元陣列，係以藉由字元線及位元線相對於彼此為一般正交方向所界定之柵格來予以配置，該記憶體單元陣列的單元包含非揮發性記憶體組件及存取電晶體，其中，該存取電晶體包含擴散區，其中，該擴散區的部分係以相對於關聯的字元線為銳角來予以配置，且其中，該單元另包含柱狀接點，該柱狀接點被耦接至該記憶體組件及該存取電晶體的該擴散區；以及配置於該記憶體組件與該柱狀接點之間的重新分布層，且該單元中之電阻性記憶體組件與該柱狀接點的相對位置是偏移的。
  2. 如申請專利範圍第1項之記憶體裝置，其中，該非揮發性記憶體組件為STT-MRAM記憶體組件。
  3. 如申請專利範圍第1項之記憶體裝置，其中，該記憶體組件被配置於該位元線與源極線之間，且該柱狀接點自對準該源極線。
  4. 如申請專利範圍第3項之記憶體裝置，其中，該源極線被耦接至該擴散區，且源極線距為2F。
  5. 如申請專利範圍第1項之記憶體裝置，其中，相對於該柱狀接點的端點之表面，該重新分布層包含表面粗糙度降低之表面。
  6. 如申請專利範圍第1項之記憶體裝置，其中，位元線距為2F。
  7. 如申請專利範圍第2項之記憶體裝置，其中，該記憶體組件包含磁性穿隧接面。
  8. 一種製造記憶體的方法，包含：將複數個特徵引入於基板上；將間隔材料保形地引入於該複數個特徵上，該間隔材料具有供存取電晶體的接面區選擇之厚度；非均向性地蝕刻該間隔材料，以使該複數個特徵曝露出；移除該複數個特徵；蝕刻該基板，以形成複數個鰭，各個該複數個鰭包含本體，該本體具有長度尺寸，該長度尺寸包含複數個第一接面區和複數個第二接面區，該複數個第一接面區和該複數個第二接面區一般為相互平行且藉由傾斜通道區而偏移，在該長度尺寸中，該等傾斜通道區使第一接面區的末端自第二接面區的起點偏移；移除該間隔材料；以及將閘極電極引入於該複數個鰭的各者之通道區上，其中，該閘極電極係以相對於該複數個第一接面區和該複數個第二接面區為一般正交方向來予以配置。
  9. 如申請專利範圍第8項之方法，其中，所引入之該複數個特徵的各者包含本體，該本體具有長度尺寸，該長度尺寸包含複數個第一部分和複數個第二部分，該複數個第一部分和該複數個第二部分一般為互相平行且藉由傾斜部分而偏移，在該長度尺寸中，該等傾斜部分使第一部 分的末端自第二部分的起點偏移。
  10. 如申請專利範圍第8項之方法，其中，該複數個鰭的各者之間的間距為2F。
  11. 如申請專利範圍第8項之方法，另包含：形成複數條源極線，該複數條源極線的各者係以相對於該閘極電極為一般正交方向來予以配置；以及形成介於該複數個第一接面區的某些與該源極線之間的接點。
  12. 如申請專利範圍第8項之方法，另包含：將複數個柱狀接點形成至該複數個第二接面區的各者；形成複數個重新分布層於該複數個柱狀接點的各者上，其中，該複數個柱狀接點的某些接觸該複數個重新分布層的某些之第一側；以及形成複數個非揮發性記憶體組件於該複數個重新分布層的各者之第二側上，其中，該複數個重新分布層的各者使柱狀接點與非揮發性記憶體組件的對準偏移。
  13. 如申請專利範圍第12項之方法，其中，該複數個柱狀接點自對準複數條源極線的各者。
  14. 如申請專利範圍第12項之方法，另包含形成複數條位元線，其中，該複數個非揮發性記憶體組件被耦接至該複數條位元線的各者。
  15. 如申請專利範圍第14項之方法，其中，沿著該位元線方向之相鄰的非揮發性記憶體組件之間距為3F。
  16. 如申請專利範圍第8項之方法，其中，在蝕刻該基板，以形成複數個鰭之前，該方法包含以間隔修剪掩罩來蝕刻該間隔材料，用以使界定假位元線處之該存取電晶體的第一接面和第二接面之間隔硬掩罩分離。
  17. 一種記憶體單元陣列的積體基板，該積體基板具有藉由申請專利範圍第8項的該方法所形成之6F2的有效尺寸。
  18. 一種記憶體裝置，包含：積體電路基板，該積體電路基板包含具有6F2的有效尺寸之記憶體單元陣列，該陣列係以藉由字元線及位元線相對於彼此為一般正交方向所界定之柵格來予以配置，該記憶體單元陣列的單元包含非揮發性記憶體組件及存取電晶體，其中，該存取電晶體包含以相對於關聯的字元線為銳角來予以配置之通道區，及耦接至源極線的第一接面區和耦接至該位元線的第二接面區，其中，該記憶體組件被耦接至該位元線，且各個單元另包含柱狀接點，該柱狀接點使該記憶體組件耦接至該存取電晶體的該第二接面區，且其中，在該單元中，該記憶體組件被配置於該位元線與該源極線之間，且該柱狀接點自對準該源極線；以及配置於該電阻性記憶體組件與該柱狀接點之間的重新分布層，且該單元中之該記憶體組件與該柱狀接點的相對位置是不同的。
  19. 如申請專利範圍第18項之記憶體裝置，其中，該非揮發性記憶體組件為STT-MRAM記憶體組件。
  20. 如申請專利範圍第18項之記憶體裝置，其中，該記憶體組件包含磁性穿隧接面。
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