JP2011023476A - 磁気記憶装置 - Google Patents

Abstract

【課題】大容量化が可能な磁気記憶装置を提供する。
【解決手段】第１方向に形成されたアクティブエリア１１と、アクティブエリア１１上に形成され、抵抗値の変化によってデータを記憶するＭＴＪ素子１２と、ＭＴＪ素子１２の両側のアクティブエリア１１上に、第１方向と直交する第２方向に形成されたセルトランジスタＴ１，Ｔ２のゲート電極（ワード線ＷＬ）とを備える。さらに、ゲート電極のＭＴＪ素子１２と反対側のアクティブエリア１１上に形成されたビット線コンタクト１３と、ＭＴＪ素子１２に接続され、第１方向に形成されたビット線ＢＬと、ビット線コンタクト１３に接続され、第１方向に形成されたビット線ｂＢＬとを備える。ＭＴＪ素子１２とビット線コンタクト１３がゲート電極を間に挟んで交互に配置されている。
【選択図】図１

Description

本発明は、磁気抵抗効果素子を含むメモリセルを備えた磁気記憶装置に関するものである。

近年、強磁性体/絶縁体/強磁性体のサンドイッチ構造で構成されるトンネル磁気抵抗効果(ＴＭＲ:Tunneling MagnetoResistance effect)素子（あるいは磁気トンネル接合(ＭＴＪ:Magnetic tunnel junction)素子）を記憶素子として用いたスピン注入型の磁気記憶装置(ＭＲＡＭ:Magnetoresistive Random Access Memory)が提案されている（例えば、特許文献１参照）。

これは、一つの強磁性体層のスピンを固定し(固定層あるいはピン層)、もう一つの強磁性体層のスピンを制御する(自由層あるいはフリー層)ことによってサンドイッチ構造間の抵抗を変化させ、メモリとして利用するものである。

しかし、スピン注入型のＭＲＡＭは、書き込み動作時にメモリセルへ流す書き込み電流が大きく、１つのメモリセルが１つのセルトランジスタと１つのＭＴＪ素子にて構成されている場合、セルトランジスタを流れる電流値もしくは、必要な電流を流せるセルトランジスタにより、１つのメモリセルの面積が規定される。このため、メモリセルの面積を小さくできないという問題がある。

特開２００２−３５３４１８号公報

本発明は、大容量化が可能な磁気記憶装置を提供する。

本発明の一実施態様の磁気記憶装置は、半導体基板上の第１方向に形成されたアクティブエリアと、前記アクティブエリア上に形成され、抵抗値の変化によってデータを記憶する磁気抵抗効果素子と、前記磁気抵抗効果素子の両側の前記アクティブエリア上に、前記第１方向と直交する第２方向に形成されたセルトランジスタのゲート電極と、前記セルトランジスタのゲート電極の前記磁気抵抗効果素子と反対側の前記アクティブエリア上に形成されたビット線コンタクトと、前記磁気抵抗効果素子に接続され、前記第１方向に形成された第１ビット線と、前記ビット線コンタクトに接続され、前記第１方向に形成された第２ビット線とを具備し、前記磁気抵抗効果素子と前記ビット線コンタクトが、前記ゲート電極を間に挟んで交互に配置されていることを特徴とする。

本発明によれば、大容量化が可能な磁気記憶装置を提供することが可能である。

本発明の第１実施形態の磁気記憶装置の構成を示すレイアウト図である。 第１実施形態の磁気記憶装置におけるメモリセルの等価回路図である。 図１に示した磁気記憶装置のＡ−Ａ線、Ｂ−Ｂ線に沿った断面図である。 図１に示した磁気記憶装置のＣ−Ｃ線、Ｄ−Ｄ線に沿った断面図である。 第１実施形態の変形例としての磁気記憶装置の構成を示すレイアウト図である。 図５に示した磁気記憶装置のＡ−Ａ線、Ｂ−Ｂ線に沿った断面図である。 図５に示した磁気記憶装置のＣ−Ｃ線、Ｄ−Ｄ線に沿った断面図である。 本発明の第２実施形態の磁気記憶装置の構成を示すレイアウト図である。

以下、図面を参照して本発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１実施形態］
まず、本発明の第１実施形態の磁気記憶装置について説明する。

図１は、第１実施形態の磁気記憶装置の構成を示すレイアウト図である。この図は、半導体基板上に形成されるアクティブエリア１１、磁気抵抗効果素子（以下、ＭＴＪ素子）１２、ビット線コンタクト１３、ビット線ＢＬ、ビット線ｂＢＬ、及びワード線ＷＬのレイアウトを示す。ＭＴＪ素子１２は抵抗値の変化によってデータを記憶する。

図１に示すように、半導体基板内には、アクティブエリア１１が第１方向に沿って直線に形成されている。アクティブエリア１１は、直線形状を有する、すなわち矩形形状を持ち、その長手方向が第１方向に平行に配置されている。アクティブエリア１１は、セルトランジスタＴ１，Ｔ２のチャネル領域、ソース領域、及びドレイン領域を含み、第１方向に、途切れることなく連続的に形成されている。

アクティブエリア１１上には、ＭＴＪ素子１２が形成されている。ＭＴＪ素子１２の両側のアクティブエリア１１上には、セルトランジスタＴ１，Ｔ２のゲート電極（ワード線）ＷＬが第１方向と直交する第２方向にそれぞれ形成されている。アクティブエリア１１とワード線ＷＬとの交点には、セルトランジスタＴ１，Ｔ２がそれぞれ形成されている。セルトランジスタＴ１，Ｔ２のゲート電極（ワード線ＷＬ）及びゲート電極間距離は、最小加工寸法で形成されている。

ワード線ＷＬの、ＭＴＪ素子１２と反対側のアクティブエリア１１上には、ビット線コンタクト１３がそれぞれ形成されている。すなわち、ＭＴＪ素子１２とビット線コンタクト１３は、ゲート電極（ワード線ＷＬ）を間に挟んで交互に配置されている。

また、ビット線ＢＬが、ＭＴＪ素子１２に接続され、第１方向に沿って直線に形成されている。ビット線ＢＬは直線形状を有する。ビット線ｂＢＬが、ビット線コンタクト１３に接続され、第１方向に形成されている。ビット線ｂＢＬは、第１方向に対して平行な直線と所定の角度（例えば、４５度）を持つ斜線、あるいは曲線を有する形状からなる。ビット線ＢＬとビット線ｂＢＬは、上方から見て交差するように配置されている。ＭＣにて示す破線内は、１つのメモリセルを形成するのに必要な面積を示している。

次に、第１実施形態の磁気記憶装置におけるメモリセルの回路構成を説明する。図２は、第１実施形態の磁気記憶装置におけるメモリセルの等価回路図である。

磁気記憶装置における１つのメモリセルは、ＭＴＪ素子１２、及びセルトランジスタＴ１，Ｔ２にて構成されている。

ＭＴＪ素子１２の一端には、ビット線ＢＬが接続されている。ＭＴＪ素子１２の他端には、セルトランジスタＴ１，Ｔ２のドレインが接続されている。トランジスタＴ１，Ｔ２のソースには、ビット線ｂＢＬが接続されている。さらに、トランジスタＴ１，Ｔ２のゲートには、ワード線ＷＬがそれぞれ接続されている。

このようなメモリセルにおいては、書き込み時に２つのワード線ＷＬが選択され、セルトランジスタＴ１，Ｔ２がオン状態となる。そして、ビット線ＢＬとビット線ｂＢＬに所定の電圧がそれぞれ印加される。これにより、ＭＴＪ素子１２に書き込み電流を流し、ＭＴＪ素子１２の抵抗値を変化させる。

次に、図３及び図４に示す断面図を用いて、図１に示した磁気記憶装置の断面構造を詳細に説明する。

図３（ａ）及び図３（ｂ）は、図１に示した磁気記憶装置のＡ−Ａ線、Ｂ−Ｂ線に沿った断面図である。図４（ａ）及び図４（ｂ）は、図１に示した磁気記憶装置のＣ−Ｃ線、Ｄ−Ｄ線に沿った断面図である。なお、一部を省略している。

磁気記憶装置のＡ−Ａ線に沿った断面は以下のような構造を有する。図３（ａ）に示すように、半導体基板（アクティブエリア１１を含む）２１には、ソース領域２２Ｓとドレイン領域２２Ｄが離隔して形成されている。隣接するソース領域２２Ｓとドレイン領域２２Ｄの間の半導体基板上にはゲート絶縁膜２３が形成され、ゲート絶縁膜２３上にはセルトランジスタＴ１，Ｔ２のゲート電極（ワード線）ＷＬが形成されている。

ドレイン領域２２Ｄ上にはコンタクト２４が形成され、コンタクト２４上にはＭＴＪ素子１２が形成されている。ＭＴＪ素子１２は、強磁性体層１２Ａ，１２Ｂと、これら強磁性体層１２Ａ，１２Ｂ間に配置された絶縁体層１２Ｃから構成される。さらに、ＭＴＪ素子１２上には、ビット線ＢＬが形成されている。

ソース領域２２Ｓ上にはビット線コンタクト１３が形成され、ビット線コンタクト１３上にはビット線ｂＢＬが形成されている。さらに、半導体基板２１とビット線ＢＬ，ｂＢＬとの間には、層間絶縁膜２５が形成されている。ビット線ＢＬとビット線ｂＢＬは、半導体基板２１から異なる高さに形成されている。

磁気記憶装置のＢ−Ｂ線に沿った断面は以下のような構造を有する。図３（ｂ）に示すように、半導体基板２１には、素子分離絶縁膜２６が形成されている。素子分離絶縁膜２６上にはゲート絶縁膜２３が形成され、ゲート絶縁膜２３上にはワード線ＷＬが形成されている。さらに、ワード線ＷＬ間の上方には、層間絶縁膜２５を介してビット線ｂＢＬが形成されている。

磁気記憶装置のＣ−Ｃ線に沿った断面は以下のような構造を有する。図４（ａ）に示すように、半導体基板２１には、ドレイン領域２２Ｄと素子分離絶縁膜２６とが交互に形成されている。ドレイン領域２２Ｄ上にはコンタクト２４が形成され、コンタクト２４上にはＭＴＪ素子１２が形成されている。ＭＴＪ素子１２上には、ビット線ＢＬが形成されている。さらに、素子分離絶縁膜２６の上方には、層間絶縁膜２５を介してビット線ｂＢＬが形成されている。

磁気記憶装置のＤ−Ｄ線に沿った断面は以下のような構造を有する。図４（ｂ）に示すように、半導体基板２１には、ソース領域２２Ｓと素子分離絶縁膜２６とが交互に形成されている。ソース領域２２Ｓ上にはビット線コンタクト１３が形成され、ビット線コンタクト１３上にはビット線ｂＢＬが形成されている。さらに、ビット線ｂＢＬ上には、層間絶縁膜２５を介してビット線ＢＬが形成されている。

第１実施形態の磁気記憶装置では、ＭＴＪ素子１２に２つのセルトランジスタＴ１，Ｔ２が接続されている。トランジスタを流れる電流は、トランジスタのチャネル幅Ｗで規定される。このため、ＭＴＪ素子１２に接続されるセルトランジスタが２つになると、書き込み動作時にＭＴＪ素子１２に流す書き込み電流が２倍に設定できる。

また、図１に示したように、ビット線ＢＬとビット線ｂＢＬとを同一方向に形成している。これにより、ビット線ＢＬ及びビット線ｂＢＬの電位変化に必要な充放電時間が短くできる。これは、以下の理由による。例えば、比較例として、ビット線ｂＢＬ（ソース線）をワード線ＷＬと同じ方向に沿って形成するレイアウトが可能である。しかし、この場合、ビット線ｂＢＬの電位を変化させるのに多くのメモリセルを充放電する必要が生じるため、ビット線ｂＢＬの充放電時間が長くなる。このため、動作が遅くなると共に、消費電流が増大するという問題がある。本実施形態では、ビット線ＢＬとビット線ｂＢＬを同一方向に形成することにより、選択メモリセルのビット線ＢＬとビット線ｂＢＬだけを充放電すればよいため、この問題が解消できる。

また、本実施形態では、図１に示したように、ＭＴＪ素子を中心として左右にセルトランジスタを配置している。セルトランジスタのＭＴＪ素子と反対側には、ビット線コンタクトを配置している。さらに、ビット線コンタクトのセルトランジスタと反対側には、別のセルトランジスタを配置している。

このような配置により、メモリセルごとの素子分離をオフ状態のセルトランジスタで行えるため、第１方向（ビット線方向）におけるアクティブエリアに素子分離絶縁膜を形成する必要がない。すなわち、アクティブエリアをメモリセルごとに分離する必要がなく、第１方向に連続的に形成できる。

これにより、最小線幅と最小間隔をＦとしたとき、図１にＭＣにて示すように、第１方向（ビット線方向）に４×Ｆ、第２方向（ワード線方向）に２×Ｆの領域で１つのメモリセルが形成でき、小面積でメモリセルを形成することが可能となる。

また、製造工程において、ビット線コンタクト１３とコンタクト２４とがアクティブエリア上に第１方向に等間隔に形成されるので、これらコンタクト１３、２４の加工制御性がよい。

さらに、図３の（ａ）に示したように、ビット線ｂＢＬとＭＴＪ素子１２とを同一高さに形成している。このため、ビット線ｂＢＬ及びＭＴＪ素子１２の下に形成するビット線コンタクト１３とコンタクト２４を同一深さで一度に形成できる。これにより、ビット線コンタクト１３とコンタクト２４の製造工程を容易にできる。

以上説明したように第１実施形態よれば、小面積でメモリセルを形成することができ、大容量化が可能な磁気記憶装置を提供することができる。

次に、第１実施形態の磁気記憶装置の変形例について説明する。

図５は、第１実施形態の変形例としての磁気記憶装置の構成を示すレイアウト図である。

図１に示した第１実施形態では、ビット線ＢＬがＭＴＪ素子１２に接続され、ビット線ｂＢＬがビット線コンタクト１３を介してソース領域２２Ｓに接続されていたが、この変形例ではビット線ｂＢＬがＭＴＪ素子１２に接続され、ビット線ＢＬがビット線コンタクト１３を介してドレイン領域２２Ｄに接続されている。その他の構成は第１実施形態と同様である。

次に、図６及び図７に示す断面図を用いて、図５に示した磁気記憶装置の断面構造を詳細に説明する。

図６（ａ）及び図６（ｂ）は、図５に示した磁気記憶装置のＡ−Ａ線、Ｂ−Ｂ線に沿った断面図である。図７（ａ）及び図７（ｂ）は、図５に示した磁気記憶装置のＣ−Ｃ線、Ｄ−Ｄ線に沿った断面図である。なお、一部を省略している。

磁気記憶装置のＡ−Ａ線に沿った断面は以下のような構造を有する。図６（ａ）に示すように、半導体基板（アクティブエリア１１を含む）２１には、ソース領域２２Ｓとドレイン領域２２Ｄが離隔して形成されている。隣接するソース領域２２Ｓとドレイン領域２２Ｄの間の半導体基板上にはゲート絶縁膜２３が形成され、ゲート絶縁膜２３上にはセルトランジスタＴ１，Ｔ２のゲート電極（ワード線）ＷＬが形成されている。

ドレイン領域２２Ｄ上にはビット線コンタクト１３が形成され、ビット線コンタクト１３上にはビット線ＢＬが形成されている。ソース領域２２Ｓ上にはコンタクト２４が形成され、コンタクト２４上にはＭＴＪ素子１２が形成されている。さらに、ＭＴＪ素子１２上には、ビット線ｂＢＬが形成されている。さらに、半導体基板２１とビット線ＢＬ，ｂＢＬとの間には、層間絶縁膜２５が形成されている。

磁気記憶装置のＢ−Ｂ線に沿った断面は以下のような構造を有する。図６（ｂ）に示すように、半導体基板２１には、素子分離絶縁膜２６が形成されている。素子分離絶縁膜２６上にはゲート絶縁膜２３が形成され、ゲート絶縁膜２３上にはワード線ＷＬが形成されている。さらに、ワード線ＷＬ間の上方には、層間絶縁膜２５を介してビット線ｂＢＬが形成されている。

磁気記憶装置のＣ−Ｃ線に沿った断面は以下のような構造を有する。図７（ａ）に示すように、半導体基板２１には、ドレイン領域２２Ｄと素子分離絶縁膜２６とが交互に形成されている。ドレイン領域２２Ｄ上にはビット線コンタクト１３が形成され、ビット線コンタクト１３上にはビット線ＢＬが形成されている。さらに、素子分離絶縁膜２６の上方には、層間絶縁膜２５を介してビット線ｂＢＬが形成されている。

磁気記憶装置のＤ−Ｄ線に沿った断面は以下のような構造を有する。図７（ｂ）に示すように、半導体基板２１には、ソース領域２２Ｓと素子分離絶縁膜２６とが交互に形成されている。ソース領域２２Ｓ上にはコンタクト２４が形成され、コンタクト２４上にはＭＴＪ素子１２が形成されている。ＭＴＪ素子１２上には、ビット線ｂＢＬが形成されている。さらに、ビット線ｂＢＬ上には、層間絶縁膜２５を介してビット線ＢＬが形成されている。

このように第１実施形態におけるビット線ＢＬとビット線ｂＢＬとの接続を入れ替え、ビット線ｂＢＬがＭＴＪ素子１２に接続され、ビット線ＢＬがビット線コンタクト１３を介してドレイン領域２２Ｄに接続されている場合でも、第１実施形態と同様の効果を得ることができる。

［第２実施形態］
次に、本発明の第２実施形態の磁気記憶装置について説明する。

図８は、第２実施形態の磁気記憶装置の構成を示すレイアウト図である。

第１実施形態では、アクティブエリア１１とビット線ＢＬを第１方向に直線に配置し、ビット線ｂＢＬを第１方向に対して平行な直線と所定の角度（例えば、４５度）を持つ斜線にて形成したが、この第２実施形態では、図８に示すように、アクティブエリア１１、ビット線ＢＬ、及びビット線ｂＢＬを、曲線にて第１方向に形成する。すなわち、アクティブエリア１１、ビット線ＢＬ、及びビット線ｂＢＬは曲線形状を有する。

第２実施形態では、ビット線ＢＬとビット線ｂＢＬとを同じ第１方向に形成し、メモリセルの面積を小さくするために、ビット線ＢＬとビット線ｂＢＬを別のレイヤーに形成している。さらに、ビット線ＢＬとビット線ｂＢＬへのコンタクトをＭＴＪ素子１２上とアクティブエリア１１上にそれぞれ形成している。

さらに、メモリセルの小面積化のために、これらビット線ＢＬ、ビット線ｂＢＬ、ビット線コンタクト１３、及びコンタクト２４（あるいはＭＴＪ素子１２）が近接した配置になっており、ビット線コンタクト１３及びコンタクト２４はセルフアラインコンタクト（ＳＡＣ）構造を有する。すなわち、ビット線コンタクト１３及びコンタクト２４はセルフアラインにより製造される。

図１に示したように、第１実施形態では、ビット線ｂＢＬが曲線あるいは４５度の斜線を有しており、この曲線の曲率が大きいと、あるいは斜線の角度が大きいと製造が容易ではなくなる。

第２実施形態では、製造を容易にするために、ビット線ＢＬに接続されるアクティブエリア１１も曲線にし、ビット線ＢＬ、ビット線ｂＢＬも曲線にすることにより、これらを形成するために必要な曲率を３つのパターンで分担させる。すなわち、アクティブエリア１１、ビット線ＢＬ、及びビット線ｂＢＬを、曲線形状にて形成することにより、第１実施形態において、ビット線ｂＢＬが持つ曲率を小さく、あるいはビット線ｂＢＬが持つ第１方向に対する角度を小さくする。これにより、第２実施形態の磁気記憶装置の製造が容易となる。その他の構成及び効果については、第１実施形態と同様である。

なおここでは、アクティブエリア１１、ビット線ＢＬ、及びビット線ｂＢＬがすべて曲線形状を有する例を示したが、アクティブエリア１１、ビット線ＢＬ、及びビット線ｂＢＬの少なくとも１つが曲線形状を有するように形成してもよい。

また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。

１１…アクティブエリア、１２…磁気抵抗効果素子（ＭＴＪ素子）、１２Ａ，１２Ｂ…強磁性体層、１２Ｃ…絶縁体層、１３…ビット線コンタクト、２１…半導体基板、２２Ｓ…ソース領域、２２Ｄ…ドレイン領域、２３…ゲート絶縁膜、２４…コンタクト、２５…層間絶縁膜、２６…素子分離絶縁膜、ＢＬ…ビット線、ｂＢＬ…ビット線、ＭＣ…メモリセル、Ｔ１，Ｔ２…セルトランジスタ、ＷＬ…ワード線。

Claims (5)

1. 半導体基板上の第１方向に形成されたアクティブエリアと、
   前記アクティブエリア上に形成され、抵抗値の変化によってデータを記憶する磁気抵抗効果素子と、
   前記磁気抵抗効果素子の両側の前記アクティブエリア上に、前記第１方向と直交する第２方向に形成されたセルトランジスタのゲート電極と、
   前記セルトランジスタのゲート電極の前記磁気抵抗効果素子と反対側の前記アクティブエリア上に形成されたビット線コンタクトと、
   前記磁気抵抗効果素子に接続され、前記第１方向に形成された第１ビット線と、
   前記ビット線コンタクトに接続され、前記第１方向に形成された第２ビット線とを具備し、
   前記磁気抵抗効果素子と前記ビット線コンタクトが、前記ゲート電極を間に挟んで交互に配置されていることを特徴とする磁気記憶装置。
2. 前記アクティブエリア、前記第１ビット線、及び前記第２ビット線の少なくとも１つが曲線形状を有することを特徴とする請求項１に記載の磁気記憶装置。
3. 前記セルトランジスタの前記ゲート電極及びゲート電極間距離が最小加工寸法で形成されていることを特徴とする請求項１または２に記載の磁気記憶装置。
4. 前記第１ビット線と前記第２ビット線は前記半導体基板から異なる高さに形成されていることを特徴とする請求項１乃至３のいずれかに記載の磁気記憶装置。
5. 前記第１ビット線と前記第２ビット線とが前記第１、第２ビット線の上方から見て交差していることを特徴とする請求項４に記載の磁気記憶装置。

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