JP2007317795A - 半導体メモリ - Google Patents

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Abstract

【課題】ダブルゲート構造のメモリセルのセルサイズを縮小する。
【解決手段】本発明の例に関わる半導体メモリは、偶数カラムｊ内に配置される第１メモリセルと、奇数カラムｊ＋１内に配置される第２メモリセルとを備える。第１メモリセルは、一端が第１ビット線に接続される第１抵抗変化素子Ｘと、第１抵抗変化素子Ｘの他端と第２ビット線との間に並列接続される第１及び第２ＦＥＴとから構成される。第２メモリセルは、一端が第３ビット線に接続される第２抵抗変化素子と、第２抵抗変化素子の他端と第４ビット線との間に並列接続される第３及び第４ＦＥＴとから構成される。第１ＦＥＴのゲートは、第１ワード線に接続され、第２及び第３ＦＥＴのゲートは、共に第２ワード線に接続され、第４ＦＥＴのゲートは、第３ワード線に接続される。
【選択図】図２

Description

本発明は、抵抗変化素子をメモリセルとする半導体メモリに関し、特に、磁気ランダムアクセスメモリ(magnetic random access memory)に使用される。
近年、不揮発でありながら、高速、高集積、低消費、高信頼性という特長を併せ持ったユニバーサルなメモリデバイスの開発競争が盛んである。そのなかでも、抵抗変化素子をメモリセルとする半導体メモリ、例えば、磁気抵抗効果素子(magnetoresistive element)をメモリセルとする磁気ランダムアクセスメモリは、実用化に向けての有力候補の一つとなっている(例えば、非特許文献１を参照)。
磁気ランダムアクセスメモリは、磁気抵抗効果の利用により“１”／“０”データの記憶を可能にする。現在では、磁気抵抗効果としては、TMR効果(tunneling magnetoresistive effect)を利用するのが一般的である。TMR効果は、トンネルバリア層とこれを挟み込む２つの強磁性層とにより構成されるMTJ素子(magnetic tunnel junction element)により実現される。
そして、MTJ素子の２つの強磁性層の磁化方向が同じ向き(パラレル状態)の場合、トンネルバリア層のトンネル確率が最大となり、MTJ素子の抵抗値が最小となる。この状態を、例えば、“１”とする。また、MTJ素子の２つの強磁性層の磁化方向が反対向き(アンチパラレル状態)の場合、トンネルバリア層のトンネル確率が最小となり、MTJ素子の抵抗値が最大となる。この状態を、例えば、“０”とする。
ここで、MTJ素子に対するデータ書き込み(磁化反転)については、書き込み線に流れる電流により発生する磁場を利用する磁場書き込み方式と、スピン注入電流をMTJ素子に流すことにより発生するスピン偏極電子によるスピントルクを利用するスピン注入書き込み方式とが知られている。
磁場書き込み方式は、MTJ素子の微細化に比例して、磁化反転に必要なスイッチング磁場が大きくなる性質を有する。このため、磁場書き込み方式では、電流から磁場への変換効率を一定とすると、MTJ素子の微細化により書き込み電流の値が大きくなる、という問題がある。
これに対し、スピン注入書き込み方式では、スピン偏極電子によるスピントルクを利用して磁化反転を行う。そして、磁化反転は、MTJ素子に流れるスピン注入電流の電流密度が一定値を超えると起こる。つまり、スピン注入書き込み方式は、電流密度を一定とすると、MTJ素子長の縮小率の２乗に比例してスピン注入電流の値が小さくなる性質を有する。
従って、スピン注入書き込み方式は、磁気ランダムアクセスメモリを実用化するに当たって有力な技術の一つとなっている。
しかし、スピン注入形書き込み方式の最大の課題は、磁化反転に必要なスピン注入電流の電流密度の低減にある。
例えば、１つのメモリセルが１つのMOSFETと１つのMTJ素子とから構成されるいわゆる1Tr-1MTJ タイプでは、メモリセルの微細化が進むなか、十分な電流密度が得られない、という問題がある。
これを解決するための技術の一つに、１つのメモリセルを２つのMOSFETと１つのMTJ素子とから構成するいわゆる2Tr-1MTJ タイプとするものがある。しかし、この場合、メモリセル１つ当たりトランジスタ１つ増加するため、当然に、その分だけ、セルサイズが大きくなり、高集積化には不利となる。
米国特許第5,695,864号 特開2004-348934 "16Mb MRAM Featuring Bootstrap Write Driver" 2004 Symposium on VLSI Circuits Digest of Technical Paper, pp.454-457
本発明では、２つのMOSFETと１つの抵抗変化素子とから構成されるメモリセルのセルサイズをより縮小する技術を提案する。
本発明の例に関わる半導体メモリは、偶数カラム内に配置される第１メモリセルと、奇数カラム内に配置される第２メモリセルとを備え、第１メモリセルは、一端が第１ビット線に接続される第１抵抗変化素子と、第１抵抗変化素子の他端と第２ビット線との間に並列接続される第１及び第２ＦＥＴとから構成され、第２メモリセルは、一端が第３ビット線に接続される第２抵抗変化素子と、第２抵抗変化素子の他端と第４ビット線との間に並列接続される第３及び第４ＦＥＴとから構成され、第１ＦＥＴのゲートは、第１ワード線に接続され、第２及び第３ＦＥＴのゲートは、共に第２ワード線に接続され、第４ＦＥＴのゲートは、第３ワード線に接続される。
本発明の例によれば、２つのMOSFETと１つの抵抗変化素子とから構成されるメモリセルのセルサイズをより縮小できる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 概要
メモリセルアレイの構成法の一つに、１つのメモリセルを２つのMOSFET(ダブルゲート)と１つの抵抗変化素子とから構成するいわゆるダブルゲート構造が知られている。ダブルゲート構造は、抵抗変化素子に電流を流してその状態(抵抗値)を変化させる半導体メモリ、例えば、スピン注入磁気ランダムアクセスメモリに有効な技術である。
本発明の例は、このようなダブルゲート構造のメモリセルアレイにおいて、メモリセル１つ当たりのサイズをより縮小するためのレイアウトを実現する。具体的には、例えば、図１及び図２に示すように、メモリセルアレイのカラムが変わるごとに、メモリセルを、そのカラム方向のピッチＰの半分だけ、カラム方向にずらしてレイアウトする。
この場合、抵抗変化素子Ｘ、及び、下部ビット線ＢＬｄ又は上部ビット線ＢＬｕに対するビット線コンタクト部は、それぞれ、メモリセルアレイ上において千鳥格子に配置されるため、ロウ方向のサイズを従来よりも縮小できる。即ち、従来のメモリセル１つ当たりのサイズは、12F2 =4F(カラム方向)×3F(ロウ方向)であったが、本発明のレイアウトによれば、メモリセル１つ当たりのサイズは、8F2 =4F(カラム方向)×2F(ロウ方向)を実現できる。
但し、Fは、フューチャーサイズ(feature size)を表し、最小デザインサイズに相当する値である。
また、ダブルゲート構造のメモリセルにおいて、図１及び図２に示すレイアウトを採用する場合、偶数カラムj(=0,2,4,…)のメモリセルをアクセスするときと奇数カラムj+1(=1,3,5,…)のメモリセルをアクセスするときとで、矛盾なく、ワード線WLを活性化しなければならない。
そのために、本発明の例では、いわゆるグレイコード(gray-code)によるアドレス割付を採用する。このグレイコードによるアドレス割付によれば、選択された抵抗変化素子の両側の２つのMOSFETに接続されるワード線WLを正確に活性化できると共に、ロウデコーダを簡単な回路で構成することによりロウデコーダのレイアウトの容易化とチップサイズの縮小とを図ることができる。
２． 参考例
本発明の例の前提となる参考例を説明する。
図３及び図４に示すように、スピン注入磁気ランダムアクセスメモリのメモリセルは、一般的には、直列接続される１つの選択トランジスタ STと１つのMTJ素子とから構成される。そして、例えば、“０”−書き込みのときは、図３に示すように、スピン注入電流Isをビット線BLuからビット線BLdに向かって流し、“１”−書き込みのときは、図４に示すように、スピン注入電流Isをビット線BLdからビット線BLuに向かって流す。
ここで、スピン注入電流Isの電流密度は、メモリセルを構成する選択トランジスタ STの電流駆動力により決まる。このため、その選択トランジスタ STには、MTJ素子の磁化が反転するのに十分な大きさのスピン注入電流Isを流すための能力が要求される。つまり、選択トランジスタ STの電流駆動力は、選択トランジスタ STのゲート幅に依存するため、電流駆動力を上げたい場合には、ゲート幅(トランジスタサイズ)を大きくすればよい。
しかし、メモリセルの高集積化及び大容量化が進行するなか、このような選択トランジスタ STのサイズの増大は好ましいことではない。
そこで、一つの技術が提案されている。これは、ダブルゲート構造と呼ばれるメモリセルアレイの構成法の一つであり、１つのメモリセルは、２つの選択トランジスタと１つのMTJ素子とから構成される(例えば、特許文献２を参照)。
ダブルゲート構造の特徴は、２つの選択トランジスタを並列接続することにより実質的なゲート幅(電流駆動力)の増大を実現できる点、さらに、カラム方向に配置される２つのメモリセル間でビット線コンタクトを共有することによりメモリセル１つ当たりのサイズを小さくできる点にある。
図５は、ダブルゲート構造のメモリセルのレイアウトを示している。
このレイアウトは、特許文献２に開示されるものである。MTJ素子に流れる電流Isの向きを変えるために、１つのカラムj 内には、２つのビット線 BLu,BLdが存在する。
ここで、ダブルゲート構造のメモリセルのセルサイズについて検討する。
ダブルゲート構造のメモリセルのレイアウトをセルサイズの観点から具体的に記載すると、図６及び図７に示すようになる。図７は、図６からビット線BLu,BLdを削除したレイアウトである。
また、図８は、図６のVIII-VIII線に沿う断面図、図９は、図６のIX-IX線に沿う断面図、図１０は、図６のX-X線に沿う断面図、図１１は、図６のXI-XI線に沿う断面図、図１２は、図６のXII-XII線に沿う断面図、図１３は、図６乃至図１２のデバイスの等価回路である。
図６及び図７において、升目のサイズは、F×Fである。セルサイズ(１ビットエリア)は、カラム方向が4F、ロウ方向が3Fであるため、12F2となる。
カラム方向に関しては、図８に示すように、トランジスタ１つ分が3Fであるため、トランジスタ２つ分では6Fとなるはずであるが、このレイアウトの場合、ビット線コンタクトを共有することにより、１ビットエリアとしては、4Fを実現する。
ロウ方向に関しては、図１０に示すように、トランジスタ１つ分がFであるにもかかわらず、ロウ方向に隣接するビット線コンタクトBC間のスペースを確保するためにFが必要となるため、素子分離領域(STI)のサイズが2Fとなり、結果として、１ビットエリアとしては、3Fとなる。
このように、選択トランジスタの電流駆動力の向上とセルサイズの縮小との両立を図ったレイアウトでも、現在までのところ、メモリセル１つ当たりのサイズは、12F2が最小値である。
この値は、例えば、DRAMのセルサイズである8F2と比べると、その1.5倍である。従って、スピン注入磁気ランダムアクセスメモリに代表される抵抗変化素子をメモリセルとする半導体メモリの１ビット当たりのコストを、DRAM並みにすることは非常に難しい。
３． 実施の形態
最良と思われるいくつかの実施の形態について説明する。
以下では、抵抗変化素子をメモリセルとする半導体メモリの代表例である磁気ランダムアクセスメモリについて説明する。
(1) 第１実施の形態
図１４は、磁気ランダムアクセスメモリの主要部を示している。
メモリセルアレイ11は、複数のメモリセルMCから構成される。ワード線WLは、ドライバ12に接続されると共に、１つのロウ内のメモリセルMCに接続される。ビット線BLuは、ドライバ・シンカー13に接続されると共に、１つのカラム内のメモリセルMCの一端に接続される。ビット線BLdは、ドライバ・シンカー14に接続されると共に、１つのカラム内のメモリセルMCの他端に接続される。
ビット線BLuは、さらに、カラムを選択するためのNチャネルMOSトランジスタ(スイッチ素子) N1を介して共通ノードXに接続される。
共通ノードXは、クランプ回路Yを介してセンスアンプS/Aに接続される。MOSトランジスタ N1のゲートには、カラム選択信号CSL0,…CSLnが入力される。電圧-電流変換素子としてのPチャネルMOSトランジスタP1は、入力電圧VCPがそのソース電位(VDD)よりも閾値電圧分以上低くなると、電流を発生する。
クランプ回路Yは、ビット線BLuの電圧を強制的に所定値(例えば0.1〜0.6V)に保つための回路である。これは、メモリセルMC内のMTJ素子のMR比がその両端に印加される電圧の縮小に比例して劣化するため、これを防止し、読み出しマージンを十分に確保するために設けられる。
図１５は、図１４のメモリセルアレイのレイアウトを示している。図１６は、図１５からビット線BLu,BLdを削除したレイアウトである。図１５及び図１６は、参考例である図６及び図７のレイアウトに対応している。
また、図１７は、図１５のXVII-XVII線に沿う断面図、図１８は、図１５のXVIII-XVIII線に沿う断面図、図１９は、図１５のXIX-XIX線に沿う断面図、図２０は、図１５のXX-XX線に沿う断面図、図２１は、図１５のXXI-XXI線に沿う断面図である。
図１５及び図１６において、升目のサイズは、F×Fである。また、図１５乃至図２１のデバイスの等価回路は、図２に示すようになる。
メモリセルは、ダブルゲート構造を有する。また、MTJ素子に流れるスピン注入電流Isの向きを変えるために、１つのカラムj 内には、２つのビット線 BLu,BLdが存在する。
メモリセルは、メモリセルアレイのカラムが変わるごとに、メモリセルのカラム方向のピッチＰの半分だけカラム方向にずれている。
その結果、
・ ワード線WLとビット線BLuの総交点数の半分にMTJ素子が配置される。
・ MTJ素子及びビット線BLu,BLdに対するコンタクト部は、それぞれ全体として千鳥格子のレイアウトを有する。
・ 偶数カラムと奇数カラムとで、メモリセルの両側に存在する２本のワード線WLが常に異なる。
これにより、セルサイズ(１ビットエリア)については、カラム方向が4F、ロウ方向が2Fとなり、8F2を実現できる。
カラム方向に関しては、図１７に示すように、トランジスタ１つ分が3Fであるため、トランジスタ２つ分では6Fとなるはずであるが、参考例と同様に、ビット線コンタクトを共有することで、１ビットエリアとしては、4Fを実現する。
ロウ方向に関しては、図１９及び図２０に示すように、トランジスタ１つ分がF、素子分離領域(STI)のサイズがFであるため、結果として、１ビットエリアとしては、2Fとなる。
参考例との違いは、ロウ方向に隣接するビット線コンタクトBC間のスペースを確保するためのFが不要であるという点にある。
即ち、ビット線BLdに対するビット線コンタクトBCは、千鳥格子に配置されるため、互いに隣接する２つのカラムj, j+1において、ビット線コンタクトBCが対向することがない。このため、１ビットエリアのロウ方向のサイズを2Fにしても、ビット線コンタクトBC間のスペースは十分に確保できる。
このように、第１実施の形態によれば、選択トランジスタの電流駆動力(書き込みマージン)の向上のためにダブルゲート構造を採用した場合であっても、メモリセル１つ当たりのサイズを8F2とすることができる。
この値は、DRAMのセルサイズと同じ値である。従って、スピン注入磁気ランダムアクセスメモリの１ビット当たりのコストをDRAM並みにすることができ、大容量かつ不揮発の新規メモリが実現可能となる。
(2) 第２実施の形態
図２２は、第２実施の形態のレイアウトを示している。図２３は、図２２からビット線BLu,BLdを削除したレイアウトである。図２２及び図２３は、参考例である図６及び図７のレイアウトに対応している。
また、図２４は、図２２のXXIV-XXIV線に沿う断面図、図２５は、図２２のXXV-XXV線に沿う断面図、図２６は、図２２のXXVI-XXVI線に沿う断面図、図２７は、図２２のXXVII-XXVII線に沿う断面図、図２８は、図２２のXXVIII-XXVIII線に沿う断面図、図２９は、図２２乃至図２８のデバイスの等価回路である。
図２２及び図２３において、升目のサイズは、F×Fである。また、磁気ランダムアクセスメモリの主要部は、図１４に示すようになる。
第２実施の形態は、第１実施の形態と比べると、MTJ素子が選択トランジスタとビット線BLdとの間に配置される点が異なり、その他の点については、第１実施の形態と同じである。
従って、セルサイズ(１ビットエリア)については、カラム方向が4F、ロウ方向が2Fとなり、8F2を実現できる。
カラム方向に関しては、図２４に示すように、トランジスタ１つ分が3Fであるため、トランジスタ２つ分では6Fとなるはずであるが、参考例と同様に、ビット線コンタクトを共有することで、１ビットエリアとしては、4Fを実現する。
ロウ方向に関しては、図２６及び図２７に示すように、トランジスタ１つ分がF、素子分離領域(STI)のサイズがFであるため、結果として、１ビットエリアとしては、2Fとなる。つまり、ロウ方向に隣接するビット線コンタクトBC間のスペースを確保するためのFが不要である。
これは、第１実施の形態と同様に、ビット線BLdに対するビット線コンタクトBCが千鳥格子に配置されるためである。これにより、互いに隣接する２つのカラムj, j+1において、ビット線コンタクトBCは、互いに対向することがない。また、１ビットエリアのロウ方向のサイズを2Fにしても、ビット線コンタクトBC間のスペースは十分に確保できる。
このように、第２実施の形態においても、選択トランジスタの電流駆動力(書き込みマージン)の向上のためにダブルゲート構造を採用しつつ、さらに、メモリセル１つ当たりのサイズを8F2とすることができる。
従って、スピン注入磁気ランダムアクセスメモリの１ビット当たりのコストをDRAM並みにすることができ、大容量かつ不揮発の新規メモリが実現可能となる。
(3) 第３実施の形態
第３実施の形態は、第１及び第２実施の形態のメモリセルレイアウトに対するアドレス割付(マッピング)に関する。
既に述べたように、本発明の例に関わるレイアウトでは、MTJ素子が千鳥格子に配置されるため、偶数カラムと奇数カラムとで、メモリセルの両側に存在する２本のワード線が常に異なる。つまり、メモリセルを正しくアクセスするには、アドレス信号のデコード法を工夫する必要がある。
図３０及び図３１は、それぞれアドレス割付の例を示している。
メモリセルアレイは、説明を簡単にするため、8×8ビットと仮定する。メモリセルアレイの升目は、第１実施の形態に対応させると、ワード線WLとビット線BLuの総交点を表すことになり、第２実施の形態に対応させると、ワード線WLとビット線BLdの総交点を表すことになる。
メモリセルアレイの升目のうち、×が付された箇所にはMTJ素子がされず、それ以外の白抜きの升目にMTJ素子が配置される。白抜きの升目は、メモリセルアレイのビット数、64(=8×8)となっている。
全升目(総交点)数の半分にMTJ素子が配置され、かつ、MTJ素子は、千鳥格子(又はチェッカーボード)のレイアウトを有する。
メモリセルアレイのカラムは、カラムアドレス信号をデコードすることにより得られるカラム選択信号C0,C1,…C7により選択される。
ここで、偶数カラム0,2,4,6については、選択されたMTJ素子(メモリセル)の両側に存在する２本のワード線i, i+1を同時に活性化する必要がある。但し、iは、0, 2, 4, 6, 8, 10, 12, 14のうちの１つである。
また、奇数カラム1,3,5,7については、選択されたMTJ素子(メモリセル)の両側に存在する２本のワード線i, i+1を同時に活性化する必要がある。但し、iは、1, 3, 5, 7, 9, 11, 13, 15のうちの１つである。
そのために、図３０の例では、いわゆるバイナリーコード(binary-code)によるマッピング方式を採用する。
この場合、メモリセルアレイのロウは、選択されたカラムが偶数であるか又は奇数であるかを示すカラムアドレス信号の最下位ビットAC<0>と、８つのロウを選択するために必要なロウアドレス信号(３ビット)AR<0>, AR<1>, AR<2>との合計４ビットを用いて選択する。
このため、ワード線を正確に活性化するために、１つのロウに対して、４つの入力端子を持つＮＡＮＤ回路が２つ、ＮＯＲ回路が１つ必要になる。
従って、バイナリーコードによるマッピング方式を採用する場合には、ロウデコーダの複雑化によりチップサイズが増大する問題がある。また、ロウデコーダが複雑化するということは、メモリセルの微細化がすすむなか、１ロウに対応させて１つのロウデコーダを配置することが難しくなる、というレイアウト上の問題も発生する。
これに対し、図３１の例では、いわゆるグレイコード(gray-code)によるマッピング方式を採用する。
グレイコードによれば、メモリセルアレイのロウは、選択されたカラムが偶数であるか又は奇数であるかを示すカラムアドレス信号の最下位ビットAC<0>と、８つのロウを選択するために必要なロウアドレス信号(３ビット)AR<0>, AR<1>, AR<2>との合計４ビットのうちの３ビットにより正確に選択できる。
例えば、ワード線(番号４)を活性化する場合には、AR<0>, bAR<2>, bAC<0>の３ビットを用いればよく、AR<1>の値は不問となる。また、ワード線(番号５)を活性化する場合には、AR<0>, AR<1>, bAR<2>の３ビットを用いればよく、AC<0>の値は不問となる。さらに、ワード線(番号６)を活性化する場合には、AR<1>, bAR<2>, AC<0>の３ビットを用いればよく、AR<0>の値は不問となる。
このため、ワード線を正確に活性化するために、１つのロウに対して、３つの入力端子を持つＡＮＤ回路が１つ存在すれば足りる。
一般には、２ｎ本のワード線に対して、各々のワード線は、ｎ−１ビットの入力端子を持つＡＮＤ回路により選択可能である。
従って、グレイコードによるマッピング方式を採用する場合には、ロウデコーダが簡略化され、チップサイズの縮小に貢献できる。また、ロウデコーダが簡略化されるため、１ロウに対応させて１つのロウデコーダを配置することが容易となり、レイアウトが行い易くなる。
以上のように、第３実施の形態では、グレイコードによるアドレス割付を採用することで、第１及び第２実施の形態に示すようなレイアウトを採用した場合であっても、矛盾なく、ワード線を活性化することができる。
図３２は、カラムデコーダの例を示している。
グレイコードを採用することにより、カラムデコーダについても修正が必要である。即ち、通常のＡＮＤ回路によるカラムデコーダに加えて、排他的論理和回路群(exclusive OR circuit group)によるデコードが必要となる。
具体的には、まず、ロウアドレス信号の最下位ビットAR<0>とカラムアドレス信号の最下位ビットAC<0>との排他的論理和を取ると共に、ロウアドレス信号の上位２ビットAR<1>, AR<2>の排他的論理和を取る。また、両排他的論理和の出力信号について、さらに、排他的論理和を取る。
そして、偶数カラム0,2,4,6のビット線を選択するためのＡＮＤ回路(デコーダ)には、排他的論理和回路群の出力信号の反転信号が入力されると共に、カラムアドレス信号の上位２ビットAC<1>, AC<2>が入力される。
また、奇数カラム1,3,5,7のビット線を選択するためのＡＮＤ回路(デコーダ)には、排他的論理和回路群の出力信号が入力されると共に、カラムアドレス信号の上位２ビットAC<1>, AC<2>が入力される。
尚、排他的論理和回路群は、全てのカラム、本例では、８つのカラムに対して共通に１つだけ設けられる。
一般には、カラムの合計数が２ｍの場合、各々のカラムは、ｍ個の入力端子を持つＡＮＤ回路により選択可能である。
ｍ個の入力端子のうちの１つには、排他的論理和回路群の出力信号が入力され、残りには、最下位ビットを除く、ｍ−１ビットカラムアドレス信号が入力される。排他的論理和回路群には、ｎビットロウアドレス信号及びｍビットカラムアドレス信号の最下位ビットが入力される。
(5) その他
上述の実施の形態は、磁気ランダムアクセスメモリに関するものであるが、本発明の例は、抵抗変化素子をメモリセルとするダブルゲート構造の半導体メモリであって、高集積化及び大容量化が要求されるものに有効である。
４． まとめ
本発明の例によれば、２つのMOSFETと１つの抵抗変化素子とから構成されるメモリセルのセルサイズの縮小を実現できる。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
本発明の例の概要を示す平面図。 本発明の例の概要を示す回路図。 磁気ランダムアクセスメモリのメモリセルを示す図。 磁気ランダムアクセスメモリのメモリセルを示す図。 ダブルゲート構造のメモリセルのレイアウトを示す平面図。 参考例としてのレイアウトを示す平面図。 参考例としてのレイアウトを示す平面図。 図６のVIII-VIII線に沿う断面図。 図６のIX-IX線に沿う断面図。 図６のX-X線に沿う断面図。 図６のXI-XI線に沿う断面図。 図６のXII-XII線に沿う断面図。 参考例としてのレイアウトの等価回路を示す回路図。 磁気ランダムアクセスメモリの主要部を示す図。 第１実施の形態のレイアウトを示す平面図。 第１実施の形態のレイアウトを示す平面図。 図１５のXVII-XVII線に沿う断面図。 図１５のXVIII-XVIII線に沿う断面図。 図１５のXIX-XIX線に沿う断面図。 図１５のXX-XX線に沿う断面図。 図１５のXXI-XXI線に沿う断面図。 第２実施の形態のレイアウトを示す平面図。 第２実施の形態のレイアウトを示す平面図。 図２２のXXIV-XXIV線に沿う断面図。 図２２のXXV-XXV線に沿う断面図。 図２２のXXVI-XXVI線に沿う断面図。 図２２のXXVII-XXVII線に沿う断面図。 図２２のXXVIII-XXVIII線に沿う断面図。 第２実施の形態のレイアウトの等価回路を示す回路図。 バイナリーコードによるマッピング方式を示す図。 グレイコードによるマッピング方式を示す図。 カラムデコーダを示す回路図。
符号の説明
１１： メモリセルアレイ、 １２： ドライバ、 １３，１４： ドライバ・シンカー、 ＢＬｕ，ＢＬｄ： ビット線、 ＷＬ： ワード線、 ＳＴ： 選択トランジスタ、 ＢＣ： ビット線コンタクト。

Claims (5)

  1. 偶数カラム内に配置される第１メモリセルと、奇数カラム内に配置される第２メモリセルとを具備し、
    前記第１メモリセルは、一端が第１ビット線に接続される第１抵抗変化素子と、前記第１抵抗変化素子の他端と第２ビット線との間に並列接続される第１及び第２ＦＥＴとから構成され、
    前記第２メモリセルは、一端が第３ビット線に接続される第２抵抗変化素子と、前記第２抵抗変化素子の他端と第４ビット線との間に並列接続される第３及び第４ＦＥＴとから構成され、
    前記第１ＦＥＴのゲートは、第１ワード線に接続され、前記第２及び第３ＦＥＴのゲートは、共に第２ワード線に接続され、前記第４ＦＥＴのゲートは、第３ワード線に接続される
    ことを特徴とする半導体メモリ。
  2. 前記第１ビット線に対するコンタクト部と前記第３ビット線に対するコンタクト部は、前記第１乃至第３ワード線が延びる方向に対して互いに対向しないことを特徴とする請求項１に記載の半導体メモリ。
  3. 前記第２ビット線に対するコンタクト部と前記第４ビット線に対するコンタクト部は、前記第１乃至第３ワード線が延びる方向に対して互いに対向しないことを特徴とする請求項１に記載の半導体メモリ。
  4. 前記第１抵抗変化素子と前記第２抵抗変化素子は、前記第１乃至第３ワード線が延びる方向に対して互いに対向しないことを特徴とする請求項１に記載の半導体メモリ。
  5. 前記第１メモリセルを含む前記偶数カラム内の複数のメモリセルと、前記第２メモリセルを含む前記奇数カラム内の複数のメモリセルとを具備し、前記偶数カラム内の複数のメモリセルと前記奇数カラム内の複数のメモリセルは、前記偶数及び奇数カラム内の複数のメモリセルのカラム方向のピッチの半分だけカラム方向に互いにずれていることを特徴とする請求項１に記載の半導体メモリ。
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