TWI501355B - Hierarchical array with dynamic section protection source code NOR type read - only memory - Google Patents

Description

階層化陣列搭配動態區段防護之源極編碼NOR型唯讀記憶體

本發明係與積體電路中的記憶體結構有關，特別是指一種階層化陣列搭配動態區段防護之源極編碼NOR型唯讀記憶體。

按唯讀記憶體(Read only memory；ROM)因具有非揮發性、高可靠度、低面積以及高製程整合性等特性，已廣泛應用於晶片系統(System on chip；SOC)中，以供儲存大量資料或指令編碼使用。

近年來，光罩式唯讀記憶體細胞元編碼方式主要分別三類：

一、場效氧化層編碼方式(Field Oxide Programming)，此方式僅適用於NOR型邏輯細胞元陣列，主要利用在製程中基板氧化階段以形成一電晶體與否作為資料判別方式，在效能上可提供較快的操作速度。如第1圖所示，其中黑色實線處101形成一正常電晶體提供放電路徑，故其為資料0；反之，黑色虛線處102視為無電晶體存在，故其為資料1。然而，由於編碼光罩屬工程前端，牽動製作過程太多導致回覆時間較長，且再生效率較差。其中，WL為字元線(Word Line)，BL為位元線(Bit Line)。

二、離子佈植層編碼方式(Implantation Programming)，此方式利用製程中離子佈植步驟摻雜不同濃度或材質造成電晶體臨界電壓的改變，分為(1)空乏型/增強型電晶體或(2)高臨界電壓/低臨界電壓電晶體來作為記憶細胞元的編碼。其中高臨界電壓/低臨界電壓電晶體較適合於NOR型架構，而空乏/增強型電晶體較適用於NAND架構。如第2圖所示，因為閘極為低電壓時，空乏型電晶體201將產生通道使位元線提供放電效果，此時資料編碼為0；而增強型電晶體202則將截止通道保持高態，此時資料編碼為1，故可以作為NAND編碼之用。此種離子佈植層編碼方式可以使產生不需接點的平坦細胞元(Flat Cell)，擁有較佳的面積效益，但速度上將有所喪失且並非所有標準CMOS製程皆有支援。

三、穿孔連接金屬層編碼方式(CONTACT/VIA/METAL Programming)，此方式主要利用連接層(CONT)/導通層(VIA)或金屬層(METAL)來決定是否讓細胞元連接至位元線(bit line；BL)提供充放電路徑，藉此達到資料編碼的目的，而操作速度上則因電流增益較大故速度較快。如第3圖(A)所示之電路及第3圖(B)所示之電路佈局，在位元線與電晶體之間具有導通層(Via)者為301，無導通層(Via)者為302，其兩個記憶體位元可共用一端(源極端)接地，但因汲極端上需要保留編碼空間而無法與其他電晶體共用，故在位元密度上略大些。此種方式在生產週期上由於修改光罩接近最終工程，變更編碼時間(Turn Around time,TAT)最短且再生效率最高，擁有最佳的上市速度(Time to market)。因此，此種方式為當今光罩式唯讀記憶體的設計主流。

隨著製程的發展，位元線的間距愈見縮短，而串音引起的雜訊問題已不容忽視。近年來部分記憶體架構開始重視串音現象導致的讀取錯誤問題，並著手進行研究與改善。目前較具代表性的架構如下：

一、動態虛擬防護技術(Dynamic Virtual Guardian Technique)，如第4圖(A)所示，主要是在每條位元線中置入兩個箝制電晶體(401~406)，利用行位置信號(Column select Signal)分別控制。當選取位元線BL[n]時，行位置信號Y[n]一方面開啟電晶體407將訊號送至感測放大器(Sense Amplifier；SA)，二方面開啟兩旁相鄰位元線的箝制電晶體403,406，使兩旁電壓擺幅因受箝制電晶體箝制於一高電壓以抑止耦合電壓降於位元線中。然而，由於需額外插入箝制電晶體，因此其面積需求即較大；此外，還可能在箝制電晶體與記憶體位元之間產生直流路徑而導致有大量的直流功率消耗與串音抑止效果受到邏輯強度影響的問題。

二、混合區段防護框架構(Content-Aware Design Framework)，如第4圖(B)所示，主要是將每段位元線採用階層化區段架構方式達成，利用演算法方式進行”行”方向的編碼，使用區域位元線開關LBS(local BL switches)來決定是否共同連接於位元線上，使得每條位元線上寄生電容達到均化作用，並且確保自身電容有足夠大小足以忍受串音帶來的干擾。此外，此種架構還需使用特殊演算法，例如碼結構程式邏輯(Code-Structure Programming Algorithm)，且電路也需包含(1)混合區段位元線432、(2)反向旗標表433以及(3)雙向路徑輸出驅動器434，藉以降低資料編碼0過多的情況發生，以達到均化位元線上寄生電容進而減低串音現象的影響。此種架構雖可達到降低位元負載的效果，然而，其需使用複雜的編碼演算法，造成設計困難度增加，再加上需要額外加入旗標表與雙向讀取驅動器等裝置，造成面積與功率的代價。此外，均化寄生電容，僅能減輕位元線上的串音雜訊影響程度，但無法達到完整抑止串音效果的目的，在低電壓環境中依然會失去部分的感測邊際，造成對抗雜訊免疫力的下降。

三、動態分裂源極線(Dynamic Split Source Line；DSSL)，是一種NAND型唯讀記憶體架構，其可操作於0.29V的低電壓環境，且工作頻率可達到3MHz，如第4圖(C)所示，主要是將源極端的電路接法分成奇偶兩類，並搭配位置線最低有效位元SL_sel(圖號441)來控制源極補充開關，僅提供放電路徑給被讀取位元的字串行之源極，而其兩旁位元線與其餘字串行之源極端被接至高電位，藉此可以解決串音干擾與漏電流問題。然而，此種架構由於讀取電流過小，將使得低電壓的操作速度有相當的限制。此外，當唯讀記憶體容量增加，此時最低有效位元(圖號441)在ROW方向連接細胞元數量增加，源極接線驅動器(SL Driver)的NMOS必須很大，才不會造成讀取效能瓶頸，此將會帶來不小的額外面積代價與功率消耗代價。

由上可知，可在低電壓操作下，具有高穩定度及高速度，且不需額外面積代價的唯讀記憶體架構，目前並沒有一個已知技術達成這樣的需求。

已知之唯讀記憶體架構，具有無法在低電壓操作，或是在低電壓操作時喪失了速度或穩定度，或是必須付出額外的面積代價的問題。

因此，要發展出一種新的唯讀記憶體架構，而可達到在低電壓操作下，具有高穩定度及高速度，且不需額外周邊電路面積代價的特性。

本發明所提供之一種階層化陣列搭配動態區段防護之源極編碼NOR型唯讀記憶體，包含有：複數記憶體細胞元，係為N型電晶體(NMOS)，且為源極編碼NOR型之唯讀記憶體細胞元，並且形成複數細胞 元陣列，各該細胞元陣列中係由複數個記憶體細胞元排列成彼此交錯的複數橫列以及複數直行；複數字元線，係以一字元線對應於一該橫列的記憶體細胞元的方式，電性連接於該等記憶體細胞元的閘極；複數區域位元線(LBL)，係以一區域位元線對應於一該直行記憶體細胞元的方式，電性連接於該等記憶體細胞元的集極；複數奇偶選擇電路，係以一奇偶選擇電路對應於一該細胞元陣列的方式，電性連接於一該細胞元陣列中的該等記憶體細胞元所對應的區域位元線，用以選擇奇數行或偶數行的記憶體細胞元；複數全域位元線(GBL)，係以一全域位元線對應於至少一該細胞元陣列中的一直行記憶體細胞元的方式，電性連接於該直行記憶體細胞元所對應的該奇偶選擇電路；以及複數奇偶預充電路，係以一奇偶預充電路對應於至少一該細胞元陣列的方式，電性連接於複數該全域位元線，用以通過該等奇偶選擇電路來對奇數行或偶數行的記憶體細胞元提供預充之電能；其中，各該記憶體細胞元的源極係依照資料編碼來選擇為接地或浮接。

藉由上述本發明架構，可達到在低電壓操作下，具有高穩定度及高速度之效果。

10‧‧‧階層化陣列搭配動態區段防護之源極編碼NOR型唯讀記憶體

11,11’‧‧‧記憶體細胞元

12‧‧‧細胞元陣列

21‧‧‧字元線

31‧‧‧區域位元線

41‧‧‧奇偶選擇電路

51‧‧‧全域位元線

61‧‧‧奇偶預充電路

第1圖系習知記憶體細胞元之場效氧化層編碼電路圖。

第2圖系習知記憶體細胞元之離子佈植層編碼電路圖。

第3圖(A)系習知記憶體細胞元之場效氧化層編碼電路圖。

第3圖(B)系習知記憶體細胞元之場效氧化層編碼電路佈局圖。

第4圖(A)系習知動態虛擬防護技術的記憶體細胞元電路圖。

第4圖(B)系習知混合區段防護框架構的記憶體細胞元電路示意圖。

第4圖(C)系習知動態分裂源極線架構的記憶體細胞元電 路圖。

第5圖(A)系本發明之電路方塊圖。

第5圖(B)系本發明之電路圖。

第5圖(C)係汲極編碼唯讀記憶體細胞元電路圖。

第5圖(D)係本發明之源極編碼唯讀記憶體細胞元電路圖。

第6圖系本發明之控制時序圖。

如第5圖(A)至第5圖(B)所示，根據本發明所提供之一種階層化陣列搭配動態區段防護之源極編碼NOR型唯讀記憶體10，主要由複數記憶體細胞元11、複數字元線(WL)21、複數區域位元線(LBL)31、複數奇偶選擇電路41、複數全域位元線(GBL)51以及複數奇偶預充電路61所組成，其中：該複數記憶體細胞元11，係為N型電晶體(NMOS)，且為源極編碼NOR型之唯讀記憶體細胞元，並且形成複數細胞元陣列12，各該細胞元陣列12中係由複數個記憶體細胞元11排列成彼此交錯的複數橫列以及複數直行。

該複數字元線21，係以一字元線21對應於一該橫列記憶體細胞元11的方式，電性連接於該等記憶體細胞元11的閘極。

該複數區域位元線31，係以一區域位元線31對應於一該直行記憶體細胞元11的方式，電性連接於該等記憶體細胞元11的集極。

該複數奇偶選擇電路41，係以一奇偶選擇電路41對應於一該細胞元陣列12的方式，電性連接於一該細胞元陣列12中的該等記憶體細胞元11所對應的區域位元線31，用以選擇奇數行或偶數行的記憶體細胞元11。各該奇偶選擇電路41主要由複數N型電晶體(NMOS)所組成，其中各該N型電晶體係分別以其集極電性連接於一該區域位元線31，並以其源極電性連接於一該全域位元線51，而以其閘極接受控制，例如，接受一外來的控制信號所控制。第5圖(B)中打X者，乃是顯示未被選擇的N型電晶體 或記憶體細胞元11。

該複數全域位元線51，係以一全域位元線51對應於至少一該細胞元陣列12中的一直行記憶體細胞元11的方式，電性連接於該直行記憶體細胞元11所對應的該奇偶選擇電路41。

該複數奇偶預充電路61，係以一奇偶預充電路61對應於至少一該細胞元陣列12的方式，電性連接於複數該全域位元線51，用以通過該等奇偶選擇電路41來對奇數行或偶數行的記憶體細胞元11提供預充之電能。各該奇偶預充電路61主要由複數P型電晶體(PMOS)所組成，其中各該P型電晶體係分別以其集極電性連接於一該全域位元線51，並以其源極電性連接於一電源VCC，而以其閘極接受控制，例如，接受一外來的控制信號所控制。

其中，各該記憶體細胞元11的源極係依照資料編碼來選擇為接地或浮接。

在上述結構中，本發明藉由每條區域位元線31與全域位元線51之間所設置的該等奇偶選擇電路41，可把該等全域位元線51分段而階層化為該等區域位元線31。例如，每條全域位元線51所對應的電晶體數量為W個，將該全域位元線51分為對應於S段區域位元線31，而每條區域位元線31所對應的電晶體數量為G個，則W=S×G；此即為全域位元線51與區域位元線31之間的階層化架構。

以上說明了本發明之架構，接下來說明本發明之操作狀態。

請參閱第5圖(A)至第5圖(B)，在進行讀取動作前，該複數奇偶預充電路61對奇數行與偶數行的全域位元線51提供預充電能，在進行讀取動作時，該複數奇偶預充電路61受控制關閉其讀取對應的奇數行或偶數行，而非讀取的奇數行或偶數行則維持預充電能，在時序控制上先開啟對應的奇偶選擇電路41，連結區域位元線31至對應的全域位元線51，再藉由該等字元線21開啟對應的橫列記憶體細胞元11，而將資料傳遞至其對應的區域位元線31，進而傳遞至對應的全域位元線51，至於非讀取的記憶體細胞元11則關閉對應的奇偶選擇電路41，阻隔資料從區域位元線31連結至全域位元線51，最後即可經由習知技術中的感測放大器來讀出全域位元 線51上的資料。

藉由該等奇偶選擇電路41設置於該等記憶體細胞元11以及該等奇偶預充電路61之間的架構，以及利用奇偶的概念來分別選擇奇數行或偶數行的記憶體細胞元11，可達到動態箝制相鄰兩旁的全域位元線51擺幅的效果，進而完整解決串音現象所造成的讀1錯誤的問題。此外，在箝制相鄰兩旁的全域位元線51時，係藉由該等奇偶選擇電路41阻斷了該奇偶預充電路61與記憶體細胞元11之間的直流電流路徑，因此沒有直流功率消耗的問題與強邏輯的問題。

再者，藉由本發明之全域位元線51與區域位元線31的階層化架構，可降低連接全域位元線51的電晶體數量，達到降低負載電容量進而降低功率消耗的目的。而於本發明中，由於用來將全域位元線51與區域位元線31進行階層化的選擇器即為該奇偶選擇電路41，因此不僅可有對抗耦合現象所造成的串音雜訊，同時可解決直流功率消耗與邏輯強度問題，降低位元線寄生電容，達到降低功率消耗與提昇讀取速度的目的。

此外，第5圖(C)係顯示記憶體細胞元11’以汲極編碼的架構。而本發明的記憶體細胞元11則以源極編碼，如第5圖(D)所示，其可以共享汲極連接至位元線來減少位元間距。而源極同為接地，因此在佈局時，上方金屬層可與兩旁金屬相連，故可比汲極編碼架構的位元面積略小一些。

又，源極編碼的細胞元除了上述的面積效益外，還具有其他好處：

一、因為源極編碼細胞元面積略小，可減少金屬導線寄生電阻及電容。此乃由於降低位元線長度，減少了金屬導線上寄生的電阻及電容，可增加讀取時位元線的擺幅，加速讀取的速度。

二、降低金屬導線上最大連接電晶體數量，進而降低負載電容。由於電晶體共用汲極端而連接至位元線(例如區域位元線)，相較汲極編碼唯讀記憶體細胞元，在位元線負載最嚴重情況下(假設位元線上有512個細胞元且資料全為0，使用汲極編碼唯讀記憶體細胞元連結至位元線之最大負載電容512C_Drain ，但使用源極編碼唯讀記憶體細胞元連結位元線之最大負載電容則為256C_Drain )，源極編碼細胞元共享集極並連結至位元線，因此可節 省最壞情況下位元線之一半的負載。

三、源極編碼唯讀記憶體使位元線負載不隨資料編碼不同而改變(假設位元線上有512個細胞元且資料全為0，使用汲極編碼唯讀記憶體細胞元連結至位元線之最大負載電容512C_Drain ，但使用源極編碼唯讀記憶體細胞元連結位元線之最大負載電容則為256C_Drain ；但是若512個細胞元資料全為1，使用汲極編碼唯讀記憶體細胞元連結至位元線之最大負載電容為0，但使用源極編碼唯讀記憶體細胞元連結位元線之最大負載電容仍為256C_Drain )，差異在位元線連接電晶體數量固定，造成位元線負載固定，字元線21在讀取時段的讀取位元線電壓擺幅一致，感測區間不會因為編碼而相異，可使後端感測放大器時序控制與周邊控制電路更容易設計。

前述架構在控制時，其時序係如第6圖及第5圖(B)所示。利用橫列方向的奇偶預充電路61的控制信號(Pre_even,Pre_odd)與奇偶選擇電路41的控制信號(SGe,SGo)做結合，當進行讀取動作時，被讀取的全域位元線51(GBL[n])的兩旁全域位元線51(GBL[n±1])會受到奇偶預充電路61的奇數行信號為0而箝制於高電位中，且因關閉奇偶選擇電路41的奇數行(即SGo)，因此沒有直流電流問題造成，更不需要擔心全域位元線51所箝制的準位受到串音影響的問題。

10‧‧‧階層化陣列搭配動態區段防護之源極編碼NOR型唯讀記憶體

11‧‧‧記憶體細胞元

12‧‧‧細胞元陣列

21‧‧‧字元線

31‧‧‧區域位元線

41‧‧‧奇偶選擇電路

51‧‧‧全域位元線

61‧‧‧奇偶預充電路

Claims (3)

1. 一種階層化陣列搭配動態區段防護之源極編碼NOR型唯讀記憶體，包含有：複數記憶體細胞元，係為N型電晶體(NMOS)，且為源極編碼NOR型之唯讀記憶體細胞元，並且形成複數細胞元陣列，各該細胞元陣列中係由複數個記憶體細胞元排列成彼此交錯的複數橫列以及複數直行；複數字元線，係以一字元線對應於一該橫列的記憶體細胞元的方式，電性連接於該等記憶體細胞元的閘極；複數區域位元線(LBL)，係以一區域位元線對應於一該直行記憶體細胞元的方式，電性連接於該等記憶體細胞元的集極；複數奇偶選擇電路，係以一奇偶選擇電路對應於一該細胞元陣列的方式，電性連接於一該細胞元陣列中的該等記憶體細胞元所對應的區域位元線，用以選擇奇數行或偶數行的記憶體細胞元；複數全域位元線(GBL)，係以一全域位元線對應於至少一該細胞元陣列中的一直行記憶體細胞元的方式，電性連接於該直行記憶體細胞元所對應的該奇偶選擇電路；以及複數奇偶預充電路，係以一奇偶預充電路對應於至少一該細胞元陣列的方式，電性連接於複數該全域位元線，用以通過該等奇偶選擇電路來對奇數行或偶數行的記憶體細胞元提供預充之電能； 其中，各該記憶體細胞元的源極係依照資料編碼來選擇為接地或浮接。
2. 依據申請專利範圍第1項之階層化陣列搭配動態區段防護之源極編碼NOR型唯讀記憶體，其中：各該奇偶選擇電路主要由複數N型電晶體(NMOS)所組成，其中各該N型電晶體係以其集極電性連接於一該區域位元線，並以其源極電性連接於一該全域位元線，而以其閘極接受控制。
3. 依據申請專利範圍第1項之階層化陣列搭配動態區段防護之源極編碼NOR型唯讀記憶體，其中：各該奇偶預充電路主要由複數N型電晶體(NMOS)所組成，其中各該N型電晶體係以其集極電性連接於一該全域位元線，並以其源極電性連接於一電源，而以其閘極接受控制。