JP2009123261A - メモリ - Google Patents

Abstract

【課題】消費電流（消費電力）が増加するのを抑制することが可能なメモリを提供する。
【解決手段】このメモリ（ダイオードＲＯＭ）は、複数のワード線８と、複数のビット線１１と、ワード線８に対して平行に延びるように設けられた導電層９と、導電層９とビット線１１とが交差する位置に配置されるメモリセル１２と、所定の数のメモリセル１２ごとに設けられ、ワード線８と導電層９とを接続する複数のトランジスタ１０とを備えている。そして、隣接するトランジスタ１０によって挟まれる所定の数のビット線１１がそれぞれ配置される第１ブロックおよび第２ブロックにおいて、データの読み出し時に同時に選択される第１ブロックのビット線１１の第１ブロックの端部を基準とする位置と、第２ブロックのビット線１１の第２ブロックの端部を基準とする位置とが異なるように構成されている。
【選択図】図１

Description

本発明は、メモリに関し、特に、ダイオードを含むメモリセルを備えたメモリに関する。

従来、メモリの一例として、ダイオードをそれぞれ含む複数のメモリセルがマトリクス状に配置されたクロスポイント型のマスクＲＯＭ（以下、ダイオードＲＯＭという）が知られている（たとえば、特許文献１参照）。

特許文献１に開示された従来のダイオードＲＯＭでは、メモリセルアレイの内部に、複数のワード線および複数のビット線が互いに交差するように配置されている。このワード線およびビット線は、それぞれ、ロウデコーダおよびカラムデコーダに接続されている。また、メモリセルアレイの外部には、アドレス入力回路と、ロウデコーダと、カラムデコーダと、センスアンプと、出力回路とが設けられている。また、メモリセルアレイの内部には、１つのダイオードをそれぞれ含む複数のメモリセルが設けられている。この複数のメモリセルは、複数のワード線および複数のビット線の各々に沿ってマトリクス状に配列されているとともに、各ワード線に選択トランジスタを介して所定数ずつ接続されている。なお、各ワード線に接続される所定数のメモリセルのそれぞれに含まれるダイオードのカソードは、共通の導電層と接続されている。また、ダイオードのアノードは、ビット線に接続されている。

従来のデータの読み出し動作では、まず、ロウデコーダにより、複数のワード線の電位が、アドレス入力回路から出力されたアドレスデータに基づいて変化される。選択されたメモリセルに対応するビット線は、アドレス入力回路から出力されたアドレスデータに基づいて、カラムデコーダによりセンスアンプに電気的に接続される。これにより、センスアンプでは、選択されたビット線の電位を判別して増幅した後、出力回路は、信号を外部に出力する。

また、上記メモリセルの信号をビット線を介して読み出す構成と異なり、複数のワード線に交差するように設けられ、選択トランジスタを介してダイオードのカソードに電気的に接続されるソース線を備え、ソース線からダイオードを含むメモリセルの信号を読み出す構成が考えられる。このとき、センスアンプは、ソース線に接続されており、センスアンプでは、ソース線の電位を判別して増幅した後、出力回路は、信号を外部に出力する。

特開２００５−２６８３７０号公報

しかしながら、従来のクロスポイント型のダイオードＲＯＭでは、ソース線と、カソードが共通の導電層に接続される複数のダイオードとの間の距離、すなわち、ソース線とカソードとの間に配置される導電層の距離は、ダイオードごとに異なる。導電層の距離によって、ソース線と各ダイオードとの間の電気抵抗は異なる。このため、ダイオードに接続されるビット線からソース線に流れるセル電流の大きさが、ビット線ごとに異なる。その結果、ソース線とダイオードとの間の距離が短い場合には、セル電流は大きくなり、ビット線には大きな電流が流れる。一方、ソース線とダイオードとの間の距離が長い場合には、セル電流は小さくなる。たとえば、多ビットからなるメモリセルでは、各ビットにおいて大きな電流が流れるビット線が選択された場合、全体として大きな電流が流れるという不都合がある。その結果、全体として消費電流（消費電力）が増加するという問題点がある。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、消費電流（消費電力）が増加するのを抑制することが可能なメモリを提供することである。

上記目的を達成するために、この発明のメモリは、複数のワード線と、複数のワード線に交差するように配置される複数のビット線と、ワード線に対して平行に延びるように設けられた導電層と、導電層とビット線とが交差する位置に配置されるメモリセルと、所定の数のメモリセルごとに設けられ、ゲートがワード線に接続されるとともに、ソース／ドレインの一方が導電層に接続され、ソース／ドレインの他方がソース線に接続される複数のトランジスタとを備え、隣接するトランジスタによって挟まれる所定の数のビット線がそれぞれ配置される第１ブロックおよび第２ブロックにおいて、データの読み出し時に同時に選択される第１ブロックのビット線の第１ブロックの端部を基準とする位置と、第２ブロックのビット線の第２ブロックの端部を基準とする位置とが異なるように構成されている。

本発明では、上記のように、第１ブロックおよび第２ブロックにおいて、データの読み出し時に同時に選択される第１ブロックのビット線の第１ブロックの端部を基準とする位置と第２ブロックのビット線の第２ブロックの端部を基準とする位置とが異なるように構成する。これにより、第１ブロックでは、第１ブロックの端部に位置するビット線のデータをトランジスタを介してソース線に読み出すとともに、第２ブロックでは、第２ブロックの中央部近傍に位置するビット線のデータをトランジスタを介してソース線に読み出すように構成することができる。たとえば、メモリセルは、アノードが各ビット線に接続され、カソードが共通の導電層に接続される複数のダイオードを含む場合において、端部に位置するビット線は、ビット線に接続されるメモリセルとトランジスタとの間の導電層の距離が小さいので、大きな電流が流れる。一方、中央部近傍に位置するビット線は、メモリセルとトランジスタとの間の導電層の距離が大きいので、小さな電流が流れる。そして、第１ブロックでは端部に位置するビット線のデータをソース線に読み出すとともに、第２ブロックでは中央部近傍に位置するビット線のデータをソース線に読み出すように構成する。このような構成にすることにより、第１ブロックおよび第２ブロックの両方において端部に位置するビット線からデータをソース線に読み出す場合と異なり、同時に読み出されるビット線からソース線に大きな電流と小さな電流とが流れる。このため、同時に読み出されるビット線からソース線に大きな電流同士が流れる場合よりもソース線に流れる電流量の大きさを小さくすることができる。その結果、消費電流（消費電力）が増加するのを抑制することができる。

以下、本発明の実施形態を図面に基づいて説明する。

（第１実施形態）
図１は、本発明の第１実施形態によるクロスポイント型のマスクＲＯＭ（以下、ダイオードＲＯＭという。）の構成を示した回路図である。

第１実施形態によるダイオードＲＯＭは、図１に示すように、アドレスプリデコード回路１と、ロウデコーダ２と、カラムデコーダ３と、センスアンプ（ＳＡ）４と、ＮＡＮＤ回路５と、出力回路６と、メモリセルアレイ領域７とを備えている。アドレスプリデコード回路１は、外部から所定のアドレスが入力されることにより、ロウデコーダ２とカラムデコーダ３とにアドレスデータを出力するように構成されている。また、ロウデコーダ２には、ワード線（ＷＬ）８が接続されている。また、ワード線８に対して平行に延びるように導電層９が設けられている。また、ロウデコーダ２は、アドレスプリデコード回路１からアドレスデータが入力される。これにより、入力されたアドレスデータに対応するワード線８が選択され、そのワード線８の電位をＨレベル（Ｖｃｃ）に立ち上げるとともに、選択されたワード線８以外のワード線８の電位をＬレベル（ＧＮＤ＝０Ｖ）にする機能を有する。

また、ワード線８と導電層９との間には、ワード線８にゲートが接続されるとともに、ソースが導電層９に接続されるトランジスタ１０が設けられている。なお、トランジスタ１０は、後述する３２本のビット線１１（３２個のメモリセル１２）ごとに設けられている。

また、カラムデコーダ３には、ワード線８と直交するように配置された複数のビット線（ＢＬ）１１が接続されている。なお、図１に示すように、メモリセルアレイ領域７には、３２本のビット線１１がそれぞれ含まれる第１ブロックと第２ブロックが設けられている。

また、メモリセルアレイ領域７には、複数のメモリセル１２がマトリクス状に配置されている。これらの複数のメモリセル１２は、互いに直交するように配置された複数の導電層９およびビット線１１の交点にそれぞれ配置されている。また、メモリセルアレイ領域７には、ビット線１１にアノードが接続されたダイオード１３を含むメモリセル１２と、ビット線１１にアノードが接続されていないダイオード１３を含むメモリセル１２とが設けられている。

また、トランジスタ１０のドレインには、ソース線１４が接続されている。なお、３２本のビット線１１を挟むように配置される２本のソース線１４は、配線１４１によって接続されている。また、ワード線８は、メモリセルアレイ領域７に複数本（たとえば１０２４本）配置されており、ワード線８は、一定数のワード線８をそれぞれ含む複数のグループに分けられる。第１実施形態では、たとえば、２５６本のワード線８で１つのグループを構成する４つのグループＧ０〜Ｇ３に分けられている。また、第１実施形態では、ソース線１４は、４本（Ｓ０〜Ｓ３）設けられており、それぞれ、グループＧ０〜Ｇ３に含まれるワード線８に接続されている。

また、カラムデコーダ３は、アドレスプリデコード回路１からアドレスデータが入力されることにより、入力されたアドレスデータに対応するビット線１１を選択するように構成されている。ここで、第１実施形態では、ビット線１１の端部にインバータ１５の出力端子が接続されるとともに、インバータ１５の入力端子には、ＮＡＮＤ回路１６の出力端子が接続されている。なお、インバータ１５とＮＡＮＤ回路１６とは、本発明の「論理回路」の一例である。また、ＮＡＮＤ回路１６の入力端子には、配線１７および配線１８が接続されている。なお、配線１７および配線１８は、それぞれ、本発明の「第２配線」および「第１配線」の一例である。

また、第１ブロックおよび第２ブロックにそれぞれ配置される３２本のビット線１１は、隣接する８本ずつの４つのグループに分けられており、８本のビット線は、インバータ１５およびＮＡＮＤ回路１６を介して８本の配線１７にそれぞれ接続されている。ここで、第１実施形態では、隣接する８本のビット線１１は、隣接する８本のビット線のうち、ロウデコーダ２が配置される側の反対側からロウデコーダ２が配置される側に向かって順次選択されるように配線１７に接続されている。

また、第１実施形態では、隣接する８本ずつの４つのグループに分けられたビット線１１は、グループごとに４本の配線１８にそれぞれ接続されている。第１ブロックの８本のビット線１１のグループのうち、第１ブロックの端部に配置される８本のビット線１１と、第２ブロックの８本のビット線１１のグループのうち、第２ブロックの中央部側に配置される８本のビット線１１とがＮＡＮＤ回路１６とインバータ１５とを介して、同一の配線１８により接続されている。また、第１実施形態では、第１ブロックの端部に配置されるビット線１１に接続されるＮＡＮＤ回路１６の入力端子と、第２ブロックの中央部近傍に配置されるビット線１１に接続されるＮＡＮＤ回路１６の入力端子とが、同一の配線１８により接続されている。また、第１ブロックの中央部近傍に配置されるビット線１１に接続されるＮＡＮＤ回路１６の入力端子と、第２ブロックの端部に配置されるビット線１１に接続されるＮＡＮＤ回路１６の入力端子とが、同一の配線１８により接続されている。

また、第１ブロックおよび第２ブロックの導電層９に接続される４つのソース線１４（Ｓ０〜Ｓ３）には、それぞれ、センスアンプ４の入力端子の一方が接続されている。また、センスアンプ４の入力端子の他方には、配線１９が接続されている。また、センスアンプ４は、ソース線１４に流れる電流を検知し、ソース線１４に接続される選択されたビット線１１に所定の電流以上の電流が流れる場合にＨレベルの信号を出力するとともに、選択されたビット線１１に所定の電流未満の電流が流れる場合にＬレベルの信号を出力するように構成されている。この４つのセンスアンプ４の出力端子には、ＮＡＮＤ回路５の入力端子が接続されている。また、ＮＡＮＤ回路５の出力端子には、出力回路６が接続されており、センスアンプ４の出力がＮＡＮＤ回路５を介して入力されることにより外部へ信号を出力するように構成されている。

次に、図１を参照して、第１実施形態によるダイオードＲＯＭの動作について説明する。

まず、所定のアドレスがアドレスプリデコード回路１に入力される。これにより、その入力されたアドレスに応じたアドレスデータがアドレスプリデコード回路１からロウデコーダ２およびカラムデコーダ３にそれぞれ出力される。そして、ロウデコーダ２によりアドレスデータがデコードされることによって、アドレスデータに対応する所定のワード線８が選択される。そして、その選択されたワード線８の電位がＨレベル（Ｖｃｃ）に立ち上げられるとともに、選択されていないワード線８の電位がＬレベル（ＧＮＤ）にされる。これにより、選択されたワード線８にゲートが接続されるトランジスタ１０がオン状態になるとともに、選択されたワード線８に接続される導電層９と、ソース線１４とが接続される。なお、選択されたワード線８に接続される導電層９とソース線１４との接続は、第１ブロックと第２ブロックとの両方において同時に行われる。

一方、アドレスプリデコード回路１からアドレスデータが入力されたカラムデコーダ３では、入力されたアドレスデータに対応する所定のビット線１１が選択されるように、所定の配線１７と配線１８とが選択される。これにより、所定の配線１７と配線１８とが入力端子に接続されるＮＡＮＤ回路１６およびインバータ１５を介して所定のビット線１１が選択される。

ここで、第１実施形態では、第１ブロックの端部側に位置するグループが選択された場合に、第２グループの中央部側に位置するグループが同時に選択される。また、第１ブロックの端部に配置されるビット線１１が選択された場合に、第２ブロックのビット線１１のうち、中央部近傍に配置されるビット線１１が選択される。具体的には、第１ブロックでは、端部に配置されるビット線１１から中央部近傍に配置されるビット線１１に向かってビット線１１が順次選択されるとともに、第２ブロックでは、中央部近傍に配置されるビット線１１から端部に配置されるビット線１１に向かってビット線１１が順次選択される。同様に、第１ブロックにおいて、中央部近傍に配置されるビット線１１から端部に配置されるビット線１１に向かってビット線１１が順次選択される場合、第２ブロックでは、端部に配置されるビット線１１から中央部近傍に配置されるビット線１１に向かってビット線１１が順次選択される。

そして、選択された第１ブロックおよび第２ブロックのビット線１１がトランジスタ１０およびソース線１４を介してセンスアンプ４に接続される。なお、選択されたビット線１１からの電流が流れるソース線１４にセンスアンプ４が接続されるように配線１９から信号が入力される。そして、センスアンプ４からはＶｓｓに近い電位が発生されており、カラムデコーダ３から選択されたビット線１１へＶｃｃが供給される。そして、選択されたワード線８に対して延びるように設けられた導電層９と選択されたビット線１１との交点に位置する選択されたメモリセル１２のダイオード１３のアノードが、ビット線１１に繋がっている場合には、センスアンプ４へワード線８およびダイオード１３を介してビット線１１から電流が流れる。この際、センスアンプ４では、ビット線１１に所定以上の電流が流れることを検知して、Ｌレベルの信号を出力する。そして、出力回路６は、ＮＡＮＤ回路５を介してセンスアンプ４の出力信号を受けて外部へＨレベルの信号を出力する。

また、選択されたワード線８と選択されたビット線１１との交点に位置する選択されたメモリセル１２のダイオード１３のアノードがビット線１１に繋がっていない場合には、ビット線１１からワード線８へ電流が流れない。この場合には、センスアンプ４が電流が流れないことを検知して、Ｈレベルの信号を出力する。そして、出力回路６は、ＮＡＮＤ回路５を介してセンスアンプ４の出力信号を受けて外部へＬレベルの信号を出力する。

第１実施形態では、上記のように、第１ブロックでは、第１ブロックの端部に位置するビット線１１のデータをソース線１４にて読み出すとともに、第２ブロックでは、第２ブロックの中央部近傍に位置するビット線１１のデータをソース線１４にて読み出すように構成する。これにより、端部に位置するビット線１１は、ビット線１１に接続されるメモリセル１２とトランジスタ１０との間の導電層９の距離が小さいので、大きな電流が流れるとともに、中央部近傍に位置するビット線１１は、メモリセル１２とトランジスタ１０との間の導電層９の距離が大きいので、小さな電流が流れる。よって、第１ブロックおよび第２ブロックの両方において端部に位置するビット線１１からデータをソース線１４に読み出す場合と異なり、同時に読み出されるビット線１１からソース線１４に大きな電流と小さな電流とが流れる。したがって、同時に読み出されるビット線１１からソース線１４に大きな電流同士が流れる場合よりもソース線１４に流れる電流量の大きさを小さくすることができる。その結果、消費電流（消費電力）が増加するのを抑制することができる。

また、第１実施形態では、上記のように、第１ブロックの３２本のビット線１１のうち、端部側に配置されるビット線１１にインバータ１５を介して接続されるＮＡＮＤ回路１６の入力端子の一方と、第２ブロックの３２本のビット線１１のうち、第２ブロックの中央部近傍側に配置されるビット線１１にインバータ１５を介して接続されるＮＡＮＤ回路１６の入力端子の一方とを、同一の配線１８によって接続する。これにより、容易に、第１ブロックの端部に位置するビット線１１のデータをソース線１４にて読み出すとともに、第２ブロックの中央部近傍に位置するビット線１１のデータをソース線１４にて読み出すように構成することができる。

また、第１実施形態では、上記のように、第１ブロックおよび第２ブロックの３２本のビット線１１は、それぞれ、隣接する８本ずつのビット線１１の４つのグループに分けられる。第１ブロックの４つのグループのうち、端部側に位置するグループと、第２ブロックの４つのグループのうち、中央部側に位置するグループとを、同一の配線１８によって接続する。これにより、容易に、第１ブロックのビット線１１のグループのうち、端部側に位置するグループと、第２ブロックのビット線１１のグループのうち、中央部側に位置するグループとを同時に選択することができる。

また、第１実施形態では、ロウデコーダ２が配置される側の反対側からロウデコーダ２が配置される側に向かって選択されるようにＮＡＮＤ回路１６の入力端子を配線１７と配線１８とに接続する。これにより、第１ブロックのビット線１１のグループのうち、端部側に位置するグループと、第２ブロックのビット線１１のグループのうち、中央部側に位置するグループとを同時に選択する。この場合、第１ブロックでは、端部から中央部近傍に向かってビット線１１が順次選択されるとともに、第２ブロックでは、中央部近傍から端部に向かってビット線１１が順次選択されるように構成することができる。

また、第１実施形態では、上記のように、出力端子がビット線１１に接続されるインバータ１５と、インバータ１５の入力端子に出力端子が接続されるＮＡＮＤ回路１６とにより論理回路を構成する。これにより、容易に、配線１７および配線１８からそれぞれＨレベルの信号をＮＡＮＤ回路１６に入力するにより、インバータ１５を介して該ＮＡＮＤ回路１６と接続されるビット線１１を選択することができる。

（第２実施形態）
図２は、本発明の第２実施形態によるクロスポイント型のマスクＲＯＭ（以下、ダイオードＲＯＭという。）の構成を示した回路図である。この第２実施形態のダイオードＲＯＭでは、上記第１実施形態と異なり、６４本のビット線１１からの信号が１つの出力回路６から出力される。

第２実施形態によるダイオードＲＯＭは、図２に示すように、ワード線８と導電層９との間には、ワード線８にゲートが接続されるとともに、ソースが導電層９に接続されるトランジスタ１０が設けられている。なお、トランジスタ１０は、３２本のビット線１１（３２個のメモリセル１２）ごとに設けられている。また、メモリセルアレイ領域７ａには、３２本のビット線１１が含まれる第１ブロックおよび第２ブロックがそれぞれ２つずつ設けられている。２つの第１ブロック（第２ブロック）は、トランジスタ１０を介して接続されている。また、２つの第１ブロック（第２ブロック）の端部には、トランジスタ１０を介してソース線１４ａが接続されている。また、２つの第１ブロック（第２ブロック）の間には、ソース線１４ｂがトランジスタ１０のドレインに接続されている。なお、ソース線１４ａとソース線１４ｂとは、接続されている。また、ソース線１４ａには、センスアンプ４の入力端子の一方が接続されており、２つの第１ブロック（第２ブロック）に含まれる６４本のビット線１１から、１つの出力信号が出力されるように構成されている。

ここで、第２実施形態では、第１ブロックおよび第２ブロックの３２本のビット線１１は、それぞれ、隣接する１６本ずつのビット線１１の２つのグループに分けられる。２つの第１ブロックのビット線１１のグループのうち、ビット線１１が第１ブロックの端部側から中央部側に向かって選択されるグループのビット線１１と、ビット線１１が第２ブロックの中央部側から端部側に向かって選択されるグループのビット線１１とが、インバータ回路１５およびＮＡＮＤ回路１６を介して配線１８によって接続されている。

また、ＮＡＮＤ回路１６の入力端子の一方には、配線１７ａが接続されている。なお、配線１７ａは、ビット線１１のそれぞれにインバータ１５およびＮＡＮＤ回路１６を介して接続されている。また、グループ分けされたビット線１１は、ビット線１１のグループの一方端から他方端に向かって選択されるように配線１７ａに接続されている。

なお、第２実施形態のその他の構成は、上記第１実施形態と同様である。

また、第２実施形態の動作は、上記第１実施形態と同様である。

第２実施形態では、上記のように、第１ブロックおよび第２ブロックの３２本のビット線１１は、それぞれ、隣接する１６本ずつのビット線１１の２つのグループに分けられる。２つの第１ブロックのビット線１１のグループのうち、ビット線１１が第１ブロックの端部側から中央部側に向かって選択されるグループと、ビット線１１が第２ブロックの中央部側から端部側に向かって選択されるグループとを、配線１８によって接続する。これにより、第１ブロックの端部に位置し、大きな電流の流れるビット線１１と、第２ブロックの中央部近傍に位置し、流れる電流の小さいビット線１１とを同時に選択することができる。したがって、同時に読み出されるビット線１１からソース線１４に大きな電流同士が流れる場合よりもソース線１４に流れる電流量の大きさを小さくすることができる。その結果、消費電流（消費電力）が増加するのを抑制することができる。

なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記第１および第２実施形態では、クロスポイント型のマスクＲＯＭに本発明を適用したが、本発明はこれに限らず、クロスポイント型のマスクＲＯＭ以外のダイオードを含むメモリセルを備えたメモリにも広く適用可能である。

また、上記第１および第２実施形態では、３２本のビット線ごとに、トランジスタが配置される例を示したが、本発明はこれに限らず、３２本以外のビット線ごとにトランジスタを配置してもよい。

また、上記第１および第２実施形態では、インバータ回路とＮＡＮＤ回路とによりビット線に接続される論理回路を構成する例を示したが、本発明はこれに限らず、インバータ回路やＮＡＮＤ回路以外の回路を用いて論理回路を構成してもよい。

また、上記第１および第２実施形態では、トランジスタのソースが導電層に接続されるとともに、トランジスタのドレインがソース線に接続される例を示したが、本発明はこれに限らず、トランジスタのドレインを導電層に接続するとともに、トランジスタのソースをソース線に接続してもよい。

また、上記第１および第２実施形態では、第１ブロックのビット線が端部側から中央部側に向かって順次選択されるとともに、第２ブロックのビット線が中央部側から端部側に向かって順次選択される例を示したが、本発明はこれに限らず、第１ブロックのビット線を端部側から中央部側に向かって、２本目、１本目、３本目、４本目、６本目、５本目、７本目、８本目・・・の順に選択するとともに、第２ブロックのビット線を、中央部側から端部側に向かって、２本目、１本目、３本目、４本目、６本目、５本目、７本目、８本目・・・の順に選択してもよい。つまり、第１ブロックのビット線を実質的に端部側から中央部側に向かって選択するとともに、第２ブロックのビット線を実質的に中央部側から端部側に向かって選択してもよい。

本発明の第１実施形態によるクロスポイント型のマスクＲＯＭの構成を示した回路図である。 本発明の第２実施形態によるクロスポイント型のマスクＲＯＭの構成を示した回路図である。

符号の説明

８ ワード線
９ 導電層
１０ トランジスタ
１１ ビット線
１２ メモリセル
１４、１４ａ、１４ｂ ソース線
１５ インバータ（論理回路）
１６ ＮＡＮＤ回路（論理回路）
１７、１７ａ 配線（第２配線）
１８ 配線（第１配線）

Claims (8)

1. 複数のワード線と、
   前記複数のワード線に交差するように配置される複数のビット線と、
   前記ワード線に対して平行に延びるように設けられた導電層と、
   前記導電層と前記ビット線とが交差する位置に配置されるメモリセルと、
   所定の数の前記メモリセルごとに設けられ、ゲートが前記ワード線に接続されるとともに、ソース／ドレインの一方が前記導電層に接続され、前記ソース／ドレインの他方がソース線に接続される複数のトランジスタとを備え、
   所定の数の前記ビット線がそれぞれ配置される第１ブロックおよび第２ブロックにおいて、同時に選択される前記第１ブロックのビット線の前記第１ブロックの端部を基準とする位置と、前記第２ブロックのビット線の前記第２ブロックの端部を基準とする位置とが異なるように構成されている、メモリ。
2. 前記第１ブロックの複数のビット線のうち、端部側に配置されるビット線が選択された場合に、前記第２ブロックの複数のビット線のうち、中央部側に配置されるビット線が選択されるように構成されている、請求項１に記載のメモリ。
3. 前記第１ブロックの端部側のビット線のうち、端部に配置されるビット線が選択された場合に、前記第２ブロックのビット線のうち、中央部近傍に配置されるビット線が選択されるように構成されている、請求項２に記載のメモリ。
4. 出力端子が前記複数のビット線のそれぞれに接続される論理回路と、
   前記論理回路の入力端子に接続される第１配線とをさらに備え、
   前記第１ブロックの複数のビット線のうち、端部に配置されるビット線に接続される前記論理回路の入力端子の一方と、前記第２ブロックの複数のビット線のうち、前記第２ブロックの中央部近傍に配置されるビット線に接続される前記論理回路の入力端子の一方とは、前記第１配線によって接続されている、請求項２または３に記載のメモリ。
5. 前記第１ブロックおよび前記第２ブロックの複数のビット線は、それぞれ、隣接する一定数ずつのビット線の複数のグループに分けられ、
   前記複数の第１ブロックのビット線のグループのうち、端部側に位置するグループと、前記複数の第２ブロックのビット線のグループのうち、中央部側に位置するグループとが、前記第１配線によって接続されている、請求項４に記載のメモリ。
6. 前記第１ブロックおよび前記第２ブロックの複数のビット線は、それぞれ、隣接する一定数ずつのビット線の複数のグループに分けられ、
   前記複数の第１ブロックのビット線のグループのうち、前記ビット線が実質的に第１ブロックの端部側から中央部側に向かって選択されるグループと、前記ビット線が実質的に第２ブロックの中央部側から端部側に向かって選択されるグループとが、前記第１配線によって接続されている、請求項４に記載のメモリ。
7. 前記論理回路の入力端子の他方に接続される第２配線をさらに備え、
   前記グループ分けされたビット線は、前記グループ分けされた隣接するビット線のうち、一方の端部に配置されるビット線から他方の端部に配置されるビット線に向かって順次選択されるように前記第２配線に接続されている、請求項５または６に記載のメモリ。
8. 前記論理回路は、出力端子が前記ビット線に接続されるインバータと、
   前記インバータの入力端子に出力端子が接続されるＮＡＮＤ回路とにより構成されている、請求項４〜７のいずれか１項に記載のメモリ。

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