KR20140058209A - 반도체 기억 소자 - Google Patents

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KR20140058209A
KR20140058209A KR1020120124946A KR20120124946A KR20140058209A KR 20140058209 A KR20140058209 A KR 20140058209A KR 1020120124946 A KR1020120124946 A KR 1020120124946A KR 20120124946 A KR20120124946 A KR 20120124946A KR 20140058209 A KR20140058209 A KR 20140058209A
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Abstract

반도체 기억 소자들을 제공한다. 이 소자는 하나의 셀 어레이 블록(cell array block) 내에서 행들 및 열들을 따라 2차원적으로 배열된 단위 셀들을 포함할 수 있다. 상기 단위 셀들은 복수의 셀 부그룹들로 구분되고, 상기 각 셀 부그룹은 복수의 상기 행들 구성하는 단위 셀들을 포함할 수 있다. 워드 라인이 상기 각 열을 구성하는 단위 셀들의 선택 요소들의 게이트 전극들에 연결되고, 비트 라인이 상기 각 행을 구성하는 단위 셀들의 정보 저장부들에 연결된다. 상기 비트 라인은 상기 워드 라인을 가로지른다. 소오스 라인이 상기 각 셀 부그룹 내에 배치되고 상기 각 셀 부그룹 내의 상기 단위 셀들의 상기 선택 요소들의 소오스 단자들에 전기적으로 접속된다. 상기 소오스 라인과 상기 비트 라인은 평행하며, 상기 소오스 라인과 상기 소오스 라인에 인접한 상기 비트 라인간의 간격은 서로 인접한 상기 비트 라인들간의 간격과 동일하다.

Description

반도체 기억 소자{SEMICONDUCTOR MEMORY DEVICES}
본 발명은 반도체 소자에 관한 것으로, 특히, 소오스 라인을 포함하는 반도체 기억 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 시스템 온 칩(system on chip, SOC)으로 구분될 수 있다.
반도체 기억 소자는 여러 단자들(예컨대, 비트 라인, 워드 라인, 및/또는 소오스)에 인가되는 전압들의 차이를 이용하여 기억 셀에 저장된 데이터를 판독하거나 기억 셀에 데이터를 기입할 수 있다. 이러한 전압들을 잘못 조절하는 경우에, 반도체 기억 소자들의 소비전력이 증가될 수 있다. 전자 산업의 발전과 함께 반도체 기억 소자들의 높은 집적도 및 낮은 소비전력이 점점 더 요구되고 있다. 이러한 요구 사항들을 충족시키기 위하여 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 소비전력을 감소시킬 수 있는 반도체 기억 소자들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화에 최적화된 반도체 기억 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술된 기술적 과제들을 해결하기 위한 반도체 기억 소자들을 제공한다. 일 양태에 따르면, 반도체 기억 소자는 하나의 셀 어레이 블록(cell array block) 내에서 행들 및 열들을 따라 2차원적으로 배열된 단위 셀들, 상기 단위 셀들은 복수의 셀 부그룹들로 구분되고, 상기 각 셀 부그룹은 복수의 상기 행들 구성하는 단위 셀들을 포함하는 것; 상기 각 열을 구성하는 단위 셀들의 선택 요소들의 게이트 전극들에 연결된 워드 라인; 상기 각 행을 구성하는 단위 셀들의 정보 저장부들에 연결되고, 상기 워드 라인을 가로지르는 비트 라인; 및 상기 각 셀 부그룹 내에 배치되고, 상기 각 셀 부그룹 내의 상기 단위 셀들의 상기 선택 요소들의 소오스 단자들에 전기적으로 접속된 소오스 라인을 포함할 수 있다. 상기 소오스 라인과 상기 비트 라인은 평행하고, 상기 소오스 라인과 상기 소오스 라인에 인접한 상기 비트 라인간의 간격은 서로 인접한 상기 비트 라인들간의 간격과 동일하다.
일 실시예에서, 상기 셀 부그룹들 내에 각각 포함된 상기 소오스 라인들은 서로 독립적으로 제어될 수 있다. 예컨대, 프로그램 및/또는 판독 동작 시에, 상기 셀 부그룹들 중에서 선택된 셀 부그룹의 상기 소오스 라인에는 기준 전압이 인가될 수 있으며, 상기 셀 부그룹들 중에서 비-선택된 부그룹들의 상기 소오스 라인들은 상기 기준 전압과 다른 전압이 인가되거나 플로팅 될 수 있다.
일 실시예에서, 상기 반도체 기억 소자는 상기 각 셀 부그룹 내에 배치되고, 상기 워드 라인의 길이 방향으로 나란히 연장된 국소 연결 라인들을 더 포함할 수 있다. 상기 국소 연결 라인들은 상기 워드 라인의 길이 방향으로 배열된 상기 단위 셀들의 소오스 단자들과 접속되고, 상기 소오스 라인은 상기 각 셀 부그룹 내의 상기 국소 연결 라인을 가로지르고 그리고 연결될 수 있다. 상기 각 셀 부그룹 내 상기 국소 연결 라인들은 다른 셀 부그룹들의 국소 연결 라인들로부터 분리된다.
일 실시예에서, 상기 각 열을 구성하는 단위 셀들은 상기 복수의 셀 부그룹들 내에 각각 포함되는 복수의 서브-열들로 구분될 수 있다. 상기 각 셀 부그룹 내에서, 서로 인접한 홀수번째 서브-열과 짝수번째 서브-열은 상기 각 국소 연결 라인을 공유할 수 있으며, 상기 공유된 국소 연결 라인을 기준으로 서로 대칭적인 구조를 가질 수 있다.
일 실시예에 있어서, 상기 반도체 기억 소자는 상기 각 셀 부그룹 내에 배치되고, 상기 행과 평행한 방향을 따라 배열된 복수의 더미 셀들을 포함하는 더미 행을 더 포함할 수 있다. 상기 더미 행의 더미 셀들의 정보 저장부들은 상기 소오스 라인에 연결될 수 있다. 상기 더미 행과 상기 더미 행에 인접한 상기 행간의 간격은 서로 인접한 상기 행들 간의 간격과 동일할 수 있다.
일 실시예에서, 상기 각 셀 부그룹 내에 포함된 상기 비트 라인들은 적어도 4개일 수 있다.
일 실시예에서, 상기 각 셀 부 그룹 내에서 상기 소오스 라인 일 측에 배치된 상기 비트 라인들의 개수는 상기 소오스 라인 타 측에 배치된 상기 비트 라인들의 개수와 동일할 수 있다.
본 발명의 다른 양태에 따르면, 반도체 기억 소자는 하나의 셀 어레이 블록 내 기판에 정의되고, 행들 및 열들을 따라 2차원적으로 배열된 활성부들, 상기 활성부들은 복수의 셀 부그룹들로 구분되고, 상기 각 셀 부그룹은 복수의 상기 행들을 구성하는 상기 활성부들을 포함하는 것; 상기 각 열을 구성하는 상기 활성부들을 가로지르고 상기 활성부들과 절연된 한 쌍의 셀 게이트 전극들; 상기 한 쌍의 셀 게이트 전극들 사이의 상기 각 활성부내에 배치된 제1 도핑된 영역; 상기 한 쌍의 셀 게이트 전극들을 사이에 두고, 상기 각 활성부의 양 가장자리들 내에 각각 배치된 한 쌍의 제2 도핑된 영역들; 상기 제2 도핑된 영역들에 각각 전기적으로 접속된 정보 저장부들; 및 상기 각 행과 평행하게 연장되고, 상기 각 행의 활성부들의 상기 제2 도핑된 영역들에 전기적으로 정보 저장부들 상에 배치된 도전 라인을 포함할 수 있다. 상기 각 셀 부그룹 내의 상기 도전 라인들은 소오스 라인 및 복수의 비트 라인들을 포함하고, 상기 소오스 라인은 상기 각 셀 부그룹 내의 상기 제1 도핑된 영역들과 전기적으로 접속될 수 있다.
일 실시예에서, 상기 복수의 셀 부그룹들 내에 각각 포함된 상기 소오스 라인들은 서로 독립적으로 제어될 수 있다.
일 실시예에서, 상기 행들은 등 간격으로 배열될 수 있으며, 상기 도전 라인들도 등 간격으로 배열될 수 있다. 상기 도전 라인들은 상기 기판의 상부면으로부터 동일한 레벨에 위치할 수 있다.
일 실시예에서, 상기 반도체 기억 소자는 상기 각 셀 부그룹 내 상기 기판 상에서 상기 각 열과 평행하게 연장되고, 상기 각 열의 활성부들 내에 형성된 상기 제1 도핑된 영역들과 접속된 국소 연결 라인을 더 포함할 수 있다. 상기 각 셀 부그룹 내에서 상기 소오스 라인은 상기 국소 연결 라인들의 상부를 가로지르고 그리고 상기 국소 연결 라인들에 전기적 접속될 수 있으며, 상기 각 셀 부그룹 내의 상기 국소 연결 라인들은 다른 셀 부그룹들 내의 국소 연결 라인들과 분리될 수 있다.
일 실시예에서, 상기 반도체 기억 소자는 상기 소오스 라인과 상기 각 국소 연결 라인 사이에 개재된 소오스 플러그를 더 포함할 수 있다.
일 실시예에서, 상기 소오스 라인의 길이 방향으로 상기 소오스 플러그의 바닥면의 폭은 상기 각 국소 연결 라인의 폭 보다 작을 수 있다.
일 실시예에서, 상기 소오스 라인의 길이 방향으로 상기 소오스 플러그의 바닥면의 폭은 상기 각 국소 연결 라인의 폭 보다 클 수 있다.
일 실시예에서, 상기 각 셀 부그룹 내의 비트 라인들은 적어도 4개일 수 있다.
일 실시예에서, 상기 비트 라인 아래의 활성부들은 셀 활성부들일 수 있으며, 상기 각 셀 활성부에 형성된 상기 한 쌍의 게이트 전극들, 제1 도핑된 영역, 제2 도핑된 영역들, 및 이에 접속된 정보 저장부들은 한 쌍의 단위 셀들을 구성할 수 있다. 상기 소오스 라인 아래의 활성부들은 더미 활성부들일 수 있으며, 상기 각 더미 활성부에 형성된 상기 한 쌍의 게이트 전극들, 제1 도핑된 영역, 제2 도핑된 영역들, 및 이에 접속된 정보 저장부들은 한 쌍의 더미 셀들을 구성할 수 있다.
일 실시예에서, 상기 한 쌍의 게이트 전극들은 상기 각 열의 상기 활성부들 가로지르는 한 쌍의 셀 그루브들 내에 각각 배치될 수 있다.
일 실시예에서, 상기 반도체 기억 소자는 상기 하나의 셀 어레이 블록 내의 기판에 형성되어, 일 방향으로 나란히 연장된 활성 라인 패턴들을 정의하는 소자분리 패턴들; 및 상기 활성 라인 패턴들 및 상기 소자분리 패턴들을 나란히 가로지르는 격리 그루브들 내에 각각 배치되고, 상기 활성 라인 패턴들과 절연된 격리 게이트 전극들을 더 포함할 수 있다. 상기 격리 게이트 전극들은 상기 각 활성 라인 패턴을 상기 각 행을 구성하는 상기 활성부들로 분할할 수 있다.
상술된 바와 같이, 상기 하나의 셀 어레이 블록내 단위 셀들은 복수의 셀 부그룹들로 구분되고, 상기 각 셀 부그룹 내에 상기 소오스 라인이 배치될 수 있다. 상기 소오스 라인은 상기 각 셀 부그룹 내의 상기 단위 셀들의 소오스 단자들과 전기적으로 접속된다. 이로써, 상기 셀 부그룹들 내에 각각 포함된 상기 소오스 라인들은 서로 독립적으로 제어될 수 있다. 그 결과, 상기 반도체 기억 소자의 소비전력을 감소시킬 수 있으며, 반도체 기억 소자의 동작 속도를 향상시킬 수 있다.
또한, 상기 소오스 라인 및 이에 인접한 상기 비트 라인 사이의 간격이 서로 인접한 비트 라인들 사이의 간격과 동일하다. 즉, 상기 소오스 및 비트 라인들은 등 간격으로 배열될 수 있다. 이로 인하여, 고집적화된 반도체 기억 소자를 구현할 수 있다. 이에 더하여, 상기 각 셀 부그룹은 복수의 상기 비트 라인들을 포함한다. 즉, 상기 각 셀 부그룹 내 상기 복수의 상기 비트 라인들이 상기 소오스 라인을 공유함으로써, 반도체 기억 소자의 집적도를 더욱 향상시킬 수 있다.
나아가서, 상기 셀 부그룹들 내에 각각 포함된 상기 소오스 라인들은 서로 독립적으로 제어될 수 있다. 이로 인하여, 불량 셀이 발생하는 경우에, 상기 불량 셀을 포함하는 상기 셀 부그룹 만을 여분의(redundancy) 셀들로 리페어(repair)할 수 있다. 이로 인하여, 상기 여분의 셀들이 차지하는 면적을 감소시킬 수 있으며, 상기 리페어 공정의 효율성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 기억 소자를 나타내는 개략적인 블록도 이다.
도 2는 본 발명의 실시예들에 따른 반도체 기억 소자의 셀 어레이 블록 내 셀 어레이를 나타내는 회로도 이다.
도 3a는 본 발명의 실시예들에 다른 반도체 기억 소자의 셀 어레이를 나타내는 평면도이다.
도 3b는 도 3a의 I-I' 및 II-II'선들을 따라 취해진 단면도이다.
도 3c는 도 3a의 III-III'선을 따라 취해진 단면도이다.
도 4는 본 발명의 실시예들에 따른 반도체 기억 소자의 일 변형예를 나타내는 단면도이다.
도 5a는 본 발명의 실시예들에 따른 반도체 기억 소자의 다른 변형예를 나타내는 평면도이다.
도 5b는 도 5a의 IV-IV'선을 따라 취해진 단면도이다.
도 6a는 본 발명의 실시예들에 따른 반도체 기억 소자의 정보 저장부의 일 예를 나타내는 단면도이다.
도 6b는 본 발명의 실시예들에 따른 반도체 기억 소자의 정보 저장부의 다른 예를 나타내는 단면도이다.
도 6c는 본 발명의 실시예들에 따른 반도체 기억 소자의 정보 저장부의 또 다른 예를 나타내는 단면도이다.
도 6d는 본 발명의 실시예들에 따른 반도체 기억 소자의 정보 저장부의 또 다른 예를 나타내는 단면도이다.
도 7a 내지 도 9a는 본 발명의 실시예들에 따른 반도체 기억 소자의 제조 방법을 설명하기 위하기 위한 평면도들이다.
도 7b 내지 도 9b는 각각 도 7a 내지 도 9a의 I-I' 및 II-II'선들을 따라 취해진 단면도들이다.
도 7c 내지 도 9c는 각각 도 7a 내지 도 9a의 III-III'선들을 따라 취해진 단면도들이다.
도 10은 본 발명의 실시예들에 따른 반도체 기억 소자들을 포함하는 전자 시스템들의 일 예를 나타내는 개략적인 블록도 이다.
도 11은 본 발명의 실시예들에 다른 반도체 기억 소자들을 포함하는 메모리 카드들의 일 예를 나타내는 개략적인 블록도 이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명 되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, 다른 요소에'연결된다' 또는 '커플된다'는 표현은 다른 요소에 직접 연결 또는 커플되거나, 개재되는 요소가 존재할 수 있다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다. 본 명세서에서 사용되는 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서, '포함한다'는 표현이 사용된 구성 요소, 단계, 동작 및/또는 소자에, 하나 이상의 다른 구성 요소, 다른 단계, 다른 동작, 및/또는 다른 소자가 존재 또는 추가되는 것이 배제되지 않는다.
또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들(또는 층들)이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1 막(또는 제1 층)으로 언급된 것이 다른 실시예에서는 제2 막(또는 제2 층)로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드 지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 기억 소자를 나타내는 개략적인 블록도 이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 기억 소자는 복수의 셀 어레이 블록들(50, cell array blocks)과 주변회로 영역을 포함할 수 있다. 상기 각 어레이 블록(50)은 행들 및 열들을 따라 배열된 복수의 셀들을 포함할 수 있다. 상기 주변회로 영역은 제1 디코더 부들(55, first decoder parts) 및 제2 디코더 부들(60)을 포함할 수 있다. 일 실시예에서, 상기 각 제1 디코더 부(55)는 상기 각 셀 어레이 블록(50) 내 셀들에 연결된 워드 라인들(word lines)과 연결될 수 있으며, 상기 각 제2 디코더 부(60)는 상기 셀 어레이 블록(50) 내 셀들에 연결된 비트 라인들(bit lines)과 연결될 수 있다. 상기 각 제1 디코더 부(55)는 상기 각 셀 어레이 블록(50) 내 상기 워드 라인들 중에서 어느 하나를 선택할 수 있으며, 상기 각 제2 디코더 부(60)는 상기 각 셀 어레이 블록(50) 내 상기 비트 라인들 중에서 어느 하나를 선택할 수 있다. 일 실시예에서, 하나의 제1 디코더 부(55)가 인접한 상기 셀 어레이 블록들(50) 사이에 배치될 수 있다. 즉, 인접한 상기 셀 어레이 블록들(50)은 소정의 거리(예컨대, 적어도 상기 제1 디코더부(55)의 폭)만큼 서로 이격될 수 있다.
상기 각 셀 어레이 블록(50) 내의 상기 셀들, 상기 워드 라인들, 및 상기 비트 라인들을 도 2를 참조하여 좀더 구체적으로 설명한다.
도 2는 본 발명의 실시예들에 따른 반도체 기억 소자의 셀 어레이 블록 내 셀 어레이를 나타내는 회로도 이다.
도 1 및 도 2를 참조하면, 셀들(UCE, DCE)이 행들 및 열들을 따라 2차원적으로 배열될 수 있다. 상기 행들은 제1 방향(D1)과 평행할 수 있으며, 상기 열들은 상기 제 방향(D1)에 수직한 제2 방향(D2)과 평행할 수 있다. 상기 각 셀(UCE 또는 DCE)은 선택 요소(SE)와 상기 선택 요소(SE)의 일 단자에 연결된 정보 저장부(DSP)를 포함할 수 있다.
상기 선택 요소(SE)는 3단자를 갖는 트랜지스터일 수 있다. 즉, 상기 선택 요소(SE)는 게이트 전극, 소오스 단자, 및 드레인 단자를 포함할 수 있다. 상기 정보 저장부(DSP)는 논리 데이터를 저장할 수 있다. 상기 정보 저장부(DSP)의 제1 단자는 상기 선택 요소(SE)의 드레인 단자에 연결될 수 있다. 일 실시예에서, 상기 정보 저장부(DSP)는 가변 저항체일 수 있다.
워드 라인(WL)이 상기 각 열을 구성하는 상기 셀들(UCE, DCE)의 선택 요소들(SE)의 게이트 전극들과 연결될 수 있다. 즉, 상기 열들에 각각 대응되는 복수의 워드 라인들(WL)이 상기 각 셀 어레이 블록(50) 내에 배치될 수 있다. 상기 워드 라인들(WL)은 상기 제2 방향(D2)을 따라 나란히 연장될 수 있다. 일 실시예에서, 상기 각 셀 어레이 블록(50) 내에서 서로 인접한 홀수번째 열 및 짝수번째 열은 열-페어(column-pair)를 구성할 수 있다. 복수의 상기 열-페어들이 상기 각 셀 어레이 블록(50) 내에 배치될 수 있다. 상기 각 열-페어 내에서, 상기 홀수번째 열을 구성하는 셀들(UCE, DCE)은 상기 짝수번째 열을 구성하는 셀들(UCE, DCE)과 대칭적인 구조를 가질 수 있다. 상기 각 열-페어 내에서, 상기 제1 방향(D1)으로 인접한 상기 홀수번째 및 짝수번째 열들의 셀들(UCE 또는 DCE)의 상기 소오스 단자들은 서로 연결될 수 있다. 일 실시예에서, 상기 각 열-페어 내에서 상기 제1 방향(D1)으로 인접한 홀수번째 및 짝수번째 열들의 셀들(UCE 또는 DCE)은 하나의 소오스 단자를 공유할 수 있다.
상기 각 행을 구성하는 상기 셀들(UCE 또는 DCE)의 정보 저장부들(DSP)의 제2 단자들은 도전 라인(BL 또는 SL)에 연결될 수 있다. 즉, 상기 정보 저장부(DSP)는 상기 선택 요소(SE)의 드레인 단자와 상기 하나의 도전 라인(BL 또는 SL) 사이에 연결될 수 있다. 상기 각 셀 어레이 블록(50) 내에 상기 행들에 각각 대응되는 도전 라인들(BL, SL)이 배치된다. 상기 도전 라인들(BL, SL)은 상기 제1 방향(D1)으로 나란히 연장될 수 있다.
상기 각 셀 어레이 블록(50) 내 상기 셀들(UCE, DCE)은 복수의 셀 부그룹들(70, cell subgroup)로 구분될 수 있다. 상기 각 셀 부그룹(70)은 서로 인접한 복수의 행들을 따라 배열된 셀들(UCE, DCE)를 포함한다. 상기 각 셀 부 그룹(70)은 상기 복수의 행들에 각각 대응되는 복수의 상기 도전 라인들(BL, SL)을 포함한다. 일 실시예에서, 상기 각 셀 부그룹(70) 내의 상기 복수의 도전 라인들(BL, SL)은 소오스 라인(SL) 및 복수의 비트 라인들(BL)을 포함한다. 일 실시예에서, 상기 각 셀 부그룹(70)내 비트 라인들(BL)의 개수는 적어도 4개일 수 있다.
상기 각 셀 부그룹(70) 내 상기 셀들(UCE, DCE)의 상기 소오스 단자들은 상기 각 셀 부그룹(70) 내에 포함된 상기 소오스 라인(SL)에 전기적으로 연결된다. 이때, 상기 셀 부그룹들(70)에 각각 포함된 상기 소오스 라인들(SL)은 서로 독립적으로 제어된다. 즉, 상기 셀 부그룹들(70) 중에 하나에 포함된 상기 소오스 라인(SL)은 상기 셀 부그룹들(70) 중의 나머지 것들에 포함된 상기 소오스 라인들(SL)로부터 독립적으로 제어될 수 있다. 다시 말해서, 상기 셀 부그룹들(70) 중에서 선택된 셀 부그룹(70)의 상기 소오스 라인(SL)은 상기 셀 부그룹들(70) 중에서 비-선택된 셀 부그룹들(70)의 상기 소오스 라인들(SL)로부터 독립적으로 제어될 수 있다. 상기 반도체 기억 소자의 프로그램 및/또는 판독 동작 시에, 기준 전압이 상기 선택된 부 그룹(70)의 상기 소오스 라인(SL)에 인가될 수 있으며, 상기 비-선택된 셀 부그룹들(70)의 상기 소오스 라인들(SL)은 상기 기준 전압과 다른 전압이 인가되거나 플로팅 될 수 있다. 이에 따라, 상기 프로그램 및/또는 판독 동작 시에, 상기 기준 전압이 상기 선택된 부 그룹(70)의 셀들(UCE, DCE)의 소오스 단자들에 인가될 수 있으며, 상기 비-선택된 부 그룹들(70)의 셀들(UCE, DCE)의 소오스 단자들은 상기 기준 전압과 다른 전압이 인가되거나 플로팅 될 수 있다.
상기 제2 방향(D2)을 따라 배열된 셀들(UCE, DCE)을 포함하는 상기 각 열은 상기 복수의 셀 부그룹들(70) 내에 각각 포함된 복수의 서브-열들로 구분될 수 있다. 상기 각 서브-열을 구성하는 셀들(UCE, DCE)의 개수는 상기 각 셀 부그룹(70) 내 행들의 개수와 동일할 수 있다. 이와 마찬가지로, 상기 각 열-페어도 복수의 셀 부그룹들(70) 내에 각각 포함된 복수의 서브-열-페어들로 구분될 수 있다.
상기 각 셀 부그룹(70)내 상기 소오스 라인(SL)은 국소 연결 라인들(LCL, local interconnection lines)을 통하여 상기 각 셀 부그룹(70) 내 상기 셀들(DCE, UCE)의 소오스 단자들과 전기적으로 연결될 수 있다. 상기 각 셀 부그룹(70) 내 상기 국소 연결 라인들(LCL)은 나머지 셀 부그룹들(70) 내 상기 국소 라인들(LCL)로부터 분리된다. 상기 각 국소 연결 라인(LCL)은 상기 워드 라인(WL)과 평행하게 연장되어, 상기 각 셀 부그룹(70) 내에 상기 제2 방향(D2)으로 배열된 셀들(UCE, DCE)의 소오스 단자들과 연결될 수 있다.
일 실시예에서, 상기 각 국소 연결 라인(LCL)은 상기 각 서브-열-페어를 구성하는 셀들(UCE, DCE)의 소오스 단자들과 연결될 수 있다. 상기 각 국소 연결 라인(LCL)은 상기 각 서브-열-페어 내 한 쌍의 상기 워드 라인들(WL) 사이에 배치될 수 있다. 복수의 상기 국소 연결 라인들(LCL)이 상기 셀 어레이 블록(50)의 상기 열-페어 내 상기 한 쌍의 워드 라인들(WL) 사이에 배치될 수 있다. 이때, 상기 열-페어 내 상기 한 쌍의 워드 라인들(WL) 사이에 위치한 국소 연결 라인들(LCL)은 서로 분리되며 상기 제2 방향(D2)을 따라 배열될 수 있다. 상기 열-페어 내 상기 한 쌍의 워드 라인들(WL) 사이에 위치한 국소 연결 라인들(LCL)은 상기 복수의 셀 부그룹들(70) 내에 각각 포함될 수 있다. 일 실시예에서, 상기 국소 연결 라인(LCL)은 상기 각 셀 부그룹(70) 내에서 서로 인접한 상기 서브-열-페어들 사이에는 배치되지 않을 수 있다. 상기 열-페어 내 상기 한 쌍의 워드 라인들(WL)은 상기 복수의 셀 부그룹들(70)에 걸쳐 상기 제2 방향(D2)으로 연장된다.
상기 각 셀 부그룹(70)은 상기 제1 방향(D1)을 따라 배열된 복수의 상기 서브-열-페어들을 포함한다. 상기 각 셀 부그룹(70)내 상기 복수의 서브-열-페어들은 상기 제2 방향(D2)으로 나란히 연장된다. 이로써, 상기 각 셀 부그룹(70)은 상기 복수의 서브-열-페어들에 각각 대응되는 복수의 상기 국소 연결 라인들(LCL)을 포함한다.
상기 각 셀 부그룹(70)내 상기 소오스 라인(SL)은 상기 각 셀 부그룹(70) 내 상기 국소 연결 라인들(LCL)과 연결될 수 있다. 이로써, 상기 소오스 라인(SL)은 상기 각 셀 부그룹(70) 내 셀들(UCE, DCE)과 전기적으로 연결될 수 있다.
상기 각 셀 부그룹(70) 내에서, 상기 비트 라인들(BL) 및 소오스 라인(SL)은 등간격으로 배열될 수 있다. 일 실시예에서, 도 2에 개시된 바와 같이, 상기 각 셀 부그룹(70) 내에서 상기 소오스 라인(SL)은 평면적 관점에서 중앙에 위치할 수 있다. 즉, 상기 각 셀 부그룹(70) 내에서, 상기 소오스 라인(SL)의 일 측에 배치된 상기 비트 라인들(BL)의 개수는 상기 소오스 라인(SL)의 타 측에 배치된 상기 비트 라인들(BL)의 개수에 동일할 수 있다. 이로써, 상기 소오스 라인(SL)을 통해 상기 각 셀 부그룹(70)의 셀들(UCE, DCE)에 인가되는 기준 전압의 균일도를 향상시킬 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 각 셀 부그룹(70) 내 상기 소오스 라인(SL)의 위치는 변경될 수도 있다.
상기 비트 라인들(BL)에 연결된 셀들(UCE)은 논리 데이터들을 저장하는 단위 셀들이며, 상기 소오스 라인(SL)에 연결된 셀들(DCE)은 더미 셀들일 수 있다. 즉, 상기 비트 라인들(BL)에 연결된 단위 셀들(UCE)은 상기 반도체 기억 소자의 단위 셀들로서 기능하며, 상기 소오스 라인(SL)에 연결된 더미 셀들(DCE)은 상기 반도체 기억 소자의 단위 셀로서 기능하지 않는다. 상기 소오스 라인(SL)에 연결된 상기 더미 셀들(DCE)은 더미 행을 구성을 할 수 있다.
상기 더미 셀(DCE)의 선택 요소(SE)의 소오스 단자는 상기 국소 연결 배선(LCL)을 통하여 상기 소오스 라인(SL)에 전기적으로 연결될 수 있다. 상기 더미 셀(DCE)의 선택 요소(SE)의 드레인 단자도 상기 소오스 라인(SL)에 전기적으로 연결될 수 있다. 이로써, 상기 더미 셀(DCE)은 상기 반도체 기억 소자의 단위 셀로 기능하지 않을 수 있다. 또한, 상기 더미 셀(DCE)은 상기 반도체 기억 소자의 동작에 실질적으로 영향을 주지 않을 수 있다.
일 실시예에서, 상기 단위 셀(UCE)의 정보 저장부(DSP)에 제1 프로그램 동작을 수행할 때, 상기 기준 전압이 상기 선택된 셀 부그룹(70)의 상기 소오스 라인(SL)에 인가될 수 있으며, 상기 기준 전압 보다 낮은 제1 프로그램 전압이 상기 선택된 셀 부그룹(70) 내 선택된 단위 셀(UCE)에 연결된 비트 라인(BL)에 인가될 수 있다. 상기 단위 셀(UCE)의 정보 저장부(DSP)에 제2 프로그램 동작을 수행할 때, 상기 기준 전압이 상기 선택된 셀 부그룹(70)의 상기 소오스 라인(SL)에 인가될 수 있으며, 상기 기준 전압 보다 높은 제2 프로그램 전압이 상기 선택된 단위 셀(UCE)에 연결된 비트 라인(BL)에 인가될 수 있다. 이러한 경우에, 상기 기준 전압은 접지 전압 보다 높은 전압일 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 기준 전압은 접지 전압일 수도 있다.
상기 소오스 라인들(SL)은 상기 제1 디코더(55) 내에 위치한 선택 회로에 연결될 수 있다. 상기 셀 어레이 블록(50) 내 상기 단위 셀들(UCE) 중에서 하나가 선택될 때, 상기 선택된 단위 셀을 포함하는 상기 셀 부그룹(70) 내 상기 소오스 라인(SL)이 선택될 수 있다.
상술된 바와 같이, 상기 각 셀 부그룹(70)내 비트 라인들(BL)의 개수는 적어도 4개일 수 있다. 이로 인하여, 상기 각 셀 부그룹(70)은 상기 단위 셀들(UCE)로 구성된 적어도 4개의 행들(이하, 단위 셀-행이라 함)을 포함할 수 있다. 또한, 상기 각 셀 부그룹(70)은 상기 소오스 라인(SL)에 연결된 상기 더미 셀들(DCE)로 구성된 행(더미 셀-행)도 포함할 수 있다.
상기 각 셀 어레이 블록(50) 내 상기 행들은 등간격으로 배열될 수 있다. 구체적으로, 상기 각 셀 부그룹(70) 내에서, 상기 단위 셀-행들 및 상기 더미 셀-행은 등간격으로 배열될 수 있다. 즉, 상기 각 셀 부그룹(70) 내에서 상기 더미 셀-행과 이에 인접한 단위 셀-행간의 간격은 서로 인접한 상기 단위 셀-행들간의 간격과 동일할 수 있다. 또한, 서로 인접한 상기 셀 부그룹들(70)간의 간격도 상기 각 셀 부그룹(70) 내 서로 인접한 상기 단위 셀-행들간의 상기 간격과 동일할 수 있다.
상술된 반도체 기억 소자에 따르면, 상기 각 셀 어레이 블록(50)내 단위 셀들(UCE)은 복수의 셀 부그룹들(70)로 구분되고, 상기 셀 부그룹들(70) 내에 각각 포함된 상기 소오스 라인들(SL)은 서로 독립적으로 제어된다. 이로 인하여, 상기 기준 전압은 상기 셀 부그룹들(70)에 선택적으로 제공될 수 있다. 즉, 상기 기준 전압은 상기 셀 부그룹들(70) 중에 선택된 셀 부그룹(70)의 상기 소오스 라인(SL)에 제공될 수 있으며, 비-선택된 셀 부그룹들(70)의 소오스 라인들(SL)은 상기 기준 전압과 다른 전압이 인가되거나 플로팅 될 수 있다. 그 결과, 상기 반도체 기억 소자의 소비전력을 감소시킬 수 있으며, 반도체 기억 소자의 동작 속도를 향상시킬 수 있다. 또한, 상기 각 셀 부그룹(70)은 상기 단위 셀들(UCE)로 구성된 복수의 행들을 포함한다. 이로 인하여, 상기 소오스 라인(SL)은 상기 각 셀 부그룹(70) 내 상기 단위 셀들(UCE)로 구성된 상기 복수의 행들에 의해 공유된다. 그 결과, 반도체 기억 소자의 집적도를 향상시킬 수 있다.
만약, 셀 어레이 블록 내 모든 셀들의 소오스 단자들이 서로 연결되면, 상기 기준 전압은 상기 셀 어레이 블록 내에 모든 셀들에 인가될 수 있다. 이로 인하여, 반도체 기억 소자의 소비전력이 증가될 수 있으며, 반도체 기억 소자의 동작 속도가 감소될 수 있다. 이와는 달리, 만약, 상기 셀 어레이 블록(50) 내에 비트 라인들 각각에 대응되는 소오스 라인들이 배치되는 경우에, 반도체 기억 소자의 집적도 매우 저하될 수 있다.
하지만, 상술된 본 발명의 실시예들에 따르면, 상기 셀 어레이 블록(50) 내 상기 단위 셀들(UCE)은 상기 복수의 셀 부그룹들(70)로 구분되며, 상기 각 셀 부그룹(70)의 상기 복수의 단위 셀-행들의 단위 셀들(UCE)이 상기 소오스 라인(SL)을 공유한다. 또한, 상기 복수의 셀 부그룹들(70)에 각각 포함된 소오스 라인들(SL)은 서로 독립적으로 제어된다. 그 결과, 낮은 소비전력 및 높은 동작 속도를 갖는 고집적화된 반도체 기억 소자를 구현할 수 있다.
이에 더하여, 상기 소오스 라인들이 독립적으로 제어됨으로써, 불량 셀이 발생하는 경우에 불량 셀들을 보다 효율적으로 리페어(repair)할 수 있다. 구체적으로, 상기 불량 셀을 포함하는 상기 셀 부그룹(70)만을 여분의 셀들(redundancy cells)로 리페어할 수 있다. 이로 인하여, 상기 여분의 셀들이 차지하는 면적을 감소시킬 수 있으며, 상기 리페어 공정을 더욱 효율적으로 수행할 수 있다.
만약, 상기 셀 어레이 블록(50) 내에 모든 셀들의 소오스 단자들이 서로 연결되면, 불량 셀이 포함된 상기 셀 어레이 블록(50) 전체가 리페어 될 수 있다. 이 경우에, 여분의 셀들은 상기 반도체 기억 소자 내에서 셀 어레이 블록(50) 단위로 배치되어야 함으로 상기 여분의 셀들이 차지하는 면적이 증가될 수 있다. 하지만, 상술된 본 발명에 따르면, 상기 셀 어레이 블록(50)은 상기 복수의 셀 부그룹들(70)로 구분되고, 상기 복수의 셀 부그룹들(70) 내에 각각 포함된 상기 소오스 라인들(SL)은 서로 독립적으로 제어된다. 이로 인하여, 불량 셀이 발생하는 경우에, 상기 불량 셀을 포함하는 셀 부그룹(70)만을 리페어 할 수 있다. 결과적으로, 상기 반도체 기억 소자 내에서 상기 여분의 셀들은 상기 셀 부그룹(70) 단위로 구비될 수 있어, 상기 여분의 셀들이 차지하는 면적이 감소될 수 있다. 이로써, 상기 반도체 기억 소자의 집적도를 향상시킬 수 있다. 상기 리페어 공정의 효율성을 향상시킬 수 있다.
다음으로, 도 2에 개시된 반도체 기억 소자를 반도체 기판에 구현한 실시예들을 도면들을 참조하여 설명한다.
도 3a는 본 발명의 실시예들에 다른 반도체 기억 소자의 셀 어레이를 나타내는 평면도이다. 도 3b는 도 3a의 I-I' 및 II-II'선들을 따라 취해진 단면도이다. 도 3c는 도 3a의 III-III'선을 따라 취해진 단면도이다.
도 3a 내지 도 3c를 참조하면, 반도체 기판(100, 이하 기판이라 함)에 소자분리 패턴들(105)이 배치되어 활성 라인 패턴들(ALP, DALP)을 정의할 수 있다. 도 3a는 도 1에서 개시된 하나의 어레이 블록(50) 내에 배치된 활성 라인 패턴들(ALP, DALP)을 개시한다.
평면적 관점에서, 상기 활성 라인 패턴들(ALP, DALP)은 제1 방향(D1)으로 나란히 연장될 수 있다. 상기 활성 라인 패턴들(ALP, DALP)은 등간격으로 배열될 수 있다. 상기 소자분리 패턴들(105)도 상기 제1 방향(D1)으로 나란히 연장될 수 있다. 평면적 관점에서 상기 소자분리 패턴들(105) 및 상기 활성 라인 패턴들(ALP, DALP)은 상기 제1 방향(D1)에 수직한 제2 방향(D2)을 따라 교대로 배열될 수 있다. 예컨대, 상기 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 상기 소자분리 패턴들(105)은 트렌치형 소자분리 패턴들일 수 있으며, 산화물, 질화물, 및/또는 산화질화물 등을 포함할 수 있다. 상기 활성 라인 패턴들(ALP, DALP)은 제1 도전형의 도펀트로 도핑될 수 있다.
상기 활성 라인 패턴들(ALP, DALP)은 복수의 셀 부그룹들(70)로 구분될 수 있다. 상기 각 셀 부그룹(70)은 복수의 상기 활성 라인 패턴들(ALP, DALP)을 포함한다. 상기 각 셀 부그룹(70)은 더미 활성 라인 패턴(DALP) 및 복수의 셀 활성 라인 패턴들(ALP)을 포함할 수 있다. 상기 각 셀 부그룹(70)은 적어도 4개의 셀 활성 라인 패턴들(ALP)을 포함할 수 있다. 일 실시예에서, 상기 더미 활성 라인 패턴(DALP)은 상기 각 셀 부그룹(70) 내에서 중앙에 위치할 수 있다. 즉, 상기 각 셀 부그룹들(70) 내에서, 상기 더미 활성 라인 패턴(DALP) 일 측에 배치된 셀 활성 라인 패턴들(ALP)의 개수는 상기 더미 활성 라인 패턴(DALP) 타 측에 배치된 셀 활성 라인 패턴들(ALP)과 동일할 수 있다. 하지만, 본 발명에 여기에 한정되지 않는다.
격리 게이트 전극들(IG)이 상기 활성 라인 패턴들(ALP, DALP) 및 소자분리 패턴들(105)을 나란히 가로지르는 격리 그루브들(108, isolating grooves) 내에 각각 배치될 수 있다. 상기 격리 그루브들(108)의 바닥면들은 상기 활성 라인 패턴들(ALP, DALP) 및 소자분리 패턴들(105)의 상부면들 보다 낮다. 상기 격리 게이트 전극들(IG)에 의하여 상기 각 셀 활성 라인 패턴(ALP)은 복수의 셀들(CA)로 분할될 수 있으며, 상기 각 더미 활성 라인 패턴(DALP)은 복수의 더미 활성부들(DCA)로 분할 될 수 있다. 즉, 상기 각 활성부(CA 또는 DCA)는 평면적 관점에서 서로 인접한 한 쌍의 격리 게이트 전극들(IG) 및 서로 인접한 한 쌍의 소자분리 패턴들(105)에 의해 둘러싸인다.
상기 격리 게이트 전극들(IG)은 상기 제2 방향(D2)을 따라 나란히 연장될 수 있다. 상기 각 활성 라인 패턴(ALP 또는 DALP)으로부터 분할된 활성부들(CA 또는 DCA)은 상기 제1 방향(D1)을 따라 배열되어 행을 구성하고, 서로 인접한 상기 격리 게이트 전극들(IG) 사이의 활성부들(CA, DCA)은 상기 제2 방향(D2)을 따라 배열되어 열을 구성한다. 즉, 상기 활성부들(CA, DCA)은 상기 반도체 기판(100)에 행들 및 열들을 따라 2차원적으로 배열된다. 상기 각 셀 부그룹(70)은 복수의 상기 행들을 포함한다. 일 실시예에서, 상기 각 셀 부그룹(70)은 상기 셀 활성부들(CA)로 구성된 적어도 4개의 행들 및 상기 더미 활성부들(DCA)로 구성된 행을 포함할 수 있다.
한 쌍의 셀 게이트 전극들(CG)이 상기 각 열을 구성하는 활성부들(CA, DCA)을 가로지르는 한 쌍의 셀 그루브들(107) 내에 각각 배치될 수 있다. 상기 셀 게이트 전극들(CG)은 상기 격리 게이트 전극들(IG)과 평행할 수 있다. 상기 셀 게이트 전극들(CG)은 도 2의 워드 라인들(WL)에 해당한다.
제1 도핑된 영역(SD1)이 상기 한 쌍의 셀 게이트 전극들(CG) 사이의 상기 각 활성부(CA 또는 DCA) 내에 배치될 수 있다. 한 쌍의 제2 도핑된 영역들(SD2)이 상기 각 활성부(CA 또는 DCA)의 양 가장자리부들 내에 각각 배치될 수 있다. 평면적 관점에서 상기 한 쌍의 셀 게이트 전극들(CG)은 상기 한 쌍의 제2 도핑된 영역들(SD2) 사이에 배치될 수 있다. 상기 각 열의 상기 활성부들(CA, DCA)내에 형성된 상기 제1 도핑된 영역들(SD1)은 상기 제2 방향(D2)을 따라 한 줄로 배열될 수 있다. 상기 각 열의 상기 활성부들(CA, DCA) 내에 형성된 상기 제2 도핑된 영역들(SD2)은 상기 제2 방향(D2)을 따라 2 줄로 배열될 수 있다.
상기 제1 및 제2 도핑된 영역들(SD1, SD2)은 제2 도전형의 도펀트로 도핑될 수 있다. 상기 제1 도전형 및 상기 제2 도전형 중에 하나는 N형이고, 다른 하나는 P형일 수 있다. 상기 제1 도핑된 영역(SD1)은 도 2에 개시된 선택 요소(SE)의 소오스 단자에 해당할 수 있으며, 상기 제2 도핑된 영역(SD2)은 상기 선택 요소(SE)의 드레인 단자에 해당할 수 있다.
셀 게이트 절연막(110)이 상기 셀 게이트 전극(CG)과 상기 셀 그루브(107)의 내면 사이에 개재될 수 있으며, 격리 게이트 절연막(111)이 상기 격리 게이트 전극(IG)과 상기 격리 그루브(108)의 내면 사이에 개재될 수 있다. 상기 셀 및 격리 게이트 절연막들(110, 111)은 동일한 절연물질로 형성될 수 있다. 예컨대, 상기 셀 및 격리 게이트 절연막들(110, 111)은 산화물, 질화물, 산화질화물, 및/또는 고유전물을 포함할 수 있다. 상기 격리 및 셀 게이트 전극들(IG, CG)은 동일한 도전 물질을 포함할 수 있다. 예컨대, 상기 격리 및 셀 게이트 전극들(IG, CG)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 티타늄, 탄탈륨, 텅스텐, 구리 등), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등), 및 금속-반도체 화합물(ex, 금속 실리사이드 등) 중에서 적어도 하나를 포함할 수 있다.
반도체 기억 소자의 동작 시에, 상기 격리 게이트 전극들(IG)에 격리 전압이 인가될 수 있다. 상기 격리 전압은 상기 각 격리 그루브(108)의 내면 아래에 채널이 형성되는 것을 방지할 수 있다. 즉, 상기 격리 전압에 의하여 상기 각 격리 게이트 전극(IG) 아래의 격리 채널 영역이 턴-오프(turn-off) 된다. 이로 인하여, 상기 활성부들(CA, DCA)은 서로 전기적으로 격리될 수 있다. 예컨대, 상기 활성 라인 패턴들(ALP, DALP)이 P형 도펀트로 도핑된 경우에, 상기 격리 전압은 접지 전압 또는 음의 전압일 수 있다.
상기 게이트 전극들(CG, IG)의 상부면들은 상기 활성부들(CA, DCA)의 상부면들 보다 낮을 수 있다. 캡핑 절연 패턴들(115)이 상기 게이트 전극들(CG, IG) 상에 각각 배치될 수 있다. 상기 각 캡핑 절연 패턴(115)은 상기 각 게이트 전극(CG 또는 IG) 위의 상기 그루브(107 또는 108)를 채울 수 있다. 상기 캡핑 절연 패턴들(115)의 상부면은 상기 활성부들(CA, DCA)의 상부면들과 실질적으로 공면을 이룰 수 있다. 상기 캡핑 절연 패턴들(115)은 산화물, 질화물, 및/또는 산화질화물을 포함할 수 있다.
상기 각 활성부(CA 또는 DCA)에 형성된 한 쌍의 게이트 전극들(CG) 및 제1 및 제2 도핑된 영역들(SD1, SD2)은 한 쌍의 트랜지스터들을 구성할 수 있다. 상기 각 열을 구성하는 활성부들(CA, DCA)에 형성된 트랜지스터들은 도 2를 참조하여 설명한 상기 열-페어를 구성하는 셀들(UCE, DCE)의 선택 요소들(SE)일 수 있다.
상기 각 열을 구성하는 활성부들(CA, DCA)은 상기 복수의 셀 부그룹들(70)에 각각 포함되는 복수의 서브-열들로 구분될 수 있다. 따라서, 상기 각 셀 부그룹(70)의 활성부들(CA, DCA)은 상기 복수의 행들 및 복수의 상기 서브-열들을 따라 2차원적으로 배열될 수 있다. 상기 각 셀 부그룹(70)내 상기 서브-열들은 상기 제2 방향(D2)은 나란히 연장된다.
국소 연결 라인(LCL)이 상기 기판(100) 상에 배치되어, 상기 각 셀 부그룹(70) 내 상기 각 서브-열을 구성하는 활성부들(CA, DCA)의 제1 도핑된 영역들(SD1)과 접속될 수 있다. 따라서, 상기 각 셀 부그룹(70) 내에 상기 복수의 서브-열들과 각각 대응되는 복수의 상기 국소 연결 라인들(LCL)이 배치된다. 상기 각 셀 부그룹(70) 내 상기 국소 연결 라인들(LCL)은 상기 제2 방향(D2)으로 나란히 연장된다. 즉, 상기 국소 연결 라인들(LCL)은 상기 게이트 전극들(IG, CG)과 평행할 수 있다.
상기 각 셀 부그룹(70) 내의 상기 국소 연결 라인들(LCL)은 이웃한 셀 부그룹(70)내의 상기 국소 연결 라인들(LCL)로부터 이격 된다. 다시 말해서, 상기 각 열의 활성부들(CA, DCA) 상에 상기 국소 연결 라인들(LCL)이 배치되며, 상기 각 열의 활성부들(CA, DCA) 상의 상기 국소 연결 라인들(LCL)은 서로 이격 되며 상기 제2 방향(D2)을 따라 배열될 수 있다. 상기 각 열의 활성부들(CA, DCA) 상의 상기 국소 연결 라인들(LCL)은 상기 복수의 셀 부그룹들(70) 내에 각각 포함된다.
상기 국소 연결 라인들(LCL)은 도전 물질로 형성된다. 예컨대, 상기 국소 연결 라인들(LCL)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 티타늄, 탄탈륨, 텅스텐, 구리 등), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등), 및 금속-반도체 화합물(ex, 금속 실리사이드 등) 중에서 적어도 하나를 포함할 수 있다.
제1 층간 유전막(120)이 상기 기판(100) 상에 배치될 수 있다. 상기 국소 연결 라인들(LCL)은 상기 제1 층간 유전막(120) 내에 배치될 수 있다. 일 실시예에서, 상기 국소 연결 라인들(LCL)의 상부면들은 상기 제1 층간 유전막(120)의 상부면과 실질적으로 공면을 이룰 수 있다. 상기 제1 층간 유전막(120)은 산화물, 질화물, 및/또는 산화질화물을 포함할 수 있다.
제2 층간 유전막(125)이 상기 제1 층간 유전막(120) 및 상기 국소 연결 라인들(LCL) 상에 배치될 수 있다. 상기 제2 층간 유전막(125)은 산화물, 질화물, 및/또는 산화질화물을 포함할 수 있다.
상기 정보 저장부들(DSP)이 상기 제2 층간 유전막(125) 상에 배치될 수 있다. 상기 정보 저장부들(DSP)은 상기 제2 도핑된 영역들(SD2)에 각각 전기적으로 접속될 수 있다. 상기 정보 저장부들(DSP)은 상기 제2 도핑된 영역들(SD2)과 각각 중첩될 수 있다. 상기 정보 저장부들(DSP)는 행들 및 열들을 따라 2차원적으로 배열될 수 있다. 상기 각 활성부(ALP 또는 DALP) 상부에는 한 쌍의 상기 정보 저장부들(DSP)이 배치될 수 있다. 상기 각 정보 저장부(DSP)는 상기 제2 및 제1 층간 유전막들(125, 120)을 연속적으로 관통하는 콘택 플러그(130)을 통하여 그 아래에 배치된 상기 각 제2 도핑된 영역(SD2)에 전기적으로 접속될 수 있다.
상기 정보 저장부(DSP)는 서로 다른 저항값을 갖는 복수의 저항 상태들로 변환 가능한 가변 저항체일 수 있다. 상기 정보 저장부(DSP)의 자세한 설명은 후술한다. 상기 콘택 플러그들(130)은 도전 물질로 형성될 수 있다. 예컨대, 상기 콘택 플러그들(130)은 도핑된 반도체 물질(ex, 도핑된 실리콘), 금속(ex, 티타늄, 탄탈륨, 텅스텐, 구리 등), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등), 및 금속-반도체 화합물(ex, 금속 실리사이드 등) 중에서 적어도 하나를 포함할 수 있다.
제3 층간 유전막(135)이 상기 제2 층간 유전막(125) 상에 배치될 수 있다. 상기 제3 층간 유전막(135)은 상기 정보 저장부들(DSP) 사이의 공간을 채울 수 있다. 일 실시예에서, 상기 제3 층간 유전막(135)은 상기 정보 저장부들(DSP)의 상부면들과 실질적으로 공면을 이루는 상부면을 가질 수 있다. 상기 제3 층간 유전막(135)은 산화물, 질화물, 및/또는 산화질화물을 포함할 수 있다.
도전 라인들(BL, SL)이 상기 제3 층간 유전막(135) 상에 배치될 수 있다. 상기 도전 라인들(BL, SL)은 상기 제1 방향(D1)을 따라 나란히 연장될 수 있다. 상기 도전 라인들(BL, SL)은 등간격으로 배열된다.
상기 각 도전 라인(BL, SL)은 상기 각 행을 구성하는 상기 정보 저장부들(DSP)과 접속될 수 있다. 상기 도전 라인들(BL, SL)은 상기 활성부들(CA, DCA)로 분할된 상기 활성 라인 패턴들(ALP, DALP)과 각각 중첩될 수 있다. 상기 제1 방향(D1)으로 배열되어 하나의 행을 이루는 상기 셀 활성부들(CA) 상부에 배치된 도전 라인(BL)은 비트 라인(BL)이고, 상기 제1 방향(D1)으로 배열되어 하나의 행을 이루는 상기 더미 활성부들(CA) 상에 배치된 도전 라인(SL)은 소오스 라인(SL)이다. 이로 인하여, 상기 각 셀 부그룹(70) 내에는 복수의 상기 비트 라인들(BL)과 소오스 라인(SL)이 배치된다. 상기 비트 라인(BL) 및 상기 소오스 라인(SL)은 상기 기판(100)의 상부면으로부터 실질적으로 동일한 높이에 배치될 수 있다.
상술된 바와 같이, 일 실시예에서, 상기 각 셀 부그룹(70)은 적어도 4개의 상기 셀 활성 라인 패턴들(ALP)을 포함함으로, 상기 각 셀 부그룹(70)은 적어도 4개의 비트 라인들(BL)을 포함할 수 있다. 상기 비트 및 소오스 라인들(BL, SL)은 동일한 도전 물질로 형성될 수 있다. 예컨대, 상기 비트 및 소오스 라인들(BL, SL)은 금속(ex, 텅스텐, 구리, 티타늄, 및/또는 탄탈륨) 및 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈늄 질화물, 및/또는 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다.
일 실시예에서, 도 3b에 개시된 바와 같이, 상기 비트 라인(BL)은 그 아래의 상기 정보 저장부들(DSP)의 상부면들에 접촉될 수 있다. 이와 마찬가지로, 상기 소오스 라인(SL)은 그 아래의 정보 저장부들(DSP)의 상부면들과 접촉될 수 있다. 이와는 달리, 상기 제3 층간 유전막(135)이 연장되어 상기 각 도전 라인들(BL, SL)과 상기 정보 저장부들(DSP) 사이에 배치될 수 있다. 이 경우에, 상기 비트 라인(BL)은 상기 비트 라인(BL)과 그 아래의 상기 각 정보 저장부(DSP) 사이의 상기 제3 층간 유전막(135)을 관통하는 상부 콘택 플러그(미도시함) 통하여 상기 정보 저장부(DSP)와 접속될 수 있다. 이 경우에, 상기 소오스 라인(SL)과 그 아래의 정보 저장부(DSP) 사이에도 상부 콘택 플러그(미도시함)가 배치될 수 있다. 이와는 달리, 소오스 라인(SL)과 상기 정보 저장부(DSP) 사이의 상기 상부 콘택 플러그는 생략될 수도 있다. 즉, 상기 소오스 라인(SL)은 그 아래의 상기 정보 저장부(DSP)와 전기적으로 절연될 수도 있다.
상술된 바와 같이, 상기 도전 라인들(BL, SL)은 등간격으로 배열된다. 이로 인하여, 도 3c에 개시된 바와 같이, 상기 소오스 라인(SL)과 이에 인접한 상기 비트 라인(BL)간의 간격(W)은 서로 인접한 상기 비트 라인들(BL)간의 간격과 동일할 수 있다. 또한, 서로 인접한 상기 셀 부그룹들(70) 사이의 간격도 서로 인접한 상기 비트 라인들(BL)간의 간격(W)과 동일하다.
상기 각 셀 부그룹(70) 내에서, 상기 소오스 라인(SL)은 상기 국소 연결 라인들(LCL)과 전기적으로 접속된다. 상기 소오스 라인(SL)은 상기 제3 및 제2 층간 유전막들(135, 125)을 연속으로 관통하는 소오스 플러그들(140)을 통하여 상기 국소 연결 라인들(LCL)과 전기적으로 접속된다. 상기 각 소오스 플러그(140)는 상기 소오스 라인(SL)과 상기 각 국소 연결 라인(LCL)의 교차 영역 내에 배치된다. 상기 소오스 라인(SL)은 상기 국소 연결 라인들(LCL)을 통하여 상기 각 셀 부그룹(70)내 상기 제1 도핑된 영역들(SD1)과 전기적으로 접속된다.
도 3b에 개시된 바와 같이, 상기 소오스 라인(SL)의 길이 방향(즉, 상기 제1 방향(D1))으로 상기 소오스 플러그(140)의 바닥면의 폭은 그 아래의 상기 국소 연결 라인(LCL)의 상부면의 폭 보다 작을 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다. 상기 소오스 플러그(140)은 도전 물질로 형성된다. 예컨대, 상기 소오스 플러그(140)는 금속(ex, 텅스텐, 구리, 티타늄, 및/또는 탄탈륨), 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈늄 질화물, 및/또는 텅스텐 질화물), 및 금속-반도체 화합물(ex, 금속 실리사이드) 중에서 적어도 하나를 포함할 수 있다.
상술된 바와 같이, 상기 각 셀 부그룹(70) 내의 상기 국소 연결 라인들(LCL)은 이웃한 셀 부그룹(70) 내의 상기 국소 연결 라인들(LCL)으로 이격 된다. 이로 인하여, 상기 각 셀 부그룹(70) 내 상기 소오스 라인(SL)은 다른 셀 부그룹(70) 내의 상기 제1 도핑된 영역들(SD1)과 전기적으로 절연된다. 도 2를 참조하여 설명한 것과 같이, 상기 셀 부그룹들(70) 내에 각각 포함된 소오스 라인들(SL)은 서로 독립적으로 제어된다. 이로 인하여, 프로그램 및/또는 판독 동작 시에, 상기 셀 부그룹들(70) 중에서 선택된 부그룹(70) 내 제1 도핑된 영역들(SD1)에는 기준 전압이 인가될 수 있으며, 비-선택된 부그룹들(70) 내 제1 도핑된 영역들(SD1)은 상기 기준 전압과 다른 전압이 인가되거나 플로팅될 수 있다.
상기 각 셀 활성부(CA)에 형성된 트랜지스터들 및 이에 각각 연결된 정보 저장부들(DSP)은 한 쌍의 단위 셀들을 구성한다. 상기 단위 셀들은 논리 데이터들을 저장할 수 있다. 상기 각 더미 활성부(DCA)에 형성된 트랜지스터들 및 이에 각각 연결된 정보 저장부들(DSP)은 한 쌍의 더미 셀들을 구성한다. 상기 더미 셀들은 논리 데이터들을 저장하는 상기 단위 셀들로서 기능하지 않는다.
일 실시예에서, 도 3a에 개시된 바와 같이, 상기 각 셀 부그룹(70) 내에서 상기 소오스 라인(SL)은 중앙에 배치될 수 있다. 즉, 상기 각 셀 부그룹(70) 내에서 상기 소오스 라인(SL) 일 측의 상기 비트 라인들(BL)의 개수는 상기 소오스 라인(SL) 타 측의 상기 비트 라인들(BL)의 개수와 동일할 수 있다. 하지만, 본 발명은 여기에 한정되지 않는다.
상술된 반도체 기억 소자에 따르면, 하나의 셀 어레이 블록 내의 상기 기판(100)에 상기 활성부들(CA, DCA)이 행들 및 열들을 따라 배열되고, 상기 각 활성부(CA)에 한 쌍의 셀들이 구현된다. 상기 하나의 셀 어레이 블록 내의 상기 활성부들(CA, DCA)은 복수의 셀 부그룹들(70)로 구분되고, 상기 각 셀 부그룹(70)은 상기 더미 활성부들(DCA)로 구성된 행 상부에 배치된 상기 소오스 라인(SL) 및 상기 셀 활성부들(CA)로 구성된 복수의 행들 상부에 각각 배치된 복수의 상기 비트 라인들(BL)을 포함한다. 상기 각 셀 부그룹(70)에 포함된 상기 소오스 라인(SL)은 상기 각 셀 부그룹(70) 내에 배치된 제1 도핑된 영역들(SD1, 즉, 셀의 트랜지스터의 드레인 단자들)에 전기적으로 접속된다. 그리고, 상기 셀 부그룹들(70)에 각각 포함된 상기 소오스 라인들(SL)은 서로 독립적으로 제어된다. 이로 인하여, 높은 동작 속도, 낮은 소비전력, 및 고집적도의 반도체 기억 소자를 구현할 수 있다.
한편, 상기 소오스 라인(SL)은 상기 각 셀 부그룹(70) 내에서 중앙에 위치할 수 있다. 이와는 달리, 상기 소오스 라인(SL)은 상기 각 셀 부그룹(70)내에서 다른 위치에 배치될 수도 있다. 이를 도 4를 참조하여 설명한다.
도 4는 본 발명의 실시예들에 따른 반도체 기억 소자의 일 변형예를 나타내는 단면도이다.
도 4를 참조하면, 상기 각 셀 부그룹(70) 내에서, 상기 소오스 라인(SL)은 상기 복수의 비트 라인들(BL) 일 측에 배치될 수 있다. 즉, 상기 소오스 라인(SL)이 상기 각 셀 부그룹(70)의 가장자리에 배치될 수 있다. 이때, 상기 소오스 라인(SL) 아래에 상기 더미 활성부들(DCA)로 분할된 상기 더미 활성 라인 패턴(DALP)이 배치된다. 이와는 달리, 상기 소오스 라인(SL)은 상기 각 셀 부그룹(70) 내에서 상기 비트 라인들(BL) 사이에 배치되되, 상기 소오스 라인(SL) 일 측에 위치한 상기 비트 라인들(BL)의 개수와 상기 소오스 라인(SL) 타 측에 위치한 상기 비트 라인들(BL)의 개수가 다를 수도 있다. 결과적으로, 상기 각 셀 부그룹(70) 내에서 상기 소오스 라인(SL)은 임의의 위치에 배치될 수 있다. 다만, 본 변형예에서, 상기 각 셀 부그룹(70) 내에서 상기 소오스 라인(SL) 및 상기 비트 라인들(BL)은 등간격으로 나란히 배열된다.
도 3a 내지 도 3c에서, 상기 소오스 플러그(140)는 상기 국소 연결 라인(LCL)의 폭 보다 작은 폭을 가질 수 있다. 이와는 달리, 상기 소오스 플러그는 다른 폭을 가질 수도 있다. 이를 도 5a 및 도 5b를 참조하여 설명한다.
도 5a는 본 발명의 실시예들에 따른 반도체 기억 소자의 다른 변형예를 나타내는 평면도이고, 도 5b는 도 5a의 IV-IV'선을 따라 취해진 단면도이다. 도 5a는 설명의 편의를 위하여 상기 셀 부그룹들(70) 중에서 하나를 개시한다.
도 5a 및 도 5b를 참조하면, 소오스 플러그(140a)가 상기 소오스 라인(SL) 및 상기 각 국소 연결 라인(LCL) 사이의 상기 제3 및 제2 층간 유전막들(135, 125)을 관통할 수 있다. 상기 소오스 플러그(140a)는 평면적 관점에서 상기 소오스 라인(SL)의 길이 방향으로 연장될 수 있다. 이에 따라, 상기 소오스 라인(SL)의 길이 방향(즉, 상기 제1 방향(D1))으로 상기 소오스 플러그(140a)의 하부면의 폭은 상기 국소 연결 라인(LCL)의 폭 보다 클 수 있다. 그 결과, 상기 소오스 플러그(140a)와 상기 국소 연결 라인(LCL)간의 접촉 면적이 증가되어, 상기 소오스 라인(SL)과 상기 제1 도핑된 영역(SD1)간의 저항을 줄일 수 있다. 이로써, 반도체 기억 소자의 동작 속도를 더욱 향상시킬 수 있다. 일 실시예에서, 상기 소오스 플러그(140a)는 이에 인접한 더미 셀의 정보 저장부(DSP)와 접촉될 수도 있다.
다음으로, 도면들을 참조하여 상기 정보 저장부(DSP)를 좀더 구체적으로 설명한다.
도 6a는 본 발명의 실시예들에 따른 반도체 기억 소자의 정보 저장부의 일 예를 나타내는 단면도이다.
도 6a를 참조하면, 본 예에 따른 정보 저장부(DSP)는 기준 패턴(HRM), 자유 패턴(HFM), 및 상기 기준 패턴(HRM) 및 자유 패턴(HFM) 사이에 배치된 터널 배리어 패턴(TBP, tunnel barrier pattern)을 포함할 수 있다. 상기 기준 패턴(HRM)은 일 방향으로 고정된 자화방향(HFD)을 갖고, 상기 자유 패턴(HFM)은 상기 기준 패턴(HRM)의 자화방향(HFD)에 평행 또는 반 평행하도록 변경 가능한 자화방향(HCD)을 갖는다. 상기 기준 패턴(HRM) 및 자유 패턴(HFM)의 자화방향들(HFD, HCD)은 상기 자유 패턴(HFM)과 접촉되는 상기 터널 배리어 패턴(TBP)의 일면에 평행할 수 있다.
상기 자유 패턴(HFM)의 자화방향(HCD)이 상기 기준 패턴(HRM)의 자화방향(HFM)과 평행한 경우에, 상기 정보 저장부(DSP)는 제1 저항 값을 가질 수 있다. 상기 자유 패턴(HFM)의 자화방향(HCD)이 상기 기준 패턴(HRM)의 자화방향(HFD)에 반 평행한 경우에, 상기 정보 저장부(DSP)는 상기 제1 저항 값 보다 큰 제2 저항 값을 가질 수 있다. 이러한 저항 값의 차이를 이용하여 상기 정보 저장부(DSP)는 논리 데이터를 저장할 수 있다. 상기 자유 패턴(HFM)의 자화방향(HCD)은 프로그램 전류 내 전자들의 스핀 토크(spin torque)에 의하여 변경될 수 있다.
상기 기준 패턴(HRM) 및 자유 패턴(HFM)은 자성 물질을 포함할 수 있다. 상기 기준 패턴(HFM)은 상기 기준 패턴(HRM) 내 강자성 물질의 자화방향을 고정시키는(pinning) 반강자성 물질을 더 포함할 수 있다. 상기 터널 배리어 패턴(TBP)은 산화마그네슘, 산화티타늄, 산화알루미늄, 산화마그네슘아연 또는 산화마그네슘붕소 등에서 적어도 하나를 포함할 수 있다.
상기 정보 저장부(DSP)는 하부 전극(BE) 및 상부 전극(TE)을 더 포함할 수 있다. 상기 기준, 터널 배리어, 및 자유 패턴들(HRM, TBP, HFM)은 상기 하부 전극(BE) 및 상부 전극(TE) 사이에 배치될 수 있다. 도 6a에서, 상기 기준 패턴(HRM)이 상기 터널 배리어 패턴(TBP) 아래에 배치되고, 상기 자유 패턴(HFM)이 상기 터널 배리어 패턴(TBP) 위에 배치된다. 이와는 달리, 상기 자유 패턴(HFM)이 상기 터널 배리어 패턴(TBP) 아래에 배치되고, 상기 기준 패턴(HRM)이 상기 터널 배리어 패턴(TBP) 위에 배치될 수도 있다. 상기 하부 전극(BE) 및 상부 전극(TE)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 및/또는 텅스텐 질화물 등)을 포함할 수 있다.
도 6b는 본 발명의 실시예들에 따른 반도체 기억 소자의 정보 저장부의 다른 예를 나타내는 단면도이다.
도 6b를 참조하면, 본 예에 따른 정보 저장부(DSPA)는 기준 수직 패턴(VRM), 자유 수직 패턴(VFM), 및 상기 기준 수직 패턴(VRM)과 자유 수직 패턴(VFM) 사이에 개재된 터널 배리어 패턴(TBP)을 포함할 수 있다. 상기 기준 수직 패턴(VRM)은 일 방향으로 고정된 자화방향(VFD)을 가질 수 있으며, 상기 자유 수직 패턴(VFM)은 상기 기준 수직 패턴(VRM)의 자화방향(VFD)에 대하여 평행 또는 반 평행하도록 변경 가능한 자화방향(VCD)을 가질 수 있다. 여기서, 상기 기준 및 자유 수직 패턴들(VRM, VFM)의 자화방향들(VFD, VCD)은 상기 자유 수직 패턴(VFM)과 접촉된 상기 터널 배리어 패턴(TBP)의 일면에 수직(perpendicular)할 수 있다.
상기 기준 및 자유 수직 패턴들(VRM, VFM)은 수직 자성 물질(ex, CoFeTb, CoFeGd, CoFeDy), L10 구조를 갖는 수직 자성 물질, 조밀육방격자(Hexagonal Close Packed Lattice) 구조의 CoPt, 및 수직 자성 구조체 중에서 적어도 하나를 포함할 수 있다. 상기 L10 구조를 갖는 수직 자성 물질은 L10 구조의 FePt, L10 구조의 FePd, L10 구조의 CoPd, 또는 L10 구조의 CoPt 등에서 적어도 하나를 포함할 수 있다. 상기 수직 자성 구조체는 교대로 그리고 반복적으로 적층된 자성층들 및 비자성층들을 포함할 수 있다. 예컨대, 상기 수직 자성 구조체는 (Co/Pt)n, (CoFe/Pt)n, (CoFe/Pd)n, (Co/Pd)n, (Co/Ni)n, (CoNi/Pt)n, (CoCr/Pt)n 또는 (CoCr/Pd)n (n은 적층 횟수) 등에서 적어도 하나를 포함할 수 있다. 상기 기준 수직 패턴(VRM)은 상기 자유 수직 패턴(VFM)에 비하여 두꺼울 수 있으며, 및/또는 상기 기준 수직 패턴(320)의 보자력이 상기 자유 수직 패턴(340)의 보자력 보다 클 수 있다.
도 6c는 본 발명의 실시예들에 따른 반도체 기억 소자의 정보 저장부의 또 다른 예를 나타내는 단면도이다.
도 6c를 참조하면, 본 예에 따른 정보 저장부(DSPb)는 차례로 적층된 상변화 물질 패턴(PCM) 및 상부 전극(TE)을 포함할 수 있다. 상기 상변화 물질 패턴(PCM)은 공급되는 열의 온도 및/또는 열의 공급 시간 등에 의하여 결정 상태 또는 비정질 상태로 변화될 수 있다. 결정 상태의 상기 상변화 물질 패턴(PCM)은 비정질 상태의 상기 상변화 물질 패턴(PCM)에 비하여 낮은 비 저항을 가질 수 있다. 이러한 상태 변환에 따른 비 저항의 차이를 이용하여, 상기 정보 저장부(DSPb)는 논리 데이터를 저장할 수 있다. 상기 상변화 물질 패턴(PCM)과 접촉된 상기 콘택 플러그(130)는 히터 전극으로 사용될 수 있다. 상기 상변화 물질 패턴(PCM)은 칼코게나이드(chalcogenide) 원소인 텔루리움(Te) 및 셀레니움(Se) 중 선택된 적어도 하나를 포함할 수 있다.
도 6d는 본 발명의 실시예들에 따른 반도체 기억 소자의 정보 저장부의 또 다른 예를 나타내는 단면도이다.
도 6d를 참조하면, 본 예에 다른 정보 저장부(DSPc)는 하부 전극(BEa), 상부 전극(TEa), 및 상기 하부 및 상부 전극들(BEa, TEa) 사이에 개재된 전이금속 산화물 패턴(TMO)을 포함할 수 있다. 적어도 하나의 전기적 통로(EP)가 프로그램 동작에 의하여 상기 전이금속 산화물 패턴(TMO) 내에서 생성되거나 소멸될 수 있다. 상기 전기적 통로(EP)의 양 단들은 상기 하부 및 상부 전극들(BEa, Tea)에 각각 연결될 수 있다. 상기 전기적 통로(EP)가 생성된 경우에 상기 정보 저장부(DSPc)는 낮은 저항 값을 가질 수 있으며, 상기 전기적 통로(EP)가 소멸된 경우에 상기 정보 저장부(DSPc)는 높은 저항 값을 가질 수 있다. 이러한 전기적 통로(EP)에 의한 저항 값 차이를 이용하여 상기 정보 저장부(DSPc)는 논리 데이터를 저장할 수 있다.
예컨대, 상기 전이금속 산화물 패턴(520)은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다. 상기 하부 및 상부 전극들(BEa, TEa)은 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물), 전이 금속(ex, 티타늄, 탄탈륨 등), 및 희토류 금속(ex, 루세늄, 백금 등) 중에서 적어도 하나를 포함할 수 있다.
다음으로, 본 발명의 실시예들에 따른 반도체 기억 소자의 제조 방법을 도면들을 참조하여 설명한다.
도 7a 내지 도 9a는 본 발명의 실시예들에 따른 반도체 기억 소자의 제조 방법을 설명하기 위하기 위한 평면도들이다. 도 7b 내지 도 9b는 각각 도 7a 내지 도 9a의 I-I' 및 II-II'선들을 따라 취해진 단면도들이다. 도 7c 내지 도 9c는 각각 도 7a 내지 도 9a의 III-III'선들을 따라 취해진 단면도들이다.
도 7a, 7b, 및 도 7c를 참조하면, 기판(100)에 소자분리 패턴들(105)을 형성하여 제1 방향(D1)으로 나란히 연장되는 활성 라인 패턴들(ALP, DALP)을 정의할 수 있다. 상기 활성 라인 패턴들(ALP, DALP)는 제1 도전형의 도펀트로 도핑될 수 있다. 상기 활성 라인 패턴들(ALP, DALP)은 복수의 셀 부그룹들(70)로 구분될 수 있다. 상기 각 셀 부그룹(70)의 활성 라인 패턴들(ALP, DALP)은 더미 활성 라인 패턴(DALP) 및 복수의 셀 활성 라인 패턴들(ALP)을 포함한다.
상기 소자분리 패턴들(105) 및 상기 활성 라인 패턴들(ALP, DALP)을 패터닝하여 격리 그루브들(108) 및 셀 그루브들(107)을 형성할 수 있다. 상기 격리 그루브들(108)에 의하여 상기 각 셀 활성 라인 패턴(ALP)은 복수의 셀 활성부들(CA)로 분할되고, 상기 각 더미 활성 라인 패턴(DALP)은 복수의 더미 활성부들(DCA)로 분할된다. 상기 셀 그루브들(107)은 상기 활성부들(CA, DCA)을 가로지른다.
상기 격리 및 셀 그루브들(108, 107)은 상기 제1 방향(D1)에 수직한 제2 방향(D2)으로 나란히 연장될 수 있다. 셀 게이트 절연막(110) 및 격리 게이트 절연막(111)을 상기 각 셀 그루브(107) 및 상기 각 격리 그루브(108) 내에 각각 형성할 수 있다. 상기 셀 및 격리 게이트 절연막들(110, 111)은 동시에 형성될 수 있다.
이어서, 상기 기판(100) 상에 상기 셀 및 격리 그루브들(107, 108)을 채우는 도전막을 형성하고, 상기 도전막을 평탄화시키어 상기 셀 및 격리 그루브들(107, 108) 내에 셀 및 격리 게이트 전극들(CG, IG)을 각각 형성할 수 있다. 상기 셀 및 격리 게이트 전극들(CG, IG)의 상부면들은 상기 활성부들(CA, DCA)의 상부면들 보다 낮게 리세스될 수 있다. 이어서, 캡핑 절연막이 상기 게이트 전극들(CG, IG) 위의 셀 및 격리 그루브들(107, 108)을 채우도록 형성될 수 있으며, 상기 캡핑 절연막을 평탄화시키어 캡핑 절연 패턴들(115)을 형성할 수 있다.
상기 캡핑 절연 패턴들(115)을 마스크로 이용하여 제2 도전형의 도펀트들을 상기 활성부들(CA, DCA)에 주입하여 제1 및 제2 도핑된 영역들(SD1, SD2)을 형성할 수 있다.
도 8a, 도 8b, 및 도 8c를 참조하면, 상기 기판(100) 상에 국소 연결 라인들(LCL)을 형성할 수 있다. 상기 각 국소 연결 라인(LCL)은 상기 각 셀 부 그룹(70) 내에서 상기 제2 방향(D2)을 따라 배열된 상기 제1 도핑된 영역들(SD1)과 접속될 수 있다. 상기 각 셀 부 그룹(70) 내에서 복수의 상기 국소 연결 라인들(LCL)이 나란히 배치될 수 있다. 상기 각 셀 부 그룹(70) 내의 국소 연결 라인들(LCL)은 다른 셀 부그룹들(70) 내의 국소 연결 라인들(LCL)과 분리된다.
상기 기판(100) 상에 제1 층간 유전막(120)이 형성될 수 있다. 일 실시예에서, 따르면, 상기 제1 층간 유전막(120)을 상기 기판(100) 상에 형성한 후에, 상기 제1 층간 유전막(120)을 패터닝하여 국소 그루브들을 형성할 수 있다. 이어서, 상기 국소 그루브들을 채우는 도전막을 형성하고, 상기 도전막을 상기 제1 층간 유전막(120)이 노출될 때까지 평탄화시키어, 상기 국소 그루브들 내에 상기 국소 연결 라인들(LCL)을 각각 형성할 수 있다. 다른 실시예에 따르면, 상기 기판(100) 상에 도전막을 형성하고, 상기 도전막을 패터닝하여 상기 국소 연결 라인들(LCL)이 형성될 수 있다. 이어서, 상기 제1 층간 유전막(120)을 기판(100) 상에 형성하고, 상기 제1 층간 유전막(120)이 상기 국소 연결 라인들(LCL)이 노출될 때까지 평탄화될 수 있다.
도 9a, 도 9b, 및 도 9c를 참조하면, 제2 층간 유전막(125)이 상기 제1 층간 유전막(120) 및 상기 국소 연결 라인들(LCL) 상에 형성될 수 있다. 콘택 플러그들(130)이 상기 제2 및 제1 층간 유전막들(125, 120)을 연속적으로 관통하도록 형성할 수 있다. 상기 콘택 플러그들(130)은 상기 제2 도핑된 영역들(SD2)에 각각 접속될 수 있다.
복수의 정보 저장부들(DSP)을 상기 제2 층간 유전막(125) 상에 형성할 수 있다. 상기 정보 저장부들(DSP)은 상기 콘택 플러그들(130)의 상부면들에 각각 접속될 수 있다. 상기 정보 저장부(DSP)는 상술된 도 6a 내지 도 6d에 개시된 정보 저장부들 중에서 하나일 수 있다.
상기 기판(100) 상에 제3 층간 유전막(135)을 형성할 수 있다. 일 실시예에서, 도 9a 내지 도 9c에 개시된 바와 같이, 상기 제3 층간 유전막(1350은 상기 정보 저장부들(DSP)의 상부면들이 노출될 때까지 평탄화시킬 수 있다. 다른 실시예에 따르면, 상기 제3 층간 유전막(135)의 상부면은 평탄화되되, 상기 평탄화된 상기 제3 층간 유전막(135)이 상기 정보 저장부들(DSP)의 상부면들을 덮을 수도 있다.
이어서, 소오스 플러그들(140)을 상기 제3 및 제2 층간 절연막들(135, 1250을 연속적으로 관통하도록 형성할 수 있다. 상기 각 소오스 플러그(140)는 상기 각 국소 연결 라인(LCL)에 접속될 수 있다. 상기 소오스 플러그(140)는 상기 더미 활성부(DCA)와 중첩된 상기 국소 연결 라인(LCL)의 일 부분 상에 배치될 수 있다. 좀더 구체적으로, 상기 소오스 플러그(140)는 상기 더미 활성부(DCA)의 제1 도핑된 영역(SD1)과 접속된 상기 국소 연결 라인(LCL)의 상기 일부분에 접속될 수 있다. 다시 말해서, 상기 소오스 플러그(140)는 상기 더미 활성부(DCA)의 상기 제1 도핑된 영역(SD1)과 중첩될 수 있다.
이어서, 도전막이 상기 제3 층간 유전막(135), 정보 저장부들(DSP), 및 상기 소오스 플러그들(140) 상에 형성될 수 있으며, 상기 도전막이 패터닝되어 도 3a의 비트 및 소오스 라인들(BL, SL)을 형성할 수 있다. 이로써, 도 3a 내지 도 3c에 개시된 반도체 기억 소자를 형성할 수 있다. 상기 비트 및 소오스 라인들(BL, SL)과 상기 셀 및 더미 활성 라인 패턴들(ALP, DALP)은 도 4에 개시된 바와 같이 배치될 수도 있다. 상기 소오스 플러그(140)는 도 5a 및 도 5b의 소오스 플러그(140a)와 같이 형성될 수도 있다.
상술된 실시예들에서 개시된 반도체 기억 소자들은 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 실시예들에 따른 반도체 기억 소자들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
본 발명의 실시예들에 따른 반도체 기억 소자가 실장된 패키지는 상기 반도체 기억 소자를 제어하는 컨트롤러 및/또는 논리 소자 등을 더 포함할 수도 있다.
도 10은 본 발명의 실시예들에 따른 반도체 기억 소자들을 포함하는 전자 시스템들의 일 예를 나타내는 개략적인 블록도 이다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 상기 버스(1150)를 통하여 서로 결합 될 수 있다. 상기 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
상기 컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 상기 기억 장치(1130)는 상술된 실시예들에 개시된 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 상기 전자 시스템(1100)은 상기 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
상기 전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 기억 소자들을 포함하는 메모리 카드들의 일 예를 도시한 블록도 이다.
도 11을 참조하면, 본 발명의 일 실시예에 따른 메모리 카드(1200)는 기억 장치(1210)를 포함한다. 상기 기억 장치(1210)는 상술된 실시예들에 따른 반도체 기억 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 메모리 카드(1200)는 호스트(Host)와 상기 기억 장치(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다.
상기 메모리 컨트롤러(1220)는 메모리 카드의 전반적인 동작을 제어하는 프로세싱 유닛(1222)을 포함할 수 있다. 또한, 상기 메모리 컨트롤러(1220)는 상기 프로세싱 유닛(1222)의 동작 메모리로써 사용되는 에스램(1221, SRAM)을 포함할 수 있다. 이에 더하여, 상기 메모리 컨트롤러(1220)는 호스트 인터페이스(1223), 메모리 인터페이스(1225)를 더 포함할 수 있다. 상기 호스트 인터페이스(1223)는 메모리 카드(1200)와 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 상기 메모리 인터페이스(1225)는 상기 메모리 컨트롤러(1220)와 상기 기억 장치(1210)를 접속시킬 수 있다. 더 나아가서, 상기 메모리 컨트롤러(1220)는 에러 정정 블록(1224, Ecc)를 더 포함할 수 있다. 상기 에러 정정 블록(1224)은 상기 기억 장치(1210)로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 상기 메모리 카드(1200)는 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 상기 메모리 카드(1200)는 컴퓨터시스템의 하드디스크를 대체할 수 있는 고상 디스크(SSD, Solid State Disk)로도 구현될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 따라서, 본 발명의 범위는 첨부되는 청구범위들 및 그 등가물로부터 허용 가능한 해석의 가장 넓은 범위로 결정되어야 한다.
50: 셀 어레이 블록 55: 제1 디코더 부
60: 제2 디코더 부 70: 셀 부그룹
BL: 비트 라인 SL: 소오스 라인
UCE: 단위 셀 DCE: 더미 셀
SE: 선택 요소 DSP, DSPA, DSPb, DSPc: 정보 저장부
LCL: 국소 배선 140: 소오스 플러그
ALP: 활성 라인 패턴 DALP: 더미 활성 라인 패턴
CA: 셀 활성부 DCA: 더미 활성부
CG: 셀 게이트 전극 IG: 격리 게이트 전극

Claims (20)

  1. 하나의 셀 어레이 블록(cell array block) 내에서 행들 및 열들을 따라 2차원적으로 배열된 단위 셀들, 상기 단위 셀들은 복수의 셀 부그룹들로 구분되고, 상기 각 셀 부그룹은 복수의 상기 행들 구성하는 단위 셀들을 포함하는 것;
    상기 각 열을 구성하는 단위 셀들의 선택 요소들의 게이트 전극들에 연결된 워드 라인;
    상기 각 행을 구성하는 단위 셀들의 정보 저장부들에 연결되고, 상기 워드 라인을 가로지르는 비트 라인; 및
    상기 각 셀 부그룹 내에 배치되고, 상기 각 셀 부그룹 내의 상기 단위 셀들의 상기 선택 요소들의 소오스 단자들에 전기적으로 접속된 소오스 라인을 포함하되,
    상기 소오스 라인과 상기 비트 라인은 평행하고, 상기 소오스 라인과 상기 소오스 라인에 인접한 상기 비트 라인간의 간격은 서로 인접한 상기 비트 라인들간의 간격과 동일한 반도체 기억 소자.
  2. 청구항 1에 있어서,
    상기 셀 부그룹들 내에 각각 포함된 상기 소오스 라인들은 서로 독립적으로 제어되는 반도체 기억 소자.
  3. 청구항 2에 있어서,
    프로그램 및/또는 판독 동작 시에, 상기 셀 부그룹들 중에서 선택된 셀 부그룹의 상기 소오스 라인에는 기준 전압이 인가되고, 상기 셀 부그룹들 중에서 비-선택된 부그룹들의 상기 소오스 라인들은 상기 기준 전압과 다른 전압이 인가되거나 플로팅 되는 반도체 기억 소자.
  4. 청구항 1에 있어서,
    상기 각 셀 부그룹 내에 배치되고, 상기 워드 라인의 길이 방향으로 나란히 연장된 국소 연결 라인들을 더 포함하되,
    상기 국소 연결 라인들은 상기 워드 라인의 길이 방향으로 배열된 상기 단위 셀들의 소오스 단자들과 접속되고,
    상기 소오스 라인은 상기 각 셀 부그룹 내의 상기 국소 연결 라인을 가로지르고 그리고 연결되고,
    상기 각 셀 부그룹 내 상기 국소 연결 라인들은 다른 셀 부그룹들의 국소 연결 라인들로부터 분리된 반도체 기억 소자.
  5. 청구항 4에 있어서,
    상기 각 열을 구성하는 단위 셀들은 상기 복수의 셀 부그룹들 내에 각각 포함되는 복수의 서브-열들로 구분되고,
    상기 각 셀 부그룹 내에서, 서로 인접한 홀수번째 서브-열과 짝수번째 서브-열은 상기 각 국소 연결 라인을 공유하고, 상기 공유된 국소 연결 라인을 기준으로 서로 대칭적인 구조를 갖는 반도체 기억 소자.
  6. 청구항 1에 있어서,
    상기 각 셀 부그룹 내에 배치되고, 상기 행과 평행한 방향을 따라 배열된 복수의 더미 셀들을 포함하는 더미 행을 더 포함하되,
    상기 더미 행의 더미 셀들의 정보 저장부들은 상기 소오스 라인에 연결된 반도체 기억 소자.
  7. 청구항 6에 있어서,
    상기 더미 행과 상기 더미 행에 인접한 상기 행간의 간격은 서로 인접한 상기 행들 간의 간격과 동일한 반도체 기억 소자.
  8. 청구항 1에 있어서,
    상기 각 셀 부그룹 내에 포함된 상기 비트 라인들은 적어도 4개인 반도체 기억 소자.
  9. 청구항 1에 있어서,
    상기 각 셀 부 그룹 내에서 상기 소오스 라인 일 측에 배치된 상기 비트 라인들의 개수는 상기 소오스 라인 타 측에 배치된 상기 비트 라인들의 개수와 동일한 반도체 기억 소자.
  10. 하나의 셀 어레이 블록 내 기판에 정의되고, 행들 및 열들을 따라 2차원적으로 배열된 활성부들, 상기 활성부들은 복수의 셀 부그룹들로 구분되고, 상기 각 셀 부그룹은 복수의 상기 행들을 구성하는 상기 활성부들을 포함하는 것;
    상기 각 열을 구성하는 상기 활성부들을 가로지르고 상기 활성부들과 절연된 한 쌍의 셀 게이트 전극들;
    상기 한 쌍의 셀 게이트 전극들 사이의 상기 각 활성부내에 배치된 제1 도핑된 영역;
    상기 한 쌍의 셀 게이트 전극들을 사이에 두고, 상기 각 활성부의 양 가장자리들 내에 각각 배치된 한 쌍의 제2 도핑된 영역들;
    상기 제2 도핑된 영역들에 각각 전기적으로 접속된 정보 저장부들; 및
    상기 각 행과 평행하게 연장되고, 상기 각 행의 활성부들의 상기 제2 도핑된 영역들에 전기적으로 정보 저장부들 상에 배치된 도전 라인을 포함하되,
    상기 각 셀 부그룹 내의 상기 도전 라인들은 소오스 라인 및 복수의 비트 라인들을 포함하고, 상기 소오스 라인은 상기 각 셀 부그룹 내의 상기 제1 도핑된 영역들과 전기적으로 접속된 반도체 기억 소자.
  11. 청구항 10에 있어서,
    상기 복수의 셀 부그룹들 내에 각각 포함된 상기 소오스 라인들은 서로 독립적으로 제어되는 반도체 기억 소자.
  12. 청구항 10에 있어서,
    상기 행들은 등 간격으로 배열되고,
    상기 도전 라인들도 등 간격으로 배열되고,
    상기 도전 라인들은 상기 기판의 상부면으로부터 동일한 레벨에 위치한 반도체 기억 소자.
  13. 청구항 10에 있어서,
    상기 각 셀 부그룹 내 상기 기판 상에서 상기 각 열과 평행하게 연장되고, 상기 각 열의 활성부들 내에 형성된 상기 제1 도핑된 영역들과 접속된 국소 연결 라인을 더 포함하되,
    상기 각 셀 부그룹 내에서 상기 소오스 라인은 상기 국소 연결 라인들의 상부를 가로지르고 그리고 상기 국소 연결 라인들에 전기적 접속되고,
    상기 각 셀 부그룹 내의 상기 국소 연결 라인들은 다른 셀 부그룹들 내의 국소 연결 라인들과 분리된 반도체 기억 소자.
  14. 청구항 13에 있어서,
    상기 소오스 라인과 상기 각 국소 연결 라인 사이에 개재된 소오스 플러그를 더 포함하는 반도체 기억 소자.
  15. 청구항 14에 있어서,
    상기 소오스 라인의 길이 방향으로 상기 소오스 플러그의 바닥면의 폭은 상기 각 국소 연결 라인의 폭 보다 작은 반도체 기억 소자.
  16. 청구항 14에 있어서,
    상기 소오스 라인의 길이 방향으로 상기 소오스 플러그의 바닥면의 폭은 상기 각 국소 연결 라인의 폭 보다 큰 반도체 기억 소자.
  17. 청구항 10에 있어서,
    상기 각 셀 부그룹 내의 비트 라인들은 적어도 4개인 반도체 기억 소자.
  18. 청구항 10에 있어서,
    상기 비트 라인 아래의 활성부들은 셀 활성부들이고,
    상기 각 셀 활성부에 형성된 상기 한 쌍의 게이트 전극들, 제1 도핑된 영역, 제2 도핑된 영역들, 및 이에 접속된 정보 저장부들은 한 쌍의 단위 셀들을 구성하고,
    상기 소오스 라인 아래의 활성부들은 더미 활성부들이고,
    상기 각 더미 활성부에 형성된 상기 한 쌍의 게이트 전극들, 제1 도핑된 영역, 제2 도핑된 영역들, 및 이에 접속된 정보 저장부들은 한 쌍의 더미 셀들을 구성하는 반도체 기억 소자.
  19. 청구항 10에 있어서,
    상기 한 쌍의 게이트 전극들은 상기 각 열의 상기 활성부들 가로지르는 한 쌍의 셀 그루브들 내에 각각 배치되는 반도체 기억 소자.
  20. 청구항 10에 있어서,
    상기 하나의 셀 어레이 블록 내의 기판에 형성되어, 일 방향으로 나란히 연장된 활성 라인 패턴들을 정의하는 소자분리 패턴들; 및
    상기 활성 라인 패턴들 및 상기 소자분리 패턴들을 나란히 가로지르는 격리 그루브들 내에 각각 배치되고, 상기 활성 라인 패턴들과 절연된 격리 게이트 전극들을 더 포함하되,
    상기 격리 게이트 전극들은 상기 각 활성 라인 패턴을 상기 각 행을 구성하는 상기 활성부들로 분할하는 반도체 기억 소자.
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