CN204407323U - 集成电路的虚拟图案以及半导体集成电路 - Google Patents

Abstract

本实用新型揭示了一种集成电路的虚拟图案，包括L形的虚拟导线，一对所述虚拟导线非接触式排列形成一个虚拟单元，在一个所述虚拟单元中，两个所述虚拟导线呈中心对称排列，若干所述虚拟单元非接触式排列形成虚拟图案。本实用新型还提供一种包括上述虚拟图案的半导体集成电路。通过所述虚拟图案的设置，在无需改变工艺流程以及所述互连层材料的前提下，在垫片上焊接导线的工艺中，所述虚拟图案可以缓解应力和超声波的释放；并且，所述虚拟图案可以阻断应力的释放通道，避免互连层沿着应力的释放通道断裂，提高所述半导体集成电路的可靠性。

Description

集成电路的虚拟图案以及半导体集成电路

技术领域

本实用新型涉及半导体制造技术领域，特别是涉及一种集成电路的虚拟图案以及半导体集成电路。

背景技术

伴随着近年半导体器件的高密度化和高集成化的加速，在半导体集成电路的制造工序中，要求了更精细的图案形成。一般的，高密度化和高集成化的半导体器件，需要在衬底上设置多层层叠的互连层，所述互连层中包括用于实现互连的互连线，所述互连线设置于绝缘电介质中。构成这样的半导体器件的互连层在制造工序中的曝光工序中各自被精细的图案化是必不可少的。这时，设置图案掩膜的衬底表面具有凹凸不平的话，就会产生曝光工序的解像度降低无法形成精细图案的问题。在CMP中也是，在某一层互连层中，如果布线的密度不均，也会使得互连层的表面不平整，从而影响图案的精细化程度。

为了避免布线的密度不均而对图案的精细化程度造成影响，现有技术中，在某一层互连层中，在布线密度较低的区域设置虚拟图案(dummy pattern)。在现有技术中，如图1所示，虚拟图案20有若干阵列的方块图形21形成，虚拟图案20设置于绝缘电介质10中。然而，现有技术中的虚拟图案20不能承受足够的应力，在垫片上焊接(bonding)导线的工艺中，应力和超声波会向垫片下层的互连层释放，使得互连层出现断裂等缺陷。

实用新型内容

本实用新型的目的在于，提供一种集成电路的虚拟图案以及半导体集成电路，提高互连层的抗应力和抗超声波的能力，避免互连层出现断裂等缺陷。

为解决上述技术问题，本实用新型提供一种集成电路的虚拟图案，包括L形的虚拟导线，一对所述虚拟导线非接触式排列形成一个虚拟单元，在一个所述虚拟单元中，两个所述虚拟导线呈中心对称排列，若干所述虚拟单元非接触式排列形成虚拟图案。

进一步的，在所述集成电路的虚拟图案中，所述虚拟导线包括第一直线部和第二直线部，所述第一直线部和第二直线部垂直排列形成L形，在一个所述虚拟单元中，一个所述虚拟导线的第一直线部和另一个所述虚拟导线的第一直线部面对设置。

进一步的，在所述集成电路的虚拟图案中，一个所述虚拟导线的第一直线部和另一个所述虚拟导线的第一直线部的距离为第一距离，所述第一距离与所述第一直线部的宽度之和小于所述第二直线部的长度。

进一步的，在所述集成电路的虚拟图案中，所述第一直线部的长度小于所述第二直线部的长度。

进一步的，在所述集成电路的虚拟图案中，多个虚拟单元排列形成一个Z形链，多个所述Z形链排列形成所述虚拟图案。

进一步的，在所述集成电路的虚拟图案中，所述第一直线部的长度大于所述第二直线部的长度。

进一步的，在所述集成电路的虚拟图案中，多个虚拟单元排列形成一个条形链，多个所述条形链排列形成所述虚拟图案。

根据本实用新型的另一面，还提供一种半导体集成电路，包括半导体衬底以及层叠于所述半导体衬底上的若干互连层，至少一层所述互连层中设置有如上任意一项所述的集成电路的虚拟图案。

进一步的，在所述半导体集成电路中，所述半导体集成电路包括n层所述互连层，所述虚拟图案至少设置于第n-2层所述互连层，其中，n≥4。

进一步的，在所述半导体集成电路中，所述虚拟图案还设置于第n-1层所述互连层和第n-3层所述互连层。

进一步的，在所述半导体集成电路中，所述半导体集成电路还包括保护层，所述保护层设置于最顶层的所述互连层上方，所述保护层中包括多个垫片。

与现有技术相比，本实用新型提供的集成电路的虚拟图案以及半导体集成电路具有以下优点：

在本实用新型提供的集成电路的虚拟图案以及半导体集成电路中，本实用新型提供一种集成电路的虚拟图案，包括L形的虚拟导线，一对所述虚拟导线非接触式排列形成一个虚拟单元，在一个所述虚拟单元中，两个所述虚拟导线呈中心对称排列，若干所述虚拟单元非接触式排列形成虚拟图案。通过所述虚拟图案的设置，在无需改变工艺流程以及所述互连层材料的前提下，在垫片上焊接导线的工艺中，所述虚拟图案可以缓解应力和超声波的释放；并且，所述虚拟图案可以阻断应力的释放通道，避免互连层沿着应力的释放通道断裂。

附图说明

图1为现有技术中集成电路的虚拟图案的俯视图；

图2为本实用新型第一实施例中虚拟单元的示意图；

图3为本实用新型第一实施例中Z形链的示意图；

图4为本实用新型第一实施例中虚拟图案的示意图；

图5为本实用新型第一实施例中半导体集成电路的俯视图；

图6为图5沿AA’线的剖面图；

图7为本实用新型第二实施例中虚拟单元的示意图；

图8为本实用新型第二实施例中Z形链的示意图；

图9为本实用新型第二实施例中虚拟图案的示意图；

图10为本实用新型第二实施例中半导体集成电路的俯视图。

具体实施方式

下面将结合示意图对本实用新型的集成电路的虚拟图案以及半导体集成电路进行更详细的描述，其中表示了本实用新型的优选实施例，应该理解本领域技术人员可以修改在此描述的本实用新型，而仍然实现本实用新型的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本实用新型的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本实用新型由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

在下列段落中参照附图以举例方式更具体地描述本实用新型。根据下面说明和权利要求书，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。

本实用新型的核心思想在于，提供一种集成电路的虚拟图案，包括L形的虚拟导线，一对所述虚拟导线非接触式排列形成一个虚拟单元，在一个所述虚拟单元中，两个所述虚拟导线呈中心对称排列，若干所述虚拟单元非接触式排列形成虚拟图案。通过所述虚拟图案的设置，在无需改变工艺流程以及所述互连层材料的前提下，在垫片上焊接导线的工艺中，所述虚拟图案可以缓解应力和超声波的释放；并且，所述虚拟图案可以阻断应力的释放通道，避免互连层沿着应力的释放通道断裂。

以下列举所述集成电路的虚拟图案以及半导体集成电路的几个实施例，以清楚说明本发明的内容，应当明确的是，本发明的内容并不限制于以下实施例，其他通过本领域普通技术人员的常规技术手段的改进亦在本发明的思想范围之内。

第一实施例

以下结合图2-图6说明本实施例中的集成电路的虚拟图案。其中，图2为本实用新型第一实施例中虚拟单元的示意图；图3为本实用新型第一实施例中Z形链的示意图；图4为本实用新型第一实施例中虚拟图案的示意图；图5为本实用新型第一实施例中半导体集成电路的俯视图；图6为图5沿AA’线的剖面图。

如图2所示，一对L形的虚拟导线100A和100B非接触式排列形成一个虚拟单元1，在一个所述虚拟单元1中，两个所述虚拟导线100A和100B呈中心对称排列。每个所述虚拟导线100A或100B均包括第一直线部101和第二直线部102，所述第一直线部102和第二直线部102垂直排列形成L形，在一个所述虚拟单元中，一个所述虚拟导线100A的第一直线部101和另一个所述虚拟导线100B的第一直线部面101对设置。

如图2所示，较佳的，一个所述虚拟导线100A的第一直线部101和另一个所述虚拟导线100B的第一直线部101的距离为第一距离D1，所述第一距离D1与所述第一直线部的宽度K1之和小于所述第二直线部102的长度L1，使得所述第二直线部102具有延伸出所述第一直线部101的延伸部，有利于缓解应力和超声波的释放。

在本实施例中，所述第一直线部101的长度小于所述第二直线部102的长度。如图3所示，多个所述虚拟单元1排列形成一个Z形链2，在图3中，所述Z形链2包括四个所述虚拟单元1，分别为：虚拟单元1A、虚拟单元1B、虚拟单元1C、虚拟单元1D。在本实用新型的其它实施例中，所述Z形链2还可以包括2个、3个、5个、6个或更多所述虚拟单元1，并且，所述虚拟单元1的排列方式并不限于图3所示，本领域的普通技术人员可以根据需要进行适当地变形，此为本领域的技术人员可以理解的，在此不作赘述。

如图4所示，多个所述Z形链2排列形成所述虚拟图案3，在图4中，所述虚拟图案3包括3个所述Z形链2，分别为：Z形链2A、Z形链2B、Z形链2C。在本实用新型的其它实施例中，所述虚拟图案3还可以包括2个、4个、5个、6个或更多所述Z形链2，并且，所述Z形链2的排列方式并不限于图4所示，本领域的普通技术人员可以根据需要进行适当地变形，此为本领域的技术人员可以理解的，在此不作赘述。

所述虚拟图案3可以集成于半导体集成电路中。如图6所示，所述半导体集成电路4包括半导体衬底200以及层叠于所述半导体衬底上的若干互连层。所述半导体集成电路4包括n层互连层，n≥4，在图6中，n＝6，所述半导体集成电路4的互连层分别为：第一互连层M1、第二互连层M2、第三互连层M3、第四互连层M4、第五互连层M5、第六互连层M6，其中，第六互连层M6为顶层互连层。在本实施例中，所述互连层的层数不做具体限定，所述半导体集成电路4还可以包括更多互连层。所述互连层中具有用于互连的布线211，所述布线211位于绝缘电介质210中。至少一层所述互连层中设置有所述虚拟图案3，所述虚拟图案3位于该层互连层中布线密度较低的区域。

较佳的，所述虚拟图案3至少设置于第n-2层所述互连层(在本实施例中为第4层所述互连层)，一般的，由于应力释放出现缺陷的互连层为第n-2层所述互连层内，所以，将所述虚拟图案3设置于第n-2层所述互连层中，有利于提高所述半导体集成电路4的可靠性。较佳的，所述虚拟图案3还设置于第n-1层所述互连层和第n-3层所述互连层中，可以进一步提高所述半导体集成电路4的可靠性。

在本实施例中，所述半导体集成电路4还包括保护层，在图6中，所述半导体集成电路4包括两层保护层220、230，所述保护层220、230依次层叠于最顶层的所述互连层M6上方，所述保护层220中包括多个垫片231，在本实施例中，所述保护层220中包括垫片连接结构221，所述垫片连接结构221用于导通所述垫片231和最顶层的所述互连层M6。

在本实施例中，通过所述虚拟图案3的设置，在无需改变工艺流程以及所述互连层材料的前提下，在垫片220上焊接导线的工艺中，所述虚拟图案3可以缓解应力和超声波的释放；并且，所述虚拟图案3可以阻断应力的释放通道，避免互连层沿着应力的释放通道断裂。

第二实施例

请参阅图7-图10，图7为本实用新型第二实施例中虚拟单元的示意图；图8为本实用新型第二实施例中Z形链的示意图；图9为本实用新型第二实施例中虚拟图案的示意图；图10为本实用新型第二实施例中半导体集成电路的俯视图。在图7-图10中，参考标号表示与图2-图6相同的表述与第一实施例相同的结构。所述第二实施例的虚拟图案3’与所述第一实施例的虚拟图案3基本相同，其区别在于：如图7所示，在虚拟单元1’中，所述第一直线部101的长度大于所述第二直线部102的长度。如图3所示，多个所述虚拟单元1’排列形成一个条形链2’，在图3中，所述条形链2’包括5个所述虚拟单元1’，在本实用新型的其它实施例中，所述条形链2’还可以包括2个、3个、4个、6个或更多所述虚拟单元1’，并且，所述虚拟单元1’的排列方式并不限于图7所示，本领域的普通技术人员可以根据需要进行适当地变形，此为本领域的技术人员可以理解的，在此不作赘述。

如图9所示，多个所述条形链2’排列形成所述虚拟图案3’，在图9中，所述虚拟图案3’包括2个所述条形链2’，在本实用新型的其它实施例中，所述虚拟图案3’还可以包括3个、4个、5个、6个或更多所述条形链2’，并且，所述条形链2’的排列方式并不限于图9所示，本领域的普通技术人员可以根据需要进行适当地变形，此为本领域的技术人员可以理解的，在此不作赘述。

如图10所示，所述虚拟图案3’亦可以集成于半导体集成电路4’中，较佳的，所述垫片220的排列方向X和所述条形链2’的延伸方向Y具有一夹角α，所述夹角α的角度不为0°，有利于提高所述半导体集成电路4’的可靠性。

综上所述，本实用新型提供一种集成电路的虚拟图案，包括L形的虚拟导线，一对所述虚拟导线非接触式排列形成一个虚拟单元，在一个所述虚拟单元中，两个所述虚拟导线呈中心对称排列，若干所述虚拟单元非接触式排列形成虚拟图案。通过所述虚拟图案的设置，在无需改变工艺流程以及所述互连层材料的前提下，在垫片上焊接导线的工艺中，所述虚拟图案可以缓解应力和超声波的释放；并且，所述虚拟图案可以阻断应力的释放通道，避免互连层沿着应力的释放通道断裂。

显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (11)

1.一种集成电路的虚拟图案，其特征在于，包括L形的虚拟导线，一对所述虚拟导线非接触式排列形成一个虚拟单元，在一个所述虚拟单元中，两个所述虚拟导线呈中心对称排列，若干所述虚拟单元非接触式排列形成虚拟图案。

2.如权利要求1所述的集成电路的虚拟图案，其特征在于，所述虚拟导线包括第一直线部和第二直线部，所述第一直线部和第二直线部垂直排列形成L形，在一个所述虚拟单元中，一个所述虚拟导线的第一直线部和另一个所述虚拟导线的第一直线部面对设置。

3.如权利要求2所述的集成电路的虚拟图案，其特征在于，一个所述虚拟导线的第一直线部和另一个所述虚拟导线的第一直线部的距离为第一距离，所述第一距离与所述第一直线部的宽度之和小于所述第二直线部的长度。

4.如权利要求3所述的集成电路的虚拟图案，其特征在于，所述第一直线部的长度小于所述第二直线部的长度。

5.如权利要求4所述的集成电路的虚拟图案，其特征在于，多个虚拟单元排列形成一个Z形链，多个所述Z形链排列形成所述虚拟图案。

6.如权利要求3所述的集成电路的虚拟图案，其特征在于，所述第一直线部的长度大于所述第二直线部的长度。

7.如权利要求6所述的集成电路的虚拟图案，其特征在于，多个虚拟单元排列形成一个条形链，多个所述条形链排列形成所述虚拟图案。

8.一种半导体集成电路，其特征在于，包括半导体衬底以及层叠于所述半导体衬底上的若干互连层，至少一层所述互连层中设置有如权利要求1-7中任意一项所述的集成电路的虚拟图案。

9.如权利要求8所述的半导体集成电路，其特征在于，所述半导体集成电路包括n层所述互连层，所述虚拟图案至少设置于第n-2层所述互连层，其中，n≥4。

10.如权利要求9所述的半导体集成电路，其特征在于，所述虚拟图案还设置于第n-1层所述互连层和第n-3层所述互连层。

11.如权利要求8所述的半导体集成电路，其特征在于，所述半导体集成电路还包括保护层，所述保护层设置于最顶层的所述互连层上方，所述保护层中包括多个垫片。