CN103855101A - 减能结构 - Google Patents

减能结构 Download PDF

Info

Publication number
CN103855101A
CN103855101A CN201310206597.0A CN201310206597A CN103855101A CN 103855101 A CN103855101 A CN 103855101A CN 201310206597 A CN201310206597 A CN 201310206597A CN 103855101 A CN103855101 A CN 103855101A
Authority
CN
China
Prior art keywords
subtract
substrate
energy
glass
subtracts
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310206597.0A
Other languages
English (en)
Other versions
CN103855101B (zh
Inventor
钱睿宏
龙巧玲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Industrial Technology Research Institute ITRI
Original Assignee
Industrial Technology Research Institute ITRI
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Industrial Technology Research Institute ITRI filed Critical Industrial Technology Research Institute ITRI
Publication of CN103855101A publication Critical patent/CN103855101A/zh
Application granted granted Critical
Publication of CN103855101B publication Critical patent/CN103855101B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0271—Arrangements for reducing stress or warp in rigid printed circuit boards, e.g. caused by loads, vibrations or differences in thermal expansion
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/1012—Auxiliary members for bump connectors, e.g. spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/1316—Iron [Fe] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8112—Aligning
    • H01L2224/81136—Aligning involving guiding structures, e.g. spacers or supporting members
    • H01L2224/81138—Aligning involving guiding structures, e.g. spacers or supporting members the guiding structures being at least partially left in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/12—All metal or with adjacent metals
    • Y10T428/12444—Embodying fibers interengaged or between layers [e.g., paper, etc.]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/21—Circular sheet or circular blank
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T442/00—Fabric [woven, knitted, or nonwoven textile or cloth, etc.]
    • Y10T442/30—Woven fabric [i.e., woven strand or strip material]
    • Y10T442/3008—Woven fabric has an elastic quality
    • Y10T442/3024—Including elastic strand or strip
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T442/00—Fabric [woven, knitted, or nonwoven textile or cloth, etc.]
    • Y10T442/30—Woven fabric [i.e., woven strand or strip material]
    • Y10T442/3033—Including a strip or ribbon
    • Y10T442/3041—Woven fabric comprises strips or ribbons only

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Re-Forming, After-Treatment, Cutting And Transporting Of Glass Products (AREA)
  • Laminated Bodies (AREA)

Abstract

本发明公开一种减能结构。此减能结构包括减能主体、至少一第一减能基底及至少一第二减能基底。减能主体具有彼此相对的上表面及下表面。第一减能基底设置于减能主体的上表面上。第二减能基底设置于减能主体的下表面上。其中，至少一第一减能基底与至少一第二减能基底的互相交错。

Description

减能结构
技术领域
本发明涉及一种降低应力的装置，且特别是涉及一种用于降低玻璃中介层的应力的装置。
背景技术
近年来，半导体产业发展利用3D堆叠技术来缩短芯片之间的导线、缩小元件尺寸及帮助建构完整立体堆叠芯片架构，而基板通孔（Through-Substrate Vias）是3D堆叠技术中用以连结垂直堆叠芯片的重要构件。
在基板通孔的应用中，除了使用传统的硅通孔（Through-Silicon Vias，TSV）外，目前也发展出玻璃通孔(Through-Glass Vias，TGV)。然而，由于玻璃通孔内填材料与玻璃之间热膨胀系数（coefficient of thermal expansion，CTE）的差异，加上玻璃基板的脆性较大且弹性较差，故使得在玻璃通孔周围产生不均匀的热应力，进而导致玻璃通孔发生剥离和填孔弹出（pop up），甚至导致芯片断裂等情形。
在现有降低应力的方法中，通常采用改变玻璃通孔的材料及外型，或是在结构中增加其他材料等。但上述方法除了皆需对现有技术或结构进行改变外，还有会增加制造成本的问题。因此，亟需一种可使用现有技术达到降低应力的改善方法。
发明内容
本发明的目的在于提供一种减能结构，其可用于降低玻璃通孔与基板之间的应力，以解决上述问题。
为达上述目的，本发明提出一种减能结构，包括减能主体、至少一第一减能基底及至少一第二减能基底。减能主体具有彼此相对的上表面及下表面。第一减能基底设置于减能主体的上表面上。第二减能基底设置于减能主体的下表面上。其中，至少一第一减能基底与至少一第二减能基底的互相交错。
基于上述，本发明所提出的减能结构，可应用于现有制作工艺中，并可有效降低由于玻璃通孔与基板之间的热膨胀系数不匹配所产生的应力，以及降低能量释放率进而减少热导致的破裂。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A是本发明的一实施例的减能结构的上视示意图；
图1B是本发明的一实施例的减能结构的剖面示意图；
图2是本发明的另一实施例的减能结构的上视示意图；
图3是本发明的一实施例的具有本发明的减能结构的结构剖面示意图；
图4是本发明的一实施例的三个玻璃通孔的布局方式的示意图；
图5A至图5D是本发明的一实施例的四个玻璃通孔的布局方式的示意图；
图6A至图6C是本发明的一实施例的五个玻璃通孔的布局方式的示意图。
主要元件符号说明
100、200：减能结构
102：减能主体
102a：上表面
102b：下表面
104a、104b：减能基底
106：中介层
107：玻璃基材
108：芯片
109、109a、109b、109c、109d、109e、109f、109g、109h、109i：玻璃通孔
110：凸块
300：多边形
300a、300h：四边形
300b、300c、300d、300e、300g、300i、300j：三角形
300f：五边形
202、202a、202b、202c、202d、202e、202f、202g、202h、202i、202j：圆
Cr、R、r：半径
L：距离
P、P1、P2、P3、P4、P5、P6、P7、P8、P9、P10：几何中心
W1、W2：短边长度
具体实施方式
图1A是依照本发明的一实施例的减能结构的上视示意图。图1B是依照本发明的一实施例的减能结构的剖面示意图。图2是依照本发明的另一实施例的减能结构的上视示意图。
请同时参照图1A、图1B及图2，减能结构100及减能结构200包括减能主体102、至少一减能基底104a及至少一减能基底104b。
减能主体102具有彼此相对的上表面102a及下表面102b。减能主体102的材料例如是弹性材料或脆性材料。在一实施例中，减能主体102的材料例如是金属、高分子材料或碳系材料，其中金属例如是铜钨、铁或前述材料合金；高分子材料例如是导电聚合物，其中导电聚合物例如是聚乙炔；碳系材料例如是活性炭、碳纤维或碳纳米管等。减能主体102的形状例如是圆形、多边形、或具备几何中心的形状。在图1A、图1B及图2中，虽然绘示减能主体102的形状为圆形，但本发明并不限定于此。
减能基底104a设置于减能主体102的上表面102a上。减能基底104a的材料例如是金属、高分子材料或碳系材料，其中金属例如是铜钨、铁或前述材料合金；高分子材料例如是导电聚合物，其中导电聚合物例如是聚乙炔；碳系材料例如是活性炭、碳纤维或碳纳米管等。减能基底104a的形状例如是矩形、圆形或尖型。在图1A、图1B及图2中，虽然绘示减能基底104a的形状为矩形，但本发明并不限定于此。另外，当减能基底104a的数量为多个时，这些减能基底104a彼此之间互相交错。请参照图2，减能结构200的减能基底104a的数量为两个，且这些减能基底104a以90度彼此相交错。虽然图2中绘示减能基底104a的数量为两个，且交错角度为90度，但本发明并不限于此。在其他实施例中，减能基底104a的数量可以是三个以上，而减能基底104a彼此之间只要有交错即可。
减能基底104b设置于减能主体102的下表面102b上。减能基底104b的材料例如是金属、高分子材料或碳系材料，其中金属例如是铜钨、铁或前述材料合金；高分子材料例如是导电聚合物，其中导电聚合物例如是聚乙炔；碳系材料例如是活性炭、碳纤维或碳纳米管等。减能基底104b的形状例如是矩形、圆形或尖型。在图1A、图1B及图2中，虽然绘示减能基底104b的形状为矩形，但本发明并不限定于此。此外，在图1A、图1B及图2中，虽然绘示减能基底104a与减能基底104b的形状皆为矩形，但本发明并不限定于此，减能基底104a与减能基底104b的形状可相同或不相同。另外，当减能基底104b的数量为多个时，这些减能基底104b彼此之间互相交错。请参照图2，减能结构200的减能基底104b的数量为两个，且这些减能基底104b以90度彼此相交错。虽然图2中绘示减能基底104b的数量为两个，且交错角度为90度，但本发明并不限于此。在其他实施例中，减能基底104b的数量可以是三个以上，而减能基底104b彼此之间只要有交错即可。
请继续参照图1A及图1B，至少一减能基底104a与至少一减能基底104b的长度方向相交错。在此实施例中，减能基底104a及减能基底104b的数量均为一个，且两者的长度方向以90度相交错。虽然图1A及图1B绘示减能基底104a及减能基底104b长度方向的交错角度为90度，但本发明并不限于此。在其他实施例中，减能基底104a及减能基底104b长度方向的交错角度可为小于180度的其他角度。
此外，减能结构100及减能结构200可应用于具有玻璃中介层的三维集成电路（3D-integrated circuit，3D-IC）结构中，如图3所示。
图3是依照本发明的一实施例的具有减能结构的3D-IC结构剖面示意图。
请参照图3，3D-IC结构包括减能结构100、中介层106、芯片108及凸块110。
减能结构100设置于中介层106与芯片108之间，且至少一减能基底104a设置于减能主体102与芯片108之间，而至少一减能基底104b设置于减能主体102与中介层106之间。
中介层106包括玻璃基材107以及至少一玻璃通孔109。玻璃通孔109设置于玻璃基材107中。玻璃通孔109的材料例如是铜钨、铁或前述材料合金。
凸块110设置在中介层106与芯片108之间，以电连接中介层106与芯片108。凸块110的材料例如是铜钨、铁或前述材料合金。
此外，减能主体102的热膨胀系数例如是玻璃通孔109的热膨胀系数的80%至120%。也就是说，当玻璃通孔109为铜时，减能主体102可以是热膨胀系数例如为6ppm/℃至21ppm/℃的金属或高分子材料。减能基底104a及减能基底104b的热膨胀系数例如是玻璃通孔109的热膨胀系数的80%至120%。
在此3D-IC结构中，减能主体102可用作断裂能量的吸收体，而减能基底104a及减能基底104b可将减能主体102所吸收的能量分散进入中介层106中，原则上可达成降低热应力的目的。
特别说明的是，本实施例的用以吸收能量的减能结构100是以如下所述的布局方式来配置：当至少一玻璃通孔109的数量为多个时，在以这些玻璃通孔109为顶点所组成的多边形300中，可将至少一个以上的减能结构100设置于以多边形300的几何中心P为圆心的圆202内，其中所述圆202位在所述多边形300内，并且所述圆202的半径Cr为玻璃通孔109的半径R的2倍以内。另外，在上述布局方式中，当减能主体102的形状为圆形且至少一减能基底104a及至少一减能基底104b的形状为矩形时，玻璃通孔109的半径R、减能主体102的半径r、至少一玻璃通孔109的中心至减能主体102的中心的距离L、至少一减能基底104a的短边长度W1与至少一减能基底104b的短边长度W2之间的关系由以下式1至式3定义，但本发明并不限于此。
0.2R≦r            式1
0≦L≦4(R+r)      式2
0≦W1,W2≦8r      式3
以下，以减能主体102为圆形且减能基底104a及减能基底104b为矩形为例，利用图4至图6C详细说明上述的布局方式。在图4至图6C中是以图1A及图1B中的减能结构100为例进行说明，但本发明并不限于此。在其他实施例中，也可使用图2中的减能结构200或具有不同数量的减能基底的其他减能结构。
图4是依照本发明的一实施例的三个玻璃通孔的布局方式的示意图。
请参照图4，在此实施例中，是以玻璃通孔109的数量为三个，而且由这些玻璃通孔109为顶点所组成的多边形300为正三角形（以虚线表示）为例进行说明，但本发明并不限于此。在其他实施例中，玻璃通孔109的数量更可大于三个，且由玻璃通孔109为顶点所组成的多边形可以是正多边形或任意多边形。以多边形300的几何中心P为圆心的位在多边形300内的圆202内设置了两个减能结构100。在此实施例中，虽然绘示在圆202内设置了两个减能结构100，但本发明并不限于此。在其他实施例中，圆202内只要设置有至少一个减能结构100即可。
在此实施例中，圆202的半径Cr等于玻璃通孔109的半径R的2倍，且减能主体102的半径r等于玻璃通孔109的半径R的0.5倍，玻璃通孔109的中心至减能主体102的中心的距离L小于减能主体102的半径r与玻璃通孔109的半径R的总和的4倍，以及减能基底104a的短边长度W1与减能基底104b的短边长度W2小于减能主体102的半径r的8倍，但本发明并不限定于此。在其他实施例中，依实际不同的需求可调整玻璃通孔109的数量及其所组成的多边形类型、减能结构100所设置的数量，以及可调整半径Cr、半径R、半径r、距离L、短边长度W1及短边长度W2之间的尺寸关系，只要是落在上述所定义的范围内即可。
另外一提的是，在本实施例的布局方式中，由玻璃通孔109为顶点所组成的多边形300不以由所有玻璃通孔109为顶点所组成的多边形300为限，而是可以在所有玻璃通孔109中以任意三个以上的玻璃通孔109为顶点来组成不同的多边形300。
以下，将以图5A至图5D及图6A至图6C来详细说明大于三个玻璃通孔组成的多边形的叙述，而上文所提及布局方式中的其他条件及其尺寸定义于此将不再赘述，但应理解图5A至图5D及图6A至图6C与上文所提及的布局方式及其尺寸定义相似。
图5A至图5D是依照本发明的一实施例的四个玻璃通孔的布局方式的示意图。图6A至图6C是依照本发明的一实施例的五个玻璃通孔的布局方式的示意图。
请参照图5A，由玻璃通孔109a、109b、109c及109d为顶点所组成的多边形包括以玻璃通孔109a、109b、109c及109d为顶点组成的四边形300a。此外，位在四边形300a内的圆202a的圆心为四边形300a的几何中心P1。此外，可根据上文所提及的布局方式及尺寸定义（如图4所示），在圆202a内设置至少一个减能结构100。
请参照图5B，由玻璃通孔109a、109b、109c及109d为顶点所组成的多边形包括三角形300b及三角形300c。三角形300b是以玻璃通孔109a、109b及109c为顶点所组成。三角形300c是以玻璃通孔109b、109c及109d为顶点所组成。其中，位在三角形300b内的圆202b的圆心为三角形300b的几何中心P2，而位在三角形300c内的圆202c的圆心为三角形300c的几何中心P3。同样地，可根据上文所提及的布局方式及尺寸定义（如图4所示），在圆202b及圆202c内分别设置至少一个减能结构100。
请参照图5C，由玻璃通孔109a、109b、109c及109d为顶点所组成的多边形包括三角形300d及三角形300e。三角形300d是以玻璃通孔109a、109b及109d为顶点所组成。三角形300e是以玻璃通孔109a、109c及109d为顶点所组成。其中，位在三角形300d内的圆202d的圆心为三角形300b的几何中心P4，而位在三角形300e内的圆202e的圆心为三角形300e的几何中心P5。同样地，可根据上文所提及的布局方式及尺寸定义（如图4所示），在圆202d及圆202e内分别设置至少一个减能结构100。
请参照图5D，由玻璃通孔109a、109b、109c及109d为顶点所组成的多边形包括三角形300b及三角形300e。三角形300b是以玻璃通孔109a、109b及109c为顶点所组。三角形300e是以玻璃通孔109a、109c及109d为顶点所组成。其中，位在三角形300b内的圆202b的圆心为三角形300b的几何中心P2，而位在三角形300e内的圆202e的圆心为三角形300e的几何中心P5。同样地，可根据上文所提及的布局方式及尺寸定义（如图4所示），在圆202b及圆202e内分别设置至少一个减能结构100。
基于上述，由图5A与图5B至图5D可知，当具有四个玻璃通孔（玻璃通孔109a、109b、109c及109d）时，可使用四个玻璃通孔为顶点来组成四边形或由其中任意选择的三个玻璃通孔为顶点来组成三角形。此外，由图5B至图5D可知，由任意的三个玻璃通孔为顶点组成的三角形（三角形300b、300c、300d及300e）可根据实际上不同的需求及应用选择性搭配使用。另外，请同时参照图5A至图5D，同样地可根据实际上不同的需求及应用选择性搭配使用由四个玻璃通孔为顶点组成的四边形300a以及由任意的三个玻璃通孔为顶点组成的三角形300b、300c、300d及300e，以定义出位于上述多边形中的圆（圆202a、202b、202c、202d及202e），进而决定出减能结构100的设置范围。
接着，请参照图6A，由玻璃通孔109e、109f、109g、109h及109i为顶点所组成的多边形包括以玻璃通孔109e、109f、109g、109h及109i为顶点组成的五边形300f。此外，位在五边形300f内的圆202f的圆心为五边形300f的几何中心P6。此外，可根据上文所提及的布局方式及尺寸定义（如图4所示），在圆202f内设置至少一个减能结构100。
请参照图6B，由玻璃通孔109e、109f、109g、109h及109i为顶点所组成的多边形包括三角形300g及四边形300h。三角形300g是以玻璃通孔109e、109h及109i为顶点所组成。四边形300h是以玻璃通孔109e、109f、109g及109h为顶点所组成。其中，位在三角形300g内的圆202g的圆心为三角形300g的几何中心P7，而位在四边形300h内的圆202h的圆心为四边形300h的几何中心P8。同样地，可根据上文所提及的布局方式及尺寸定义（如图4所示），在圆202g及圆202h内分别设置至少一个减能结构100。
请参照图6C，由玻璃通孔109e、109f、109g、109h及109i为顶点所组成的多边形包括三角形300g、三角形300i及三角形300j。三角形300g是以玻璃通孔109e、109h及109i为顶点所组成。三角形300i是以玻璃通孔109e、109h及109g为顶点所组成。三角形300j是以玻璃通孔109e、109g及109f为顶点所组成。其中，位在三角形300g内的圆202g的圆心为三角形300g的几何中心P7、位在三角形300i内的圆202i的圆心为三角形300i的几何中心P9，而位在三角形300j内的圆202j的圆心为三角形300j的几何中心P10。同样地，可根据上文所提及的布局方式及尺寸定义（如图4所示），在圆202g、圆202i及圆202j内分别设置至少一个减能结构100。
基于上述，由图6A与图6B可知，当具有五个玻璃通孔（玻璃通孔109e、109f、109g、109h及109i）时，可使用五个玻璃通孔为顶点来组成五边形、或可使用其中任意的四个玻璃通孔为顶点来组成四边形或其中任意选择的三个玻璃通孔为顶点来组成三角形。另外，在图6B及图6C中，虽然绘示出三角形300g、300i及300j以及四边形300h，但本发明并不限于此。应理解，只要是由玻璃通孔109e、109f、109g、109h及109i中任意三个或四个玻璃通孔所组成的三角形或四边形皆可作为本实施例的布局方式中的多边形300，且皆可在所述三角形或四边形的几何中心为圆心的圆内设置至少一个减能结构100。此外，可根据实际上不同的需求及应用选择性搭配使用由五个玻璃通孔为顶点组成的五边形、由任意的三个玻璃通孔为顶点组成的三角形或由任意的四个玻璃通孔为顶点组成的四边形，以定义出位于上述任一多边形中的圆，进而决定出减能结构100的设置范围。
基于上述实施例可知，通过减能结构100可直接应用于现有3D-IC结构中，并利用特定的布局方式可有效吸收能量以降低对芯片造成的破坏。
以下，通过实验例来模拟上述实施例所提出的减能结构对于最大能量释放率的影响。
表1
Figure BDA00003267948900091
请参照表1，在没有使用减能结构时，最大能量释放率为288MPa。当使用两个减能结构时，最大能量释放率降低为184MPa，其降低比率为36.11%，而当使用四个减能结构时，最大能量释放率降低为166MPa，其降低比率为42.36%。由此可推论上述实施例所提出的减能结构确实能够吸收能量，且减能结构使用的数量越多，所吸收的能量越多。
综上所述，上述实施例所提出的减能结构可通过特定的布局方式直接地应用于现有3D-IC的制作工艺中，无需改变玻璃通孔的外型及材料以及无需增加额外的制作工艺步骤。另外，当通过上述实施例所提出的减能结构的布局方式来将减能结构配置于3D-IC结构中时，可使得减能结构能有效降低由于玻璃通孔与基板之间的热膨胀系数不匹配所产生的热机械应力，以及可有效降低能量释放率，进而减少由于热导致芯片及中介层破裂的问题。
虽然已结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应以附上的权利要求所界定的为准。

Claims (18)

1.一种减能结构，包括：
减能主体，具有彼此相对的上表面及下表面；
至少一第一减能基底，设置于该减能主体的该上表面上；以及
至少一第二减能基底，设置于该减能主体的该下表面上，
其中该至少一第一减能基底与该至少一第二减能基底的互相交错。
2.如权利要求1所述的减能结构，当该至少一第一减能基底的数量为多个时，该些第一减能基底彼此之间互相交错。
3.如权利要求1所述的减能结构，当该至少一第二减能基底的数量为多个时，该些第二减能基底彼此之间互相交错。
4.如权利要求1所述的减能结构，其中该减能结构设置于中介层与芯片之间，且该至少一第一减能基底设置于该减能主体与该芯片之间，而该至少一第二减能基底设置于该减能主体与该中介层之间。
5.如权利要求4所述的减能结构，其中该中介层包括：
玻璃基材；以及
至少一玻璃通孔，设置于该玻璃基材中。
6.如权利要求5所述的减能结构，其中该减能主体的热膨胀系数为该至少一玻璃通孔的热膨胀系数的80%至120%。
7.如权利要求5所述的减能结构，其中该至少一第一减能基底及该至少一第二减能基底的热膨胀系数为该至少一玻璃通孔的热膨胀系数的80%至120%。
8.如权利要求5所述的减能结构，当该至少一玻璃通孔的数量为多个时，在以该些玻璃通孔为顶点所组成的多边形中，将至少一个以上的该减能结构设置于以该多边形的几何中心为圆心的圆内，其中该圆位在该多边形内。
9.如权利要求8所述的减能结构，其中该圆的半径为该至少一玻璃通孔的半径的2倍以内。
10.如权利要求5所述的减能结构，其中该至少一玻璃通孔的半径R、该减能主体的半径r、该至少一玻璃通孔的中心至该减能主体的中心的距离L、该至少一第一减能基底的短边长度W1与该至少一第二减能基底的短边长度W2之间的关系由以下式1至式3定义：
0.2R≦r           式1
0≦L≦4(R+r)      式2
0≦W1,W2≦8r      式3。
11.如权利要求1所述的减能结构，其中该减能主体、该至少一第一减能基底及该至少一第二减能基底的材料包括弹性材料或脆性材料。
12.如权利要求1所述的减能结构，其中该减能主体、该至少一第一减能基底及该至少一第二减能基底的材料包括金属、高分子材料或碳系材料。
13.如权利要求12所述的减能结构，其中该金属包括铜钨、铁或前述材料合金。
14.如权利要求12所述的减能结构，其中该高分子材料包括导电聚合物。
15.如权利要求12所述的减能结构，其中该碳系材料包括是活性炭、碳纤维或碳纳米管。
16.如权利要求1所述的减能结构，其中该至少一第一减能基底及该至少一第二减能基底的形状分别包括矩形、圆形或尖型。
17.如权利要求1所述的减能结构，其中该减能主体的形状包括圆形、多边形、或具备几何形心的形状。
18.如权利要求14所述的减能结构，其中该导电聚合物包括聚乙炔。
CN201310206597.0A 2012-11-30 2013-05-29 减能结构 Active CN103855101B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW101145178 2012-11-30
TW101145178A TWI495074B (zh) 2012-11-30 2012-11-30 減能結構

Publications (2)

Publication Number Publication Date
CN103855101A true CN103855101A (zh) 2014-06-11
CN103855101B CN103855101B (zh) 2017-06-23

Family

ID=50824322

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310206597.0A Active CN103855101B (zh) 2012-11-30 2013-05-29 减能结构

Country Status (3)

Country Link
US (1) US8912448B2 (zh)
CN (1) CN103855101B (zh)
TW (1) TWI495074B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109677037A (zh) * 2017-10-18 2019-04-26 财团法人工业技术研究院 纤维复合材料及其制法
US11027534B2 (en) 2017-10-18 2021-06-08 Industrial Technology Research Institute Fiber composite material and manufacturing method thereof
CN114367431A (zh) * 2022-01-10 2022-04-19 京东方科技集团股份有限公司 一种换能器及其制备方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236301B2 (en) * 2013-07-11 2016-01-12 Globalfoundries Inc. Customized alleviation of stresses generated by through-substrate via(S)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0514723A1 (en) * 1991-05-09 1992-11-25 Hitachi, Ltd. Electronic parts loaded module
CN1863976A (zh) * 2003-10-03 2006-11-15 容克斯工业公司 弹性装置
CN101452901A (zh) * 2006-04-06 2009-06-10 财团法人工业技术研究院 具应力缓冲的微连凸块结构及制造方法

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69331873T2 (de) * 1992-12-26 2002-11-14 Canon Kk Flüssigkristallapparat
TW303982U (en) 1996-06-28 1997-04-21 Winbond Electronics Corp Structure of chip guard ring using contact via
US5900674A (en) * 1996-12-23 1999-05-04 General Electric Company Interface structures for electronic devices
US6324069B1 (en) 1997-10-29 2001-11-27 Hestia Technologies, Inc. Chip package with molded underfill
US6049124A (en) 1997-12-10 2000-04-11 Intel Corporation Semiconductor package
US6365958B1 (en) 1998-02-06 2002-04-02 Texas Instruments Incorporated Sacrificial structures for arresting insulator cracks in semiconductor devices
US6122171A (en) 1999-07-30 2000-09-19 Micron Technology, Inc. Heat sink chip package and method of making
US6492247B1 (en) 2000-11-21 2002-12-10 International Business Machines Corporation Method for eliminating crack damage induced by delaminating gate conductor interfaces in integrated circuits
JP4505983B2 (ja) 2000-12-01 2010-07-21 日本電気株式会社 半導体装置
US6838299B2 (en) 2001-11-28 2005-01-04 Intel Corporation Forming defect prevention trenches in dicing streets
SG104293A1 (en) 2002-01-09 2004-06-21 Micron Technology Inc Elimination of rdl using tape base flip chip on flex for die stacking
US7242082B2 (en) 2002-02-07 2007-07-10 Irvine Sensors Corp. Stackable layer containing ball grid array package
JP4250006B2 (ja) 2002-06-06 2009-04-08 富士通マイクロエレクトロニクス株式会社 半導体装置及びその製造方法
US6800930B2 (en) 2002-07-31 2004-10-05 Micron Technology, Inc. Semiconductor dice having back side redistribution layer accessed using through-silicon vias, and assemblies
US7015570B2 (en) 2002-12-09 2006-03-21 International Business Machines Corp. Electronic substrate with inboard terminal array, perimeter terminal array and exterior terminal array on a second surface and module and system including the substrate
US7098676B2 (en) 2003-01-08 2006-08-29 International Business Machines Corporation Multi-functional structure for enhanced chip manufacturibility and reliability for low k dielectrics semiconductors and a crackstop integrity screen and monitor
TW200522833A (en) 2003-09-24 2005-07-01 Ibiden Co Ltd Interposer and multilayer printed wiring board
US20050074918A1 (en) * 2003-10-07 2005-04-07 Taiwan Semicondutor Manufacturing Co. Pad structure for stress relief
US7345361B2 (en) 2003-12-04 2008-03-18 Intel Corporation Stackable integrated circuit packaging
US7239020B2 (en) 2004-05-06 2007-07-03 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Multi-mode integrated circuit structure
US7741715B2 (en) 2005-03-14 2010-06-22 Infineon Technologies Ag Crack stop and moisture barrier
US20060278957A1 (en) 2005-06-09 2006-12-14 Zong-Huei Lin Fabrication of semiconductor integrated circuit chips
JP2007067372A (ja) 2005-08-03 2007-03-15 Matsushita Electric Ind Co Ltd 半導体装置
CN100461408C (zh) 2005-09-28 2009-02-11 中芯国际集成电路制造(上海)有限公司 带有密封环拐角结构的集成电路器件
CN100481455C (zh) 2005-12-22 2009-04-22 中芯国际集成电路制造(上海)有限公司 具有不全接触通孔栈的密封环结构
JP5175066B2 (ja) 2006-09-15 2013-04-03 ルネサスエレクトロニクス株式会社 半導体装置
US8736039B2 (en) 2006-10-06 2014-05-27 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked structures and methods of forming stacked structures
US8237160B2 (en) * 2007-05-10 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Probe pad on a corner stress relief region in a semiconductor chip
CN103484035A (zh) * 2007-08-02 2014-01-01 日立化成株式会社 电路连接材料、使用它的电路构件的连接结构及电路构件的连接方法
US7763965B2 (en) 2007-09-25 2010-07-27 International Business Machines Corporation Stress relief structures for silicon interposers
US8643147B2 (en) 2007-11-01 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure with improved cracking protection and reduced problems
US8406009B2 (en) * 2008-01-30 2013-03-26 Hewlett-Packard Development Company, L.P. Printed circuit board (PCB) flexibly connected to a device chassis
US7838967B2 (en) 2008-04-24 2010-11-23 Powertech Technology Inc. Semiconductor chip having TSV (through silicon via) and stacked assembly including the chips
TWI420643B (zh) 2008-12-16 2013-12-21 Powertech Technology Inc 具有矽穿孔之晶片結構、形成方法以及使用該晶片結構之堆疊構造
JP5156658B2 (ja) * 2009-01-30 2013-03-06 株式会社日立製作所 Ｌｓｉ用電子部材
JP5385682B2 (ja) * 2009-05-19 2014-01-08 新光電気工業株式会社 電子部品の実装構造
DE112009005194T5 (de) * 2009-08-31 2012-06-28 Hewlett-Packard Development Company, L.P. Oberflächenbefestigungstechnologie-Bauelementverbinder
TWI370532B (en) 2009-11-12 2012-08-11 Ind Tech Res Inst Chip package structure and method for fabricating the same
TWI391045B (zh) 2009-12-11 2013-03-21 Nan Ya Printed Circuit Board 複合埋入式元件結構及其製造方法
US8154119B2 (en) 2010-03-31 2012-04-10 Toyota Motor Engineering & Manufacturing North America, Inc. Compliant spring interposer for wafer level three dimensional (3D) integration and method of manufacturing
US8674513B2 (en) 2010-05-13 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures for substrate
JP5445340B2 (ja) * 2010-06-10 2014-03-19 富士通株式会社 基板補強構造、基板組立体、及び電子機器
JP2011258837A (ja) * 2010-06-10 2011-12-22 Fujitsu Ltd 実装構造、電子機器、応力緩和部材及びその製造方法
DE102010030760B4 (de) 2010-06-30 2014-07-24 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement mit Durchgangskontaktierungen mit einem Verspannungsrelaxationsmechanismus und Verfahren zur Herstellung eines solchen
US8241963B2 (en) 2010-07-13 2012-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed pillar structure
US8584354B2 (en) 2010-08-26 2013-11-19 Corning Incorporated Method for making glass interposer panels
US9042105B2 (en) * 2012-06-21 2015-05-26 Apple Inc. Electronic devices with printed circuit boards having padded openings

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0514723A1 (en) * 1991-05-09 1992-11-25 Hitachi, Ltd. Electronic parts loaded module
CN1863976A (zh) * 2003-10-03 2006-11-15 容克斯工业公司 弹性装置
CN101452901A (zh) * 2006-04-06 2009-06-10 财团法人工业技术研究院 具应力缓冲的微连凸块结构及制造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109677037A (zh) * 2017-10-18 2019-04-26 财团法人工业技术研究院 纤维复合材料及其制法
CN109677037B (zh) * 2017-10-18 2020-10-20 财团法人工业技术研究院 纤维复合材料及其制法
US11027534B2 (en) 2017-10-18 2021-06-08 Industrial Technology Research Institute Fiber composite material and manufacturing method thereof
CN114367431A (zh) * 2022-01-10 2022-04-19 京东方科技集团股份有限公司 一种换能器及其制备方法

Also Published As

Publication number Publication date
TWI495074B (zh) 2015-08-01
US8912448B2 (en) 2014-12-16
TW201421639A (zh) 2014-06-01
US20140151090A1 (en) 2014-06-05
CN103855101B (zh) 2017-06-23

Similar Documents

Publication Publication Date Title
US10854577B2 (en) 3D die stacking structure with fine pitches
KR20100107408A (ko) ３차원 전자장치 패키지
KR20130007049A (ko) 쓰루 실리콘 비아를 이용한 패키지 온 패키지
JP2013197387A (ja) 半導体装置
US10109566B2 (en) Semiconductor package
CN103258806A (zh) 具桥接结构的半导体封装构造及其制造方法
CN103855101A (zh) 减能结构
US10475741B2 (en) Chip
JP2008294367A (ja) 半導体装置およびその製造方法
WO2011086613A1 (ja) 半導体装置及びその製造方法
KR101943460B1 (ko) 반도체 패키지
CN111146192A (zh) 使用集成接口和硅中介层的图形处理单元与高带宽存储器集成
CN103579208A (zh) 三维集成电路及其制作方法
US9177892B2 (en) Apparatus and method for increasing bandwidths of stacked dies
WO2023272637A1 (zh) 一种封装散热盖、芯片封装结构及电子设备
WO2015079551A1 (ja) 半導体装置および情報処理装置
US20130256915A1 (en) Packaging substrate, semiconductor package and fabrication method thereof
US20120074562A1 (en) Three-Dimensional Integrated Circuit Structure with Low-K Materials
KR20120096754A (ko) 인터포저를 이용한 웨이퍼 칩의 3차원 스택 구조
CN105023915B (zh) 堆栈式封装件的制法
US20170135203A1 (en) Microelectronic Package Using A Substrate With A Multi-Region Core Layer
JP2013247344A (ja) 積層型半導体装置
US8941236B2 (en) Using collapse limiter structures between elements to reduce solder bump bridging
JP5934057B2 (ja) プリント回路基板
JP2014222728A (ja) 半導体パッケージ

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant