TWI809398B - 半導體裝置及其製造方法 - Google Patents

Abstract

實施型態係提供能夠使觀察畫像上之位置和設計資料上之位置容易對應的半導體裝置及其製造方法。 若藉由實施型態時，提供一種半導體裝置，其包含在至少一方向被重複配置的複數單位圖案之電路圖案，和被設置在其電路圖案內，成為能夠進行單位圖案之判別的判別圖案。

Description

半導體裝置及其製造方法

本發明之實施型態係關於半導體裝置及其製造方法。 [相關申請案] 本申請案享有作為基礎申請的日本專利申請案第2021-32632號(申請日：2021年3月2日)的優先權。本申請藉由參照該基礎申請而包含基礎申請的全部內容。

半導體裝置之製造方法包除了蝕刻、沉積工程等之製造半導體裝置之工程外，還包含觀察形成配線、導孔、接觸件等用之溝或孔的層間絕緣膜，或觀察形成配線等的配線層的觀察工程。在觀察工程中，使用例如光學顯微鏡或掃描型電子顯微鏡(SEM)，確認有無非預期的微粒之飛散等的製造上之問題。在發現有成為製造上的問題之處的情況，為了改善良率等，其位置資訊成為重要的資訊。但是，在基板上重複形成相同圖案之情況，有難以判斷藉由觀察所取得的畫像對應於設計資料上之哪一個部分。

一實施型態係提供能夠使觀察畫像上之位置和設計資料上之位置容易對應的半導體裝置及其製造方法。 若藉由一實施型態時，提供一種半導體裝置，其包含在至少一方向被重複配置的複數單位圖案之電路圖案，和被設置在其電路圖案內，成為能夠進行單位圖案之判別的判別圖案。

以下，一面參照附件圖面，一面針對本發明之非限定的例示之實施型態予以說明。在附件的所有圖面中，針對相同或對應的構件或零件，標示相同或對應的參照符號，省略重複說明。再者，圖面不以表示構件或零件間之相對比為目的，因此，具體的厚度或尺寸參照以下非限定的實施型態，即使由所屬技術領域中具有通常知識者決定亦可。

一面參照圖1，一面針對實施型態所致的半導體裝置具有的電路圖案之一例予以說明。本實施型態中之半導體裝置不被限定，例如即使半導體記憶裝置亦可。再者，作為電路圖案，例示具有相同形狀的複數單位圖案在一方向被重複配列而形成的電路圖案。在本實施型態中之電路圖案係在半導體裝置之製造工程中取得觀察畫像之時，以在其觀察畫像中出現的圖形作為對象。因此，觀察畫像係假設從半導體基板之上面取得的畫像。再者，在電路圖上與元件連接的配線之形狀、在電路圖上與元件未連接的配線之形狀，因出現在觀察畫像，故也成為電路圖案之對象。再者，如後述般，電路圖案不限定於配線，即使為出現在觀察畫像的溝或孔亦可。針對形成如此的電路圖案的電路或半導體裝置之例，於後說明。

圖1(a)為示意性地表示單位圖案的俯視圖，圖1(b)為示意地表示藉由複數單位圖案形成的電路圖案的俯視圖，圖1(c)為示意性地表示本實施型態所致的半導體裝置1具有的電路圖案的俯視圖。單位圖案、電路圖案及判別圖案包含例如以金屬或導電性之多晶矽等的導電材料被形成在絕緣膜上的配線。換言之，單位圖案、電路圖案及判別圖案即使為被形成在半導體裝置1中之相同層的配線亦可。

如圖1(b)所示般，在X方向重複配列圖1(a)所示的單位圖案10而形成電路圖案12。單位圖案10即使為相對於作為半導體記憶體裝置的本實施型態所致的半導體裝置1之例如一個列(或行)而被形成的配線圖案亦可。在圖示的例中，單位圖案10包含在Y方向延伸的複數線10A，和同樣在Y方向延伸但比10A短的線10B，和將線10B連接於線10A的連接部10C。單位圖案10係相對於一個列(或行)而被形成，重複設置列(或行)。重複配置單位圖案10而形成電路圖案12。

在本實施型態中之電路圖案120係如圖1(c)所示般，除了電路圖案12之外，還具有判別圖案14。在圖示之例中，判別圖案14具有4種類的判別圖形14A、14B、14C、14D。判別圖形14A係在Y方向連續性地延伸的線，判別圖形14B~14D為Y方向之長度不同的複數線之組合。如此一來判別圖形14A~14D具有彼此不同的形狀，因此能夠區別各者。再者，判別圖形14A~14D係依序被設置在4個單位圖案10之各者的空白區域BA(圖1(a))，因此，沿著依序沿著X方向被配列。在此，空白區域BA不形成線等的電路要素，而在與構成電路圖案之配線層之基底層或構成電路圖案之配線層同層的絕緣膜比較寬廣的範圍露出的區域。再者，雖然省略圖示，但是單位圖案10也在圖中之左側及右側重複被配置，即使對該些單位圖案10，判別圖形14A～14D亦沿著X方向依序被周期性地配置。 電路圖案120係事先藉由設計資料被生成，各單位圖案10及判別圖形14A～14D之位置在設計資料上能以將特定座標基準點(例如，對準標記)設為原點的座標而被特定。再者，電路圖案120即使係藉由使用根據設計資料被製作的光罩的光微影工程，例如在絕緣膜形成溝渠等，以金屬等的導電材料埋入溝渠等，藉由化學機械研磨(CMP)法，除去絕緣膜上之導電材料的鑲嵌法而被形成亦可。再者，即使使用藉由金屬或導電性之多晶矽等的導電材料之薄膜的沉積工程，和使用根據設計資料而被製作的光罩的光微影工程，和蝕刻工程，形成電路圖案120的反應性工程(RIE)法亦可。 另外，電路圖案12內之單位圖案10係藉由分別包含判別圖形14A～14D，不具有相同的形狀。因此，也成為不存在重複配列相同形狀之單位圖案的電路圖案的情形。於是，在此，重複配列相同形狀的單位圖案的電路圖案係指若無能夠進行單位圖案之判別的判別圖案時，無法藉由表面觀察手段個別地判別單位圖案的圖案。 再者，電路圖案12內之單位圖案10之形狀若在製造製程中的誤差之範圍內為相同即可。在圖面中，例如判別圖形14A～14D具有直角的角部，但是現實上，即使依製程(蝕刻)不同，而具有帶圓角的角部亦可。 接著，一面參照圖2，一面針對藉由電路圖案120達到的效果予以說明。圖2為說明本實施型態所致的半導體裝置1之電路圖案120之效果的圖。具體而言，圖2(a)為示意性地表示具有作為比較例的電路圖案12的半導體基板的俯視圖，圖2(b)為示意性地表示具有電路圖案120之半導體基板的俯視圖。在圖2(a)及(b)中，藉由作為表面觀察手段的掃描型電子顯微鏡(SEM)攝像電路圖案12及120之時的攝像範圍(視野)IR。即是，攝像範圍IR內之形狀作為一片畫像資料被取得。 使用SEM以所謂的die-to-die方式觀察電路圖案12的結果，在微粒PCL被檢測出的情況，如圖2(a)所示般，在SEM畫像資料顯示具有微粒PCL之電路圖案12之畫像。此時，微粒PCL不管實際是否位於位置Pt，有藉由die-to-die方向表示如「微粒PCL位於位置Pf」的座標資訊之情況。如此的偏差會因為例如隨著保持在SEM內作為被測量對象的基板之平台的移動導致的誤差等而產生。在此情況，就算欲特定在微粒PCL實際存在的位置Pt之設計資料上的位置，由於在電路圖案12，單位圖案10被重複，要判別位置Pt存在於哪一個單位圖案10之附近並不容易。 但是，若藉由本實施型態時，如圖2(b)所示般，電路圖案120具有判別圖案14，判別圖形14A～14D各者的形狀不同。因此，藉由SEM之畫像資料，掌握判別圖形14B存在於微粒PCL之位置Pt之附近。因此，就算藉由die-to-die方式表示的微粒之位置Pf之座標，與實際存在微粒PCL的位置Pt之設計資料上的座標偏移，亦可以根據判別圖形14B之座標進行補正。如此一來，能夠特定在微粒PCL之設計資料的位置。即是，因具有判別圖案14，故容易進行藉由SEM所取得的畫像資料和設計資料之匹配，能夠在設計資料上求取微粒PCL之位置。 另外，即使判別圖形之種類數量與單位圖案10之重複數量相等亦可。例如，即使不對單位圖案10之各者賦予判別圖形，每隔一個，每隔兩個或以更多的間隔賦予判別圖形亦可。依此，可減少應準備的判別圖形之種類數量，而且能夠使判別圖形之各者的形狀明確地不同。 再者，應準備的判別圖形之種類數量即使在特定的攝像範圍或攝像倍率，根據在SEM畫像之全體被捕捉的單位圖案之數量而決定亦可。例如，在X方向重複配置的各單位圖案之寬度(重複間距)為400nm，SEM之攝像範圍IR之寬度在基板上相當於9μm的情況，在SEM畫像能夠捕捉22個之單位圖案10。此時，即使準備具有不同形狀的22種類之判別圖形，分別對22個單位圖案10賦予亦可。在此情況，具有不同形狀的22種類的判別圖形性週期性地被配列，成為全部的單位圖案10具有判別圖形。再者，即使準備具有不同形狀的11種類之判別圖形，每隔一個單位圖案10被賦予，周期性地配列隔一個被賦予判別圖形的22個單位圖案10亦可。再者，即使準備具有不同形狀的例如8種類不同的判別圖形，每隔兩個單位圖案10被賦予，周期性地配列每隔兩個被賦予判別圖形的22個單位圖案10亦可。另外，即使在每隔三個以上之單位圖案10設置判別圖形亦可。 再者，即使應準備的判別圖形之種類考慮能以die-to-die方式取得的位置誤差(若以上述例而言為位置Pt和位置Pf之差)而決定亦可。能以die-to-die方向取得的位置誤差雖然考慮例如0.5μm～2μm，但是假設為1.5μm，單位圖案10之寬度為400nm之情況，若準備3種類的判別圖形即可。如此一來，可以知道藉由die-to-die方向所示的位置Pf之附近的判別圖形之位置，因此，可以特定實際的位置Pt。同樣，位置誤差為1.5μm，重複間距為80nm之情況，若準備13種類的判別圖形即可，在重複間距為40nm之情況，若準備25種類的判別圖形即可。再者，位置誤差為1.5μm之情況，若配置比該值小，比其一半大，例如每1μm配置判別圖形時，能夠補正藉由die-to-die方式表示的微粒PCL之位置Pf，特定實際的位置Pt。 另外，SEM之攝像倍率被認為電路圖案12之寬度或線寬、間距而不同者。若SEM之攝像倍率不同時，因攝像範圍IR，或會產生的位置誤差、在攝像範圍IR內被觀察的單位圖案10之數量不同，故即使在判別圖形之種類或配置之決定考慮攝像倍率或解像度(分解能)亦可。 (變形例) 接著，一面參照圖3，一面針對電路圖案之變形例予以說明。圖3為示意性表示變形例之電路圖案的俯視圖。 當參照圖3(a)時，電路圖案121具有被重複配置在X方向的單位圖案10，和判別圖案16。判別圖案16具有判別圖形16A、16B、16C、16D，該些判別圖形16A～16D係對應於單位圖案10而被設置。判別圖形16A～16D具有長度分別不同的線形狀，在單位圖案10之空白區域BA(參照圖1(a))，從單位圖案10之線10A、10B間隔開而被配置。因長度不同，故能夠區別判別圖形16A～16D，依此能夠進行分別配置判別圖形16A～16D的單位圖案10的判別。 當參照圖3(b)時，電路圖案130具有被重複配置在X方向的單位圖案10，和判別圖案160。判別圖案16具有判別圖形160A、160B、160C、160D，該些判別圖形160A～160D係對應於單位圖案10而被設置。判別圖形160A～160D與圖3(a)所示的判別圖形16A～16D相同，具有長度分別不同的線形狀，被配置在單位圖案10之空白區域BA(參照圖1(a))。但是，判別圖形160A～160D在被連接於單位圖案10之線10B的點上，與判別圖形16A～16D不同。如此一來，即使被連接於單位圖案10，從長度的不同，能夠區別判別圖形16A～16D，依此又能夠進行分別配置有判別圖形160A～160D的單位圖案10的判別。另外，當對作為配線圖案的單位圖案10連接判別圖形160A～160D時，有例如浮置電容等之電路常數偏差，進而在半導體裝置之動作也產生偏差之虞。因此，在電路常數等之偏壓所致的影響較少的情況，以使用判別圖形160A～160D為佳。 如圖3(c)所示般，電路圖案131具有被重複配置在X方向的單位圖案10，和判別圖案140。判別圖案140具有判別圖形140A、140B、140C、140D，該些與圖1(c)所示的判別圖形14A～14D之各者相同的形狀。但是，相對於判別圖形14A～14D從單位圖案10間隔開，判別圖形140A～140D連接於單位圖案10。即使在此情況，因判別圖形140A～140D具有不同的形狀，故能夠進行區別，也能夠又判別被賦予該些的單位圖案10。再者，判別圖形140A～140D係與圖3(b)所示的判別圖形160A～160D相同，在電路常數等之偏差所致的影響少的情況有效。 接著，一面參照圖4至圖6，一面針對電路圖案之其他變形例予以說明。至此說明的電路圖案120、121、130、131中，相對於重複配置的單位圖案10，被賦予與該些不同個體的判別圖案14、16、140、160之各者，對此在之後的變形例中，單位圖案10被變形而形成判別圖案。 如同圖4(a)所示般，單位圖案100具有在Y方向延伸的複數線100A，具有寬度較線100A寬(X方向之長度)的線100B。而且，在單位圖案100設置連接部C，藉由連接部C連接兩個線100A。即是，該些兩個線100A彼此電性導通。當如此的單位圖案100僅被重複配列時，形成圖4(b)所示的電路圖案110。如同圖示般，在電路圖案110中，如虛線L1及L1所示般，各單位圖案100之連接部C在Y方向中被配置在相同位置。 另一方面，在變形例所致的電路圖案114中，如圖4(c)所示般，設置有連接部C、C1、C2、C3。雖然連接部C1、C2具有幾乎與連接C相同的形狀，但是從同圖中的虛線L1及L2之相對位置可知相對於連接部C在Y方向被配置於分別不同的位置。再者，連接部C3在Y方向比連接部C、C1、C2長。而且，在圖中之右端的單位圖案100中，形成兩個連接部C3。因在電路圖案114中的連接部C～C3在位置且/或形成的點上有所不同，故能夠彼此區別。因此，該些連接部C～C3能具有與上述判別圖形14A相同的功能。換言之，藉由連接部C～C3構成判別圖案。即是，如此一來，就算藉由變更單位圖案100之一部分(在圖示中連接部)之位置或形狀，亦能取得判別圖案。另外，當然如此的變更應以不會對半導體裝置之特性造成影響之方式進行。 接著，當參照圖5(a)時，單位圖案101具有在Y方向延伸的複數線101A，和具有較線100A寬的寬度的線101B。在線101B形成兩個開口OPL及OPU。當如此的單位圖案101僅被重複配列時，形成圖5(b)所示的電路圖案111。如同圖示般，在電路圖案111中，如虛線L3及L4所示般，各單位圖案101之兩個開口OPL及OPU在Y方向中分別被配置在相同位置。 另外，在變形例所致的電路圖案150中，在一個單位圖案101(圖中的左端)，配置開口OPL及OPU，另外，在其他的單位圖案101配置不同的開口。具體而言，在從同圖中之左邊起算的第2個的單位圖案101之線101B，配置開口OPL1及OPU1，在左邊起算第3個的單位圖案101之線101B，配置開口OPL2及OPU2，在從左邊起算第4個的單位圖案101之線101B，配置開口OPL3及OPU3，在從左邊起算第5個的單位圖案101之線101B配置開口OPL4及OPU4，在從左邊起第6個的單位圖案101之線101B，配置開口OPL5及OPU5，在最右側的單位圖案101之線101B，配置開口OPL6、開口OPM及OUP6。 從虛線L3可知，相對於開口OPU，開口OPU1和開口OPU2在Y方向係被配置在相同的位置，另外，相對於開口OPL，開口OPL1和開口OPL2在圖中的下側被偏移配置。而且，開口OPL2比起開口OPL1在下側偏移更大。再者，從虛線L4可知，相對於開口OPL，開口OPL3和開口OPL4在Y方向被配置在相同的位置，另外，相對於開口OPU，開口OPU3和開口OPU4在圖中之上側被偏移配置。而且，開口OPU4比起開口OPU3在上側偏移更大。藉由上述般的配置之不同，能區別開口OPL和開口OPU之組合，開口OPLx和開口OPUx(x為1～4之整數)之組合之各者。 再者，雖然開口OPU5係其下端的位置在Y方向與開口OPU之下端的位置相同，但是上端之位置比起開口CPU之上端的位置在圖中之下側偏移。即是，開口OPU5比起開口OPU在Y方向較短。即使藉由此，相對於上述開口的組合，亦能夠區別開口OPL5和開口OPU5之組合。能夠區別開口OPL6、開口OPM及開口OPU6之組合或其他組合。即是，藉由形狀且/或位置的不同，該些開口之組合可以具有與上述判別圖形14A等相同的功能，藉由該些構成判別圖案。

再者，當參照圖6(a)時，單位圖案102具有在Y方向延伸的複數線102A和兩個線102B。線102B隔著分斷部DP相向，皆在Y方向延伸。當如此的單位圖案102僅被重複配列時，形成圖6(b)所示的電路圖案112。如同圖示般，在電路圖案112中，如虛線L5及L6所示般，各單位圖案102之分斷部DP在Y方向中被配置在相同位置。

另一方面，在變形例所致的電路圖案161中，如圖6(c)所示般，設置有分斷部DP、DP1、DP2、DP3、DP4。雖然分斷部DP1、DP2沿著Y方向具有與分斷部DP幾乎相同的長度，但是從同圖中的虛線L5及L6之相對位置可知相對於分斷部DP在Y方向被配置於分別不同的位置。再者，分斷部DP3比起分斷部DP、DP1、DP2在Y方向較長。而且，在圖中之右端的單位圖案100中，形成兩個分斷部DP4。因在電路圖案161中的分斷部DP~DP4在位置且/或形成的點上有所不同，故能夠彼此區別。因此，該些分斷部DP~D4可以具有與上述判別圖形14A等相同的功能，藉由分斷部DP~DP4構成判別圖案。

另外，雖然至此注目於單位圖案朝X方向的重複配置，但是也有在Y方向延長的單位圖案在X方向被重複配 置的情況。在如此的情況，即使如圖7所示般，在Y方向隔著特定的間隔配置一連串的判別圖案亦可。圖7為示意性地表示圖4(a)所示的單位圖案100在Y方向比較延長之情況的電路圖案的俯視圖。如同圖示般，在電路圖案170設置有以幾乎沿著在X方向延伸的虛線L7及L8之方式被週期性地配列的2列連接部C、C1、C2、C3。在此，即使兩個列之間隔(虛線L7和L8之間隔)考慮例如SEM所致的攝像範圍IR，或die-to-die方式所致的位置誤差亦可。

(其他變形例)

至此，雖然針對以配線形成的單位圖案被重複配置之情況而予以說明，但是並不限定於此，即使在以導孔或貫通接觸件形成的單位圖案被重複配置之情況也能夠適用本實施型態。以下，一面參照圖8，一面針對以例如被設置在絕緣膜的導孔貫通接觸件用的電洞形成單位圖案，該單位圖案被重複配置之情況為例，針對進一步的變形例予以說明。圖8為說明進一步的變形例之電路圖案的說明圖。

當參照圖8(a)時，形成包含配線104A，和寬度更寬的配線104B的配線圖案104。配線104A、104B能藉由例如Cu等的金屬或導電性之多晶矽而形成。如沿著圖8(a)之A-A線的剖面圖亦即圖8(b)所示般，配線104B(配線104A也相同)被形成在絕緣膜51上，以覆蓋該些之方式形成絕緣膜53。即是，配線104A、104B為下層配線，圖8(a)表示在依絕緣膜53之材料或厚度決定中，通過絕緣膜53而能辨識其形狀的配線104A、104B。 如圖8(a)及8(b)所示般，形成貫通絕緣膜53而到達至配線104B的複數電洞H，在該些底面露出配線104B。該些電洞H係能藉由例如光微影工程及蝕刻工程而形成。再者，藉由之後在電洞H埋入例如Cu等的金屬，形成與配線104B連接的導孔(或接觸件)。 如圖8(a)所示般，複數電洞被區分為兩個電洞群GH1、GH2的群組。電洞群GH1具有5個電洞H，該些被被配置成略五角形狀。詳細而言，5個電洞H之中的3個被配置在底邊在X方向延伸的等腰三角形之頂點。相對於被配置在其底邊之兩端的頂點的兩個電洞H，在Y方向偏移的位置配置剩下的兩個。電洞群GH2也係具有5個電洞H，該些也被配置成與電洞群GH1之電洞H相同的略五角形狀。但是，在圖示的例中，電洞群GH1之電洞H，和電洞群GH2之電洞H相對於X軸被對稱配置。 當將如此的一對電洞群GH1、GH2設為單位圖案GH(圖8(a))，單位圖案GH與下層之配線圖案104一起被重複配置在X方向時，如圖8(c)所示般，形成電路圖案141。在此情況，因同樣配列電洞H之單位圖案GH被重複配列，故就算與與一面參照圖2一面予以說明的電路圖案12相同，在絕緣膜53上觀察到微粒等的缺陷，要在設計資料上特定其位置也並不容易。 另外，雖然在觀察到絕緣膜53上之微粒等的缺陷之時，在依絕緣膜53之材料或厚度的決定中，也能通過絕緣膜53辨識到配線104A、104B，但是因包含該些的配線104也係被重複配列，故要從配線104A、104B之位置，特定在微粒等之缺陷的設計資料上的位置也並不容易。再者，在絕緣膜53厚的情況等，無法辨識配線104A、104B之形狀。 另一方面，當參照圖8(d)時，在本變形例之電路圖案151中，以電洞群GH21、GH22、GH23、GH24、GH25被設置成與電洞群GH1成一對，來取代在圖8(c)等中之電洞群GH2。雖然電洞群GH21～GH25與電洞群GH2相同具有5個電洞H，但是其配置不同。詳細而言，在電洞群GH21～GH25中，電洞H非略五角形狀，在X-Y平面中的2行3列的矩陣之6處的配置位置之中，除了1處的5處，配置電洞H。而且，其1處的位置在電洞群GH21～GH25中分別不同。更詳細而言，在不配置電洞H的該1處在電洞群GH21、GH22、GH23、GH24、GH25之各者中，相當於1行3列、1行2列、1行1列、2行1列、2行2列的位置。藉由如此之配置的不同，電洞群GH21～GH25可以具有與上述判別圖形14A等相同的工程，可以說藉由單位圖案GH之變形，構成判別圖案。 再者，如同上述般，因要通過絕緣膜53明瞭辨識配線104A、104B並非容易，故就算假設對配線104A、104B賦予特定的判別圖案，要藉由其判別圖案特定在絕緣膜53上之缺陷的設計資料上的位置也並不容易。對此，因在電洞H之情況，露出於其底面的配線104A、104B可以藉由SEM等明確地辨識，故在缺陷之設計資料上的位置的特定被容易化。 另外，即使如各電洞群GH21～GH25般，配置分別不同，因電洞H之數量相同，故電洞H被金屬埋入而形成的導孔等和配線104B之間的電阻即使在任一的配置中亦可以設為略相同。再者，雖然例示分別具有5個電洞H的電洞群GH1、GH2，但是電洞H之數量不限定於5個，即使考慮SEM等的觀察裝置中之攝像範圍或攝像倍率、die-to-die方式所致的位置誤差，適當被決定亦可。而且，雖然使用電洞H之配置分別不同的電洞群GH21～GH25取代圖8(c)所示的電洞群GH2，但是即使使用電洞H之配置分別不同的複數電洞群取代電洞群GH1亦可。另外，在圖8(d)中，即使在Y方向(圖中之上下方向)更換例如電洞群GH21和電洞GH1，在Y方向更換電洞群GH24和電洞群GH1亦可。即是，即使以圖8(c)中之單位圖案GH所含的電洞群GH1和電洞群GH2中之任一方(或雙方)改變電洞H之配置亦可。 再者，雖然針對在絕緣膜53上形成電洞H之後，進行缺陷等之觀察(檢查)之情況予以說明，但是即使在電洞H埋入金屬(例如Cu)，於形成導孔之後，進行缺陷等的觀察亦可。即使在此情況，亦可以如上述般，根據電洞群GH21～GH25，在設計資料上特定基板上的缺陷位置。再者，如同上述般，雖然電路圖案120等係以金屬等的導電材料埋入溝渠等而被形成，但是即使在形成埋入導電材料之前的溝渠(溝)等之後，觀察缺陷等亦可。即是，觀察對象之電路圖案不僅限定於配線或導孔等，即使為電洞或溝亦可。另外，在圖8中，使用電洞之底面與層間絕緣膜不同的材料之情況予以說明。但是，因SEM畫像在表面的凹凸觀察上較優，故就算電洞或溝的底面與其他區域的材料相同之情況，亦能夠在SEM畫像上辨識電洞或孔的位置。 接著，針對設置具有相同形狀的複數單位圖案在一方向被重複配列而形成的電路圖案的半導體裝置予以說明。圖9為示意地表示NAND記憶體之構成的方塊圖，圖10為是示意性地表示DRAM記憶體之構成的方塊圖，圖11為示意性地表示攝像元件之構成的方塊圖。 當參照圖9時，作為半導體記憶裝置的NAND記憶體NM包含核心部COR、輸入輸出部IO及周邊電路PER。在核心部COR設置記憶體單元陣列MCA、行解碼器RD及感測放大器SA，在記憶體單元陣列MCA，設置分別包含複數記憶體單元的複數區塊BLK(BLK0、BLK1、BLK2、…)。詳細而言，區塊BLK之各者具有複數串列單元SU(SU0、SU1、SU2、…)，串列單元SU具有複數NAND串列NS，在NAND串列內中，記憶體單元被串聯連接。 在記憶體單元陣列MCA設置有複數字元線WL和複數位元線BL(在圖中，表示一個字元線和一個位元線)。複數字元線WL在X方向延伸，被連接於行解碼器RD。再者，複數字元線WL之各者係在對應的區塊BLK，共同地被連接於各者的串列單元SU之複數NAND串列NS中之第n號的記憶體單元。另一方面，複數位元線BL係在Y方向延伸，被連接感測放大器SA。再者，複數位元線BL中之一個位元線BL係被共同地連接於複數區塊BLK間的第m號的NAND串列NS。在複數字元線WL和複數位元線BL之各者交叉的點配置記憶體單元。 行解碼器RD係解碼從NAND記憶體NM之外部之特定的控制部接收到的區塊位址，選擇區塊BLK，和其區塊BLK內之字元線WL。感測放大器SA係於資料之讀出時，感測從記憶體單元讀取到的資料而予以放大。而且，因應所需而將讀出資料朝特定的控制部輸出。再者，在資料的編程時，將從特定的控制部接收到的寫入資料轉傳至記憶體單元。 輸入輸出部IO係在與特定的控制部之間進行各種指令或資料的收發訊。輸入輸出部IO具有例如資料輸入輸出端子DQ0～DQ7、觸發訊號輸入輸出端子DQS,/DQS、外部控制端子/CEN,CLE,ALE,/WE,RE,/RE，從外部的控制器接收與該些端子對應的訊號。周邊電路PER具備序列器SEQ、充電泵CHP、暫存器REG及驅動器DRV。驅動器DRV係對行解碼器RD或感測放大器SA供給資料之編程、讀出及抹消所需的電壓。該電壓被施加於記憶體單元陣列MCA之各種配線。充電泵CHP係升壓從外部被供給的電源電壓，對驅動器DRV供給所需的電壓。暫存器REG保持各種的訊號。例如，保持資料的編程或抹消動作的狀態，依此對特定的控制部通知動作是否正常結束。序列器SEQ係控制NAND記憶體NM全體的動作。 在以上的NAND記憶體NM中，在記憶體單元陣列MCA內，以相同的電路佈局周期性地配置以構成記憶體單元的電晶體、字元線WL、位元線BL為首的各種電路要素。因此，即使在連接各字元線WL的行解碼器RD，亦藉由複數字元線WL或其他的配線，在一方向重複配列具有相同形狀的單位圖案而被形成。即使在連接複數位元線BL的感測放大器SA中也相同。上述電路圖案120等相對於如此的行解碼器RD或感測放大器SA可以適用。 接著，當參照圖10時，作為半導體記憶體裝置的DRAM記憶體80包含記憶體單元陣列MA。記憶體單元陣列MA具有複數字元線WL和複數位元線BL，在該些交點配置記憶體單元MC。字元線WL係藉由行解碼器83R被選擇，位元線BL係藉由列解碼器83C被選擇。再者，在DRAM記憶體80設置指令位址端子T1、時脈端子T2、資料端子T3及電源端子T4、T5。在時脈端子T2被輸入時脈訊號CK、/CK。電源端子T5被供給電源電壓，電源電壓進一步被供給至內部電壓產生電路88。內部電壓產生電路88係根據電源電壓產生各種的內部電壓，從端子IT對各部輸出。另外，在圖10中，為了方便說明，省略被設置在DRAM記憶體的更新電路等。 指令位址端子T1係從外部被輸入位址訊號及指令訊號。被輸入至指令位址端子T1的位址訊號經由指令位址輸入電路81而被供給至位址解碼器82A。位址解碼器82A係對行解碼器83R或列解碼器83C供給位址訊號AS。被輸入至指令位址端子T1的指令訊號經由指令位址輸入電路81而被供給至指令解碼器82C。指令解碼器82C係解碼輸入的指令訊號，生成各種的內部指令訊號。內部指令訊號包含活性訊號ATS或列訊號CS等。 活性訊號ATS係在指令訊號為活性指令之情況被活性化。當活性訊號ATS被活性化時，位址訊號AS從位址解碼器82A被供給至行解碼器83R。依此，選擇藉由該位址訊號AS被指定的字元線WL。列訊號CS係在指令訊號為讀出指令或寫入指令之情況被活性化。當列訊號CS被活性化時，位址訊號AS從位址解碼器82A被供給至列解碼器83C。依此，選擇藉由該位址訊號AS被指定的位元線BL。 因此，當活性指令及讀出指令被輸入時，讀出資料從以藉由位址訊號AS被指定的字元線WL及位元線BL被特定的記憶體單元MC被讀出。讀出資料係經由讀出寫入放大器84、輸入輸出電路85及資料端子T3而從資料端子T3被輸出至外部。另一方面，當活性指令及寫入指令被輸入，在資料端子T3被輸入寫入資料時，對以藉由位址訊號AS被指定的字元線WL及位元線BL被特定的記憶體單元陣列MA，經由資料端子T3、輸入輸出電路85及讀出寫入放大器15，寫入資料被供給，被寫入。 在以上的DRAM記憶體80中，在記憶體單元陣列MA內，以相同的電路佈局周期性地配置以構成記憶體單元的電晶體、字元線WL、位元線BL為首的各種電路要素。因此，即使在連接各字元線WL的行解碼器83R，亦藉由複數字元線WL或其他的配線，在一方向重複配列具有相同形狀的單位圖案而被形成。即使在複數位元線BL列解碼器83C中也相同。上述電路圖案120等相對於如此的行解碼器83R或列解碼器83C可以適用。 接著，當參照圖11時，影像感測器90具有畫素陣列PA和周邊電路，周邊電路包含行掃描電路91、列處理電路92、列掃描電路93、系統控制部94及訊號處理部96。 畫素陣列PA具有複數畫素PXL。該些畫素PXL係在行方向及列方向被配置成二次元格子狀。在此，行方向稱為圖面中的橫向，列方向稱為圖面中的縱向。各畫素PXL具有生成因應接受到的光量的電荷，並且蓄積的光轉換元件。即使在各畫素PXL之光射入面設置特定的濾光器亦可。如此的濾光器即使為例如拜爾濾光器亦可。 在畫素陣列PA中，相對於在行方向排列的畫素PXL，共同連接畫素驅動線PDL，相對於在列方向排列的畫素PXL，共同連接垂直訊號線VSL。畫素驅動線PDL係在一端部被連接於掃描電路91。行掃描電路91系生成用以進行驅動讀出來自畫素訊號的驅動訊號，通過畫素驅動線PDL，同時或以行單位等驅動畫素陣列PA之所有畫素PDL。 藉由行掃描電路91被驅動的畫素PDL被輸出的訊號係對在行方向排列的每畫素PDS通過垂直訊號線VSL之各者而被輸入至列處理電路92。列處理電路92係可以通過垂直訊號線VSL而輸入的訊號，進行特定的訊號處理而生成畫素訊號，同時可以暫時性地保持其畫素訊號。例如，列處理電路92係進行雜訊除去處理或類比數位轉換(AD轉換)處理等。藉由AD轉換獲得的數位訊號被輸入至訊號處理部96。列掃描電路93係依序選擇與列處理電路92之畫素列對應的讀出電路。藉由該列掃描電路93所致的選擇掃描，依序輸出在列處理電路92中每畫素電路被訊號處理的畫素訊號。 系統控制部94係經由外部的控制器而接收系統時脈SYSCLK訊號等。系統控制部94包含時序產生器等，根據藉由此生成的各種時序訊號，驅動行掃描電路91、列處理電路92及列掃描電路93等。訊號處理部96至少具有運算處理功能，對從列處理電路92被輸出的畫素訊號進行運算處理等之各種訊號處理。另外，從訊號處理部96被輸出的數位訊號朝畫像處理部被輸出，在此進行特定的處理，生成用以在特定的顯示器顯示畫像的畫像訊號。 在被構成上述般的影像感測器90中，在畫素陣列PA內，以相同的電路佈局周期性地配置以構成光電轉換元件之例如光二極體，或以畫素驅動線PDL、垂直訊號線VSL為首的各種電路要素。因此，即使在連接各畫素驅動線PDL的行掃描電路91，亦藉由複數畫素驅動線PDL或其他的配線，在一方向重複配列具有相同形狀的單位圖案而被形成。即使在連接複數垂直訊號線VSL之列處理電路92中也相同。上述電路圖案120等相對於如此的行掃描電路91或列處理電路92，還有被連接於列處理電路92的列掃描電路93可以適用。 另外，不限定於上述NAND記憶體、DRAM、攝像元件，有在FPGA(可編程邏輯閘陣列)或交叉點記憶體等中，也設置在一方向重複配列具有相同形狀的單位圖案被配列而形成的電路圖案之情況。再者，即使為具有相當於上述NAND記憶體NM中的行解碼器RD或感測放大器SA之一方的電路的半導體裝置，相對於其電路亦能適用上述電路圖案120等。 雖然說明本發明之幾個實施型態(變形例)，但是該些實施型態僅為例示，並無限定發明之範圍的意圖。該些嶄新的實施型態可以其他各種型態來實施，只要在不脫離發明之主旨的範圍下，可進行各種省略、置換、變更。該些實施型態或其變形，包含在發明之範圍或主旨，同時也包含在申請專利範圍所記載之發明和其均等之範圍內。 另外，在本說明書中，雖然例示微粒PCL作為缺陷，但是不限於此，在特定重複配列單位圖案的電路圖案中，例如會在蝕刻時產生的配線之斷線或短路等的缺陷之情況，實施型態所致的電路圖案仍有效。

1:半導體裝置 10,100,101,102:單位圖案 114,120,121,130,131,150,161,170:電路圖案 14,16,140,160:判別圖案 C,C1,C2,C3:連接部 OPL,OPL1~OPL6,OPU,OPU1~OPU6,OPM:開口 DP,DP1,DP2,DP3:分斷部

[圖1]為說明被設置在實施型態所致的半導體裝置的重複配列單位圖案而被形成的電路圖案的圖。 [圖2]為說明本實施型態之半導體裝置之電路圖案之效果的圖。 [圖3]為示意性表示變形例之電路圖案的俯視圖。 [圖4]為示意性表示其他變形例之電路圖案的俯視圖。 [圖5]為示意性表示其他變形例之電路圖案的俯視圖。 [圖6]為示意性表示其他變形例之電路圖案的俯視圖。 [圖7]為示意性表示其他變形例之電路圖案的俯視圖。 [圖8]為說明進一步的變形例之電路圖案的說明圖。 [圖9]為示意性地表示NAND記憶體之構成的方塊圖。 [圖10]為示意性地表示DRAM記憶體之構成的方塊圖。

[圖11]為示意性地表示攝像元件之構成的方塊圖。

1:半導體裝置

10:單位圖案

10A:線

10B:線

10C:連接部

12:電路圖案

14:判別圖案

14A,14B,14C,14D:判別圖案

120:電路圖案

BA:空白區域

Claims (12)

1. 一種半導體裝置，包含：電路圖案，其係包含在至少一方向被重複配置的複數單位圖案；和判別圖案，其係被設置在上述電路圖案內，成為能夠進行上述單位圖案的判別，且包含彼此不同的複數種類的判別圖形。
2. 如請求項1記載之半導體裝置，其中上述複數種類的判別圖形逐個地被賦予至上述單位圖案。
3. 如請求項1記載之半導體裝置，其中上述複數種類的判別圖形係以在上述電路圖案內被重複配列的上述單位圖案之複數個存在一個的比例被設置。
4. 如請求項2或3記載之半導體裝置，其中上述複數種類的判別圖形分別被配置在上述單位圖案內的間隙區域。
5. 如請求項2或3記載之半導體裝置，其中上述複數種類的判別圖形係從上述單位圖案間隔開。
6. 如請求項2或3記載之半導體裝置，其中上述複數種類的判別圖形係與上述單位圖案連接。
7. 如請求項1記載之半導體裝置，其中上述電路圖案和上述判別圖案被設置在同層。
8. 如請求項1記載之半導體裝置，其中上述電路圖案係由配線規定，上述判別圖案係由與上 述配線相同的材料形成。
9. 如請求項1記載之半導體裝置，其中上述電路圖案係由配線規定，上述判別圖案係藉由上述單位圖案之變形而設置。
10. 如請求項1記載之半導體裝置，其中上述電路圖案係由溝或孔規定，上述判別圖案係藉由上述單位圖案之變形而設置。
11. 如請求項1記載之半導體裝置，其中進一步包含追加的上述判別圖案，該追加的上述判別圖案和上述判別圖案係以特定的間隔而間隔開，並且也被配列在上述一方向。
12. 一種半導體裝置之製造方法，包含：形成電路圖案的工程，該電路圖案包含在至少一方向被重複配置的複數單位圖案，設置成為能夠進行該單位圖案之判別，且包含彼此不同的複數種類的判別圖形的判別圖案；和觀察上述電路圖案的工程。

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