JP2022133756A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2022133756A
JP2022133756A JP2021032632A JP2021032632A JP2022133756A JP 2022133756 A JP2022133756 A JP 2022133756A JP 2021032632 A JP2021032632 A JP 2021032632A JP 2021032632 A JP2021032632 A JP 2021032632A JP 2022133756 A JP2022133756 A JP 2022133756A
Authority
JP
Japan
Prior art keywords
pattern
discrimination
unit
circuit
circuit pattern
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021032632A
Other languages
English (en)
Inventor
陽一 水田
Yoichi Mizuta
孝博 鶴戸
Takahiro Tsuruto
好明 高橋
Yoshiaki Takahashi
賢一 的場
Kenichi Matoba
良文 島村
Yoshifumi Shimamura
貫 小澤
Toru Ozawa
琢弥 小崎
Takumi Kosaki
鋼治 中尾
Koji Nakao
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2021032632A priority Critical patent/JP2022133756A/ja
Priority to TW110118271A priority patent/TWI809398B/zh
Priority to CN202110684000.8A priority patent/CN115000047A/zh
Priority to US17/412,022 priority patent/US20220285284A1/en
Publication of JP2022133756A publication Critical patent/JP2022133756A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

【課題】観察画像上の位置と設計データ上の位置とを容易に対応付け可能な半導体装置を提供する。【解決手段】実施形態によれば、少なくとも一方向に繰り返し配置される複数の単位パターンを含む回路パターンと、その回路パターン内に設けられ、単位パターンの判別を可能にする判別パターンとを含む、半導体装置が提供される。【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
半導体装置の製造方法には、エッチング、堆積工程等の半導体装置を形作る工程の他、配線、ビア、コンタクト等のための溝や穴が形成された層間絶縁膜を観察する、あるいは配線等が形成された配線層を観察する観察工程が含まれる。観察工程では、例えば光学顕微鏡や走査型電子顕微鏡（ＳＥＭ）を用いて、意図しないパーティクルの飛散有無など、製造上の問題の有無を確認する。製造上の問題となる箇所が見つかった場合、その位置情報は歩留まり改善等のために重要な情報となる。しかしながら、基板上に同一のパターンが繰り返し形成されている場合、観察により取得された画像が設計データ上のどの部分に対応するかを判断するのが難しいことがある。
特開２０１２－２２７２８３号公報
一つの実施形態は、観察画像上の位置と設計データ上の位置とを容易に対応付け可能な半導体装置及びその製造方法を提供する。
一つの実施形態によれば、少なくとも一方向に繰り返し配置される複数の単位パターンを含む回路パターンと、その回路パターン内に設けられ、単位パターンの判別を可能にする判別パターンとを含む、半導体装置が提供される。
図１は、実施形態による半導体装置に設けられる、単位パターンが繰り返し配列されて形成された回路パターンを説明する図である。 図２は、本実施形態の半導体装置の回路パターンの効果を説明する図である。 図３は、変形例の回路パターンを模式的に示す上面図である。 図４は、他の変形例の回路パターンを模式的に示す上面図である。 図５は、他の変形例の回路パターンを模式的に示す上面図である。 図６は、他の変形例の回路パターンを模式的に示す上面図である。 図７は、他の変形例の回路パターンを模式的に示す上面図である。 図８は、更なる変形例の回路パターンを説明する説明図である。 図９は、ＮＡＮＤメモリの構成を模式的に示すブロック図である。 図１０は、ＤＲＡＭメモリの構成を模式的に示すブロック図である。 図１１は、撮像素子の構成を模式的に示すブロック図である。
以下、添付の図面を参照しながら、本発明の限定的でない例示の実施形態について説明する。添付の全図面中、同一または対応する部材または部品については、同一または対応する参照符号を付し、重複する説明を省略する。また、図面は、部材もしくは部品間の相対比を示すことを目的とせず、したがって、具体的な厚さや寸法は、以下の限定的でない実施形態に照らし、当業者により決定されてよい。
図１を参照しながら、実施形態による半導体装置が有する回路パターンの一例について説明する。本実施形態における半導体装置は、限定はされないが例えば、半導体記憶装置であってよい。また、回路パターンとしては、同一の形状を有する複数の単位パターンが一方向に繰り返して配列されて形成される回路パターンが例示される。本実施形態における回路パターンは、半導体装置の製造工程において観察画像を取得した際に、その観察画像に現れる図形を対象としている。従って、観察画像は、半導体基板の上面から取得した画像を想定している。また、回路図上で素子に接続している配線の形状も、回路図上で素子に接続していない配線の形状も、観察画像に現れるため、回路パターンの対象となる。また、後述するように、回路パターンは配線に限らず、観察画像に現れる溝や穴でも構わない。そのような回路パターンが形成される回路や半導体装置の例については、後に説明する。
図１（ａ）は、単位パターンを模式的に示す上面図であり、図１（ｂ）は、複数の単位パターンにより形成された回路パターンを模式的に示す上面図であり、図１（ｃ）は、本実施形態による半導体装置１が有する回路パターンを模式的に示す上面図である。単位パターン、回路パターン、及び判別パターンは、例えば絶縁膜上に金属や導電性の多結晶シリコンなどの導電材料で形成された配線を含む。換言すると、単位パターン、回路パターン、及び判別パターンは、半導体装置１中の同じ層に形成された配線であってよい。
図１（ｂ）に示すように、図１（ａ）に示す単位パターン１０がＸ方向に繰り返して配列されて回路パターン１２が形成されている。単位パターン１０は、半導体記憶装置としての本実施形態による半導体装置１の例えば一つのカラム（又はロウ）に対して形成される配線パターンであってよい。図示の例では、単位パターン１０は、Ｙ方向に延びる複数のライン１０Ａと、同じくＹ方向に延びるもののライン１０Ａよりも短いライン１０Ｂと、ライン１０Ｂをライン１０Ａに接続する接続部１０Ｃとを含んでいる。単位パターン１０は例えば一つのカラム（又はロウ）に対して形成され、カラム（又はロウ）が繰り返し設けられる。単位パターン１０が繰り返し配置されて、回路パターン１２が形成されている。
本実施形態における回路パターン１２０は、図１（ｃ）に示すように、回路パターン１２に加えて判別パターン１４を有している。図示の例では、判別パターン１４は４種類の判別図形１４Ａ，１４Ｂ，１４Ｃ，１４Ｄを有している。判別図形１４Ａは、Ｙ方向に連続的に延びるラインであり、判別図形１４Ｂ～１４Ｄは、Ｙ方向の長さが異なる複数のラインの組み合わせである。このように判別図形１４Ａ～１４Ｄは互いに異なる形状を有しており、したがって各々を区別することが可能である。また、判別図形１４Ａ～１４Ｄは、４つの単位パターン１０の各々の空白領域ＢＡ（図１（ａ））に順次設けられ、そのため、この順にＸ方向に沿って配列されている。ここで、空白領域ＢＡは、ラインなどの回路要素が形成されておらず、回路パターンを構成する配線層の下地層もしくは回路パターンを構成する配線層と同層の絶縁膜が比較的広い範囲で露出した領域である。また、図示を省略しているが、単位パターン１０は、図中の左側及び右側にも繰り返して配置されており、これらの単位パターン１０に対しても判別図形１４Ａ～１４ＤがＸ方向に沿ってこの順に周期的に配列されている。
回路パターン１２０は予め設計データにより生成され、各単位パターン１０及び判別図形１４Ａ～１４Ｄの位置は、設計データ上で所定の座標基準点（例えばアライメントマーク）を原点とする座標で特定され得る。また、回路パターン１２０は、設計データに基づいて作製されたフォトマスクを用いたフォトリソグラフィー工程により、例えば、絶縁膜にトレンチ等を形成し、トレンチ等を金属などの導電材料で埋め込み、化学機械研磨（ＣＭＰ）法により絶縁膜上の導電材料を除去するダマシン法により形成されてよい。また、金属や導電性の多結晶シリコンなどの導電材料の薄膜の堆積工程と、設計データに基づいて作製されたフォトマスクを用いたフォトリソグラフィー工程と、エッチング工程とによって回路パターン１２０を形成する反応性イオンエッチング（ＲＩＥ）法を用いてもよい。
なお、回路パターン１２内の単位パターン１０は、判別図形１４Ａ～１４Ｄをそれぞれ含むことにより、同一の形状を有しなくなる。このため、同一形状の単位パターンが繰り返し配列される回路パターンが存在しないことともなる。そこで、ここでは、同一形状の単位パターンが繰り返し配列される回路パターンとは、単位パターンの判別を可能とする判別パターンが無ければ、表面観察手段により単位パターンを個別に判別できないパターンを言うものとする。
また、回路パターン１２内の単位パターン１０の形状は、製造プロセスにおける誤差の範囲内で同一であればよい。図面においては、例えば判別図形１４Ａ～１４Ｄは直角の角部を有しているが、現実には、製造プロセス（エッチング）によっては、丸みを帯びた角部を有してよい。
次に、図２を参照しながら、回路パターン１２０により奏される効果について説明する。図２は、本実施形態による半導体装置１の回路パターン１２０の効果を説明する図である。具体的には、図２（ａ）は、比較例としての回路パターン１２を有する半導体基板を模式的に示す上面図であり、図２（ｂ）は、回路パターン１２０を有する半導体基板を模式的に示す上面図である。図２（ａ）及び（ｂ）においては、表面観察手段としての走査型電子顕微鏡（ＳＥＭ）により回路パターン１２及び１２０を撮像するときの撮像範囲（視野）ＩＲを示している。すなわち、撮像範囲ＩＲ内の形状が、一枚の画像データとして取得される。
ＳＥＭを用いて回路パターン１２をいわゆるdie-to-die方式で観察した結果、パーティクルＰＣＬが検出された場合、図２（ａ）に示すように、ＳＥＭの画像データにはパーティクルＰＣＬを有する回路パターン１２の画像が表示される。このとき、パーティクルＰＣＬは実際には位置Ｐｔにあるにもかかわらず、die-to-die方式によって「パーティクルＰＣＬが位置Ｐｆにある」という座標情報が示される場合がある。このようなずれは、例えば、ＳＥＭ内で被測定対象としての基板を保持するステージの移動に伴う誤差などにより生じ得る。この場合、パーティクルＰＣＬが実際に存在する位置Ｐｔの設計データ上での位置を特定しようとしても、回路パターン１２では単位パターン１０が繰り返されているため、どの単位パターン１０の近傍に位置Ｐｔが存在するかを判別するのは容易ではない。
しかし、本実施形態によれば、図２（ｂ）に示すように、回路パターン１２０は判別パターン１４を有しており、判別図形１４Ａ～１４Ｄは各々形状が異なる。従って、ＳＥＭの画像データより、パーティクルＰＣＬの位置Ｐｔの近傍には、判別図形１４Ｂが存在することが把握される。このため、die-to-die方式により示されたパーティクルの位置Ｐｆの座標が、実際にパーティクルＰＣＬが存在する位置Ｐｔの設計データ上の座標とずれていたとしても、判別図形１４Ｂの座標に基づいて補正できる。そうすると、パーティクルＰＣＬの設計データ上での位置を特定することが可能となる。すなわち、判別パターン１４があるため、ＳＥＭにより取得された画像データと設計データとのマッチングが容易になり、設計データ上でパーティクルＰＣＬの位置を求めることが可能となる。
なお、判別図形の種類数は、単位パターン１０の繰り返し数と等しくなくてもよい。例えば、単位パターン１０の各々に判別図形を付与することなく、一つおき、二つおき、又はそれ以上の間隔で判別図形を付与してもよい。これにより、用意されるべき判別図形の種類数を低減することができ、更には判別図形の各々の形状を明確に相違させることが可能となる。
また、用意されるべき判別図形の種類数は、所定の撮像範囲や撮像倍率において、ＳＥＭ画像の全体で捉えられる単位パターンの数に基づいて決定されてよい。例えば、Ｘ方向に繰り返し配置される各単位パターンの幅（繰り返しピッチ）が４００ｎｍであり、ＳＥＭの撮像範囲ＩＲの幅が基板上で９μｍに相当する場合、ＳＥＭ画像には２２個の単位パターン１０が捉えられ得る。このとき、異なる形状を有する２２種類の判別図形が用意され、２２個の単位パターン１０にそれぞれ付与されてよい。この場合、異なる形状を有する２２種類の判別図形が周期的に配列されて、すべての単位パターン１０が判別図形を有することとなる。また、異なる形状を有する１１種類の判別図形が用意され、単位パターン１０の一つおきに付与され、一つおきに判別図形が付与された２２個の単位パターン１０が周期的に配列されてよい。また、異なる形状を有する例えば８種類の異なる判別図形が用意され、単位パターン１０の二つおきに付与され、二つおきに判別図形が付与された２２個の単位パターン１０が周期的に配列されてもよい。さらには、三つ以上おきの単位パターン１０に判別図形が設けられてもよい。
また、用意されるべき判別図形の種類数は、die-to-die方式にて生じ得る位置誤差（上述の例で言えば位置Ｐｔと位置Ｐｆの差）を考慮して決定してよい。die-to-die方式にて生じ得る位置誤差は、例えば０．５μｍ～２μｍと考えられるが、仮に１．５μｍであり、単位パターン１０の幅が４００ｎｍである場合、３種類の判別図形が用意されればよい。これによれば、die-to-die方式により示された位置Ｐｆの近傍の判別図形の位置が分かり、したがって実際の位置Ｐｔを特定することができる。同様に、位置誤差が１．５μｍであり、繰り返しピッチが８０ｎｍの場合には、１３種類の判別図形が用意されればよく、繰り返しピッチが４０ｎｍの場合には、２５種類の判別図形が用意されればよい。また、位置誤差が１．５μｍの場合、その値より小さく、その半分よりも大きい、例えば１μｍごとに判別図形が配置されれば、die-to-die方式により示されたパーティクルＰＣＬの位置Ｐｆを補正し、実際の位置Ｐｔを特定することが可能となる。
なお、ＳＥＭの撮像倍率は、回路パターン１２の幅や、ライン幅、ピッチに応じて異なるものと考えられる。ＳＥＭの撮像倍率が異なれば、撮像範囲ＩＲや、生じ得る位置誤差、撮像範囲ＩＲ内に観察される単位パターン１０の数が異なるため、判別図形の種類や配置の決定には、撮像倍率や解像度（分解能）が考慮されてもよい。
（変形例）
続いて、図３を参照しながら、回路パターンの変形例について説明する。図３は、変形例の回路パターンを模式的に示す上面図である。
図３（ａ）を参照すると、回路パターン１２１は、Ｘ方向に繰り返し配置された単位パターン１０と、判別パターン１６とを有している。判別パターン１６は、判別図形１６Ａ，１６Ｂ，１６Ｃ，１６Ｄを有しており、これらの判別図形１６Ａ～１６Ｄは単位パターン１０に対応して設けられている。判別図形１６Ａ～１６Ｄは、それぞれ長さが異なるライン形状を有し、単位パターン１０の空白領域ＢＡ（図１（ａ）参照）において、単位パターン１０のライン１０Ａ，１０Ｂから離間して配置されている。長さが異なるため、判別図形１６Ａ～１６Ｄを区別することが可能であり、これにより、判別図形１６Ａ～１６Ｄがそれぞれ配置された単位パターン１０の判別が可能となる。
図３（ｂ）を参照すると、回路パターン１３０は、Ｘ方向に繰り返し配置された単位パターン１０と、判別パターン１６０とを有している。判別パターン１６は、判別図形１６０Ａ，１６０Ｂ，１６０Ｃ，１６０Ｄを有しており、これらの判別図形１６０Ａ～１６０Ｄは単位パターン１０に対応して設けられている。判別図形１６０Ａ～１６０Ｄは、図３（ａ）に示した判別図形１６Ａ～１６Ｄと同様に、それぞれ長さが異なるライン形状を有しており、単位パターン１０の空白領域ＢＡ（図１（ａ）参照）に配置されている。しかし、判別図形１６０Ａ～１６０Ｄは、単位パターン１０のライン１０Ｂに接続されている点で判別図形１６Ａ～１６Ｄと異なる。このように単位パターン１０に接続していても、長さの相違から判別図形１６Ａ～１６Ｄを区別することが可能であり、これにより、判別図形１６０Ａ～１６０Ｄがそれぞれ配置された単位パターン１０の判別もまた可能となる。なお、配線パターンである単位パターン１０に対して判別図形１６０Ａ～１６０Ｄを接続すると、例えば浮遊容量などの回路定数がばらつき、ひいては半導体装置の動作にもばらつきが生じるおそれがある。したがって、回路定数等のばらつきによる影響が少ない場合に、判別図形１６０Ａ～１６０Ｄを用いることが望ましい。
図３（ｃ）に示すように、回路パターン１３１は、Ｘ方向に繰り返し配置された単位パターン１０と、判別パターン１４０とを有している。判別パターン１４０は、判別図形１４０Ａ，１４０Ｂ，１４０Ｃ，１４０Ｄを有し、これらは、図１（ｃ）に示した判別図形１４Ａ～１４Ｄとそれぞれ同じ形状を有している。しかしながら、判別図形１４Ａ～１４Ｄが単位パターン１０から離間しているのに対し、判別図形１４０Ａ～１４０Ｄは、単位パターン１０に接続している。この場合であっても、判別図形１４０Ａ～１４０Ｄは、異なる形状を有しているため、区別することが可能であり、したがって、これらが付与された単位パターン１０もまた判別可能となる。また、判別図形１４０Ａ～１４０Ｄは、図３（ｂ）に示した判別図形１６０Ａ～１６０Ｄと同様に、回路定数等のばらつきによる影響の少ない場合に有用である。
次に、図４から図６までを参照しながら、回路パターンの他の変形例について説明する。これまで説明した回路パターン１２０，１２１，１３０，１３１においては、繰り返し配置された単位パターン１０に対し、これらとは別個の判別パターン１４，１６，１４０，１６０がそれぞれ付与されていたのに対し、これ以降の変形例では、単位パターン１０が変形されて判別パターンが形成される。
図４（ａ）に示すとおり、単位パターン１００は、Ｙ方向に延びる複数のライン１００Ａと、ライン１００Ａよりも広い幅（Ｘ方向の長さ）を有するライン１００Ｂとを有している。さらに、単位パターン１００には接続部Ｃが設けられ、接続部Ｃにより２つのライン１００Ａが接続されている。すなわち、これらの２つのライン１００Ａは互いに電気的に導通する。このような単位パターン１００が単に繰り返し配列されると、図４（ｂ）に示す回路パターン１１０が形成される。図示のとおり、回路パターン１１０においては、破線Ｌ１及びＬ２で示すように、各単位パターン１００の接続部ＣはＹ方向において同じ位置に配置される。
一方、変形例による回路パターン１１４においては、図４（ｃ）に示すように、接続部Ｃ，Ｃ１，Ｃ２，Ｃ３が設けられている。接続部Ｃ１，Ｃ２は、接続部Ｃとほぼ同じ形状を有するものの、同図中の破線Ｌ１及びＬ２との相対位置から分かるように、接続部Ｃに対してＹ方向にそれぞれ異なる位置に配置されている。また、接続部Ｃ３は接続部Ｃ，Ｃ１，Ｃ２よりもＹ方向に長い。さらに、図中の右端の単位パターン１００においては、２つの接続部Ｃ３が形成されている。回路パターン１１４における接続部Ｃ～Ｃ３は、位置かつ／又は形状の点で異なるため、互いに区別することが可能である。したがって、これらの接続部Ｃ～Ｃ３は、上述の判別図形１４Ａ等と同様の機能を有し得る。言い換えると、接続部Ｃ～Ｃ３により判別パターンが構成されている。すなわち、このように単位パターン１００の一部（図示の例では接続部）の位置や形状を変更することによっても判別パターンが得られる。なお、そのような変更は、半導体装置の特性に影響を与えないように行われるべきことは言うまでもない。
続いて、図５（ａ）を参照すると、単位パターン１０１は、Ｙ方向に延びる複数のライン１０１Ａと、ライン１００Ａよりも広い幅を有するライン１０１Ｂとを有している。ライン１０１Ｂには、２つの開口ＯＰＬ及びＯＰＵが形成されている。このような単位パターン１０１が単に繰り返し配列されると、図５（ｂ）に示す回路パターン１１１が形成される。図示のとおり、回路パターン１１１においては、破線Ｌ３及びＬ４で示すように、各単位パターン１０１の２つの開口ＯＰＬ及びＯＰＵは、Ｙ方向においてそれぞれ同じ位置に配置される。
一方、変形例による回路パターン１５０においては、一つの単位パターン１０１（図中の左端）には、開口ＯＰＬ及びＯＰＵが配置されている一方、他の単位パターン１０１には異なる開口が配置されている。具体的には、同図中の左から２番目の単位パターン１０１のライン１０１Ｂには開口ＯＰＬ１及びＯＰＵ１が配置されており、左から３番目の単位パターン１０１のライン１０１Ｂには開口ＯＰＬ２及びＯＰＵ２が配置されており、左から４番目の単位パターン１０１のライン１０１Ｂには開口ＯＰＬ３及びＯＰＵ３が配置されており、左から５番目の単位パターン１０１のライン１０１Ｂには開口ＯＰＬ４及びＯＰＵ４が配置されており、左から６番目の単位パターン１０１のライン１０１Ｂには開口ＯＰＬ５及びＯＰＵ５が配置されており、一番右側の単位パターン１０１のライン１０１Ｂには開口ＯＰＬ６、開口ＯＰＭ、及びＯＰＵ６が配置されている。
破線Ｌ３から分かるように、開口ＯＰＵに対して、開口ＯＰＵ１と開口ＯＰＵ２はＹ方向に同じ位置に配置されている一方、開口ＯＰＬに対しては、開口ＯＰＬ１と開口ＯＰＬ２は図中の下側にずれて配置されている。しかも、開口ＯＰＬ２は、開口ＯＰＬ１よりも下側に大きくずれている。また、破線Ｌ４から分かるように、開口ＯＰＬに対して、開口ＯＰＬ３と開口ＯＰＬ４はＹ方向に同じ位置に配置されている一方、開口ＯＰＵに対しては、開口ＯＰＵ３と開口ＯＰＵ４は図中の上側にずれて配置されている。しかも、開口ＯＰＵ４は開口ＯＰＵ３よりも上側に大きくずれている。以上のような配置の相違により、開口ＯＰＬと開口ＯＰＵの組み合わせ、開口ＯＰＬｘと開口ＯＰＵｘ（ｘは１～４の整数）の組み合わせがそれぞれ区別され得る。
また、開口ＯＰＵ５は、その下端の位置が開口ＯＰＵの下端の位置とＹ方向に同じであるものの、上端の位置は開口ＯＰＵの上端の位置よりも図中の下側にずれている。すなわち、開口ＯＰＵ５は開口ＯＰＵよりもＹ方向に短い。これによっても、上述の開口の組み合わせに対して、開口ＯＰＬ５と開口ＯＰＵ５の組み合わせを区別することが可能である。開口ＯＰＬ６、開口ＯＰＭ、及び開口ＯＰＵ６の組み合わせもまた他の組み合わせと区別可能である。すなわち、形状かつ／又は位置の相違により、これらの開口の組み合わせは上述の判別図形１４Ａ等と同様の機能を有することができ、これらにより判別パターンが構成されていることになる。
また、図６（ａ）を参照すると、単位パターン１０２は、Ｙ方向に延びる複数のライン１０２Ａと、２つのライン１０２Ｂとを有している。ライン１０２Ｂは、分断部ＤＰを介して対向し、ともにＹ方向に延びている。このような単位パターン１０２が単に繰り返し配列されると、図６（ｂ）に示す回路パターン１１２が形成される。図示のとおり、回路パターン１１２においては、破線Ｌ５及びＬ６で示すように、各単位パターン１０２の分断部ＤＰはＹ方向において同じ位置に配置される。
一方、変形例による回路パターン１６１においては、図６（ｃ）に示すように、分断部ＤＰ，ＤＰ１，ＤＰ２，ＤＰ３，ＤＰ４が設けられている。分断部ＤＰ１，ＤＰ２は、Ｙ方向に沿って分断部ＤＰとほぼ同じ長さを有するものの、同図中の破線Ｌ５及びＬ６との相対位置から分かるように、分断部ＤＰに対してＹ方向にそれぞれ異なる位置に配置されている。また、分断部ＤＰ３は、分断部ＤＰ，ＤＰ１，ＤＰ２に比べてＹ方向に長い。さらに、図中の右端の単位パターン１００においては、２つの分断部ＤＰ４が形成されている。回路パターン１６１における分断部ＤＰ～ＤＰ４は、位置かつ／又は形状の点で異なるため、互いに区別することが可能である。したがって、これらの分断部ＤＰ～ＤＰ４は、上述の判別図形１４Ａ等と同様の機能を有することができ、分断部ＤＰ～ＤＰ４により判別パターンが構成されている。
なお、これまで単位パターンのＸ方向への繰り返し配置に着目したが、Ｙ方向に長く延びた単位パターンがＸ方向に繰り返し配置されている場合もある。このような場合には、図７に示すように、一連の判別パターンをＹ方向に所定の間隔を空けて配置してもよい。図７は、図４（ａ）に示した単位パターン１００がＹ方向に比較的長く延びている場合の回路パターンを模式的に示す上面図である。図示のとおり、回路パターン１７０には、Ｘ方向に延びる破線Ｌ７及びＬ８にほぼ沿うようにそれぞれ周期的に配列される２列の接続部Ｃ，Ｃ１，Ｃ２，Ｃ３が設けられている。ここで、２つの列の間隔（破線Ｌ７とＬ８の間隔）は、例えば、ＳＥＭによる撮像範囲ＩＲや、die-to-die方式による位置誤差を考慮して決定されてよい。
（その他の変形例）
これまで、配線で形成された単位パターンが繰り返し配置された場合について説明したが、これに限らず、ビアや貫通コンタクトで形成された単位パターンが繰り返し配置されている場合にも本実施形態は適用可能である。以下、図８を参照しながら、例えば絶縁膜に設けられるビアや貫通コンタクトのためのホールで単位パターンが形成され、これが繰り返し配置されている場合を例にとり、更なる変形例について説明する。図８は、更なる変形例の回路パターンを説明する説明図である。
図８（ａ）を参照すると、配線１０４Ａと、これよりも幅が広い配線１０４Ｂとを含む配線パターン１０４が形成されている。配線１０４Ａ，１０４Ｂは、例えばＣｕなどの金属や導電性の多結晶シリコンにより形成され得る。図８（ａ）のＡ－Ａ線に沿った断面図である図８（ｂ）に示すように、配線１０４Ｂ（配線１０４Ａも同様）は、絶縁膜５１上に形成されており、これらを覆うように絶縁膜５３が形成されている。すなわち、配線１０４Ａ，１０４Ｂは下層配線であり、図８（ａ）は、絶縁膜５３の材料や厚さ次第では、絶縁膜５３を通してその形状が視認され得る配線１０４Ａ，１０４Ｂを示している。
図８（ａ）及び８（ｂ）に示すように、絶縁膜５３を貫通して配線１０４Ｂに至る複数のホールＨが形成されており、これらの底面には配線１０４Ｂが露出している。これらのホールＨは、例えばフォトリソグラフィー工程及びエッチング工程により形成され得る。また、後にホールＨに例えばＣｕなどの金属を埋め込むことにより、配線１０４Ｂに接続するビア（又はコンタクト）が形成されることとなる。
図８（ａ）に示すように、複数のホールＨは、２つのホール群ＧＨ１，ＧＨ２にグループ分けされている。ホール群ＧＨ１は５つのホールＨを有し、これらは略五角形状に配置されている。詳細には、５つのホールＨのうちの３つが、底辺がＸ方向に延びる二等辺三角形の頂点に配置されている。その底辺の両端の頂点に配置された２つのホールＨに対してＹ方向にずれた位置に、残りの２つが配置されている。ホール群ＧＨ２もまた５つのホールＨを有し、これらもホール群ＧＨ１のホールＨと同様な略五角形状に配置されている。ただし、図示の例では、ホール群ＧＨ１のホールＨと、ホール群ＧＨ２のホールＨとは、Ｘ軸に対して対称に配置されている。
このような一対のホール群ＧＨ１，ＧＨ２を単位パターンＧＨ（図８（ａ））とし、単位パターンＧＨが、下層の配線パターン１０４に併せてＸ方向に繰り返し配置されると、図８（ｃ）に示すように、回路パターン１４１が形成されることとなる。この場合、ホールＨが同様に配列される単位パターンＧＨが繰り返し配列されているため、図２を参照しながら説明した回路パターン１２と同様に、絶縁膜５３上にパーティクル等の欠陥が観察されたとしても、その位置を設計データ上で特定するのは容易ではない。
なお、絶縁膜５３上のパーティクル等の欠陥を観察する際には、絶縁膜５３の材料や厚さ次第では、絶縁膜５３を通して配線１０４Ａ，１０４Ｂも認識され得るが、これらを含む配線パターン１０４もまた繰り返し配列されているため、配線１０４Ａ，１０４Ｂの位置から、パーティクル等の欠陥の設計データ上での位置を特定するのもまた容易ではない。また、絶縁膜５３が厚い場合等は、配線１０４Ａ，１０４Ｂの形状は認識できない。
一方、図８（ｄ）を参照すると、本変形例の回路パターン１５１においては、図８（ｃ）等におけるホール群ＧＨ２の代わりに、ホール群ＧＨ２１，ＧＨ２２，ＧＨ２３，ＧＨ２４，ＧＨ２５がホール群ＧＨ１と対をなすように設けられている。ホール群ＧＨ２１～ＧＨ２５は、ホール群ＨＧ２と同様に５つのホールＨを有するものの、その配置が異なっている。詳細には、ホール群ＧＨ２１～ＧＨ２５では、ホールＨが略五角形状にではなく、Ｘ－Ｙ平面における２行３列のマトリックスの６箇所の配置位置のうち、１箇所を除いた５箇所にホールＨが配置される。そして、その１箇所の位置がホール群ＧＨ２１～ＧＨ２５においてそれぞれ異なっている。より詳細には、ホールＨが配置されない当該１箇所は、ホール群ＧＨ２１，ＧＨ２２，ＧＨ２３，ＧＨ２４，ＧＨ２５のそれぞれにおいて、１行３列、１行２列、１行１列、２行１列、２行２列の位置に相当する。このような配置の相違により、ホール群ＧＨ２１～ＧＨ２５は上述の判別図形１４Ａ等と同様の機能を有することができ、単位パターンＧＨの変形により判別パターンが構成されていると言うことができる。
また、上述のとおり、配線１０４Ａ，１０４Ｂは、絶縁膜５３を通しては明瞭に認識するのが容易でないため、仮に配線１０４Ａ，１０４Ｂに所定の判別パターンを付与したとしても、その判別パターンにより、絶縁膜５３上の欠陥の設計データ上での位置を特定することもまた容易ではない。これに対し、ホールＨの場合は、その底面に露出する配線１０４Ａ，１０４Ｂは、ＳＥＭ等により明確に認識できるため、欠陥の設計データ上での位置の特定が容易化される。
なお、各ホール群ＧＨ２１～ＧＨ２５のように配置はそれぞれ異なっていても、ホールＨの数は同じであるため、ホールＨが金属で埋め込まれて形成されるビア等と配線１０４Ｂと間の電気抵抗は、いずれの配置においても略同一とすることができる。また、それぞれ５つのホールＨを有するホール群ＧＨ１，ＧＨ２を例示したが、ホールＨの数は５つに限定されることなく、ＳＥＭ等の観察装置における撮像範囲や撮像倍率、die-to-die方式による位置誤差を考慮し、適宜決定されてよい。さらに、図８（ｃ）に示したホール群ＧＨ２の代わりに、ホールＨの配置がそれぞれ異なるホール群ＧＨ２１～ＧＨ２５を用いたが、ホール群ＧＨ１に代わって、ホールＨの配置がそれぞれ異なる複数のホール群を用いてもよい。さらにまた、図８（ｄ）において、例えばホール群ＧＨ２１とホール群ＧＨ１とをＹ方向（図中の上下方向）に入れ替え、ホール群ＧＨ２４とホール群ＧＨ１とをＹ方向に入れ替えてもよい。すなわち、図８（ｃ）における単位パターンＧＨに含まれるホール群ＧＨ１とホール群ＧＨ２のいずれか一方（又は双方）にてホールＨの配置を変えてもよい。
また、絶縁膜５３上にホールＨが形成された後に、欠陥等の観察（検査）を行う場合について説明したが、ホールＨに金属（例えばＣｕ）を埋め込み、ビア等を形成した後に、欠陥等の観察を行ってもよい。この場合であっても、上述のとおり、ホール群ＧＨ２１～ＧＨ２５に基づき、基板上の欠陥位置を設計データ上で特定することができる。また、上述のとおり、回路パターン１２０等は、トレンチ等が金属などの導電材料で埋め込まれて形成されるが、導電材料を埋め込む前のトレンチ（溝）等が形成された後に、欠陥等を観察してもよい。すなわち、観察対象の回路パターンは、配線やビア等だけに限らず、ホールや溝であってもよい。なお、図８では、ホールの底面が層間絶縁膜と異なる材料である場合を用いて説明した。しかしながら、ＳＥＭ画像は表面の凹凸観察に優れているため、ホールや溝の底面が他の領域の材料と同じ場合であっても、ＳＥＭ画像上でホールや穴の位置を認識することは可能である。
次に、同一の形状を有する複数の単位パターンが一方向に繰り返して配列されて形成される回路パターンが設けられる半導体装置について説明する。図９は、ＮＡＮＤメモリの構成を模式的に示すブロック図であり、図１０は、ＤＲＡＭメモリの構成を模式的に示すブロック図であり、図１１は、撮像素子の構成を模式的に示すブロック図である。
図９を参照すると、半導体記憶装置としてのＮＡＮＤメモリＮＭは、コア部ＣＯＲ、入出力部ＩＯ、及び周辺回路ＰＥＲを含む。コア部ＣＯＲには、メモリセルアレイＭＣＡ、ロウデコーダＲＤ、及びセンスアンプＳＡが設けられ、メモリセルアレイＭＣＡには、複数のメモリセルをそれぞれ含む複数のブロックＢＬＫ（ＢＬＫ０、ＢＬＫ１、ＢＬＫ２、…）が設けられている。詳細には、ブロックＢＬＫの各々は複数のストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、…）を有し、ストリングユニットＳＵは複数のＮＡＮＤストリングＮＳを有し、ＮＡＮＤストリング内ではメモリセルが直列に接続されている。
メモリセルアレイＭＣＡには複数のワード線ＷＬと複数のビット線ＢＬが設けられている（図中では、一つのワード線と一つのビット線を示している）。複数のワード線ＷＬはＸ方向に延び、ロウデコーダＲＤに接続されている。また、複数のワード線ＷＬの各々は、対応するブロックＢＬＫにおいて、個々のストリングユニットＳＵの複数のＮＡＮＤストリングＮＳのうちのｎ番目のメモリセルに共通に接続される。一方、複数のビット線ＢＬはＹ方向に延び、センスアンプＳＡに接続されている。また、複数のビット線ＢＬのうちの一つのビット線ＢＬは、複数のブロックＢＬＫ間におけるｍ番目のＮＡＮＤストリングＮＳに共通に接続される。複数のワード線ＷＬと複数のビット線ＢＬとのそれぞれが交差する点にメモリセル配置されている。
ロウデコーダＲＤは、ＮＡＮＤメモリＮＭの外部の所定の制御部から受信したブロックアドレスをデコードし、ブロックＢＬＫと、そのブロックＢＬＫ内のワード線ＷＬとを選択する。センスアンプＳＡは、データのリード時には、メモリセルからリードしたデータをセンスして増幅する。そして、必要に応じてリードデータを所定の制御部へ出力する。またデータのプログラム時には、所定の制御部から受信したライトデータをメモリセルに転送する。
入出力部ＩＯは、所定の制御部との間で種々のコマンドやデータの送受信を行う。入出力部ＩＯは、例えば、データ入出力端子ＤＱ０～ＤＱ７、トグル信号入出力端子ＤＱＳ，／ＤＱＳ、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，ＲＥ，／ＲＥを有し、これらの端子に対応した信号を外部のコントローラから受信する。周辺回路ＰＥＲは、シーケンサＳＥＱ、チャージポンプＣＨＰ、レジスタＲＥＧ、及びドライバＤＲＶを備える。ドライバＤＲＶは、データのプログラム、リード、及びイレースに必要な電圧をロウデコーダＲＤやセンスアンプＳＡに供給する。この電圧が、メモリセルアレイＭＣＡ内の各種配線に印加される。チャージポンプＣＨＰは、外部から与えられる電源電圧を昇圧して、必要な電圧をドライバＤＲＶに供給する。レジスタＲＥＧは、種々の信号を保持する。例えば、データのプログラムやイレース動作のステータスを保持し、これによって所定の制御部に動作が正常に完了したか否かを通知する。シーケンサＳＥＱは、ＮＡＮＤメモリＮＭ全体の動作を制御する。
以上のようなＮＡＮＤメモリＮＭでは、メモリセルアレイＭＣＡ内に、メモリセルを構成するトランジスタや、ワード線ＷＬ、ビット線ＢＬを始めとする種々の回路要素が同一の回路レイアウトで周期的に配置されている。このため、各ワード線ＷＬが接続されるロウデコーダＲＤにおいても、複数のワード線ＷＬやその他の配線により同一の形状を有する単位パターンが一方向に繰り返して配列されて形成されることとなる。複数のビット線ＢＬが接続されるセンスアンプＳＡにおいても同様である。上述の回路パターン１２０等は、このようなロウデコーダＲＤやセンスアンプＳＡに対して適用することができる。
次に、図１０を参照すると、半導体記憶装置としてのＤＲＡＭメモリ８０はメモリセルアレイＭＡを含む。メモリセルアレイＭＡは、複数のワード線ＷＬと複数のビット線ＢＬを有し、これらの交点にメモリセルＭＣが配置されている。ワード線ＷＬはロウデコーダ８３Ｒによって選択され、ビット線ＢＬはカラムデコーダ８３Ｃによって選択される。また、ＤＲＡＭメモリ８０には、コマンドアドレス端子Ｔ１、クロック端子Ｔ２、データ端子Ｔ３、及び電源端子Ｔ４、Ｔ５が設けられている。クロック端子Ｔ２にはクロック信号ＣＫ、／ＣＫが入力される。電源端子Ｔ５には電源電圧が供給され、電源電圧は更に内部電圧発生回路８８に供給される。内部電圧発生回路８８は、電源電圧に基づいて各種の内部電圧を発生し、端子ＩＴから各部に対して出力する。なお、図１０においては、説明の便宜上、ＤＲＡＭメモリに設けられるリフレッシュ回路等は省略している。
コマンドアドレス端子Ｔ１には、外部からアドレス信号及びコマンド信号が入力される。コマンドアドレス端子Ｔ１に入力されたアドレス信号は、コマンドアドレス入力回路８１を介してアドレスデコーダ８２Ａに供給される。アドレスデコーダ８２Ａは、アドレス信号ＡＳをロウデコーダ８３Ｒ又はカラムデコーダ８３Ｃに供給する。一方、コマンドアドレス端子Ｔ１に入力されたコマンド信号は、コマンドアドレス入力回路８１を介してコマンドデコーダ８２Ｃに供給される。コマンドデコーダ８２Ｃは、入力したコマンド信号をデコードすることによって種々の内部コマンド信号を生成する。内部コマンド信号には、アクティブ信号ＡＴＳやカラム信号ＣＳなどが含まれる。
アクティブ信号ＡＴＳは、コマンド信号がアクティブコマンドである場合に活性化される。アクティブ信号ＡＴＳが活性化されると、アドレスデコーダ８２Ａからアドレス信号ＡＳがロウデコーダ８３Ｒに供給される。これにより、当該アドレス信号ＡＳにより指定されたワード線ＷＬが選択される。カラム信号ＣＳは、コマンド信号がリードコマンド又はライトコマンドである場合に活性化される。カラム信号ＣＳが活性化されると、アドレスデコーダ８２Ａからアドレス信号ＡＳがカラムデコーダ８３Ｃに供給される。これにより、当該アドレス信号ＡＳにより指定されたビット線ＢＬが選択される。
したがって、アクティブコマンド及びリードコマンドが入力されると、アドレス信号ＡＳにより指定されたワード線ＷＬ及びビット線ＢＬで特定されるメモリセルＭＣからリードデータが読み出される。リードデータは、リードライトアンプ８４、入出力回路８５及びデータ端子Ｔ３を介してデータ端子Ｔ３から外部に出力される。一方、アクティブコマンド及びライトコマンドが入力され、データ端子Ｔ３にライトデータが入力されると、アドレス信号ＡＳにより指定されたワード線ＷＬ及びビット線ＢＬで特定されるメモリセルアレイＭＡに対して、データ端子Ｔ３、入出力回路８５及びリードライトアンプ１５を介してライトデータが供給され、書き込まれる。
以上のようなＤＲＡＭメモリ８０では、メモリセルアレイＭＡ内に、メモリセルを構成するトランジスタや、ワード線ＷＬ、ビット線ＢＬを始めとする種々の回路要素が同一の回路レイアウトで周期的に配置されている。このため、各ワード線ＷＬが接続されるロウデコーダ８３Ｒにおいても、複数のワード線ＷＬやその他の配線により同一の形状を有する単位パターンが一方向に繰り返して配列されて形成されることとなる。複数のビット線ＢＬカラムデコーダ８３Ｃにおいても同様である。上述の回路パターン１２０等は、このようなロウデコーダ８３Ｒやカラムデコーダ８３Ｃに対して適用することができる。
次いで、図１１を参照すると、イメージセンサ９０は、画素アレイＰＡと周辺回路を有し、周辺回路には、行走査回路９１、カラム処理回路９２、列走査回路９３、システム制御部９４、及び信号処理部９６が含まれる。
画素アレイＰＡは複数の画素ＰＸＬを有する。これらの画素ＰＸＬは、行方向及び列方向に、２次元格子状に配置されている。ここで、行方向とは図面中の横方向をいい、列方向とは図面中の縦方向をいう。各画素ＰＸＬは、受光した光量に応じた電荷を生成しかつ蓄積する光電変換素子を有する。各画素ＰＸＬの光入射面には、所定のフィルタが設けられてよい。そのようなフィルタは、例えばベイヤフィルタであってよい。
画素アレイＰＡでは、行方向に並ぶ画素ＰＸＬに対して画素駆動線ＰＤＬが共通に接続され、列方向に並ぶ画素ＰＸＬに対して垂直信号線ＶＳＬが共通に接続されている。画素駆動線ＰＤＬは一端部で行走査回路９１に接続される。行走査回路９１は、画素からの信号読み出し駆動を行うための駆動信号を生成し、画素駆動線ＰＤＬを通して、画素アレイＰＡのすべての画素ＰＤＬを同時に、又は行単位等で駆動する。
行走査回路９１によって駆動される画素ＰＤＬから出力される信号は、行方向に並ぶ画素ＰＤＳごとに垂直信号線ＶＳＬの各々を通してカラム処理回路９２に入力される。カラム処理回路９２は、垂直信号線ＶＳＬを通して入力した信号に対して所定の信号処理を行って画素信号を生成するとともに、その画素信号を一時的に保持することができる。例えば、カラム処理回路９２は、ノイズ除去処理や、アナログ－デジタル変換（ＡＤ変換）処理などを行う。ＡＤ変換により得られたデジタル信号は、信号処理部９６に出力される。列走査回路９３は、カラム処理回路９２の画素列に対応する読出し回路を順番に選択する。この列走査回路９３による選択走査により、カラム処理回路９２において画素回路ごとに信号処理された画素信号が順番に出力される。
システム制御部９４は外部のコントローラを介してシステムクロックＳＹＳＣＬＫ信号等を受信する。システム制御部９４はタイミングジェネレータなどを含み、これにより生成された各種のタイミング信号に基づき、行走査回路９１、カラム処理回路９２、及び列走査回路９３などを駆動する。信号処理部９６は、少なくとも演算処理機能を有し、カラム処理回路９２から出力される画素信号に対して演算処理等の種々の信号処理を行う。なお、信号処理部９６から出力されたデジタル信号は画像処理部へ出力され、そこで所定の処理が行われて、所定のディスプレイに画像を表示するための画像信号が生成される。
以上のように構成されるイメージセンサ９０では、画素アレイＰＡ内に、光電変換素子を構成する例えばフォトダイオードや、画素駆動線ＰＤＬ、垂直信号線ＶＳＬを始めとする種々の回路要素が同一の回路レイアウトで周期的に配置されている。このため、各画素駆動線ＰＤＬが接続される行走査回路９１においても、複数の画素駆動線ＰＤＬやその他の配線により同一の形状を有する単位パターンが一方向に繰り返して配列されて形成されることとなる。複数の垂直信号線ＶＳＬが接続されるカラム処理回路９２においても同様である。上述の回路パターン１２０等は、このような行走査回路９１やカラム処理回路９２、さらにはカラム処理回路９２に接続される列走査回路９３に対して適用することができる。
なお、上述のＮＡＮＤメモリ、ＤＲＡＭ、撮像素子に限らず、ＦＰＧＡ（フィールド・プログラマブル・ゲート・アレイ）やクロスポイントメモリなどにおいても同一の形状を有する単位パターンが一方向に繰り返して配列されて形成される回路パターンが設けられる場合がある。また、上述のＮＡＮＤメモリＮＭにおけるロウデコーダＲＤやセンスアンプＳＡのうちの一方に相当する回路を有する半導体デバイスであっても、その回路に対して上述の回路パターン１２０等を適用することが可能である。
本発明のいくつかの実施形態（変形例）を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
なお、本明細書においては欠陥としてパーティクルＰＣＬを例示したが、これに限らず、単位パターンが繰り返し配列された回路パターンにおける、例えばエッチング時に発生し得る配線の断線や短絡などの欠陥を特定する場合に実施形態による回路パターンは有用である。
１…半導体装置、１０，１００，１０１，１０２…単位パターン、１１４，１２０，１２１，１３０，１３１，１５０，１６１，１７０…回路パターン、１４，１６，１４０，１６０…判別パターン、Ｃ，Ｃ１，Ｃ２，Ｃ３…接続部、ＯＰＬ，ＯＰＬ１～ＯＰＬ６，ＯＰＵ，ＯＰＵ１～ＯＰＵ６，ＯＰＭ…開口、ＤＰ，ＤＰ１，ＤＰ２，ＤＰ３…分断部。

Claims (12)

  1. 少なくとも一方向に繰り返し配置される複数の単位パターンを含む回路パターンと、
    前記回路パターン内に設けられ、前記単位パターンの判別を可能にする判別パターンと
    を含む、半導体装置。
  2. 前記判別パターンが互いに異なる複数種類の判別図形を含み、当該複数種類の判別図形が前記単位パターンに一つずつ付与される、請求項１に記載の半導体装置。
  3. 前記判別パターンが互いに異なる複数種類の判別図形を含み、当該複数種類の判別図形が、前記回路パターン内で繰り返し配列される前記単位パターンの複数個に１つの割合で設けられる、請求項１に記載の半導体装置。
  4. 前記複数種類の判別図形は、それぞれ前記単位パターン内の隙間領域に配置される、請求項２または３に記載の半導体装置。
  5. 前記複数種類の判別図形は前記単位パターンから離間する、請求項２から４のいずれか一項に記載の半導体装置。
  6. 前記複数種類の判別図形は前記単位パターンに接続する、請求項２から５のいずれか一項に記載の半導体装置。
  7. 前記回路パターンと前記判別パターンが同層に設けられる、請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記回路パターンが配線で規定され、前記判別パターンが前記配線と同じ材料で形成される、請求項１から７のいずれか一項に記載の半導体装置。
  9. 前記回路パターンが配線で規定され、前記判別パターンが前記単位パターンの変形により設けられる、請求項１に記載の半導体装置。
  10. 前記回路パターンが溝又は穴で規定され、前記判別パターンが前記単位パターンの変形により設けられる、請求項１に記載の半導体装置。
  11. 追加の前記判別パターンを更に含み、当該追加の前記判別パターンと前記判別パターンとは所定の間隔で離間しつつ、ともに前記一方向に配列される、請求項１から９のいずれか一項に記載の半導体装置。
  12. 少なくとも一方向に繰り返し配置される複数の単位パターンを含み、当該単位パターンの判別を可能にする判別パターンが設けられる回路パターンを形成する工程と、
    前記回路パターンを観察する工程と
    を含む、半導体装置の製造方法。
JP2021032632A 2021-03-02 2021-03-02 半導体装置及びその製造方法 Pending JP2022133756A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2021032632A JP2022133756A (ja) 2021-03-02 2021-03-02 半導体装置及びその製造方法
TW110118271A TWI809398B (zh) 2021-03-02 2021-05-20 半導體裝置及其製造方法
CN202110684000.8A CN115000047A (zh) 2021-03-02 2021-06-21 半导体装置及其制造方法
US17/412,022 US20220285284A1 (en) 2021-03-02 2021-08-25 Semiconductor device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021032632A JP2022133756A (ja) 2021-03-02 2021-03-02 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2022133756A true JP2022133756A (ja) 2022-09-14

Family

ID=83018212

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021032632A Pending JP2022133756A (ja) 2021-03-02 2021-03-02 半導体装置及びその製造方法

Country Status (4)

Country Link
US (1) US20220285284A1 (ja)
JP (1) JP2022133756A (ja)
CN (1) CN115000047A (ja)
TW (1) TWI809398B (ja)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7737440B2 (en) * 2008-10-27 2010-06-15 Hermes Microvision, Inc. Test structure for charged particle beam inspection and method for fabricating the same
CN204407323U (zh) * 2015-02-25 2015-06-17 中芯国际集成电路制造(北京)有限公司 集成电路的虚拟图案以及半导体集成电路
JP2020136426A (ja) * 2019-02-18 2020-08-31 キオクシア株式会社 半導体チップ

Also Published As

Publication number Publication date
US20220285284A1 (en) 2022-09-08
TW202236583A (zh) 2022-09-16
CN115000047A (zh) 2022-09-02
TWI809398B (zh) 2023-07-21

Similar Documents

Publication Publication Date Title
US20170373084A1 (en) Memory device having vertical structure
JP2017163114A (ja) 半導体記憶装置
TWI733300B (zh) 半導體記憶裝置
TWI750747B (zh) 半導體記憶裝置
US20210288058A1 (en) Semiconductor memory device
JP2020047810A (ja) 半導体記憶装置及びその製造方法
US11024621B2 (en) Memory circuit layout method
JP2020017572A (ja) 半導体メモリ及び半導体メモリの製造方法
JP4764142B2 (ja) 半導体記憶装置
US11837293B2 (en) Memory device including pass transistor circuit
US11335696B2 (en) Semiconductor memory device
JP2006156986A (ja) 半導体記憶装置
US20220223607A1 (en) Semiconductor memory device
JP2019212350A (ja) 半導体メモリ
JP2022133756A (ja) 半導体装置及びその製造方法
US11967390B2 (en) Apparatus with circuit-locating mechanism
US11616072B2 (en) Semiconductor memory device
JP2002289705A (ja) 半導体メモリ
TW202111956A (zh) 半導體裝置及半導體裝置之製造方法
TWI820571B (zh) 計測裝置及計測程式
JP2011029405A (ja) 位置識別マーク、および半導体集積回路
KR100823820B1 (ko) 불휘발성 반도체 메모리
KR100653991B1 (ko) 노광 장치 및 이를 이용한 반도체 메모리 소자의 활성영역 제조 방법
JP2023031464A (ja) メモリデバイス
JP2022050227A (ja) 半導体記憶装置