KR20040025187A - 반도체 장치의 게이트 절연막 구조체 및 그 형성 방법 - Google Patents

반도체 장치의 게이트 절연막 구조체 및 그 형성 방법 Download PDF

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Abstract

게이트 절연막 구조체 및 그 형성 방법을 제공한다. 이 방법은 반도체기판 상에 실리콘 산화막을 형성하고, 반도체기판과 실리콘 산화막 사이에 하부 실리콘 산화질화막을 형성한 후, 실리콘 산화막 상에 상부 실리콘 산화질화막을 형성하는 단계를 포함한다. 이에 따라, 반도체기판 상에는 차례로 적층된 하부 실리콘 산화질화막, 실리콘 산화막 및 상부 실리콘 산화질화막이 형성된다. 하부 실리콘 산화질화막은 N2O 또는 NO 가스를 사용하는 질화 공정을 통해 형성하고, 상부 실리콘 산화질화막은 RPN 또는 DPN의 방법으로 형성하는 것이 바람직하다. 하부 및 상부 실리콘 산화질화막에 의해 보론 등의 불순물이 반도체기판으로 침투하는 문제를 예방할 수 있다.

Description

반도체 장치의 게이트 절연막 구조체 및 그 형성 방법{Gate Insulating Structure Of Semiconductor Device And Method Of Forming The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 보론 침투를 예방할 수 있는 게이트 절연막을 구비하는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근의 반도체 장치는 대부분 NMOS 트랜지스터와 PMOS 트랜지스터를 함께 구비하는 CMOS(complementary metal-oxide-semiconductor) 구조이다. 상기 CMOS 구조의 반도체 장치는 낮은 소모 전력, 빠른 동작 속도, 우수한 노이즈 마진(noise margin) 및 우수한 동작 특성 등의 많은 장점을 갖는다.
CMOS 회로에서 N-채널 및 P-채널 소자의 문턱 전압(threshold voltage, VT)은 최적화된 특성을 위해 적절한 값으로 조절되어야 한다. 전류 전달 용량(current driving capability)의 최대화를 위해서는 상기 문턱 전압은 가능한 작은 값인 것이 바람직하다. 하지만, 펀치쓰루(punchthrough) 등의 문제로 인해 상기 문턱 전압은 소정의 크기 이하로 작게 할 수 없다. 즉, 게이트 전극 물질로서 N+ 다결정 실리콘을 사용할 경우, N-채널 및 P-채널 소자의 문턱 전압은 모두 보론을 이용하여 조절하여야 한다. 이때 주입된 보론의 도핑 프로파일(doping profile)은, 소자 특성에 치명적이면서 PMOS 소자의 미세화에 걸림돌로 작용하는, 상기 펀치쓰루 현상을 심화시킨다.
이러한 문제에 대한 해결 방안으로써, P+ 다결정 실리콘을 PMOS 트랜지스터의 게이트 전극 물질로 사용하는 듀얼 게이트 기술이 제안되고 있다. 상기 P+ 다결정 실리콘을 PMOS 트랜지스터의 게이트 전극 물질로 사용할 경우, PMOS 트랜지스터의 문턱 전압을 맞추기 위해서는 인(phosphorus)을 N형의 기판에 주입하는 방법을 사용한다. 이 경우, NMOS 및 PMOS 모두 표면 채널 트랜지스터(surface channel transistor)가 되어 양호한 펀치쓰루 특성을 얻을 수 있다. 하지만, 상기 P+ 다결정 실리콘에 주입된 보론은 확산도(diffusivity)가 매우 크기 때문에, 게이트 절연막을 투과하여 채널 영역까지 침투하는 문제를 유발할 수 있다. 이러한 침투는 원자 크기가 작은 보론의 투과를 차단하는 특성이 취약한, 실리콘 산화막을 상기 게이트 절연막으로 사용하기 때문이다.
본 발명이 이루고자 하는 기술적 과제는 게이트 전극에 포함된 보론이 반도체기판으로 침투하는 것을 예방할 수 있는 게이트 절연막 구조체의 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 반도체기판으로 보론이 침투하는 것을 방지할 수 있는 게이트 절연막 구조체를 제공하는 데 있다.
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 게이트 절연막 구조체의 형성 방법을 나타내는 공정단면도들이다.
도 6은 본 발명의 바람직한 실시예에 따른 게이트 절연막 구조체의 형성 방법을 설명하기 위한 공정순서도이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 실리콘 산화질화막들을 형성하는 단계를 포함하는 게이트 절연막 구조체의 형성 방법을 제공한다. 이 방법은 반도체기판 상에 실리콘 산화막을 형성하고, 상기 반도체기판과 상기 실리콘 산화막 사이에 하부 실리콘 산화질화막을 형성한 후, 상기 하부 실리콘 산화질화막이 형성된 반도체기판 상에 상부 실리콘 산화질화막을 형성하는 단계를 포함한다.
상기 실리콘 산화막은 상기 반도체기판을 열산화시키는 방법으로 형성하는 것이 바람직하고, 상기 하부 실리콘 산화질화막은 N2O 또는 NO 가스를 사용하는 질화 공정을 통해 형성하는 것이 바람직하다. 또한, 상기 상부 실리콘 산화질화막은 RPN(remote plasma nitridation) 또는 DPN(decoupled plasma nitridation)의 방법으로 형성하는 것이 바람직하다. 이때, 상기 RPN 방법 및 DPN 방법은 질소 및 헬륨 가스 중의 적어도 한가지를 사용한다.
상기 상부 실리콘 산화질화막을 형성한 후, 그 상부에 언도프드 다결정 실리콘막을 증착하고, 상기 언도프드 다결정 실리콘막에 불순물 주입하는 단계를 더 실시하는 것이 바람직하다. 이때, 상기 불순물 주입 공정은 보론 또는 BF2을 불순물로 사용하는 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 실리콘 산화질화막, 실리콘 산화막 및 실리콘 산화질화막이 차례로 적층된 게이트 절연막 구조체를 제공한다. 이 구조체는 반도체기판 상에 형성된 실리콘 산화막, 상기 실리콘 산화막 상에 형성된 다결정 실리콘막, 상기 실리콘 산화막과 상기 반도체기판 사이에 개재된 하부 실리콘 산화질화막 및 상기 실리콘 산화막과 상기 다결정 실리콘막 사이에 개재된 상부 실리콘 산화질화막을 포함한다.
상기 상부 및 하부 실리콘 산화질화막의 두께는 상기 실리콘 산화막의 두께의 절반 내지 1.5 배인 것이 바람직하다. 또한, 상기 다결정 실리콘막은 보론을 불순물로 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1 내지 도 5는 본 발명의 바람직한 실시예에 따른 게이트 절연막 구조체의 형성 방법을 나타내는 공정단면도들이고, 도 6은 본 발명의 바람직한 실시예에 따른 게이트 절연막 구조체의 형성 방법을 설명하기 위한 공정순서도이다.
도 1 및 도 6을 참조하면, 반도체기판(100) 상에 실리콘 산화막(110)을 형성한다(200). 상기 실리콘 산화막(110)은 상기 반도체기판(100)의 노출된 실리콘 원자들을 열산화시키는 방법으로 형성하는 것이 바람직하다.
바람직하게는, 상기 실리콘 산화막(110)을 형성하기 전에, 상기 반도체기판(100)에 활성영역을 한정하는 소자분리막(도시하지 않음)을 형성한다. 이 경우, 상기 실리콘 산화막(110)은 상기 활성영역 상에 형성된다.
도 2 및 도 6을 참조하면, 상기 실리콘 산화막(110)이 형성된 반도체기판에 대해 제 1 질화 공정(nitridation)을 실시하여, 상기 실리콘 산화막(110)과 상기 반도체기판(100) 사이에 하부 실리콘 산화질화막(112)을 형성한다(210).
상기 제 1 질화 공정은 상기 실리콘 산화막(112)이 형성된 반도체기판이 로딩된 공정 챔버 내로, N2O 가스 또는 NO 가스 중에서 선택된 적어도 한가지 가스를 주입하는 단계를 포함하는 것이 바람직하다. 이에 따라, 상기 N2O 가스 또는 NO 가스에 포함된 질소 원자들은 상기 실리콘 산화막(110)을 관통하여, 상기 반도체기판(100)과 상기 실리콘 산화막(110)의 계면까지 침투한다. 이후, 상기 계면에서 상기 침투한 질소 원자들은 상기 반도체기판(100)의 실리콘(Si) 원자들과반응하여 실리콘 산화질화막(SiON)을 형성한다. 이렇게 형성되는 산화질화막은 후속 공정에서 불순물들이 상기 반도체기판(100)으로 침투하는 것을 방지한다.
도 3 및 도 6을 참조하면, 상기 하부 실리콘 산화질화막(112)이 형성된 반도체기판에 대해 제 2 질화 공정을 실시하여, 상기 실리콘 산화막(110) 상에 상부 실리콘 산화질화막(114)을 형성한다(220).
상기 제 2 질화 공정은 RPN(remote plasma nitridation) 또는 DPN(decoupled plasma nitridation)의 방법으로 실시하는 것이 바람직하다. 상기 RPN 방법은 질소 가스 및 헬륨 가스로 이루어진 공정 가스를 500℃ 이상의 온도로 가열된 공정 챔버 내부로 주입하는 단계를 포함한다. 이때, 주입된 공정 가스는 공정 챔버가 아닌 별도의 플라즈마 발생 장치에서 플라즈마화된 후 상기 공정 챔버로 주입된다.
한편, 상기 DPN 방법은 공정 가스를 대략 80 내지 120℃, 바람직하게는 100℃의 온도로 가열된 공정 챔버 내부로 주입하는 단계를 포함한다. 이때, 상기 공정 가스는 질소 가스 만으로 구성되거나, 질소 및 헬륨의 혼합 가스로 구성될 수도 있다. 또한, 상기 DPN 방법에 따르면, 상기 공정 가스는 상기 하부 실리콘 산화질화막(112)이 형성된 반도체기판 상부에서 플라즈마화된다.
플라즈마화된 질소들은 노출된 상기 실리콘 산화막(110)의 상부면과 반응함으로써, 상기 상부 실리콘 산화질화막(114)을 형성한다. 이에 따라, 상기 실리콘 산화막(110)의 상하에는 두 층의 실리콘 산화질화막(112, 114)이 배치된다. 상기 하부 실리콘 산화질화막(112), 상기 실리콘 산화막(110) 및 상기 상부 실리콘 산화질화막(114)은 게이트 절연막으로 사용된다. 이처럼, 보론의 침투가 용이한 상기실리콘 산화막(110)에 상기 하부 및 상부 실리콘 산화질화막(112, 114)이 아래 및 위에서 더하여짐으로써, 종래 기술에서 설명한 보론 등의 불순물 확산을 최소화할 수 있다.
이때, 상기 하부 및 상부 실리콘 산화질화막(112, 114)은 상기 실리콘 산화막(110)의 두께의 절반 내지 1.5배의 두께로 형성하는 것이 바람직하다.
도 4 및 도 6을 참조하면, 상기 상부 실리콘 산화질화막(114) 상에 언도프드 다결정 실리콘막(undoped polysilicon, 120)을 형성한다(230). 상기 언도프드 다결정 실리콘막(120)은 화학 기상 증착(chemical vapor deposition, CVD) 공정을 사용하여 형성한다. 상기 화학 기상 증착 공정은 사일렌(SiH4, silane) 가스를 주입한 후, 600 내지 650℃의 온도에서 이루어지는 열분해 반응을 통해 다결정 실리콘을 형성하는 공정인 것이 바람직하다. 또는 상기 화학 기상 증착 공정은 다이사일렌(Si2H6, disilane)을 원료 가스로 사용할 수도 있다.
도 5 및 도 6을 참조하면, 상기 언도프드 다결정 실리콘막(120)에 불순물을 주입하는 불순물 주입 공정(130)을 실시하여(240), 도전성의 게이트 전극막(125)을 형성한다. 이때, 상기 불순물 주입 공정(130)은 상기 게이트 전극막(125)이 P 형의 도전성을 갖도록, 보론(boron) 또는 BF2을 주입하는 것이 바람직하다. 이렇게 주입된 보론은 원자 크기가 작지만, 상기 실리콘 산화막(110)의 아래/위에 배치된 상기 하부 및 상부 실리콘 산화질화막(112, 114)의 불순물 차단 특성때문에, 상기 반도체기판(100)으로 침투하지 못한다.
도 7은 본 발명의 바람직한 실시예에 따른 게이트 절연막 구조체를 나타내는 사시도이다.
도 7을 참조하면, 반도체기판(100)의 소정영역에 활성영역을 한정하는 소자분리막(105)이 배치된다. 상기 활성영역 상에는 실리콘 산화막(110)이 배치된다. 상기 실리콘 산화막(110)과 상기 활성영역 사이에는 하부 실리콘 산화질화막(112)이 개재된다.
상기 실리콘 산화막(110) 상에는 상기 활성영역을 가로지르는 게이트 전극(127)이 배치된다. 상기 게이트 전극(127)은 다결정 실리콘막으로 이루어진다. 이때, 상기 다결정 실리콘막은 고농도의 보론을 포함한다.
한편, 상기 다결정 실리콘막 상에는 또다른 도전막 및 캐핑막(128)이 더 형성될 수 있다. 상기 또다른 도전막은 텅스텐, 코발트 및 이들의 실리사이드 물질 중의 적어도 한가지인 것이 바람직하다. 또한, 상기 캐핑막(128)은 반사 방지막 또는 하드 마스크로 사용될 수 있는 절연막으로, 바람직하게는 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 한가지이다.
상기 게이트 전극(127)과 상기 실리콘 산화막(110) 사이에는 상부 실리콘 산화질화막(114)이 더 개재된다. 상기 상부 실리콘 산화질화막(114)은 상기 게이트 전극(127) 옆쪽의 상기 실리콘 산화막(110)을 덮을 수도 있다. 상기 상부 및 하부 실리콘 산화질화막(114, 112)은 상기 실리콘 산화막(110)의 두께의 절반 내지 1.5배의 두께인 것이 바람직하다. 상기 상부 및 하부 실리콘 산화질화막(114, 112)은 상기 게이트 전극(127)에 포함된 보론이 상기 반도체기판(100)으로 침투하는 것을예방한다.
본 발명에 따르면, 실리콘 산화질화막, 실리콘 산화막 및 실리콘 산화질화막이 차례로 적층된 게이트 절연막을 형성한다. 이에 따라, 게이트 전극 물질로서 보론을 불순물로 포함하는 다결정 실리콘이 사용되더라도, 보론이 반도체기판으로 침투하는 문제를 예방할 수 있다. 그 결과, 안정적인 특성을 갖는 반도체 장치를 제조할 수 있다.

Claims (10)

  1. 반도체기판 상에 실리콘 산화막을 형성하는 단계;
    상기 반도체기판과 상기 실리콘 산화막 사이에 하부 실리콘 산화질화막을 형성하는 단계; 및
    상기 하부 실리콘 산화질화막이 형성된 반도체기판 상에 상부 실리콘 산화질화막을 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 절연막 구조체의 형성 방법.
  2. 제 1 항에 있어서,
    상기 실리콘 산화막은 상기 반도체기판을 열산화시키는 방법으로 형성하는 것을 특징으로 하는 게이트 절연막 구조체의 형성 방법.
  3. 제 1 항에 있어서,
    상기 하부 실리콘 산화질화막을 형성하는 단계는 N2O 또는 NO 가스를 사용하는 것을 특징으로 하는 게이트 절연막 구조체의 형성 방법.
  4. 제 1 항에 있어서,
    상기 상부 실리콘 산화질화막을 형성하는 단계는 RPN(remote plasmanitridation) 또는 DPN(decoupled plasma nitridation)의 방법으로 형성하는 것을 특징으로 하는 게이트 절연막 구조체의 형성 방법.
  5. 제 4 항에 있어서,
    상기 RPN 방법 및 DPN 방법은 질소 및 헬륨 가스 중의 적어도 한가지를 사용하는 것을 특징으로 하는 게이트 절연막 구조체의 형성 방법.
  6. 제 1 항에 있어서,
    상기 상부 실리콘 산화질화막을 형성한 후,
    상기 상부 실리콘 산화질화막 상에 언도프드 다결정 실리콘막을 증착하는 단계; 및
    상기 언도프드 다결정 실리콘막에 불순물 주입하는 단계를 더 포함하는 게이트 절연막 구조체의 형성 방법.
  7. 제 6 항에 있어서,
    상기 불순물 주입 공정은 보론 또는 BF2을 불순물로 사용하는 것을 특징으로 하는 게이트 절연막 구조체의 형성 방법.
  8. 반도체기판 상에 형성된 실리콘 산화막;
    상기 실리콘 산화막 상에 형성된 다결정 실리콘막;
    상기 실리콘 산화막과 상기 반도체기판 사이에 개재된 하부 실리콘 산화질화막; 및
    상기 실리콘 산화막 및 상기 다결정 실리콘막 사이에 개재된 상부 실리콘 산화질화막을 포함하는 것을 특징으로 하는 게이트 절연막 구조체.
  9. 제 8 항에 있어서,
    상기 상부 및 하부 실리콘 산화질화막의 두께는 상기 실리콘 산화막의 두께의 절반 내지 1.5 배인 것을 특징으로 하는 게이트 절연막 구조체.
  10. 제 8 항에 있어서,
    상기 다결정 실리콘막은 보론을 불순물로 포함하는 것을 특징으로 하는 게이트 절연막 구조체.
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