JP2002289846A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】ゲート電極中に導入された導電性不純物の半導
体基板への突き抜けを抑止しつつ、当該導電性不純物の
突き抜けを抑止するための窒素の半導体基板への拡散を
も抑止してトランジスタ特性の劣化を抑制することがで
きる半導体装置およびその製造方法を提供する。 【解決手段】導電性不純物を含有するゲート電極１０
ａ，１０ｂを有する半導体装置であって、半導体基板２
に形成されたゲート絶縁膜６と、ゲート絶縁膜６上に形
成され、ゲート絶縁膜６および半導体基板２への導電性
不純物の拡散を抑止する窒素を含有する拡散抑止膜７
と、拡散抑止膜７上に形成され、導電性不純物を含有す
るゲート電極１０ａ，１０ｂと、半導体基板２に形成さ
れたソース領域およびドレイン領域１３，１４とを有す
る。
体基板への突き抜けを抑止しつつ、当該導電性不純物の
突き抜けを抑止するための窒素の半導体基板への拡散を
も抑止してトランジスタ特性の劣化を抑制することがで
きる半導体装置およびその製造方法を提供する。 【解決手段】導電性不純物を含有するゲート電極１０
ａ，１０ｂを有する半導体装置であって、半導体基板２
に形成されたゲート絶縁膜６と、ゲート絶縁膜６上に形
成され、ゲート絶縁膜６および半導体基板２への導電性
不純物の拡散を抑止する窒素を含有する拡散抑止膜７
と、拡散抑止膜７上に形成され、導電性不純物を含有す
るゲート電極１０ａ，１０ｂと、半導体基板２に形成さ
れたソース領域およびドレイン領域１３，１４とを有す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、ｎ型ある
いはｐ型の不純物を含有するゲート電極を有する半導体
装置およびその製造方法に関する。
いはｐ型の不純物を含有するゲート電極を有する半導体
装置およびその製造方法に関する。
【０００２】
【従来の技術】ｎＭＯＳ（Metal Oxide Semiconductor)
トランジスタとｐＭＯＳトランジスタ両方で形成するＣ
ＭＯＳ（Complementary MOS)トランジスタは、低消費電
力、高速という特徴を有するため、メモリやロジックを
はじめ多くのＬＳＩを構成する基本回路構成として広く
用いられている。
トランジスタとｐＭＯＳトランジスタ両方で形成するＣ
ＭＯＳ（Complementary MOS)トランジスタは、低消費電
力、高速という特徴を有するため、メモリやロジックを
はじめ多くのＬＳＩを構成する基本回路構成として広く
用いられている。
【０００３】ＭＯＳトランジスタの製造においては、ゲ
ート絶縁膜を半導体基板上に形成し、ゲート絶縁膜上に
ゲート電極を形成する必要がある。従来より、ゲート絶
縁膜としては、酸化シリコンが、また、ゲート電極とし
ては、リンやボロン等の不純物を含有する多結晶シリコ
ンが用いられてきている。
ート絶縁膜を半導体基板上に形成し、ゲート絶縁膜上に
ゲート電極を形成する必要がある。従来より、ゲート絶
縁膜としては、酸化シリコンが、また、ゲート電極とし
ては、リンやボロン等の不純物を含有する多結晶シリコ
ンが用いられてきている。
【０００４】一般に、ゲート絶縁膜としての酸化シリコ
ン膜の形成方法は、シリコン半導体基板を高温雰囲気に
おいて乾燥酸素または、水素ガスの燃焼によって発生す
る水蒸気ガスと反応させることによって形成する方法、
すなわち熱酸化法が用いられている。一方、ゲート電極
の形成方法は、リンまたは砒素等を含む多結晶シリコン
をＣＶＤ（Chemical Vapor Deposition)法によって、ゲ
ート絶縁膜上に堆積する方法が一般的であるが、特に最
小線幅０．２５μｍ世代以降のＣＭＯＳトランジスタに
おいては、ゲートの構造がそれまでの０．５μｍ世代の
構造と大きく異なってきている。
ン膜の形成方法は、シリコン半導体基板を高温雰囲気に
おいて乾燥酸素または、水素ガスの燃焼によって発生す
る水蒸気ガスと反応させることによって形成する方法、
すなわち熱酸化法が用いられている。一方、ゲート電極
の形成方法は、リンまたは砒素等を含む多結晶シリコン
をＣＶＤ（Chemical Vapor Deposition)法によって、ゲ
ート絶縁膜上に堆積する方法が一般的であるが、特に最
小線幅０．２５μｍ世代以降のＣＭＯＳトランジスタに
おいては、ゲートの構造がそれまでの０．５μｍ世代の
構造と大きく異なってきている。
【０００５】すなわち、それまでＣＭＯＳトランジスタ
を構成するｎＭＯＳトランジスタおよびｐＭＯＳトラン
ジスタ共にｎ+ ドープポリシリコンをゲート電極として
用いる構造から、ｐＭＯＳトランジスタにはｐ+ ドープ
ポリシリコンを、ｎＭＯＳトランジスタにはｎ+ ドープ
ポリシリコンをゲート電極として用いる構造に変化して
いる。
を構成するｎＭＯＳトランジスタおよびｐＭＯＳトラン
ジスタ共にｎ+ ドープポリシリコンをゲート電極として
用いる構造から、ｐＭＯＳトランジスタにはｐ+ ドープ
ポリシリコンを、ｎＭＯＳトランジスタにはｎ+ ドープ
ポリシリコンをゲート電極として用いる構造に変化して
いる。
【０００６】これは、ｐＭＯＳトランジスタにおいて短
チャネル効果を抑制するため、それまでの埋め込みチャ
ネル構造から表面チャネル構造に変えることを目的とし
ている。
チャネル効果を抑制するため、それまでの埋め込みチャ
ネル構造から表面チャネル構造に変えることを目的とし
ている。
【０００７】ところで、上記の構造において、ｐＭＯＳ
トランジスタ側のゲート電極には、ｐ型不純物としてボ
ロン（Ｂ）がイオン注入等により導入される。ポリシリ
コン中のボロンは、ｎＭＯＳトランジスタ側のゲート電
極に導入されるリン（Ｐ）と異なり、熱的に安定ではな
く、導入後のデバイス製造プロセスにおける活性化アニ
ール等の熱処理を受けてゲート電極中を拡散する。
トランジスタ側のゲート電極には、ｐ型不純物としてボ
ロン（Ｂ）がイオン注入等により導入される。ポリシリ
コン中のボロンは、ｎＭＯＳトランジスタ側のゲート電
極に導入されるリン（Ｐ）と異なり、熱的に安定ではな
く、導入後のデバイス製造プロセスにおける活性化アニ
ール等の熱処理を受けてゲート電極中を拡散する。
【０００８】０．２５μｍ世代以降において、ゲート絶
縁膜は、３〜５ｎｍと薄いので、場合によっては前記の
ボロンはゲート絶縁膜である酸化シリコン中に拡散し、
さらにはシリコン基板に達することがある。本願明細書
においてこれをボロンの突き抜けと称する。
縁膜は、３〜５ｎｍと薄いので、場合によっては前記の
ボロンはゲート絶縁膜である酸化シリコン中に拡散し、
さらにはシリコン基板に達することがある。本願明細書
においてこれをボロンの突き抜けと称する。
【０００９】シリコン基板に達したボロンは、チャネル
形成領域の不純物濃度を変えるため、トランジスタのし
きい値電圧を変動させ、またチャネルのキャリアに対し
て散乱因子として作用し、トランジスタの能力低下を招
く。
形成領域の不純物濃度を変えるため、トランジスタのし
きい値電圧を変動させ、またチャネルのキャリアに対し
て散乱因子として作用し、トランジスタの能力低下を招
く。
【００１０】従って、ボロンの突き抜けを抑制、防止す
る必要があり、近年のＣＭＯＳトランジスタにおいて、
ボロンドープのｐ+ ゲート電極を用いているものの中に
は、ゲート絶縁膜として従来の酸化シリコン膜でなく、
これを窒化した酸化窒化シリコン（ＳｉＯＮ）膜を用い
ているものがある。
る必要があり、近年のＣＭＯＳトランジスタにおいて、
ボロンドープのｐ+ ゲート電極を用いているものの中に
は、ゲート絶縁膜として従来の酸化シリコン膜でなく、
これを窒化した酸化窒化シリコン（ＳｉＯＮ）膜を用い
ているものがある。
【００１１】酸化窒化シリコン膜は、一般的には、一酸
化窒素（ＮＯ）や酸化二窒素（Ｎ2Ｏ）またはアンモニ
ア（ＮＨ3 ）等の窒素を含む反応性の高いガス中で、酸
化シリコン膜を熱処理することで形成するが、ＮＯやＮ
2 Ｏガスでシリコン基板を直接熱処理して形成すること
もある。熱処理により膜中に導入された窒素は、酸化シ
リコン膜とシリコン基板との界面に濃度ピークを持ち、
膜中全体に存在する。この窒素の存在によりボロンのシ
リコン基板への突き抜けが抑えられ、上述したトランジ
スタ特性の劣化を防止することができている。
化窒素（ＮＯ）や酸化二窒素（Ｎ2Ｏ）またはアンモニ
ア（ＮＨ3 ）等の窒素を含む反応性の高いガス中で、酸
化シリコン膜を熱処理することで形成するが、ＮＯやＮ
2 Ｏガスでシリコン基板を直接熱処理して形成すること
もある。熱処理により膜中に導入された窒素は、酸化シ
リコン膜とシリコン基板との界面に濃度ピークを持ち、
膜中全体に存在する。この窒素の存在によりボロンのシ
リコン基板への突き抜けが抑えられ、上述したトランジ
スタ特性の劣化を防止することができている。
【００１２】
【発明が解決しようとする課題】ここで、上述したよう
に酸化窒化シリコン膜中において、窒素は酸化シリコン
膜とシリコン基板の界面に濃度ピークを有するが、導入
された窒素の一部は、シリコン基板表層部分にも拡散に
より存在している。
に酸化窒化シリコン膜中において、窒素は酸化シリコン
膜とシリコン基板の界面に濃度ピークを有するが、導入
された窒素の一部は、シリコン基板表層部分にも拡散に
より存在している。
【００１３】しかしながら、このシリコン基板中の窒素
は、しきい値電圧を変化させ、またキャリアの散乱因子
としても作用するので、突き抜けのボロンと同様、好ま
しい存在ではない。窒素はボロンと異なり、その導入量
や面内分布を制御することが可能であることから、プロ
セスで受ける程度に応じて導入する窒素濃度を低減さ
せ、トランジスタ能力を維持しているが、シリコン基板
への拡散をゼロにすることはできない。
は、しきい値電圧を変化させ、またキャリアの散乱因子
としても作用するので、突き抜けのボロンと同様、好ま
しい存在ではない。窒素はボロンと異なり、その導入量
や面内分布を制御することが可能であることから、プロ
セスで受ける程度に応じて導入する窒素濃度を低減さ
せ、トランジスタ能力を維持しているが、シリコン基板
への拡散をゼロにすることはできない。
【００１４】また、しきい値電圧やトランジスタ能力
（Ｉｄｓ）への影響を抑えられても、膜中、特にシリコ
ン基板との界面に存在する窒素が起因してＮＢＴＩ（Ne
gativeBias Temperature Instability)と称されるトラ
ンジスタの特性劣化が新たに指摘されている（Digest o
f Technical Papers “ 2000 Symposium on VLSI Techn
ology " P.92 N. Kimizuka et.al “ NBTI enhancement
by nitrogen incorporation into ultrathin gate oxi
de for 0.10-μm gate CMOS generation.") 。ＮＢＴＩ
とは、ｐＭＯＳトランジスタにおいてゲート電極に負電
圧を印加して使用する場合におけるトランジスタ特性の
劣化の問題をいう。
（Ｉｄｓ）への影響を抑えられても、膜中、特にシリコ
ン基板との界面に存在する窒素が起因してＮＢＴＩ（Ne
gativeBias Temperature Instability)と称されるトラ
ンジスタの特性劣化が新たに指摘されている（Digest o
f Technical Papers “ 2000 Symposium on VLSI Techn
ology " P.92 N. Kimizuka et.al “ NBTI enhancement
by nitrogen incorporation into ultrathin gate oxi
de for 0.10-μm gate CMOS generation.") 。ＮＢＴＩ
とは、ｐＭＯＳトランジスタにおいてゲート電極に負電
圧を印加して使用する場合におけるトランジスタ特性の
劣化の問題をいう。
【００１５】従って、ゲート電極中に導入されたボロン
のシリコン基板への突き抜けを防止することはもとよ
り、当該ボロンの突き抜けを防止するための窒素のシリ
コン基板への拡散をも防止する必要があることから、窒
素の濃度と分布の制御が微細化するＣＭＯＳ製造プロセ
スにおける課題の一つになっている。
のシリコン基板への突き抜けを防止することはもとよ
り、当該ボロンの突き抜けを防止するための窒素のシリ
コン基板への拡散をも防止する必要があることから、窒
素の濃度と分布の制御が微細化するＣＭＯＳ製造プロセ
スにおける課題の一つになっている。
【００１６】本発明はかかる事情に鑑みてなされたもの
であり、本発明の目的は、ゲート電極中に導入された導
電性不純物の半導体基板への突き抜けを抑止しつつ、当
該導電性不純物の突き抜けを抑止するための窒素の半導
体基板への拡散をも抑止してトランジスタ特性の劣化を
抑制することができる半導体装置およびその製造方法を
提供することにある。
であり、本発明の目的は、ゲート電極中に導入された導
電性不純物の半導体基板への突き抜けを抑止しつつ、当
該導電性不純物の突き抜けを抑止するための窒素の半導
体基板への拡散をも抑止してトランジスタ特性の劣化を
抑制することができる半導体装置およびその製造方法を
提供することにある。
【００１７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、導電性不純物を
含有するゲート電極を有する半導体装置の製造方法であ
って、半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に拡散抑止膜用層を形成する工程
と、前記拡散抑止膜用層に窒素を導入して、前記ゲート
絶縁膜および前記半導体基板への前記導電性不純物の拡
散を抑止する拡散抑止膜を形成する工程と、前記拡散抑
止膜上に前記導電性不純物を含有する前記ゲート電極を
形成する工程と、前記半導体基板に、ソース領域および
ドレイン領域を形成する工程とを有する。
め、本発明の半導体装置の製造方法は、導電性不純物を
含有するゲート電極を有する半導体装置の製造方法であ
って、半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に拡散抑止膜用層を形成する工程
と、前記拡散抑止膜用層に窒素を導入して、前記ゲート
絶縁膜および前記半導体基板への前記導電性不純物の拡
散を抑止する拡散抑止膜を形成する工程と、前記拡散抑
止膜上に前記導電性不純物を含有する前記ゲート電極を
形成する工程と、前記半導体基板に、ソース領域および
ドレイン領域を形成する工程とを有する。
【００１８】また、上記の目的を達成するため、本発明
の半導体装置の製造方法は、活性領域として区分された
第１および第２領域における半導体基板に異なる導電型
不純物を含有するゲート電極を有する半導体装置の製造
方法であって、前記第１および第２領域の前記半導体基
板上にゲート絶縁膜を形成する工程と、前記第１および
第２領域の前記ゲート絶縁膜上に拡散抑止膜用層を形成
する工程と、前記第１および第２領域の前記拡散抑止膜
用層に窒素を導入して、前記ゲート絶縁膜および前記半
導体基板への前記導電型不純物の拡散を抑止する拡散抑
止膜を形成する工程と、前記第１および第２領域の前記
拡散抑止膜上に、それぞれ異なる導電型不純物を含有す
るゲート電極を形成する工程と、前記第１および第２領
域の前記半導体基板に、それぞれソース領域およびドレ
イン領域を形成する工程とを有する。
の半導体装置の製造方法は、活性領域として区分された
第１および第２領域における半導体基板に異なる導電型
不純物を含有するゲート電極を有する半導体装置の製造
方法であって、前記第１および第２領域の前記半導体基
板上にゲート絶縁膜を形成する工程と、前記第１および
第２領域の前記ゲート絶縁膜上に拡散抑止膜用層を形成
する工程と、前記第１および第２領域の前記拡散抑止膜
用層に窒素を導入して、前記ゲート絶縁膜および前記半
導体基板への前記導電型不純物の拡散を抑止する拡散抑
止膜を形成する工程と、前記第１および第２領域の前記
拡散抑止膜上に、それぞれ異なる導電型不純物を含有す
るゲート電極を形成する工程と、前記第１および第２領
域の前記半導体基板に、それぞれソース領域およびドレ
イン領域を形成する工程とを有する。
【００１９】上記の本発明の半導体装置の製造方法によ
れば、ゲート絶縁膜上に、拡散抑止膜用層を形成し、拡
散抑止膜用層に窒素を導入して、ゲート絶縁膜および半
導体基板への導電性不純物の拡散を抑止する拡散抑止膜
を形成することから、窒素の濃度ピークをゲート電極と
ゲート絶縁膜の界面に移動することができ、窒素の濃度
ピークがゲート絶縁膜と半導体基板との界面に存在する
従来に比して、ゲート絶縁膜と半導体基板との界面に存
在する窒素濃度が大幅に低減される。
れば、ゲート絶縁膜上に、拡散抑止膜用層を形成し、拡
散抑止膜用層に窒素を導入して、ゲート絶縁膜および半
導体基板への導電性不純物の拡散を抑止する拡散抑止膜
を形成することから、窒素の濃度ピークをゲート電極と
ゲート絶縁膜の界面に移動することができ、窒素の濃度
ピークがゲート絶縁膜と半導体基板との界面に存在する
従来に比して、ゲート絶縁膜と半導体基板との界面に存
在する窒素濃度が大幅に低減される。
【００２０】前記拡散抑止膜用層を形成する工程におい
て、少なくとも非晶質シリコン、多結晶シリコン、シリ
コンとゲルマニウムの混晶のいずれかを含む前記拡散抑
止膜用層を形成する。シリコンは、酸化シリコンに比し
て窒素を導入しやすいことから、これらの材料を採用す
ることで、酸化シリコンからなるゲート絶縁膜に窒素を
導入するのに比して、同一の条件でより高濃度に窒素が
導入される。
て、少なくとも非晶質シリコン、多結晶シリコン、シリ
コンとゲルマニウムの混晶のいずれかを含む前記拡散抑
止膜用層を形成する。シリコンは、酸化シリコンに比し
て窒素を導入しやすいことから、これらの材料を採用す
ることで、酸化シリコンからなるゲート絶縁膜に窒素を
導入するのに比して、同一の条件でより高濃度に窒素が
導入される。
【００２１】前記拡散抑止膜を形成する工程において、
窒素雰囲気中で熱処理を行うことにより前記拡散抑止膜
用層に窒素を導入して拡散抑止膜を形成する。これによ
り、拡散抑止膜に窒素が導入される。
窒素雰囲気中で熱処理を行うことにより前記拡散抑止膜
用層に窒素を導入して拡散抑止膜を形成する。これによ
り、拡散抑止膜に窒素が導入される。
【００２２】前記拡散抑止膜を形成する工程において、
窒素のプラズマを用いて前記拡散抑止膜用層に窒素を導
入して拡散抑止膜を形成する。プラズマによる窒化は、
３００〜５００℃の低温で実行できることから、熱窒化
処理に比して熱による窒素の半導体基板への拡散が抑止
される。
窒素のプラズマを用いて前記拡散抑止膜用層に窒素を導
入して拡散抑止膜を形成する。プラズマによる窒化は、
３００〜５００℃の低温で実行できることから、熱窒化
処理に比して熱による窒素の半導体基板への拡散が抑止
される。
【００２３】前記ゲート絶縁膜を形成する工程におい
て、酸化シリコンを含むゲート絶縁膜を形成する。ある
いは、前記ゲート絶縁膜を形成する工程において、酸化
シリコンを含む膜を形成し、前記半導体基板との界面に
存在する窒素の濃度が０．１％以上１％以下になるよう
当該酸化シリコンを含む膜に窒素を導入する。酸化シリ
コン膜中に導入された窒素は、信頼性を向上させる働き
を有することや、窒化シリコン膜の誘電率が酸化シリコ
ン膜の誘電率よりも大きいこと等を考慮すると、ゲート
絶縁膜は、酸化シリコン膜の他に酸化窒化シリコン膜、
窒化シリコン膜、窒化シリコン膜と酸化シリコン膜との
積層構造であってもよい。ただし、酸化窒化シリコン膜
を用いる場合は、上述したトランジスタ特性の劣化を生
じないように濃度や分布を制御する必要がある。
て、酸化シリコンを含むゲート絶縁膜を形成する。ある
いは、前記ゲート絶縁膜を形成する工程において、酸化
シリコンを含む膜を形成し、前記半導体基板との界面に
存在する窒素の濃度が０．１％以上１％以下になるよう
当該酸化シリコンを含む膜に窒素を導入する。酸化シリ
コン膜中に導入された窒素は、信頼性を向上させる働き
を有することや、窒化シリコン膜の誘電率が酸化シリコ
ン膜の誘電率よりも大きいこと等を考慮すると、ゲート
絶縁膜は、酸化シリコン膜の他に酸化窒化シリコン膜、
窒化シリコン膜、窒化シリコン膜と酸化シリコン膜との
積層構造であってもよい。ただし、酸化窒化シリコン膜
を用いる場合は、上述したトランジスタ特性の劣化を生
じないように濃度や分布を制御する必要がある。
【００２４】さらに、上記の目的を達成するため、本発
明の半導体装置は、導電性不純物を含有するゲート電極
を有する半導体装置であって、チャネル形成領域を有す
る半導体基板上に形成されたゲート絶縁膜と、前記ゲー
ト絶縁膜上に形成され、前記ゲート絶縁膜および前記半
導体基板への前記導電性不純物の拡散を抑止する窒素を
含有する拡散抑止膜と、前記拡散抑止膜上に形成され、
前記導電性不純物を含有する前記ゲート電極と、前記半
導体基板に形成されたソース領域およびドレイン領域と
を有する。
明の半導体装置は、導電性不純物を含有するゲート電極
を有する半導体装置であって、チャネル形成領域を有す
る半導体基板上に形成されたゲート絶縁膜と、前記ゲー
ト絶縁膜上に形成され、前記ゲート絶縁膜および前記半
導体基板への前記導電性不純物の拡散を抑止する窒素を
含有する拡散抑止膜と、前記拡散抑止膜上に形成され、
前記導電性不純物を含有する前記ゲート電極と、前記半
導体基板に形成されたソース領域およびドレイン領域と
を有する。
【００２５】また、上記の目的を達成するため、本発明
の半導体装置は、活性領域として区分された第１および
第２領域における半導体基板に異なる導電型不純物を含
有するゲート電極を有する半導体装置であって、前記第
１および第２領域の前記半導体基板上に形成されたゲー
ト絶縁膜と、前記第１および第２領域の前記ゲート絶縁
膜上に形成され、前記ゲート絶縁膜および前記半導体基
板への前記導電型不純物の拡散を抑止する窒素を含有す
る拡散抑止膜と、前記第１および第２領域の前記拡散抑
止膜上に形成され、それぞれ異なる導電型不純物を含有
するゲート電極と、前記第１および第２領域の前記半導
体基板にそれぞれ形成されたソース領域およびドレイン
領域とを有する。
の半導体装置は、活性領域として区分された第１および
第２領域における半導体基板に異なる導電型不純物を含
有するゲート電極を有する半導体装置であって、前記第
１および第２領域の前記半導体基板上に形成されたゲー
ト絶縁膜と、前記第１および第２領域の前記ゲート絶縁
膜上に形成され、前記ゲート絶縁膜および前記半導体基
板への前記導電型不純物の拡散を抑止する窒素を含有す
る拡散抑止膜と、前記第１および第２領域の前記拡散抑
止膜上に形成され、それぞれ異なる導電型不純物を含有
するゲート電極と、前記第１および第２領域の前記半導
体基板にそれぞれ形成されたソース領域およびドレイン
領域とを有する。
【００２６】上記の本発明の半導体装置によれば、ゲー
ト絶縁膜とゲート電極との間に、ゲート絶縁膜への導電
性不純物の拡散を抑止する窒素を含有する拡散抑止膜が
形成されていることから、窒素の濃度ピークがゲート電
極とゲート絶縁膜の界面にあり、窒素の濃度ピークがゲ
ート絶縁膜と半導体基板との界面に存在する従来に比し
て、ゲート絶縁膜と半導体基板との界面に存在する窒素
濃度が大幅に低減される。
ト絶縁膜とゲート電極との間に、ゲート絶縁膜への導電
性不純物の拡散を抑止する窒素を含有する拡散抑止膜が
形成されていることから、窒素の濃度ピークがゲート電
極とゲート絶縁膜の界面にあり、窒素の濃度ピークがゲ
ート絶縁膜と半導体基板との界面に存在する従来に比し
て、ゲート絶縁膜と半導体基板との界面に存在する窒素
濃度が大幅に低減される。
【００２７】
【発明の実施の形態】以下に、本発明の半導体装置の実
施の形態について、図面を参照して説明する。
施の形態について、図面を参照して説明する。
【００２８】第１実施形態 図１は、本実施形態に係る半導体装置の断面図である。
この半導体装置１は、ｎチャネルを有するＭＯＳトラン
ジスタ（以下、ｎＭＯＳトランジスタという）と、ｐチ
ャネルを有するＭＯＳトランジスタ（以下、ｐＭＯＳト
ランジスタという）を有するＣＭＯＳトランジスタであ
る。
この半導体装置１は、ｎチャネルを有するＭＯＳトラン
ジスタ（以下、ｎＭＯＳトランジスタという）と、ｐチ
ャネルを有するＭＯＳトランジスタ（以下、ｐＭＯＳト
ランジスタという）を有するＣＭＯＳトランジスタであ
る。
【００２９】図１において、シリコンウエハ等の半導体
基板２内の表面側に、ＭＯＳトランジスタの能動領域と
して、互いに導電型が異なるｎウエル３及びｐウエル４
が、形成されている。なお、ウエル構造は、図示のもの
に限定されず、ｐウエル又はｎウエルの一方のみを逆導
電型の基板内表面に形成してもよいし、一方のウエル内
に他方のウエルを形成してもよい。半導体基板２表面側
には、各トランジスタ間の電気的な分離、即ち素子分離
を達成するためのフィールド絶縁膜５が形成されてい
る。上記のｎウエル３、ｐウエル４およびフィールド絶
縁膜５により、半導体基板２は、ｐＭＯＳトランジスタ
を形成する第１領域Ａｒ１と、ｎＭＯＳトランジスタを
形成する第２領域Ａｒ２とにより区分されている。
基板２内の表面側に、ＭＯＳトランジスタの能動領域と
して、互いに導電型が異なるｎウエル３及びｐウエル４
が、形成されている。なお、ウエル構造は、図示のもの
に限定されず、ｐウエル又はｎウエルの一方のみを逆導
電型の基板内表面に形成してもよいし、一方のウエル内
に他方のウエルを形成してもよい。半導体基板２表面側
には、各トランジスタ間の電気的な分離、即ち素子分離
を達成するためのフィールド絶縁膜５が形成されてい
る。上記のｎウエル３、ｐウエル４およびフィールド絶
縁膜５により、半導体基板２は、ｐＭＯＳトランジスタ
を形成する第１領域Ａｒ１と、ｎＭＯＳトランジスタを
形成する第２領域Ａｒ２とにより区分されている。
【００３０】第１および第２領域Ａｒ１，Ａｒ２におけ
るフィールド絶縁膜５に覆われていない各ウエル３，４
の表面上に、例えば１．５ｎｍ程度の膜厚の酸化シリコ
ンからなるゲート絶縁膜６が形成されており、当該ゲー
ト絶縁膜６上に、膜厚が２ｎｍ程度の窒化シリコン膜
（拡散抑止膜）７が形成されている。
るフィールド絶縁膜５に覆われていない各ウエル３，４
の表面上に、例えば１．５ｎｍ程度の膜厚の酸化シリコ
ンからなるゲート絶縁膜６が形成されており、当該ゲー
ト絶縁膜６上に、膜厚が２ｎｍ程度の窒化シリコン膜
（拡散抑止膜）７が形成されている。
【００３１】第１領域Ａｒ１の窒化シリコン膜７上に
は、膜厚が１５０ｎｍ程度の多結晶シリコン（ポリシリ
コン）または非晶質シリコン（アモルファスシリコン）
からなり、例えば、ホウ素（Ｂ）等のｐ型不純物を含有
するｐ型シリコン層８ａが形成されている。
は、膜厚が１５０ｎｍ程度の多結晶シリコン（ポリシリ
コン）または非晶質シリコン（アモルファスシリコン）
からなり、例えば、ホウ素（Ｂ）等のｐ型不純物を含有
するｐ型シリコン層８ａが形成されている。
【００３２】第２領域Ａｒ２の窒化シリコン膜７上に
は、膜厚が１５０ｎｍ程度の多結晶シリコン（ポリシリ
コン）または非晶質シリコン（アモルファスシリコン）
からなり、例えば砒素（Ａｓ）またはリン（Ｐ）等のｎ
型不純物を含有するｎ型シリコン層８ｂが形成されてい
る。
は、膜厚が１５０ｎｍ程度の多結晶シリコン（ポリシリ
コン）または非晶質シリコン（アモルファスシリコン）
からなり、例えば砒素（Ａｓ）またはリン（Ｐ）等のｎ
型不純物を含有するｎ型シリコン層８ｂが形成されてい
る。
【００３３】第１および第２領域Ａｒ１，Ａｒ２のシリ
コン層８ａ，８ｂ上には、それぞれ低抵抗化層として、
例えば膜厚が１００ｎｍ程度のＷＳｉｘ等からなる金属
シリサイド層９が形成されている。第１領域Ａｒ１にお
いて、ｐ型シリコン層８ａと金属シリサイド層９とか
ら、ｐＭＯＳトランジスタのゲート電極となる第１ゲー
ト電極１０ａが構成されている。また、第２領域Ａｒ２
において、ｎ型シリコン層８ｂと金属シリサイド層９と
から、ｎＭＯＳトランジスタのゲート電極となる第２ゲ
ート電極１０ｂが構成されている。
コン層８ａ，８ｂ上には、それぞれ低抵抗化層として、
例えば膜厚が１００ｎｍ程度のＷＳｉｘ等からなる金属
シリサイド層９が形成されている。第１領域Ａｒ１にお
いて、ｐ型シリコン層８ａと金属シリサイド層９とか
ら、ｐＭＯＳトランジスタのゲート電極となる第１ゲー
ト電極１０ａが構成されている。また、第２領域Ａｒ２
において、ｎ型シリコン層８ｂと金属シリサイド層９と
から、ｎＭＯＳトランジスタのゲート電極となる第２ゲ
ート電極１０ｂが構成されている。
【００３４】第１および第２領域Ａｒ１，Ａｒ２の各ゲ
ート電極１０ａ，１０ｂ上に、オフセット絶縁膜１１が
形成されている。また、第１および第２領域Ａｒ１，Ａ
ｒ２のオフセット絶縁膜１１、ゲート電極１０ａ，１０
ｂ、窒化シリコン膜７、ゲート絶縁膜６の両側面に、サ
イドウォール絶縁膜１２が形成されている。
ート電極１０ａ，１０ｂ上に、オフセット絶縁膜１１が
形成されている。また、第１および第２領域Ａｒ１，Ａ
ｒ２のオフセット絶縁膜１１、ゲート電極１０ａ，１０
ｂ、窒化シリコン膜７、ゲート絶縁膜６の両側面に、サ
イドウォール絶縁膜１２が形成されている。
【００３５】第１領域Ａｒ１のサイドウォール絶縁膜１
２直下からフィールド絶縁膜５にかけてのｎウエル３内
表面に、ＬＤＤ構造のｐ型ソース・ドレイン不純物領域
１３が形成されている。第１領域Ａｒ１のｐＭＯＳトラ
ンジスタのｐ型ソース・ドレイン不純物領域１３は、サ
イドウォール絶縁膜１２直下でｐ型不純物が比較的浅く
低濃度に導入されたｐ型ＬＤＤ領域１３ａと、サイドウ
ォール絶縁膜１２より外側でｐ型不純物が比較的深くま
で高濃度に導入されたｐ+ 不純物領域１３ｂにより構成
されている。
２直下からフィールド絶縁膜５にかけてのｎウエル３内
表面に、ＬＤＤ構造のｐ型ソース・ドレイン不純物領域
１３が形成されている。第１領域Ａｒ１のｐＭＯＳトラ
ンジスタのｐ型ソース・ドレイン不純物領域１３は、サ
イドウォール絶縁膜１２直下でｐ型不純物が比較的浅く
低濃度に導入されたｐ型ＬＤＤ領域１３ａと、サイドウ
ォール絶縁膜１２より外側でｐ型不純物が比較的深くま
で高濃度に導入されたｐ+ 不純物領域１３ｂにより構成
されている。
【００３６】第２領域Ａｒ２のサイドウォール絶縁膜１
２直下からフィールド絶縁膜５にかけてのｐウエル４内
表面に、ＬＤＤ構造のｎ型ソース・ドレイン不純物領域
１４が形成されている。第２領域Ａｒ２のｎＭＯＳトラ
ンジスタのｎ型ソース・ドレイン不純物領域１４は、サ
イドウォール絶縁膜１２直下でｎ型不純物が比較的浅く
低濃度に導入されたｎＬＤＤ領域１４ａと、サイドウォ
ール絶縁膜１２より外側でｎ型不純物が比較的深くまで
高濃度に導入されたｎ+ 不純物領域１４ｂにより構成さ
れている。
２直下からフィールド絶縁膜５にかけてのｐウエル４内
表面に、ＬＤＤ構造のｎ型ソース・ドレイン不純物領域
１４が形成されている。第２領域Ａｒ２のｎＭＯＳトラ
ンジスタのｎ型ソース・ドレイン不純物領域１４は、サ
イドウォール絶縁膜１２直下でｎ型不純物が比較的浅く
低濃度に導入されたｎＬＤＤ領域１４ａと、サイドウォ
ール絶縁膜１２より外側でｎ型不純物が比較的深くまで
高濃度に導入されたｎ+ 不純物領域１４ｂにより構成さ
れている。
【００３７】第１領域Ａｒ１のｐ型ソース・ドレイン不
純物領域１３間のｎウエル３部分に、ｐＭＯＳトランジ
スタのｐチャネルが形成され、第２領域Ａｒ２のｎ型ソ
ース・ドレイン不純物領域１４間のｐウエル４部分に、
ｎＭＯＳトランジスタのｎチャネルが形成される。
純物領域１３間のｎウエル３部分に、ｐＭＯＳトランジ
スタのｐチャネルが形成され、第２領域Ａｒ２のｎ型ソ
ース・ドレイン不純物領域１４間のｐウエル４部分に、
ｎＭＯＳトランジスタのｎチャネルが形成される。
【００３８】なお、図示を省略したが、このｐＭＯＳト
ランジスタおよびｎＭＯＳトランジスタ上に、ｐＭＯＳ
トランジスタまたはｎＭＯＳトランジスタと電気的な接
続を行うためのコンタクト孔を有する層間絶縁膜が堆積
されており、その上に、コンタクト孔を介して各ＭＯＳ
トランジスタに電気的に接続された配線層が設けられて
いる。また、必要に応じて２層目以降の配線層が単層、
または層間絶縁層を介した複数の層で積層されている。
ランジスタおよびｎＭＯＳトランジスタ上に、ｐＭＯＳ
トランジスタまたはｎＭＯＳトランジスタと電気的な接
続を行うためのコンタクト孔を有する層間絶縁膜が堆積
されており、その上に、コンタクト孔を介して各ＭＯＳ
トランジスタに電気的に接続された配線層が設けられて
いる。また、必要に応じて２層目以降の配線層が単層、
または層間絶縁層を介した複数の層で積層されている。
【００３９】本実施形態に係る半導体装置１では、第１
および第２領域Ａｒ１，Ａｒ２におけるゲート絶縁膜６
とゲート電極１０ａ，１０ｂとの間に、窒化シリコン膜
７を有していることから、第１領域Ａｒ１のｐＭＯＳト
ランジスタにおいて、シリコン層８ａ内のボロンの半導
体基板２への突き抜けを抑止できる。また、ボロンの突
き抜けを抑止するための窒素を含有する窒化シリコン膜
７をゲート絶縁膜６上に形成していることから、窒素の
濃度ピークがゲート電極１０ａ，１０ｂとゲート絶縁膜
６の界面に存在し、窒素の濃度ピークがゲート絶縁膜６
と半導体基板２との界面に存在する従来に比して、ゲー
ト絶縁膜６と半導体基板２との界面に存在する窒素濃度
を大幅に低減させることができる。従って、ゲート電極
にボロンを含むｐＭＯＳトランジスタにおいて、ボロン
の熱拡散による半導体基板２への突き抜けを抑制しつ
つ、ボロンの突き抜けを抑制するための窒素の半導体基
板２への拡散をも抑制してＮＢＴＩによるトランジスタ
特性の劣化を抑制できる。
および第２領域Ａｒ１，Ａｒ２におけるゲート絶縁膜６
とゲート電極１０ａ，１０ｂとの間に、窒化シリコン膜
７を有していることから、第１領域Ａｒ１のｐＭＯＳト
ランジスタにおいて、シリコン層８ａ内のボロンの半導
体基板２への突き抜けを抑止できる。また、ボロンの突
き抜けを抑止するための窒素を含有する窒化シリコン膜
７をゲート絶縁膜６上に形成していることから、窒素の
濃度ピークがゲート電極１０ａ，１０ｂとゲート絶縁膜
６の界面に存在し、窒素の濃度ピークがゲート絶縁膜６
と半導体基板２との界面に存在する従来に比して、ゲー
ト絶縁膜６と半導体基板２との界面に存在する窒素濃度
を大幅に低減させることができる。従って、ゲート電極
にボロンを含むｐＭＯＳトランジスタにおいて、ボロン
の熱拡散による半導体基板２への突き抜けを抑制しつ
つ、ボロンの突き抜けを抑制するための窒素の半導体基
板２への拡散をも抑制してＮＢＴＩによるトランジスタ
特性の劣化を抑制できる。
【００４０】次に、上記の本実施形態に係る半導体装置
の製造方法について説明する。図２〜図１２は、本実施
形態に係る半導体装置の各製造過程における断面図であ
る。
の製造方法について説明する。図２〜図１２は、本実施
形態に係る半導体装置の各製造過程における断面図であ
る。
【００４１】図２に示すように、例えばシリコンウエハ
等の半導体基板２を準備し、フィールド絶縁膜５を、例
えばＬＯＣＯＳ法により形成する。ＬＯＣＯＳ法でフィ
ールド絶縁膜５を形成するためには、たとえば、酸化シ
リコンからなるパッド酸化膜と窒化シリコンからなる酸
化阻止膜とを順に積層し、この積層膜について所定のパ
ターンニングを行った後、フィールド絶縁膜形成用の熱
酸化（ＬＯＣＯＳ酸化）を行う。ＬＯＣＯＳ酸化は、例
えば９５０℃のウエット酸化により行う。その後、必要
に応じてチャネルストップ用のイオン注入を行う。
等の半導体基板２を準備し、フィールド絶縁膜５を、例
えばＬＯＣＯＳ法により形成する。ＬＯＣＯＳ法でフィ
ールド絶縁膜５を形成するためには、たとえば、酸化シ
リコンからなるパッド酸化膜と窒化シリコンからなる酸
化阻止膜とを順に積層し、この積層膜について所定のパ
ターンニングを行った後、フィールド絶縁膜形成用の熱
酸化（ＬＯＣＯＳ酸化）を行う。ＬＯＣＯＳ酸化は、例
えば９５０℃のウエット酸化により行う。その後、必要
に応じてチャネルストップ用のイオン注入を行う。
【００４２】次に、ｎウエル３およびｐウエル４を形成
する。具体的には、第１領域Ａｒ１で開口し、例えばフ
ォトレジストまたは酸化シリコン等からなるマスクパタ
ーンを形成し、これをマスクとし、またフィールド絶縁
膜５を自己整合マスクとしてｎ型の不純物をイオン注入
することにより、ｎウエル３を形成する。また、同様な
方法によって、第２領域Ａｒ２の半導体基板２にｐ型の
不純物をイオン注入することにより、ｐウエル４を形成
する。このｎウエル３とｐウエル４の不純物濃度は、そ
れぞれ後で形成されるｐＭＯＳトランジスタまたはｎＭ
ＯＳトランジスタのしきい値Ｖthが所定の値に得られる
ように決められる。なお、このフィールド絶縁膜５の形
成の前にｎウエル３とｐウエル４の形成を行ってもよ
い。ＬＯＣＯＳ酸化でウエル濃度が変化するような場合
には、ＭＯＳトランジスタのしきい値Ｖth調整のための
イオン注入を行ってもよい。また、必要に応じて、ｎウ
エル３とｐウエル４の形成後にＭＯＳトランジスタのパ
ンチスルー阻止を目的とした埋め込み不純物領域の形成
を行ってもよい。
する。具体的には、第１領域Ａｒ１で開口し、例えばフ
ォトレジストまたは酸化シリコン等からなるマスクパタ
ーンを形成し、これをマスクとし、またフィールド絶縁
膜５を自己整合マスクとしてｎ型の不純物をイオン注入
することにより、ｎウエル３を形成する。また、同様な
方法によって、第２領域Ａｒ２の半導体基板２にｐ型の
不純物をイオン注入することにより、ｐウエル４を形成
する。このｎウエル３とｐウエル４の不純物濃度は、そ
れぞれ後で形成されるｐＭＯＳトランジスタまたはｎＭ
ＯＳトランジスタのしきい値Ｖthが所定の値に得られる
ように決められる。なお、このフィールド絶縁膜５の形
成の前にｎウエル３とｐウエル４の形成を行ってもよ
い。ＬＯＣＯＳ酸化でウエル濃度が変化するような場合
には、ＭＯＳトランジスタのしきい値Ｖth調整のための
イオン注入を行ってもよい。また、必要に応じて、ｎウ
エル３とｐウエル４の形成後にＭＯＳトランジスタのパ
ンチスルー阻止を目的とした埋め込み不純物領域の形成
を行ってもよい。
【００４３】次に、図３に示すように、フィールド絶縁
膜５で覆われていない各ウエル３，４表面に、例えば膜
厚が１．５ｎｍ程度の酸化シリコン膜を成膜し、ゲート
絶縁膜６を形成する。このときの酸化は、例えばパイロ
ジェニック酸化により行う。反応ガスとして水素（Ｈ
2 ）ガスと酸素（Ｏ2 ）ガスを炉外部で燃焼して水蒸気
を生成し、これを酸化炉内に導入して水蒸気雰囲気下で
８００℃の設定温度でウエハ加熱を行う。
膜５で覆われていない各ウエル３，４表面に、例えば膜
厚が１．５ｎｍ程度の酸化シリコン膜を成膜し、ゲート
絶縁膜６を形成する。このときの酸化は、例えばパイロ
ジェニック酸化により行う。反応ガスとして水素（Ｈ
2 ）ガスと酸素（Ｏ2 ）ガスを炉外部で燃焼して水蒸気
を生成し、これを酸化炉内に導入して水蒸気雰囲気下で
８００℃の設定温度でウエハ加熱を行う。
【００４４】次に、図４に示すように、ゲート絶縁膜１
０上に、例えば、ＣＶＤ（ChemicalVapor Deposition)
法により、膜厚が２ｎｍ程度のポリシリコンからなる薄
膜シリコン層７ａを形成する。このＣＶＤ条件は、例え
ば、成膜温度が６００℃、成膜圧力が２００ｍＴｏｒ
ｒ、供給ガスとしてはＳｉＨ4 ガスを１００ＳＣＣＭ
で、Ｎ2 ガスを５００ＳＣＣＭで炉内に供給することに
より行う。なお、薄膜シリコン層７ａとしてアモルファ
スシリコンを形成する場合には、上記の条件において成
膜温度を５５０℃程度にすればよい。
０上に、例えば、ＣＶＤ（ChemicalVapor Deposition)
法により、膜厚が２ｎｍ程度のポリシリコンからなる薄
膜シリコン層７ａを形成する。このＣＶＤ条件は、例え
ば、成膜温度が６００℃、成膜圧力が２００ｍＴｏｒ
ｒ、供給ガスとしてはＳｉＨ4 ガスを１００ＳＣＣＭ
で、Ｎ2 ガスを５００ＳＣＣＭで炉内に供給することに
より行う。なお、薄膜シリコン層７ａとしてアモルファ
スシリコンを形成する場合には、上記の条件において成
膜温度を５５０℃程度にすればよい。
【００４５】次に、図５に示すように、薄膜シリコン層
７ａを熱窒化処理して窒化シリコン膜７を形成する。こ
の熱窒化処理は、例えば、温度が８５０℃の炉内にＮＯ
ガスを１．０ＳＬＭの流量で供給して、当該状態を５分
間維持することにより行う。
７ａを熱窒化処理して窒化シリコン膜７を形成する。こ
の熱窒化処理は、例えば、温度が８５０℃の炉内にＮＯ
ガスを１．０ＳＬＭの流量で供給して、当該状態を５分
間維持することにより行う。
【００４６】次に、図６に示すように、減圧ＣＶＤによ
り、ポリシリコンからなるシリコン層８を、例えば１５
０ｎｍほど全面に堆積する。このときの減圧ＣＶＤは、
例えば、成膜温度が６００℃、成膜圧力が２００ｍＴｏ
ｒｒ、供給ガスとしてはＳｉＨ4 ガスを１００ＳＣＣＭ
で、Ｎ2 ガスを５００ＳＣＣＭで炉内に供給することに
より行う。なお、シリコン層８としてアモルファスシリ
コンを形成する場合には、上記の条件において成膜温度
を５５０℃程度にすればよい。
り、ポリシリコンからなるシリコン層８を、例えば１５
０ｎｍほど全面に堆積する。このときの減圧ＣＶＤは、
例えば、成膜温度が６００℃、成膜圧力が２００ｍＴｏ
ｒｒ、供給ガスとしてはＳｉＨ4 ガスを１００ＳＣＣＭ
で、Ｎ2 ガスを５００ＳＣＣＭで炉内に供給することに
より行う。なお、シリコン層８としてアモルファスシリ
コンを形成する場合には、上記の条件において成膜温度
を５５０℃程度にすればよい。
【００４７】次に、図７に示すように、第２領域Ａｒ２
のｎＭＯＳトランジスタ側シリコン層８部分に選択的に
ｎ型不純物を導入し、ｎ型シリコン層８ｂを形成する。
すなわち、ｎＭＯＳトランジスタ形成領域で開口するフ
ォトレジストパターンＲ１を形成し、これをマスクとし
てｎ型不純物イオン、例えばリンイオン（Ｐ+ ）をイオ
ン注入する。このときのイオン注入は、エネルギーが２
０ＫｅＶ程度、ドーズ量が１×１０15〜５×１０15atom
s ／ｃｍ2 程度で行う。
のｎＭＯＳトランジスタ側シリコン層８部分に選択的に
ｎ型不純物を導入し、ｎ型シリコン層８ｂを形成する。
すなわち、ｎＭＯＳトランジスタ形成領域で開口するフ
ォトレジストパターンＲ１を形成し、これをマスクとし
てｎ型不純物イオン、例えばリンイオン（Ｐ+ ）をイオ
ン注入する。このときのイオン注入は、エネルギーが２
０ＫｅＶ程度、ドーズ量が１×１０15〜５×１０15atom
s ／ｃｍ2 程度で行う。
【００４８】次に、図８に示すように、第１領域Ａｒ１
のｐＭＯＳトランジスタ側シリコン層８部分に選択的に
ｐ型不純物を導入し、ｐ型シリコン層８ａを形成する。
すなわち、ｐＭＯＳトランジスタ形成領域で開口するフ
ォトレジストパターンＲ２を形成し、これをマスクとし
てｐ型不純物イオン、例えば、ホウ素イオン（Ｂ+ ）ま
たはフッ化ホウ素イオン（ＢＦ2 + ）をイオン注入す
る。このイオン注入は、エネルギーが２０ＫｅＶ程度、
ドーズ量が１×１０15〜５×１０15atoms ／ｃｍ 2 程度
で行う。レジストパターンＲ２を除去後、導入不純物の
活性化アニーリングを行う。このアニーリングは、例え
ば窒素雰囲気中で８００℃、１０分程度行う。これによ
り、特にＰおよびＢがシリコン層８内で十分に拡散し、
その濃度が均一化される。
のｐＭＯＳトランジスタ側シリコン層８部分に選択的に
ｐ型不純物を導入し、ｐ型シリコン層８ａを形成する。
すなわち、ｐＭＯＳトランジスタ形成領域で開口するフ
ォトレジストパターンＲ２を形成し、これをマスクとし
てｐ型不純物イオン、例えば、ホウ素イオン（Ｂ+ ）ま
たはフッ化ホウ素イオン（ＢＦ2 + ）をイオン注入す
る。このイオン注入は、エネルギーが２０ＫｅＶ程度、
ドーズ量が１×１０15〜５×１０15atoms ／ｃｍ 2 程度
で行う。レジストパターンＲ２を除去後、導入不純物の
活性化アニーリングを行う。このアニーリングは、例え
ば窒素雰囲気中で８００℃、１０分程度行う。これによ
り、特にＰおよびＢがシリコン層８内で十分に拡散し、
その濃度が均一化される。
【００４９】次に、図９に示すように、ＷＳｉｘからな
る金属シリサイド層９を、例えば１００ｎｍほどシリコ
ン層８上の全面に堆積する。このＷＳｉｘの堆積は、減
圧ＣＶＤ法またはスパッタリング法により行う。減圧Ｃ
ＶＤ法による場合は、金属ハロゲン化物（例えば、六フ
ッ化タングステン；ＷＦ6 ）のガスと、シラン系ガス
（例えば、ジクロルシラン；ＳｉＨ2 Ｃｌ2 ）とを原料
ガスとし、堆積温度を例えば５８０℃に設定して行う。
スパッタリング法による場合は、ＷＳｉｘターゲットを
用いる。
る金属シリサイド層９を、例えば１００ｎｍほどシリコ
ン層８上の全面に堆積する。このＷＳｉｘの堆積は、減
圧ＣＶＤ法またはスパッタリング法により行う。減圧Ｃ
ＶＤ法による場合は、金属ハロゲン化物（例えば、六フ
ッ化タングステン；ＷＦ6 ）のガスと、シラン系ガス
（例えば、ジクロルシラン；ＳｉＨ2 Ｃｌ2 ）とを原料
ガスとし、堆積温度を例えば５８０℃に設定して行う。
スパッタリング法による場合は、ＷＳｉｘターゲットを
用いる。
【００５０】次に、図１０に示すように、金属シリサイ
ド層９上に、ＣＶＤ法により、例えば酸化シリコンを１
５０ｎｍ程度堆積して、オフセット絶縁膜１１を形成す
る。このときのＣＶＤは、例えば、シラン（ＳｉＨ4 ）
と酸素（Ｏ2 ）を原料ガスとし、堆積温度を４２０℃程
度に設定して行う。
ド層９上に、ＣＶＤ法により、例えば酸化シリコンを１
５０ｎｍ程度堆積して、オフセット絶縁膜１１を形成す
る。このときのＣＶＤは、例えば、シラン（ＳｉＨ4 ）
と酸素（Ｏ2 ）を原料ガスとし、堆積温度を４２０℃程
度に設定して行う。
【００５１】次に、図１１に示すように、オフセット絶
縁膜１１上に、フォトレジスト等からなるエッチングマ
スク用のパターンを形成する。このパターンをマスクと
して、例えばＲＩＥ（Reactive Ion Etching) により、
オフセット絶縁膜１１、金属シリサイド層９、シリコン
層８ａ，８ｂ、窒化シリコン膜７およびゲート絶縁膜６
を順次、異方性エッチングする。これにより、ｐＭＯＳ
トランジスタおよびｎＭＯＳトランジスタのポリサイド
構造のゲート電極１０ａ，１０ｂが形成される。
縁膜１１上に、フォトレジスト等からなるエッチングマ
スク用のパターンを形成する。このパターンをマスクと
して、例えばＲＩＥ（Reactive Ion Etching) により、
オフセット絶縁膜１１、金属シリサイド層９、シリコン
層８ａ，８ｂ、窒化シリコン膜７およびゲート絶縁膜６
を順次、異方性エッチングする。これにより、ｐＭＯＳ
トランジスタおよびｎＭＯＳトランジスタのポリサイド
構造のゲート電極１０ａ，１０ｂが形成される。
【００５２】次に、図１２に示すように、ｐ型ＬＤＤ領
域１３ａとｎ型ＬＤＤ領域１４ａを、それぞれゲート電
極両側のウエル３，４内表面に形成する。具体的には、
第１領域Ａｒ１に開口を有するフォトレジストパターン
を形成して、オフセット絶縁膜付きのゲート電極１０ａ
とフィールド絶縁膜５を自己整合マスクとしたイオン注
入により、ｐ型ＬＤＤ領域１３ａを形成する。このとき
のイオン注入は、例えば、フッ化ホウ素イオン（ＢＦ2
+ ）の注入エネルギーが２０ＫｅＶ程度、ドーズ量が２
×１０13atoms ／ｃｍ2 程度で行う。レジストパターン
を除去後、第２領域Ａｒ２に開口を有するレジストパタ
ーンを形成し、イオン注入によりｎ型ＬＤＤ領域１４ａ
を形成する。このときのイオン注入は、例えば、砒素イ
オン（Ａｓ+ ）の注入エネルギーが２０ＫｅＶ程度、ド
ーズ量が５×１０13atoms ／ｃｍ2 程度で行う。
域１３ａとｎ型ＬＤＤ領域１４ａを、それぞれゲート電
極両側のウエル３，４内表面に形成する。具体的には、
第１領域Ａｒ１に開口を有するフォトレジストパターン
を形成して、オフセット絶縁膜付きのゲート電極１０ａ
とフィールド絶縁膜５を自己整合マスクとしたイオン注
入により、ｐ型ＬＤＤ領域１３ａを形成する。このとき
のイオン注入は、例えば、フッ化ホウ素イオン（ＢＦ2
+ ）の注入エネルギーが２０ＫｅＶ程度、ドーズ量が２
×１０13atoms ／ｃｍ2 程度で行う。レジストパターン
を除去後、第２領域Ａｒ２に開口を有するレジストパタ
ーンを形成し、イオン注入によりｎ型ＬＤＤ領域１４ａ
を形成する。このときのイオン注入は、例えば、砒素イ
オン（Ａｓ+ ）の注入エネルギーが２０ＫｅＶ程度、ド
ーズ量が５×１０13atoms ／ｃｍ2 程度で行う。
【００５３】つぎに、例えば１５０ｎｍの酸化シリコン
膜を成膜し、その全面をエッチバックすることにより、
図１に示すように、サイドウォール絶縁膜１２を形成す
る。前記ＬＤＤ領域１３ａ，１４ａの形成と同様な方法
によって、第１領域Ａｒ１または第２領域Ａｒ２の一方
側をレジストパターンで保護した状態で、サイドウォー
ル絶縁膜１２、オフセット絶縁膜付きのゲート電極１０
ａ，１０ｂおよびフィールド絶縁膜５を自己整合マスク
としたイオン注入により、ｐ+ 不純物領域１３ｂとｎ+
不純物領域１４ｂをそれぞれ形成する。ｐ+ 不純物領域
１３ｂの形成では、例えば、砒素イオン（Ａｓ+ ）をエ
ネルギーが２０ＫｅＶ程度、ドーズ量が３×１０15atom
s ／ｃｍ2 程度でイオン注入する。ｎ+ 不純物領域１４
ｂの形成では、フッ化ホウ素イオン（ＢＦ2 + ）を注入
エネルギーが２０ＫｅＶ程度、ドーズ量が３×１０15at
oms ／ｃｍ2 程度でイオン注入する。次いで、例えば１
０００℃、１０秒間のＲＴＡ(Rapid Thermal Annealin
g) により、不純物の活性化を行う。
膜を成膜し、その全面をエッチバックすることにより、
図１に示すように、サイドウォール絶縁膜１２を形成す
る。前記ＬＤＤ領域１３ａ，１４ａの形成と同様な方法
によって、第１領域Ａｒ１または第２領域Ａｒ２の一方
側をレジストパターンで保護した状態で、サイドウォー
ル絶縁膜１２、オフセット絶縁膜付きのゲート電極１０
ａ，１０ｂおよびフィールド絶縁膜５を自己整合マスク
としたイオン注入により、ｐ+ 不純物領域１３ｂとｎ+
不純物領域１４ｂをそれぞれ形成する。ｐ+ 不純物領域
１３ｂの形成では、例えば、砒素イオン（Ａｓ+ ）をエ
ネルギーが２０ＫｅＶ程度、ドーズ量が３×１０15atom
s ／ｃｍ2 程度でイオン注入する。ｎ+ 不純物領域１４
ｂの形成では、フッ化ホウ素イオン（ＢＦ2 + ）を注入
エネルギーが２０ＫｅＶ程度、ドーズ量が３×１０15at
oms ／ｃｍ2 程度でイオン注入する。次いで、例えば１
０００℃、１０秒間のＲＴＡ(Rapid Thermal Annealin
g) により、不純物の活性化を行う。
【００５４】その後、層間絶縁層の成膜、コンタクト孔
の形成、配線層の形成等の諸工程を経て、当該半導体装
置１を完成させる。
の形成、配線層の形成等の諸工程を経て、当該半導体装
置１を完成させる。
【００５５】本実施形態に係る半導体装置の製造方法で
は、ゲート絶縁膜６に窒素を導入するのではなく、ゲー
ト絶縁膜６上に形成された薄膜シリコン層７ａを熱窒化
処理して窒素を導入することにより、窒素の濃度ピーク
がゲート電極とゲート絶縁膜の界面に存在することか
ら、窒素の濃度ピークがゲート絶縁膜６と半導体基板２
との界面に存在する従来に比して、ゲート絶縁膜６と半
導体基板２との界面に存在する窒素濃度を大幅に低減さ
せることができる。ここで、ゲート絶縁膜６上に、ＣＶ
Ｄ法により窒化シリコン膜を形成する方法も考えられる
が、この場合には、成膜温度が７００℃と比較的高いた
め、ゲート絶縁膜膜６への成膜初期時に窒素がゲート絶
縁膜６と半導体基板２への界面へ拡散する恐れがある。
熱窒化処理も比較的高温であるが、本実施形態では、一
度薄膜シリコン層７ａをゲート絶縁膜６上に形成してお
き、当該薄膜シリコン層７ａに熱窒化処理を施すことか
ら、上記の問題を回避することができる。また、窒化処
理は結合の強さの関係で、酸化シリコンのＳｉ−Ｏ結合
に比して、ポリシリコンのＳｉ−Ｓｉ結合の方が起こり
やすいため、酸化シリコン膜に窒素を導入するよりもシ
リコン結晶を窒化する方が容易であることから、同一の
条件でより高濃度に窒素を導入することができ、ボロン
の突き抜けを抑制することができる。従って、上述した
ように、ボロンの熱拡散による半導体基板２への突き抜
けを抑制しつつ、窒素の半導体基板２への拡散をも抑制
することができる。
は、ゲート絶縁膜６に窒素を導入するのではなく、ゲー
ト絶縁膜６上に形成された薄膜シリコン層７ａを熱窒化
処理して窒素を導入することにより、窒素の濃度ピーク
がゲート電極とゲート絶縁膜の界面に存在することか
ら、窒素の濃度ピークがゲート絶縁膜６と半導体基板２
との界面に存在する従来に比して、ゲート絶縁膜６と半
導体基板２との界面に存在する窒素濃度を大幅に低減さ
せることができる。ここで、ゲート絶縁膜６上に、ＣＶ
Ｄ法により窒化シリコン膜を形成する方法も考えられる
が、この場合には、成膜温度が７００℃と比較的高いた
め、ゲート絶縁膜膜６への成膜初期時に窒素がゲート絶
縁膜６と半導体基板２への界面へ拡散する恐れがある。
熱窒化処理も比較的高温であるが、本実施形態では、一
度薄膜シリコン層７ａをゲート絶縁膜６上に形成してお
き、当該薄膜シリコン層７ａに熱窒化処理を施すことか
ら、上記の問題を回避することができる。また、窒化処
理は結合の強さの関係で、酸化シリコンのＳｉ−Ｏ結合
に比して、ポリシリコンのＳｉ−Ｓｉ結合の方が起こり
やすいため、酸化シリコン膜に窒素を導入するよりもシ
リコン結晶を窒化する方が容易であることから、同一の
条件でより高濃度に窒素を導入することができ、ボロン
の突き抜けを抑制することができる。従って、上述した
ように、ボロンの熱拡散による半導体基板２への突き抜
けを抑制しつつ、窒素の半導体基板２への拡散をも抑制
することができる。
【００５６】第２実施形態 図１３は、本実施形態に係る半導体装置の断面図であ
る。本実施形態に係る半導体装置は、基本的に第１実施
形態と同様であるが、酸化窒化シリコン膜からなるゲー
ト絶縁膜６ａを用いる。その他の構成は、第１実施形態
と同様である。
る。本実施形態に係る半導体装置は、基本的に第１実施
形態と同様であるが、酸化窒化シリコン膜からなるゲー
ト絶縁膜６ａを用いる。その他の構成は、第１実施形態
と同様である。
【００５７】第１領域Ａｒ１のｐＭＯＳトランジスタに
おいては、第１実施形態と同様、ＮＢＴＩを考慮して、
ゲート絶縁膜６ａ上に形成された薄膜シリコン層７ａを
熱窒化処理して窒素を導入することにより、窒素の濃度
ピークをゲート電極１０ａとゲート絶縁膜６ａの界面に
存在させ、ゲート絶縁膜６ａと半導体基板２との界面に
存在する窒素濃度を大幅に低減させる。
おいては、第１実施形態と同様、ＮＢＴＩを考慮して、
ゲート絶縁膜６ａ上に形成された薄膜シリコン層７ａを
熱窒化処理して窒素を導入することにより、窒素の濃度
ピークをゲート電極１０ａとゲート絶縁膜６ａの界面に
存在させ、ゲート絶縁膜６ａと半導体基板２との界面に
存在する窒素濃度を大幅に低減させる。
【００５８】一方、第２領域Ａｒ２のｎＭＯＳトランジ
スタにおいては、ゲート絶縁膜と半導体基板２との界面
に窒素を導入することで、トランジスタのホットキャリ
ア耐性が向上することが知られている。
スタにおいては、ゲート絶縁膜と半導体基板２との界面
に窒素を導入することで、トランジスタのホットキャリ
ア耐性が向上することが知られている。
【００５９】従って、ｐＭＯＳトランジスタにおけるボ
ロンの半導体基板２への突き抜けの抑制は、第１実施形
態と同様、高濃度に窒素が導入された窒化シリコン膜７
が担いつつ、本実施形態では上述したｎＭＯＳトランジ
スタのホットキャリア耐性を考慮して、ゲート絶縁膜６
ａに、第２領域Ａｒ２のｎＭＯＳトランジスタのホット
キャリア耐性を向上可能な程度、かつ、第１領域Ａｒ１
のｐＭＯＳトランジスタにおいてＮＢＴＩによるトラン
ジスタ能力の低下は無視できるほどに小さい濃度の窒素
が導入された酸化窒化シリコン膜を使用する。
ロンの半導体基板２への突き抜けの抑制は、第１実施形
態と同様、高濃度に窒素が導入された窒化シリコン膜７
が担いつつ、本実施形態では上述したｎＭＯＳトランジ
スタのホットキャリア耐性を考慮して、ゲート絶縁膜６
ａに、第２領域Ａｒ２のｎＭＯＳトランジスタのホット
キャリア耐性を向上可能な程度、かつ、第１領域Ａｒ１
のｐＭＯＳトランジスタにおいてＮＢＴＩによるトラン
ジスタ能力の低下は無視できるほどに小さい濃度の窒素
が導入された酸化窒化シリコン膜を使用する。
【００６０】ゲート絶縁膜６ａとして酸化窒化シリコン
膜を用いる場合は、上述したように、ｐＭＯＳトランジ
スタのＮＢＴＩによるトランジスタ特性の劣化を生じな
いように窒素濃度や分布を制御する必要がある。すなわ
ち、ゲート絶縁膜６ａとして酸化窒化シリコン膜を形成
する場合に、ゲート絶縁膜６ａとシリコン基板２との界
面に存在する窒素濃度は、ｎＭＯＳトランジスタのホッ
トキャリア耐性を向上させるためには、０．１％以上あ
ることが好ましく、また、ｐＭＯＳトランジスタのＮＢ
ＴＩによるトランジスタの能力の低下を抑制するために
は、１％以下に抑える必要がある。
膜を用いる場合は、上述したように、ｐＭＯＳトランジ
スタのＮＢＴＩによるトランジスタ特性の劣化を生じな
いように窒素濃度や分布を制御する必要がある。すなわ
ち、ゲート絶縁膜６ａとして酸化窒化シリコン膜を形成
する場合に、ゲート絶縁膜６ａとシリコン基板２との界
面に存在する窒素濃度は、ｎＭＯＳトランジスタのホッ
トキャリア耐性を向上させるためには、０．１％以上あ
ることが好ましく、また、ｐＭＯＳトランジスタのＮＢ
ＴＩによるトランジスタの能力の低下を抑制するために
は、１％以下に抑える必要がある。
【００６１】上記の本実施形態に係る半導体装置の製造
方法について説明する。図１から図３までの製造工程
は、第１実施形態と同様であるが、本実施形態では、図
３に示す酸化シリコン膜６の形成後、図４に示す薄膜シ
リコン層７ａの形成前に図１４に示す工程を有する。
方法について説明する。図１から図３までの製造工程
は、第１実施形態と同様であるが、本実施形態では、図
３に示す酸化シリコン膜６の形成後、図４に示す薄膜シ
リコン層７ａの形成前に図１４に示す工程を有する。
【００６２】すなわち、図３で示す工程において熱酸化
法により酸化シリコン膜６を形成後、酸化炉内をいった
ん窒素ガスで置換した後、ＮＯガスとＮ2 ガスを酸化炉
内に導入し、９００℃の設定温度で１分間ウエハー加熱
を行うことにより、酸化シリコン膜６を熱窒化処理し、
ゲート絶縁膜としての酸化窒化シリコン膜６ａを形成す
る。以降の工程としては、第１実施形態と同様、図４か
ら図１２の工程を行うことにより、図１３に示す半導体
装置を製造することができる。
法により酸化シリコン膜６を形成後、酸化炉内をいった
ん窒素ガスで置換した後、ＮＯガスとＮ2 ガスを酸化炉
内に導入し、９００℃の設定温度で１分間ウエハー加熱
を行うことにより、酸化シリコン膜６を熱窒化処理し、
ゲート絶縁膜としての酸化窒化シリコン膜６ａを形成す
る。以降の工程としては、第１実施形態と同様、図４か
ら図１２の工程を行うことにより、図１３に示す半導体
装置を製造することができる。
【００６３】本実施形態に係る半導体装置およびその製
造方法によれば、図１４に示すように酸化シリコン膜を
熱窒化処理するため、ゲート絶縁膜６ａとシリコン基板
２との界面に、当該熱窒化処理による導入窒素を有する
が、その濃度が０．１％以上１％以下になるように制御
している。従って、第１領域Ａｒ１のｐＭＯＳトランジ
スタ側において、第１実施形態の構成に加え、ゲート絶
縁膜６ａとして酸化窒化シリコンを使用しているが、酸
化窒化シリコンからなるゲート絶縁膜６ａと半導体基板
２との界面に存在する窒素濃度を１％以下に低減させて
おり、窒素の濃度ピークはゲート電極１０ａとゲート絶
縁膜６ａの界面に存在させていることから、ＮＢＴＩに
よるトランジスタ能力の低下を抑制することができる。
一方、第２領域Ａｒ２のｎＭＯＳトランジスタ側におい
ては、ゲート絶縁膜６ａとして微量の窒素が導入された
酸化窒化シリコンを使用することで、ゲート絶縁膜６ａ
と半導体基板２との界面に濃度が０．１％以上１％以下
の窒素が存在することから、ホットキャリア耐性を向上
させることができる。
造方法によれば、図１４に示すように酸化シリコン膜を
熱窒化処理するため、ゲート絶縁膜６ａとシリコン基板
２との界面に、当該熱窒化処理による導入窒素を有する
が、その濃度が０．１％以上１％以下になるように制御
している。従って、第１領域Ａｒ１のｐＭＯＳトランジ
スタ側において、第１実施形態の構成に加え、ゲート絶
縁膜６ａとして酸化窒化シリコンを使用しているが、酸
化窒化シリコンからなるゲート絶縁膜６ａと半導体基板
２との界面に存在する窒素濃度を１％以下に低減させて
おり、窒素の濃度ピークはゲート電極１０ａとゲート絶
縁膜６ａの界面に存在させていることから、ＮＢＴＩに
よるトランジスタ能力の低下を抑制することができる。
一方、第２領域Ａｒ２のｎＭＯＳトランジスタ側におい
ては、ゲート絶縁膜６ａとして微量の窒素が導入された
酸化窒化シリコンを使用することで、ゲート絶縁膜６ａ
と半導体基板２との界面に濃度が０．１％以上１％以下
の窒素が存在することから、ホットキャリア耐性を向上
させることができる。
【００６４】第３実施形態 第１実施形態においては、ゲート絶縁膜６上に形成した
薄膜シリコン層７ａに熱窒化処理を施すことにより窒素
を導入したが、本実施形態においては、窒素のプラズマ
を用いて窒素を導入する。なお、他のプロセスは第１実
施形態と同様である。なお、ゲート絶縁膜として、第２
実施形態で説明した酸化窒化シリコン膜を使用してもよ
い。
薄膜シリコン層７ａに熱窒化処理を施すことにより窒素
を導入したが、本実施形態においては、窒素のプラズマ
を用いて窒素を導入する。なお、他のプロセスは第１実
施形態と同様である。なお、ゲート絶縁膜として、第２
実施形態で説明した酸化窒化シリコン膜を使用してもよ
い。
【００６５】すなわち、第１実施形態における図５に示
す工程において、ウェーハを４００℃に加熱した状態
で、炉内にＮ2 ガスおよびＨｅガスを導入し、マイクロ
波パワーを３ｋＷ程度とすることにより、窒素のプラズ
マを発生させて、２００秒間プラズマ窒化処理すること
により多結晶シリコン層６に窒素を導入する。
す工程において、ウェーハを４００℃に加熱した状態
で、炉内にＮ2 ガスおよびＨｅガスを導入し、マイクロ
波パワーを３ｋＷ程度とすることにより、窒素のプラズ
マを発生させて、２００秒間プラズマ窒化処理すること
により多結晶シリコン層６に窒素を導入する。
【００６６】本実施形態によれば、シリコン層６に窒素
を導入する際の処理温度が４００℃と第一実施形態にお
ける熱窒化処理に比して低いことから、熱による窒素の
シリコン基板２とゲート絶縁膜６の界面への拡散を、第
１実施形態に比してさらに抑止できる。その結果、第１
実施形態と同様の効果を奏することができる。
を導入する際の処理温度が４００℃と第一実施形態にお
ける熱窒化処理に比して低いことから、熱による窒素の
シリコン基板２とゲート絶縁膜６の界面への拡散を、第
１実施形態に比してさらに抑止できる。その結果、第１
実施形態と同様の効果を奏することができる。
【００６７】本発明の半導体装置は、上記の実施形態の
説明に限定されない。本実施形態においては、ゲート絶
縁膜として、酸化シリコン膜または酸化窒化シリコン膜
を用いたが、窒化シリコン膜の誘電率が酸化シリコン膜
の誘電率よりも大きいこと等を考慮すると、ゲート絶縁
膜絶縁膜は、窒化シリコン膜、窒化シリコン膜と酸化シ
リコン膜との積層構造であってもよい。また、本実施形
態においては、低抵抗化層として金属シリサイド層１４
を用いたが、その材質はタングステンシリサイド（ＷＳ
ｉｘ）に限らず、コバルトシリサイド（ＣｏＳｉ2 ）、
ニッケルシリサイド（ＮｉＳｉ）、チタンシリサイド
（ＴｉＳｉ2 ）等、高融点金属を硅素化したものであれ
ばよい。さらに、低抵抗化層を用いずにシリコン層のみ
でゲート電極を構成してもよい。
説明に限定されない。本実施形態においては、ゲート絶
縁膜として、酸化シリコン膜または酸化窒化シリコン膜
を用いたが、窒化シリコン膜の誘電率が酸化シリコン膜
の誘電率よりも大きいこと等を考慮すると、ゲート絶縁
膜絶縁膜は、窒化シリコン膜、窒化シリコン膜と酸化シ
リコン膜との積層構造であってもよい。また、本実施形
態においては、低抵抗化層として金属シリサイド層１４
を用いたが、その材質はタングステンシリサイド（ＷＳ
ｉｘ）に限らず、コバルトシリサイド（ＣｏＳｉ2 ）、
ニッケルシリサイド（ＮｉＳｉ）、チタンシリサイド
（ＴｉＳｉ2 ）等、高融点金属を硅素化したものであれ
ばよい。さらに、低抵抗化層を用いずにシリコン層のみ
でゲート電極を構成してもよい。
【００６８】また、本実施形態においては、薄膜シリコ
ン層７ａおよびシリコン層８として、ポリシリコンまた
はアモルファスシリコンを例に説明したが、特にゲート
電極として機能するシリコン層８には、ゲート電極中の
ボロンの活性化率が高い観点から、他の材料としてＳｉ
x Ｇｅ1-x を用いてもよい。Ｓｉx Ｇｅ1-x からなるゲ
ート電極を形成する場合には、例えば、圧力が３０Ｐ
ａ、温度が５００℃に設定された炉内にＳｉＨ4 ガスを
０．５ｓｌｍ供給することにより、シード層となるアモ
ルファスシリコン層を形成した後、供給ガスを切り換え
て、ＳｉＨ4 ガスを０．５ｓｌｍ、ＧｅＨ4 ガスを０．
２５ｓｌｍ供給することにより成膜を行うことで、例え
ば、１００ｎｍ程度のＳｉＧｅ膜を形成することができ
る。
ン層７ａおよびシリコン層８として、ポリシリコンまた
はアモルファスシリコンを例に説明したが、特にゲート
電極として機能するシリコン層８には、ゲート電極中の
ボロンの活性化率が高い観点から、他の材料としてＳｉ
x Ｇｅ1-x を用いてもよい。Ｓｉx Ｇｅ1-x からなるゲ
ート電極を形成する場合には、例えば、圧力が３０Ｐ
ａ、温度が５００℃に設定された炉内にＳｉＨ4 ガスを
０．５ｓｌｍ供給することにより、シード層となるアモ
ルファスシリコン層を形成した後、供給ガスを切り換え
て、ＳｉＨ4 ガスを０．５ｓｌｍ、ＧｅＨ4 ガスを０．
２５ｓｌｍ供給することにより成膜を行うことで、例え
ば、１００ｎｍ程度のＳｉＧｅ膜を形成することができ
る。
【００６９】さらに、シリコン層８へのボロンやリン等
の不純物の導入方法として、例えば、シリコン層８の全
領域にｎ型不純物、例えばＡｓまたはＰを導入し、その
後、ポリシリコン層８の一部（第１領域）をｐ型化して
もよい。この場合、このシリコン層８の全領域に不純物
を導入する方法は、イオン注入に限らず、シリコン層８
の堆積過程で行うこともできる。その他、本発明の要旨
を逸脱しない範囲で、種々の変更が可能である。
の不純物の導入方法として、例えば、シリコン層８の全
領域にｎ型不純物、例えばＡｓまたはＰを導入し、その
後、ポリシリコン層８の一部（第１領域）をｐ型化して
もよい。この場合、このシリコン層８の全領域に不純物
を導入する方法は、イオン注入に限らず、シリコン層８
の堆積過程で行うこともできる。その他、本発明の要旨
を逸脱しない範囲で、種々の変更が可能である。
【００７０】
【発明の効果】本発明によれば、ゲート電極中に導入さ
れた導電性不純物の半導体基板への突き抜けを抑止しつ
つ、当該導電性不純物の突き抜けを抑止するための窒素
の半導体基板への拡散をも抑止してトランジスタ特性の
劣化を抑制することができる。
れた導電性不純物の半導体基板への突き抜けを抑止しつ
つ、当該導電性不純物の突き抜けを抑止するための窒素
の半導体基板への拡散をも抑止してトランジスタ特性の
劣化を抑制することができる。
【図１】第１実施形態に係る半導体装置の断面図であ
る。
る。
【図２】第１実施形態に係る半導体装置の製造工程にお
ける断面図であり、フィールド絶縁膜およびウェルの形
成工程までを示す。
ける断面図であり、フィールド絶縁膜およびウェルの形
成工程までを示す。
【図３】図２の続きの工程を示す断面図であり、ゲート
絶縁膜の形成工程までを示す。
絶縁膜の形成工程までを示す。
【図４】図３の続きの工程を示す断面図であり、薄膜シ
リコン層の形成工程までを示す。
リコン層の形成工程までを示す。
【図５】図４の続きの工程を示す断面図であり、薄膜シ
リコン層への窒素の導入工程までを示す。
リコン層への窒素の導入工程までを示す。
【図６】図５の続きの工程を示す断面図であり、ゲート
電極となるシリコン層の形成工程までを示す。
電極となるシリコン層の形成工程までを示す。
【図７】図６の続きの工程を示す断面図であり、シリコ
ン層へのｎ型不純物の導入工程までを示す。
ン層へのｎ型不純物の導入工程までを示す。
【図８】図７の続きの工程を示す断面図であり、シリコ
ン層へのｐ型不純物の導入工程までを示す。
ン層へのｐ型不純物の導入工程までを示す。
【図９】図８の続きの工程を示す断面図であり、金属シ
リサイド層の形成工程までを示す。
リサイド層の形成工程までを示す。
【図１０】図９の続きの工程を示す断面図であり、オフ
セット絶縁膜の形成工程までを示す。
セット絶縁膜の形成工程までを示す。
【図１１】図１０の続きの工程を示す断面図であり、ゲ
ート電極のパターニング工程までを示す。
ート電極のパターニング工程までを示す。
【図１２】図１１の続きの工程を示す断面図であり、Ｌ
ＤＤ領域の形成工程までを示す。
ＤＤ領域の形成工程までを示す。
【図１３】第２実施形態に係る半導体装置の断面図であ
る。
る。
【図１４】第２実施形態に係る半導体装置の製造工程に
おける断面図であり、ゲート絶縁膜への窒素導入工程ま
でを示す。
おける断面図であり、ゲート絶縁膜への窒素導入工程ま
でを示す。
１…半導体装置、２…半導体基板、３…ｎウェル、４…
ｐウェル、５…フィード絶縁膜、６，６ａ…ゲート絶縁
膜、７…窒化シリコン膜、７ａ…薄膜シリコン層、８…
シリコン層、８ａ…ｐ型シリコン層、８ｂ…ｎ型シリコ
ン層、９…金属シリサイド層、１０ａ，１０ｂ…ゲート
電極、１１…オフセット絶縁膜、１２…サイドウォール
絶縁膜、１３…ｐ型ソース・ドレイン不純物領域、１３
ａ…ｐ型ＬＤＤ領域、１３ｂ…ｐ+ 不純物領域、１４…
ｎ型ソース・ドレイン不純物領域、１４ａ…ｎ型ＬＤＤ
領域、１４ｂ…ｎ+ 不純物領域。
ｐウェル、５…フィード絶縁膜、６，６ａ…ゲート絶縁
膜、７…窒化シリコン膜、７ａ…薄膜シリコン層、８…
シリコン層、８ａ…ｐ型シリコン層、８ｂ…ｎ型シリコ
ン層、９…金属シリサイド層、１０ａ，１０ｂ…ゲート
電極、１１…オフセット絶縁膜、１２…サイドウォール
絶縁膜、１３…ｐ型ソース・ドレイン不純物領域、１３
ａ…ｐ型ＬＤＤ領域、１３ｂ…ｐ+ 不純物領域、１４…
ｎ型ソース・ドレイン不純物領域、１４ａ…ｎ型ＬＤＤ
領域、１４ｂ…ｎ+ 不純物領域。
フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 CC05 DD37 DD43 DD45 DD65 DD86 EE03 EE12 EE14 EE17 FF14 FF16 GG09 GG10 GG14 HH04 5F048 AA07 AC03 BA01 BB04 BB06 BB07 BB08 BB11 BB12 BC06 BE03 BG12 BH07 DA25 5F140 AA06 AA28 AB03 AC01 BA01 BD01 BD05 BD07 BD09 BD10 BE05 BE07 BE08 BF04 BF11 BF18 BF34 BG08 BG12 BG20 BG28 BG30 BG32 BG38 BG53 BH15 BK02 BK21 BK25 CB01 CB08
Claims (18)
- 【請求項１】導電性不純物を含有するゲート電極を有す
る半導体装置の製造方法であって、 半導体基板上にゲート絶縁膜を形成する工程と、 前記ゲート絶縁膜上に拡散抑止膜用層を形成する工程
と、 前記拡散抑止膜用層に窒素を導入して、前記ゲート絶縁
膜および前記半導体基板への前記導電性不純物の拡散を
抑止する拡散抑止膜を形成する工程と、 前記拡散抑止膜上に前記導電性不純物を含有する前記ゲ
ート電極を形成する工程と、 前記半導体基板に、ソース領域およびドレイン領域を形
成する工程とを有する半導体装置の製造方法。 - 【請求項２】前記拡散抑止膜用層を形成する工程におい
て、少なくとも非晶質シリコン、多結晶シリコン、シリ
コンとゲルマニウムの混晶のいずれかを含む前記拡散抑
止膜用層を形成する請求項１記載の半導体装置の製造方
法。 - 【請求項３】前記拡散抑止膜を形成する工程において、
窒素雰囲気中で熱処理を行うことにより前記拡散抑止膜
用層に窒素を導入して拡散抑止膜を形成する請求項１記
載の半導体装置の製造方法。 - 【請求項４】前記拡散抑止膜を形成する工程において、
窒素のプラズマを用いて前記拡散抑止膜用層に窒素を導
入して拡散抑止膜を形成する請求項１記載の半導体装置
の製造方法。 - 【請求項５】活性領域として区分された第１および第２
領域における半導体基板に異なる導電型不純物を含有す
るゲート電極を有する半導体装置の製造方法であって、 前記第１および第２領域の前記半導体基板上にゲート絶
縁膜を形成する工程と、 前記第１および第２領域の前記ゲート絶縁膜上に拡散抑
止膜用層を形成する工程と、 前記第１および第２領域の前記拡散抑止膜用層に窒素を
導入して、前記ゲート絶縁膜および前記半導体基板への
前記導電型不純物の拡散を抑止する拡散抑止膜を形成す
る工程と、 前記第１および第２領域の前記拡散抑止膜上に、それぞ
れ異なる導電型不純物を含有するゲート電極を形成する
工程と、 前記第１および第２領域の前記半導体基板に、それぞれ
ソース領域およびドレイン領域を形成する工程とを有す
る半導体装置の製造方法。 - 【請求項６】前記拡散抑止膜用層を形成する工程におい
て、少なくとも非晶質シリコン、多結晶シリコン、シリ
コンとゲルマニウムの混晶のいずれかを含む前記拡散抑
止膜用層を形成する請求項５記載の半導体装置の製造方
法。 - 【請求項７】前記拡散抑止膜を形成する工程において、
窒素雰囲気中で熱処理を行うことにより前記拡散抑止膜
用層に窒素を導入して拡散抑止膜を形成する請求項５記
載の半導体装置の製造方法。 - 【請求項８】前記拡散抑止膜を形成する工程において、
窒素のプラズマを用いて前記拡散抑止膜用層に窒素を導
入して拡散抑止膜を形成する請求項５記載の半導体装置
の製造方法。 - 【請求項９】前記ゲート絶縁膜を形成する工程におい
て、酸化シリコンを含むゲート絶縁膜を形成する請求項
５記載の半導体装置の製造方法。 - 【請求項１０】前記ゲート絶縁膜を形成する工程におい
て、酸化シリコンを含む膜を形成し、前記半導体基板と
の界面に存在する窒素の濃度が０．１％以上１％以下に
なるよう当該酸化シリコンを含む膜に窒素を導入する請
求項５記載の半導体装置の製造方法。 - 【請求項１１】前記第１および第２領域の前記拡散抑止
膜上に、それぞれ異なる導電型不純物を含有するゲート
電極を形成する工程は、 前記第１領域の前記拡散抑止膜上に、第１導電型不純物
を含有する第１ゲート電極を形成する工程と、 前記第２領域の前記拡散抑止膜上に、第２導電型不純物
を含有する第２ゲート電極を形成する工程とを有する請
求項５記載の半導体装置の製造方法。 - 【請求項１２】前記第１および第２領域の前記半導体基
板に、それぞれソース領域およびドレイン領域を形成す
る工程は、 前記第１領域の前記半導体基板に、第１導電型のソース
領域およびドレイン領域を形成する工程と、 前記第２領域の前記半導体基板に、第２導電型のソース
領域およびドレイン領域を形成する工程とを有する請求
項１１記載の半導体装置の製造方法。 - 【請求項１３】導電性不純物を含有するゲート電極を有
する半導体装置であって、 チャネル形成領域を有する半導体基板上に形成されたゲ
ート絶縁膜と、 前記ゲート絶縁膜上に形成され、前記ゲート絶縁膜およ
び前記半導体基板への前記導電性不純物の拡散を抑止す
る窒素を含有する拡散抑止膜と、 前記拡散抑止膜上に形成され、前記導電性不純物を含有
する前記ゲート電極と、 前記半導体基板に形成されたソース領域およびドレイン
領域とを有する半導体装置。 - 【請求項１４】前記拡散抑止膜は、少なくとも非晶質シ
リコン、多結晶シリコン、シリコンとゲルマニウムの混
晶のいずれかを含む膜に窒素が導入されている請求項１
３記載の半導体装置。 - 【請求項１５】活性領域として区分された第１および第
２領域における半導体基板に異なる導電型不純物を含有
するゲート電極を有する半導体装置であって、 前記第１および第２領域の前記半導体基板上に形成され
たゲート絶縁膜と、 前記第１および第２領域の前記ゲート絶縁膜上に形成さ
れ、前記ゲート絶縁膜および前記半導体基板への前記導
電型不純物の拡散を抑止する窒素を含有する拡散抑止膜
と、 前記第１および第２領域の前記拡散抑止膜上に形成さ
れ、それぞれ異なる導電型不純物を含有するゲート電極
と、 前記第１および第２領域の前記半導体基板にそれぞれ形
成されたソース領域およびドレイン領域とを有する半導
体装置。 - 【請求項１６】前記拡散抑止膜は、少なくとも非晶質シ
リコン、多結晶シリコン、シリコンとゲルマニウムの混
晶のいずれかを含む膜に窒素が導入されている請求項１
５記載の半導体装置。 - 【請求項１７】前記ゲート絶縁膜は、酸化シリコンを含
む請求項１５記載の半導体装置。 - 【請求項１８】前記ゲート絶縁膜は、前記半導体基板と
の界面に存在する窒素の濃度が０．１％以上１％以下と
なる窒素を含有する請求項１５記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001093033A JP2002289846A (ja) | 2001-03-28 | 2001-03-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001093033A JP2002289846A (ja) | 2001-03-28 | 2001-03-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002289846A true JP2002289846A (ja) | 2002-10-04 |
Family
ID=18947416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001093033A Pending JP2002289846A (ja) | 2001-03-28 | 2001-03-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002289846A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005004224A1 (ja) * | 2003-07-01 | 2005-01-13 | Nec Corporation | 半導体装置及びその製造方法 |
| JP2013545275A (ja) * | 2010-09-30 | 2013-12-19 | 東京エレクトロン株式会社 | 化学気相成長法による低温での誘電体膜の作製 |
-
2001
- 2001-03-28 JP JP2001093033A patent/JP2002289846A/ja active Pending
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| JP2013545275A (ja) * | 2010-09-30 | 2013-12-19 | 東京エレクトロン株式会社 | 化学気相成長法による低温での誘電体膜の作製 |
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