JP2002057296A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 表面チャネル型のＰＭＯＳＦＥＴを覆うシリ
コン窒化膜を成膜した際に生じるホウ素の突き抜けを防
止して、トランジスタ特性の向上を図る。 【解決手段】 同一シリコン基板１にＤＲＡＭと表面チ
ャネル型のＰＭＯＳＦＥＴとＮＭＯＳＦＥＴを備えたロ
ジック素子とを搭載した半導体装置の製造方法であっ
て、ロジック素子の活性層上に金属シリサイド層１２を
形成する工程と、金属シリサイド層１２を含むロジック
素子表面を覆うシリコン窒化膜１３を形成する工程とを
備え、シリコン窒化膜１３は、原料ガスにジクロロシラ
ンとアンモニアとを用い、６５０℃以上７５０℃以下の
堆積温度で成膜される。
コン窒化膜を成膜した際に生じるホウ素の突き抜けを防
止して、トランジスタ特性の向上を図る。 【解決手段】 同一シリコン基板１にＤＲＡＭと表面チ
ャネル型のＰＭＯＳＦＥＴとＮＭＯＳＦＥＴを備えたロ
ジック素子とを搭載した半導体装置の製造方法であっ
て、ロジック素子の活性層上に金属シリサイド層１２を
形成する工程と、金属シリサイド層１２を含むロジック
素子表面を覆うシリコン窒化膜１３を形成する工程とを
備え、シリコン窒化膜１３は、原料ガスにジクロロシラ
ンとアンモニアとを用い、６５０℃以上７５０℃以下の
堆積温度で成膜される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、詳しくはＤＲＡＭとロジック素子とを混載
した半導体装置の製造方法に関する。
方法に関し、詳しくはＤＲＡＭとロジック素子とを混載
した半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭとロジック素子とを一つの半導
体基板に搭載した半導体装置が知られている。このよう
な半導体装置において、ロジック素子領域に形成されて
いるトランジスタの活性領域上には低抵抗層として金属
シリサイド層が形成されているものがある。また、上記
金属シリサイドへ開口するコンタクトホールを形成する
際に、フィールド酸化膜へコンタクトホールがずれて形
成されても、接合リークを発生しないように全面にエッ
チングストッパを被覆して、フィールド酸化膜の掘れを
低減する、いわゆるボーダーレスコンタクト形成を行う
ことがある。このときのエッチングストッパとしては、
シリコン酸化膜とのエッチング選択比を確保することが
できるシリコン窒化膜が用いられる。そしてロジック素
子の場合には、例えば、５００℃以下の低温で成膜を行
うため、プラズマＣＶＤ法によって形成することが一般
的である。
体基板に搭載した半導体装置が知られている。このよう
な半導体装置において、ロジック素子領域に形成されて
いるトランジスタの活性領域上には低抵抗層として金属
シリサイド層が形成されているものがある。また、上記
金属シリサイドへ開口するコンタクトホールを形成する
際に、フィールド酸化膜へコンタクトホールがずれて形
成されても、接合リークを発生しないように全面にエッ
チングストッパを被覆して、フィールド酸化膜の掘れを
低減する、いわゆるボーダーレスコンタクト形成を行う
ことがある。このときのエッチングストッパとしては、
シリコン酸化膜とのエッチング選択比を確保することが
できるシリコン窒化膜が用いられる。そしてロジック素
子の場合には、例えば、５００℃以下の低温で成膜を行
うため、プラズマＣＶＤ法によって形成することが一般
的である。
【０００３】また、上記ロジック領域のトランジスタの
ゲート電極がＮ+ 型である場合には、ＰＭＯＳＦＥＴの
動作が埋め込みチャネル型となるため、ソース・ドレイ
ン間耐圧の低下、短チャネル効果の悪化等の原因により
ゲート長の微細化が困難となる。そのため、ＰＭＯＳＦ
ＥＴ／ＮＭＯＳＦＥＴともに表面チャネル型動作とする
ために、ＮＭＯＳＦＥＴはＮ+ 型ゲート、ＰＭＯＳＦＥ
ＴはＰ+ 型ゲートのＰｏｌｙ−Ｓｉで構成するデュアル
ゲート構造が必要となる。したがって、ＰＭＯＳトラン
ジスタのゲート電極のＰｏｌｙ−ＳｉをＰ+ 型とするた
めにＰｏｌｙ−Ｓｉ中にホウ素が導入されていた。
ゲート電極がＮ+ 型である場合には、ＰＭＯＳＦＥＴの
動作が埋め込みチャネル型となるため、ソース・ドレイ
ン間耐圧の低下、短チャネル効果の悪化等の原因により
ゲート長の微細化が困難となる。そのため、ＰＭＯＳＦ
ＥＴ／ＮＭＯＳＦＥＴともに表面チャネル型動作とする
ために、ＮＭＯＳＦＥＴはＮ+ 型ゲート、ＰＭＯＳＦＥ
ＴはＰ+ 型ゲートのＰｏｌｙ−Ｓｉで構成するデュアル
ゲート構造が必要となる。したがって、ＰＭＯＳトラン
ジスタのゲート電極のＰｏｌｙ−ＳｉをＰ+ 型とするた
めにＰｏｌｙ−Ｓｉ中にホウ素が導入されていた。
【０００４】
【発明が解決しようとする課題】しかしながら、プラズ
マＣＶＤ法によって、ロジックトランジスタおよびＤＲ
ＡＭのセルトランジスタを被覆するシリコン窒化膜を形
成すると、シリコン窒化膜中に含まれる水素がホウ素の
突き抜けを促進する。すなわち、ＰＭＯＳトランジスタ
のゲート電極のＰｏｌｙ−Ｓｉ中に導入されたホウ素は
ゲート酸化膜中に取り込まれ、さらにゲート酸化膜を突
き抜けて基板にまで到達するという問題があった。この
ホウ素拡散は、ＰＭＯＳＦＥＴのＶthの変動やゲート絶
縁膜の信頼性低下の原因となる。現状では、膜中に水素
を含まないシリコン窒化膜を形成することは極めて困難
であり、そのため、ホウ素の増速拡散を抑制することは
困難である。また、上記シリコン窒化膜を形成した後、
ＤＲＡＭセル形成のための高温熱処理（例えば、７００
℃程度の熱処理）が行われる場合には、シリコン窒化膜
の形成方法がプラズマＣＶＤ法であると膜剥がれを生じ
る場合がある。そのため、他のエッチングストッパ膜が
必要となる。
マＣＶＤ法によって、ロジックトランジスタおよびＤＲ
ＡＭのセルトランジスタを被覆するシリコン窒化膜を形
成すると、シリコン窒化膜中に含まれる水素がホウ素の
突き抜けを促進する。すなわち、ＰＭＯＳトランジスタ
のゲート電極のＰｏｌｙ−Ｓｉ中に導入されたホウ素は
ゲート酸化膜中に取り込まれ、さらにゲート酸化膜を突
き抜けて基板にまで到達するという問題があった。この
ホウ素拡散は、ＰＭＯＳＦＥＴのＶthの変動やゲート絶
縁膜の信頼性低下の原因となる。現状では、膜中に水素
を含まないシリコン窒化膜を形成することは極めて困難
であり、そのため、ホウ素の増速拡散を抑制することは
困難である。また、上記シリコン窒化膜を形成した後、
ＤＲＡＭセル形成のための高温熱処理（例えば、７００
℃程度の熱処理）が行われる場合には、シリコン窒化膜
の形成方法がプラズマＣＶＤ法であると膜剥がれを生じ
る場合がある。そのため、他のエッチングストッパ膜が
必要となる。
【０００５】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置の製造方法である。
決するためになされた半導体装置の製造方法である。
【０００６】本発明の半導体装置の製造方法は、同一基
板にＤＲＡＭと表面チャネル型のＰＭＯＳＦＥＴとＮＭ
ＯＳＦＥＴを備えたロジック素子とを搭載した半導体装
置の製造方法であって、ロジック素子の活性層上に金属
シリサイドを形成する工程と、金属シリサイドを含むロ
ジック素子表面を覆うシリコン窒化膜を形成する工程と
を備え、シリコン窒化膜は、６５０℃以上７５０℃以下
の堆積温度で成膜される。
板にＤＲＡＭと表面チャネル型のＰＭＯＳＦＥＴとＮＭ
ＯＳＦＥＴを備えたロジック素子とを搭載した半導体装
置の製造方法であって、ロジック素子の活性層上に金属
シリサイドを形成する工程と、金属シリサイドを含むロ
ジック素子表面を覆うシリコン窒化膜を形成する工程と
を備え、シリコン窒化膜は、６５０℃以上７５０℃以下
の堆積温度で成膜される。
【０００７】上記半導体装置の製造方法では、シリコン
窒化膜は、６５０℃以上７５０℃以下の堆積温度で成膜
されることから、発明者の知見によれば、従来の問題で
あった、シリコン窒化膜の成膜時に発生していたホウ素
の突き抜けによるトランジスタ特性の劣化は起こらなか
った。
窒化膜は、６５０℃以上７５０℃以下の堆積温度で成膜
されることから、発明者の知見によれば、従来の問題で
あった、シリコン窒化膜の成膜時に発生していたホウ素
の突き抜けによるトランジスタ特性の劣化は起こらなか
った。
【０００８】
【発明の実施の形態】本発明の半導体装置の製造方法に
係る実施の形態を、図１〜図９に示す概略構成断面図に
よって説明する。図では、シリコン基板上にＤＲＡＭと
ロジック素子を搭載するプロセスを示す。
係る実施の形態を、図１〜図９に示す概略構成断面図に
よって説明する。図では、シリコン基板上にＤＲＡＭと
ロジック素子を搭載するプロセスを示す。
【０００９】図１に示すように、シリコン基板１上にシ
リコン酸化膜２を例えばドライ酸化で形成し、さらに例
えば減圧ＣＶＤ法によってシリコン窒化膜３を堆積した
後、活性領域を形成する部分にレジストパターン（図示
せず）を形成する。このレジストパターンをマスクにし
て、上記シリコン窒化膜３、シリコン酸化膜２、シリコ
ン基板１を順次エッチングして溝（トレンチ領域）４を
形成する。このとき、シリコン基板１は例えば３５０ｎ
ｍ〜４００ｎｍの深さになるようにエッチングされる。
リコン酸化膜２を例えばドライ酸化で形成し、さらに例
えば減圧ＣＶＤ法によってシリコン窒化膜３を堆積した
後、活性領域を形成する部分にレジストパターン（図示
せず）を形成する。このレジストパターンをマスクにし
て、上記シリコン窒化膜３、シリコン酸化膜２、シリコ
ン基板１を順次エッチングして溝（トレンチ領域）４を
形成する。このとき、シリコン基板１は例えば３５０ｎ
ｍ〜４００ｎｍの深さになるようにエッチングされる。
【００１０】その後、上記溝４をシリコン酸化膜５で埋
め込む。例えば高密度プラズマＣＶＤ（例えば堆積温度
は６５０℃よ７００℃）によって、埋め込みを行うこと
によって、段差被覆性が良好な緻密な膜を形成すること
が可能となる。
め込む。例えば高密度プラズマＣＶＤ（例えば堆積温度
は６５０℃よ７００℃）によって、埋め込みを行うこと
によって、段差被覆性が良好な緻密な膜を形成すること
が可能となる。
【００１１】続いて、化学的機械研磨（以下、ＣＭＰと
いう、ＣＭＰはChemical Mechanical Polishing の略）
によって、上記シリコン酸化膜５を研磨して平坦化を行
う．シリコン窒化膜３上のシリコン酸化膜５が除去され
る程度に上記研磨は行われる。また、ＣＭＰでのグロー
バル段差を低減するために、広いアクティブ領域上のシ
リコン酸化膜を予めリソグラフィー技術とエッチングと
によって除去しておくことも可能である。
いう、ＣＭＰはChemical Mechanical Polishing の略）
によって、上記シリコン酸化膜５を研磨して平坦化を行
う．シリコン窒化膜３上のシリコン酸化膜５が除去され
る程度に上記研磨は行われる。また、ＣＭＰでのグロー
バル段差を低減するために、広いアクティブ領域上のシ
リコン酸化膜を予めリソグラフィー技術とエッチングと
によって除去しておくことも可能である。
【００１２】次に、図２に示すように、例えば熱リン酸
を用いて上記シリコン窒化膜３（図１参照）を除去し活
性領域を形成する。また、シリコン窒化膜３を除去する
前にシリコン酸化膜の緻密化や活性領域の角部に丸みを
形成する目的で窒素雰囲気もしくは酸素雰囲気もしくは
水素と酸素との雰囲気中で熱処理を行うことも可能であ
る。
を用いて上記シリコン窒化膜３（図１参照）を除去し活
性領域を形成する。また、シリコン窒化膜３を除去する
前にシリコン酸化膜の緻密化や活性領域の角部に丸みを
形成する目的で窒素雰囲気もしくは酸素雰囲気もしくは
水素と酸素との雰囲気中で熱処理を行うことも可能であ
る。
【００１３】次いで、活性領域の表面を例えば１０ｎｍ
程度酸化して犠牲酸化膜（図示せず）を形成する。
程度酸化して犠牲酸化膜（図示せず）を形成する。
【００１４】次いで、ＮチャネルＭＯＳＦＥＴを形成す
る領域にＰ型ウエル領域７を形成し、ＭＯＳＦＥＴのパ
ンチスルーを阻止することを目的として埋め込み層を形
成するためのイオン注入、Ｖth調整のためのイオン注入
を行い、ＮＭＯＳチャネル領域を形成する。Ｐチャネル
ＭＯＳＦＥＴを形成する領域にＮ型ウエル領域６を形成
する。またＭＯＳＦＥＴのパンチスルーを阻止すること
を目的として埋め込み層を形成するためのイオン注入、
Ｖth調整のためのイオン注入を行い、ＰＭＯＳチャネル
領域を形成する。
る領域にＰ型ウエル領域７を形成し、ＭＯＳＦＥＴのパ
ンチスルーを阻止することを目的として埋め込み層を形
成するためのイオン注入、Ｖth調整のためのイオン注入
を行い、ＮＭＯＳチャネル領域を形成する。Ｐチャネル
ＭＯＳＦＥＴを形成する領域にＮ型ウエル領域６を形成
する。またＭＯＳＦＥＴのパンチスルーを阻止すること
を目的として埋め込み層を形成するためのイオン注入、
Ｖth調整のためのイオン注入を行い、ＰＭＯＳチャネル
領域を形成する。
【００１５】また、ＤＲＡＭのＭＯＳＦＥＴに対して
も、パンチスルーを阻止することを目的として埋め込み
層を形成するためのイオン注入、Ｖth調整のためのイオ
ン注入を行い、ＤＲＡＭのセル領域を形成する。
も、パンチスルーを阻止することを目的として埋め込み
層を形成するためのイオン注入、Ｖth調整のためのイオ
ン注入を行い、ＤＲＡＭのセル領域を形成する。
【００１６】次に図３に示すように、上記犠牲酸化膜を
例えばフッ酸を用いて除去し、その後、パイロジェニッ
ク酸化（水素と酸素との混合雰囲気、ガス供給流量は例
えば８００ｃｍ3 ／ｍｉｎ）を行って、ゲート酸化膜を
例えば７ｎｍの厚さに形成する。この酸化ガスにはドラ
イ酸素を用いることも可能である。続いて、ＤＲＡＭの
セル領域、高Ｖcc用ＭＯＳＦＥＴ領域にレジストパター
ンを形成する。そしてフッ酸処理によって標準Ｖcc用Ｍ
ＯＳＦＥＴ領域の酸化膜を除去する。続いて、硫酸過水
溶液やアンモニア過水溶液を用いてレジストパターンを
除去する。
例えばフッ酸を用いて除去し、その後、パイロジェニッ
ク酸化（水素と酸素との混合雰囲気、ガス供給流量は例
えば８００ｃｍ3 ／ｍｉｎ）を行って、ゲート酸化膜を
例えば７ｎｍの厚さに形成する。この酸化ガスにはドラ
イ酸素を用いることも可能である。続いて、ＤＲＡＭの
セル領域、高Ｖcc用ＭＯＳＦＥＴ領域にレジストパター
ンを形成する。そしてフッ酸処理によって標準Ｖcc用Ｍ
ＯＳＦＥＴ領域の酸化膜を除去する。続いて、硫酸過水
溶液やアンモニア過水溶液を用いてレジストパターンを
除去する。
【００１７】続いて、前処理（例えばＳＣ１、ＳＣ２使
用）後、パイロジェニック酸化によりゲート酸化膜３１
を例えば２．２ｎｍの厚さに形成する。このとき、標準
Ｖcc領域のゲート酸化膜３１は、２．２ｎｍ程度の膜厚
を有しているが、ＤＲＡＭのセル領域や高Ｖcc用ＭＯＳ
ＦＥＴ領域のゲート酸化膜３２は７．５ｎｍ〜８ｎｍ程
度の膜厚となっている。また、このときの酸化方法とし
て、ファーネス酸化の他に急速加熱プロセス（ＲＴＰ）
によって酸化を行うことも可能である。酸化ガスとし
て、ドライ酸素や一酸化二窒素を用いることも可能であ
る。
用）後、パイロジェニック酸化によりゲート酸化膜３１
を例えば２．２ｎｍの厚さに形成する。このとき、標準
Ｖcc領域のゲート酸化膜３１は、２．２ｎｍ程度の膜厚
を有しているが、ＤＲＡＭのセル領域や高Ｖcc用ＭＯＳ
ＦＥＴ領域のゲート酸化膜３２は７．５ｎｍ〜８ｎｍ程
度の膜厚となっている。また、このときの酸化方法とし
て、ファーネス酸化の他に急速加熱プロセス（ＲＴＰ）
によって酸化を行うことも可能である。酸化ガスとし
て、ドライ酸素や一酸化二窒素を用いることも可能であ
る。
【００１８】続いて、例えば９００℃の酸化窒素（Ｎ
Ｏ）雰囲気で１０分〜２０分の熱処理を行うことによっ
て、酸化膜中に窒素をドーピングする。このときの窒化
条件としては、１０ｋＰａ程度の減圧雰囲気下で行うこ
とが望ましいが、常圧もしくはその他の圧力雰囲気で行
うことも可能である。またガスには一酸化二窒素、アン
モニア等も用いることができる。
Ｏ）雰囲気で１０分〜２０分の熱処理を行うことによっ
て、酸化膜中に窒素をドーピングする。このときの窒化
条件としては、１０ｋＰａ程度の減圧雰囲気下で行うこ
とが望ましいが、常圧もしくはその他の圧力雰囲気で行
うことも可能である。またガスには一酸化二窒素、アン
モニア等も用いることができる。
【００１９】窒化濃度としては、酸化膜中の最大濃度が
４ａｔｏｍ％程度であることが、その後のＤＲＡＭ形成
における熱処理によるボロンの突き抜けの影響を抑制す
る上で効果的である。しかしながら、熱処理条件等によ
ってさらに高濃度や低濃度の窒化シリコン条件で行うこ
とも可能である。
４ａｔｏｍ％程度であることが、その後のＤＲＡＭ形成
における熱処理によるボロンの突き抜けの影響を抑制す
る上で効果的である。しかしながら、熱処理条件等によ
ってさらに高濃度や低濃度の窒化シリコン条件で行うこ
とも可能である。
【００２０】減圧ＣＶＤ法によって、アモルファスシリ
コンを例えば５０ｎｍ〜１００ｎｍの厚さに堆積する。
このときの成膜条件としては、原料ガスにモノシラン
（ＳｉＨ4 ）を用い、堆積温度を５３０℃〜５８０℃に
設定した。続いて、リソグラフィー技術によって、レジ
ストパターン（図示せず）を形成し、そのレジストパタ
ーンをマスクに用いて、Ｎ+ ゲートを形成する領域にリ
ンイオンをイオン注入する。そのときのイオン注入条件
としては、注入エネルギーを１５ｋｅＶ、ドーズ量を４
×１０15／ｃｍ2 に設定する。その後、上記レジストパ
ターンを除去する。続いて、リソグラフィー技術によっ
て、レジストパターン（図示せず）を形成し、そのレジ
ストパターンをマスクに用いて、Ｐ+ ゲートを形成する
領域にホウ素イオンをイオン注入する。そのときのイオ
ン注入条件としては、注入エネルギーを５ｋｅＶ、ドー
ズ量を３×１０15／ｃｍ2 に設定する。次いで、８００
℃の温度雰囲気で１０分間の熱処理を行って、アモルフ
ァスシリコン中に不純物を拡散すると同時に、アモルフ
ァスシリコンを結晶化させて、結晶粒径が０．２μｍ以
上の多結晶シリコンを２層構造で成長させ、ゲートポリ
シリコン層８１を形成する。
コンを例えば５０ｎｍ〜１００ｎｍの厚さに堆積する。
このときの成膜条件としては、原料ガスにモノシラン
（ＳｉＨ4 ）を用い、堆積温度を５３０℃〜５８０℃に
設定した。続いて、リソグラフィー技術によって、レジ
ストパターン（図示せず）を形成し、そのレジストパタ
ーンをマスクに用いて、Ｎ+ ゲートを形成する領域にリ
ンイオンをイオン注入する。そのときのイオン注入条件
としては、注入エネルギーを１５ｋｅＶ、ドーズ量を４
×１０15／ｃｍ2 に設定する。その後、上記レジストパ
ターンを除去する。続いて、リソグラフィー技術によっ
て、レジストパターン（図示せず）を形成し、そのレジ
ストパターンをマスクに用いて、Ｐ+ ゲートを形成する
領域にホウ素イオンをイオン注入する。そのときのイオ
ン注入条件としては、注入エネルギーを５ｋｅＶ、ドー
ズ量を３×１０15／ｃｍ2 に設定する。次いで、８００
℃の温度雰囲気で１０分間の熱処理を行って、アモルフ
ァスシリコン中に不純物を拡散すると同時に、アモルフ
ァスシリコンを結晶化させて、結晶粒径が０．２μｍ以
上の多結晶シリコンを２層構造で成長させ、ゲートポリ
シリコン層８１を形成する。
【００２１】減圧ＣＶＤ法によって、タングステンシリ
サイド膜８２を５０ｎｍ〜１００ｎｍの厚さに堆積す
る。次いで、ＣＶＤ法によって、シリコン酸化膜８３を
１００ｎｍ〜２００ｎｍの厚さに堆積し、オフセット酸
化膜付きのタングステンポリサイド構造の配線層を形成
する。オフセット酸化膜の形成方法としては、原料ガス
にモノシランと一酸化二窒素とを用い、堆積温度を７５
０℃に設定した。または原料ガスにテトラエトキシシラ
ン（ＴＥＯＳ）を用いることも可能である。
サイド膜８２を５０ｎｍ〜１００ｎｍの厚さに堆積す
る。次いで、ＣＶＤ法によって、シリコン酸化膜８３を
１００ｎｍ〜２００ｎｍの厚さに堆積し、オフセット酸
化膜付きのタングステンポリサイド構造の配線層を形成
する。オフセット酸化膜の形成方法としては、原料ガス
にモノシランと一酸化二窒素とを用い、堆積温度を７５
０℃に設定した。または原料ガスにテトラエトキシシラ
ン（ＴＥＯＳ）を用いることも可能である。
【００２２】次に、リソグラフィー技術によってレジス
トパターンを形成した後、そのレジストパターンをエッ
チングマスクに用いて、異方性エッチングによりシリコ
ン酸化膜のゲート電極パターンを形成する。このエッチ
ングでは、一例としてフルオロカーボン系のガスを用い
る。さらにエッチングを進めて、各トランジスタのゲー
ト電極（ワード線も含む）８を形成する。
トパターンを形成した後、そのレジストパターンをエッ
チングマスクに用いて、異方性エッチングによりシリコ
ン酸化膜のゲート電極パターンを形成する。このエッチ
ングでは、一例としてフルオロカーボン系のガスを用い
る。さらにエッチングを進めて、各トランジスタのゲー
ト電極（ワード線も含む）８を形成する。
【００２３】次に、図４に示すように、ＰＭＯＳ領域に
二フッ化ホウ素イオン（ＢＦ２+ ）をイオン注入しＰ型
のＬＤＤ領域９ｐを形成する。このときのイオン注入条
件としては、注入エネルギーを３ｋｅＶ〜５ｋｅＶ、ド
ーズ量を５×１０14／ｃｍ2に設定する。また、ＮＭＯ
Ｓ領域にヒ素（Ａｓ+ ）をイオン注入しＮ型のＬＤＤ領
域９ｎを形成する。このときのイオン注入条件として
は、注入エネルギーを５ｋｅＶ〜１０ｋｅＶ、ドーズ量
を５×１０14／ｃｍ2 に設定する。さらにＤＲＡＭのセ
ルトランジスタや高Ｖcc用ＭＯＳＦＥＴ領域に、それぞ
れ別条件でイオン注入を行い、上記ＬＤＤ領域を形成す
ることも可能である。このときのイオン注入条件として
は、注入不純物にリン（Ｐ+ ）を用い、注入エネルギー
を２０ｋｅＶ〜４０ｋｅＶ、ドーズ量を１×１０13／ｃ
ｍ2 〜５×１０13／ｃｍ2 に設定する。
二フッ化ホウ素イオン（ＢＦ２+ ）をイオン注入しＰ型
のＬＤＤ領域９ｐを形成する。このときのイオン注入条
件としては、注入エネルギーを３ｋｅＶ〜５ｋｅＶ、ド
ーズ量を５×１０14／ｃｍ2に設定する。また、ＮＭＯ
Ｓ領域にヒ素（Ａｓ+ ）をイオン注入しＮ型のＬＤＤ領
域９ｎを形成する。このときのイオン注入条件として
は、注入エネルギーを５ｋｅＶ〜１０ｋｅＶ、ドーズ量
を５×１０14／ｃｍ2 に設定する。さらにＤＲＡＭのセ
ルトランジスタや高Ｖcc用ＭＯＳＦＥＴ領域に、それぞ
れ別条件でイオン注入を行い、上記ＬＤＤ領域を形成す
ることも可能である。このときのイオン注入条件として
は、注入不純物にリン（Ｐ+ ）を用い、注入エネルギー
を２０ｋｅＶ〜４０ｋｅＶ、ドーズ量を１×１０13／ｃ
ｍ2 〜５×１０13／ｃｍ2 に設定する。
【００２４】次いで、減圧ＣＶＤ法によって、シリコン
窒化膜１０を５０ｎｍ〜７０ｎｍの厚さに堆積した後、
ＤＲＡＭのメモリセル領域にレジストパターン（図示せ
ず）を形成する。このレジストパターン覆われている領
域は後述のサリサイド工程においてシリサイドが形成さ
れない領域となるので、ＤＲＡＭのセル領域の他にもシ
リサイドを形成しない領域、例えば活性層を用いた抵抗
等を形成することも可能である。
窒化膜１０を５０ｎｍ〜７０ｎｍの厚さに堆積した後、
ＤＲＡＭのメモリセル領域にレジストパターン（図示せ
ず）を形成する。このレジストパターン覆われている領
域は後述のサリサイド工程においてシリサイドが形成さ
れない領域となるので、ＤＲＡＭのセル領域の他にもシ
リサイドを形成しない領域、例えば活性層を用いた抵抗
等を形成することも可能である。
【００２５】続いて、異方性エッチングを行うことによ
ってレジストパターンに被覆されていない領域のゲート
電極８にサイドウォール１０ｓを形成する。また、ＰＭ
ＯＳ領域にホウ素（Ｂ+ ）をイオン注入し、Ｐ型のソー
ス・ドレイン領域１１ｐを形成する。このときのイオン
注入条件としては、注入エネルギーを５ｋｅＶ〜１０ｋ
ｅＶ、ドーズ量を２×１０15／ｃｍ2 に設定する。ま
た、ＮＭＯＳ領域にヒ素（Ａｓ+ ）をイオン注入し、Ｎ
型のソース・ドレイン領域１１ｎを形成する。このとき
のイオン注入条件としては、注入エネルギーを４０ｋｅ
Ｖ〜５０ｋｅＶ、ドーズ量を２×１０15／ｃｍ2 に設定
する。その後、１０００℃、１０秒の急速加熱処理（Ｒ
ＴＡ）によって不純物の活性化を行い、ＭＯＳＦＥＴを
形成する。
ってレジストパターンに被覆されていない領域のゲート
電極８にサイドウォール１０ｓを形成する。また、ＰＭ
ＯＳ領域にホウ素（Ｂ+ ）をイオン注入し、Ｐ型のソー
ス・ドレイン領域１１ｐを形成する。このときのイオン
注入条件としては、注入エネルギーを５ｋｅＶ〜１０ｋ
ｅＶ、ドーズ量を２×１０15／ｃｍ2 に設定する。ま
た、ＮＭＯＳ領域にヒ素（Ａｓ+ ）をイオン注入し、Ｎ
型のソース・ドレイン領域１１ｎを形成する。このとき
のイオン注入条件としては、注入エネルギーを４０ｋｅ
Ｖ〜５０ｋｅＶ、ドーズ量を２×１０15／ｃｍ2 に設定
する。その後、１０００℃、１０秒の急速加熱処理（Ｒ
ＴＡ）によって不純物の活性化を行い、ＭＯＳＦＥＴを
形成する。
【００２６】スパッタリングによって、コバルトを８ｎ
ｍ〜１０ｎｍの厚さに堆積する。その後、５００℃〜６
００℃で３０秒間の急速加熱処理（ＲＴА）を行い、シ
リコン上のみシリサイド化を行い、コバルトシリサイド
層１２を形成する。その後、硫酸と過酸化水素水との混
合液を用いて、フィールド酸化膜上等の未反応なコバル
トを除去する。続いて、７００℃〜８５０℃で３０秒間
の急速加熱処理（ＲＴА）を行い、低抵抗な金属シリサ
イド層１２としてコバルトシリサイド層を形成する。こ
のとき、２回目のＲＴА処理温度は、適宜設定すること
ができるが、この実施の形態で説明したように、この
後、ＤＲＡＭ形成の高温熱処理が付加される場合は７０
０℃程度のほうが望ましい。
ｍ〜１０ｎｍの厚さに堆積する。その後、５００℃〜６
００℃で３０秒間の急速加熱処理（ＲＴА）を行い、シ
リコン上のみシリサイド化を行い、コバルトシリサイド
層１２を形成する。その後、硫酸と過酸化水素水との混
合液を用いて、フィールド酸化膜上等の未反応なコバル
トを除去する。続いて、７００℃〜８５０℃で３０秒間
の急速加熱処理（ＲＴА）を行い、低抵抗な金属シリサ
イド層１２としてコバルトシリサイド層を形成する。こ
のとき、２回目のＲＴА処理温度は、適宜設定すること
ができるが、この実施の形態で説明したように、この
後、ＤＲＡＭ形成の高温熱処理が付加される場合は７０
０℃程度のほうが望ましい。
【００２７】図５に示すように、減圧ＣＶＤ法によって
エッチングストッパとなるシリコン窒化膜１３を例えば
２０ｎｍ〜３０ｎｍの厚さに堆積する。このとき、シリ
コン窒化膜１３の成膜条件は、ＭＯＳＦＥＴ、なかでも
ＰＭＯＳＦＥＴの特性に影響を与える影響が大きい。ガ
ス条件としては、モノシラン、ジクロロシラン等がある
が、望ましくはジクロロシラン（ＳｉＨ2 Ｃｌ2 ）をベ
ースにした成膜条件とする。すなわち、原料ガスにはジ
クロロシランとアンモニアとを用い、堆積温度を、例え
ば６５０℃〜７５０℃、望ましくは６８０℃〜７２０℃
とする。なお、モノシランをベースにした成膜条件の場
合、水素結合の状態によって、その後の熱処理の影響に
よるホウ素の突き抜けの影響が大きい。また、堆積温度
に関しても、堆積温度が高温の場合には、熱処理の影響
によるホウ素の突き抜けの影響や、シリサイド（ＣｏＳ
ｉ2 ）の耐熱性に対する影響が大きく、低温の場合には
堆積時間が長くなりすぎてスループットを低下させる。
それとともに、ＣＶＤ炉内でのパーティクル発生の原因
にもなる。ＣＶＤ装置に関しても、枚葉装置を適用する
ことも可能ではあるが、スループットの観点からバッチ
式のほうが望ましい。
エッチングストッパとなるシリコン窒化膜１３を例えば
２０ｎｍ〜３０ｎｍの厚さに堆積する。このとき、シリ
コン窒化膜１３の成膜条件は、ＭＯＳＦＥＴ、なかでも
ＰＭＯＳＦＥＴの特性に影響を与える影響が大きい。ガ
ス条件としては、モノシラン、ジクロロシラン等がある
が、望ましくはジクロロシラン（ＳｉＨ2 Ｃｌ2 ）をベ
ースにした成膜条件とする。すなわち、原料ガスにはジ
クロロシランとアンモニアとを用い、堆積温度を、例え
ば６５０℃〜７５０℃、望ましくは６８０℃〜７２０℃
とする。なお、モノシランをベースにした成膜条件の場
合、水素結合の状態によって、その後の熱処理の影響に
よるホウ素の突き抜けの影響が大きい。また、堆積温度
に関しても、堆積温度が高温の場合には、熱処理の影響
によるホウ素の突き抜けの影響や、シリサイド（ＣｏＳ
ｉ2 ）の耐熱性に対する影響が大きく、低温の場合には
堆積時間が長くなりすぎてスループットを低下させる。
それとともに、ＣＶＤ炉内でのパーティクル発生の原因
にもなる。ＣＶＤ装置に関しても、枚葉装置を適用する
ことも可能ではあるが、スループットの観点からバッチ
式のほうが望ましい。
【００２８】また膜厚に関しても、適宜選択することが
可能ではあるが、ＤＲＡＭを形成する場合やシリコン窒
化膜をエッチングストッパとして用いる場合には最適膜
厚を選択することが必要である。膜厚が薄すぎる場合に
はエッチングストッパとして用いた場合にはエッチング
を停止することができない。また膜厚が厚すぎた場合に
は、ＤＲＡＭのセル内のゲート電極間をシリコン窒化膜
で埋め込むことになり、その後の層間絶縁膜形成の際に
ボイドを発生する原因となる。
可能ではあるが、ＤＲＡＭを形成する場合やシリコン窒
化膜をエッチングストッパとして用いる場合には最適膜
厚を選択することが必要である。膜厚が薄すぎる場合に
はエッチングストッパとして用いた場合にはエッチング
を停止することができない。また膜厚が厚すぎた場合に
は、ＤＲＡＭのセル内のゲート電極間をシリコン窒化膜
で埋め込むことになり、その後の層間絶縁膜形成の際に
ボイドを発生する原因となる。
【００２９】続いて、ＣＶＤ法によって、ＢＰＳＧ（ホ
ウ素リンシリケートガラス）膜を１０００ｎｍの厚さに
堆積した後、例えば７００℃の水素と酸素との混合ガス
雰囲気で熱処理を行うことによって、ＢＰＳＧ膜をリフ
ローして平坦化し、第１の層間絶縁膜１４を形成する。
このとき、ＢＰＳＧ（ホウ素リンシリケートガラス）膜
中のホウ素が３ｗｔ％〜５ｗｔ％、リンが４ｗｔ％〜６
ｗｔ％程度の濃度とすることで、７００℃程度の低温で
あってもリフローを行うことが可能になる。続いて、Ｃ
ＭＰによって平坦化を行い、活性領域上で５００ｎｍ〜
７００ｎｍ程度の膜厚になるように研磨を行う。
ウ素リンシリケートガラス）膜を１０００ｎｍの厚さに
堆積した後、例えば７００℃の水素と酸素との混合ガス
雰囲気で熱処理を行うことによって、ＢＰＳＧ膜をリフ
ローして平坦化し、第１の層間絶縁膜１４を形成する。
このとき、ＢＰＳＧ（ホウ素リンシリケートガラス）膜
中のホウ素が３ｗｔ％〜５ｗｔ％、リンが４ｗｔ％〜６
ｗｔ％程度の濃度とすることで、７００℃程度の低温で
あってもリフローを行うことが可能になる。続いて、Ｃ
ＭＰによって平坦化を行い、活性領域上で５００ｎｍ〜
７００ｎｍ程度の膜厚になるように研磨を行う。
【００３０】図６に示すように、ＤＲＡＭのセル領域に
おけるゲート電極８間にコンタクトホール１５を形成す
る。その後、リンドープアモルファスシリコンを堆積し
た後、ＣＭＰによって、記憶ノード、ビットコンタクト
領域に導通するプラグ１６を形成する。このとき、セル
が小さくゲート電極８との距離が確保できない場合には
自己整合コンタクトや、ポリシュリンクコンタクトによ
ってコンタクトホールの形成を行う。
おけるゲート電極８間にコンタクトホール１５を形成す
る。その後、リンドープアモルファスシリコンを堆積し
た後、ＣＭＰによって、記憶ノード、ビットコンタクト
領域に導通するプラグ１６を形成する。このとき、セル
が小さくゲート電極８との距離が確保できない場合には
自己整合コンタクトや、ポリシュリンクコンタクトによ
ってコンタクトホールの形成を行う。
【００３１】第２の層間絶縁膜１７を例えばシリコン酸
化膜で例えば１００ｎｍ程度堆積した後、ビットコンタ
クト領域にコンタクトホール１８を形成し、続いてビッ
ト線となる配線層を形成する。この配線層としては、例
えばタングステンポリサイド配線や金属配線を用いるこ
とが可能であり、耐熱性が高く抵抗が低いタングステン
が望ましい。そしてこの配線層を通常知られている配線
形成技術によりパターニングしてビット線１９を形成す
る。
化膜で例えば１００ｎｍ程度堆積した後、ビットコンタ
クト領域にコンタクトホール１８を形成し、続いてビッ
ト線となる配線層を形成する。この配線層としては、例
えばタングステンポリサイド配線や金属配線を用いるこ
とが可能であり、耐熱性が高く抵抗が低いタングステン
が望ましい。そしてこの配線層を通常知られている配線
形成技術によりパターニングしてビット線１９を形成す
る。
【００３２】シリコン酸化膜を堆積した後、ＣＭＰによ
って平坦化して、第３の層間絶縁膜２０を形成する。続
いて減圧ＣＶＤ法によって、シリコン窒化膜２１を例え
ば５０ｎｍ〜２００ｎｍの厚さに堆積する。このとき、
シリコン窒化膜２１の堆積条件はＭＯＳＦＥＴ，特には
ＰＭＯＳＦＥＴの特性に与える影響が大きい。成膜条件
において、原料ガスにはジクロロシラン（ＳｉＨ2 Ｃｌ
2 ）をベースにした原料ガスを用い、堆積温度を、例え
ば６５０℃〜７５０℃、望ましくは６８０℃〜７２０℃
とする。モノシランをベースとした原料ガスを用いた場
合には水素の結合状態によって、その後の熱処理の影響
によるホウ素の突き抜けの影響が大きくなる。また、堆
積温度に関しても、堆積温度が高温の場合には熱処理の
影響によるホウ素の突き抜けの影響が大きく、低温の場
合には堆積時間が長すぎてスループットを低下させると
ともに、ＣＶＤ炉内でのパーティクル発生の原因とな
る。ＣＶＤ装置に関しても枚葉式装置を適用することも
可能ではあるが、スループット等の関係から炉のほうが
より望ましい。
って平坦化して、第３の層間絶縁膜２０を形成する。続
いて減圧ＣＶＤ法によって、シリコン窒化膜２１を例え
ば５０ｎｍ〜２００ｎｍの厚さに堆積する。このとき、
シリコン窒化膜２１の堆積条件はＭＯＳＦＥＴ，特には
ＰＭＯＳＦＥＴの特性に与える影響が大きい。成膜条件
において、原料ガスにはジクロロシラン（ＳｉＨ2 Ｃｌ
2 ）をベースにした原料ガスを用い、堆積温度を、例え
ば６５０℃〜７５０℃、望ましくは６８０℃〜７２０℃
とする。モノシランをベースとした原料ガスを用いた場
合には水素の結合状態によって、その後の熱処理の影響
によるホウ素の突き抜けの影響が大きくなる。また、堆
積温度に関しても、堆積温度が高温の場合には熱処理の
影響によるホウ素の突き抜けの影響が大きく、低温の場
合には堆積時間が長すぎてスループットを低下させると
ともに、ＣＶＤ炉内でのパーティクル発生の原因とな
る。ＣＶＤ装置に関しても枚葉式装置を適用することも
可能ではあるが、スループット等の関係から炉のほうが
より望ましい。
【００３３】記憶ノード領域にコンタクトホール２２を
形成した後、リンドープアモルファスシリコンを堆積し
た後、ＣＭＰによって、プラグ１６に導通するプラグ２
３を形成する。このとき、セルが小さくビット線１９と
の距離が確保できない場合には自己整合コンタクトや、
ポリシュリンクコンタクトによってコンタクトホールの
形成を行うことが望ましい。
形成した後、リンドープアモルファスシリコンを堆積し
た後、ＣＭＰによって、プラグ１６に導通するプラグ２
３を形成する。このとき、セルが小さくビット線１９と
の距離が確保できない場合には自己整合コンタクトや、
ポリシュリンクコンタクトによってコンタクトホールの
形成を行うことが望ましい。
【００３４】図７に示すように、ＣＶＤ法によって、Ｂ
ＰＳＧ（ホウ素リンシリケートガラス）膜（図示せず）
を１０００ｎｍ〜１５００ｎｍの厚さに堆積した後、例
えば熱処理を行うことによって、ＢＰＳＧ膜を緻密化す
る。続いてプラグ２３に対して開口し、キャパシタノー
ド電極となるドープトポリシリコン膜を堆積する。そし
て、ＣＭＰによって、ＢＰＳＧ（ホウ素リンシリケート
ガラス）膜上部のドープトアモルファスシリコン膜を研
磨した後、ＢＰＳＧ（ホウ素リンシリケートガラス）膜
をフッ酸で除去を行って、ネガ型のシリンダ電極構造２
５を形成する。次いでキャパシタの誘電体膜２６を、一
例としてシリコン酸化膜とシリコン窒化膜の積層膜で形
成する。この誘電体膜２６は膜厚が薄いほどキャパシタ
容量を確保することができるが、リーク電流が大き過ぎ
るとデータ保持特性を低下させるので、膜種と膜厚とを
適切に設定する必要がある。ノード電極を例えば６５０
℃〜７００℃のアンモニア雰囲気中で６０分〜１２０分
程度の熱処理を行った後、減圧ＣＶＤ法によってシリコ
ン窒化膜を堆積する。続いて、６５０℃〜７００℃の水
素と酸素との混合ガス雰囲気で６０分〜１２０分間の酸
化を行う。これらの膜厚は比誘電率を３．９とした場合
の容量換算膜厚が４ｎｍ〜５ｎｍとなるように設定を行
う。続いてプレート電極２７としてドープトポリシリコ
ン膜を形成する。
ＰＳＧ（ホウ素リンシリケートガラス）膜（図示せず）
を１０００ｎｍ〜１５００ｎｍの厚さに堆積した後、例
えば熱処理を行うことによって、ＢＰＳＧ膜を緻密化す
る。続いてプラグ２３に対して開口し、キャパシタノー
ド電極となるドープトポリシリコン膜を堆積する。そし
て、ＣＭＰによって、ＢＰＳＧ（ホウ素リンシリケート
ガラス）膜上部のドープトアモルファスシリコン膜を研
磨した後、ＢＰＳＧ（ホウ素リンシリケートガラス）膜
をフッ酸で除去を行って、ネガ型のシリンダ電極構造２
５を形成する。次いでキャパシタの誘電体膜２６を、一
例としてシリコン酸化膜とシリコン窒化膜の積層膜で形
成する。この誘電体膜２６は膜厚が薄いほどキャパシタ
容量を確保することができるが、リーク電流が大き過ぎ
るとデータ保持特性を低下させるので、膜種と膜厚とを
適切に設定する必要がある。ノード電極を例えば６５０
℃〜７００℃のアンモニア雰囲気中で６０分〜１２０分
程度の熱処理を行った後、減圧ＣＶＤ法によってシリコ
ン窒化膜を堆積する。続いて、６５０℃〜７００℃の水
素と酸素との混合ガス雰囲気で６０分〜１２０分間の酸
化を行う。これらの膜厚は比誘電率を３．９とした場合
の容量換算膜厚が４ｎｍ〜５ｎｍとなるように設定を行
う。続いてプレート電極２７としてドープトポリシリコ
ン膜を形成する。
【００３５】ノード電極／プレート電極中の不純物を活
性化させるため、例えば９００℃の温度雰囲気で１０秒
間のＲＴАを行う。
性化させるため、例えば９００℃の温度雰囲気で１０秒
間のＲＴАを行う。
【００３６】以上のように、ＤＲＡＭ形成のためのファ
ーネスでの熱処理が７００℃まで抑制されており、上記
シリコン窒化膜の形成温度と同等以下であるため、シリ
コン窒化膜から排出される水素を抑制することが可能と
なる。したがって、ＰＭＯＳＦＥＴのゲート電極からの
ホウ素の拡散を抑制することが可能となり、信頼性の高
いＰＭＯＳＦＥＴの形成が可能となる。
ーネスでの熱処理が７００℃まで抑制されており、上記
シリコン窒化膜の形成温度と同等以下であるため、シリ
コン窒化膜から排出される水素を抑制することが可能と
なる。したがって、ＰＭＯＳＦＥＴのゲート電極からの
ホウ素の拡散を抑制することが可能となり、信頼性の高
いＰＭＯＳＦＥＴの形成が可能となる。
【００３７】図８に示すように、ＣＶＤ法によって、シ
リコン酸化膜を２０００ｎｍの厚さに堆積した後、ＣＭ
Ｐによってその表面を平坦化して、第４の層間絶縁膜２
８を形成する。そしてキャパシタ電極上で３００ｎｍ〜
５００ｎｍ程度の膜厚になるように研磨を行う。このと
きのＣＭＰによるグローバル段差を低減する目的で、Ｃ
ＭＰ前に、エッチングによってＤＲＡＭのセル領域のシ
リコン酸化膜を除去した後にＣＭＰを行うことも可能で
ある。
リコン酸化膜を２０００ｎｍの厚さに堆積した後、ＣＭ
Ｐによってその表面を平坦化して、第４の層間絶縁膜２
８を形成する。そしてキャパシタ電極上で３００ｎｍ〜
５００ｎｍ程度の膜厚になるように研磨を行う。このと
きのＣＭＰによるグローバル段差を低減する目的で、Ｃ
ＭＰ前に、エッチングによってＤＲＡＭのセル領域のシ
リコン酸化膜を除去した後にＣＭＰを行うことも可能で
ある。
【００３８】ゲート電極、活性領域、ビット線、プレー
ト電極上を開口するコンタクトホールを形成した後、タ
ングステンを堆積する。次いでＣＭＰを行い、タングス
テンプラグ３１を形成する。コンタクトホールを形成す
るエッチングの際には、シリコン窒化膜とし酸化膜との
選択比を確保できる条件に設定することによって、コバ
ルトシリサイド上のシリコン窒化膜でエッチングを停止
させることが可能である。続いて、シリコン窒化膜の膜
厚分だけシリコン窒化膜を除去するエッチングを行うこ
とで、フィールド酸化膜やコバルトシリサイドへの過剰
エッチングを防止することが可能である。よって、例え
ばボーダーレスエッチングが可能であり、接合リーク低
減のための補償イオン注入を削減することができる。
ト電極上を開口するコンタクトホールを形成した後、タ
ングステンを堆積する。次いでＣＭＰを行い、タングス
テンプラグ３１を形成する。コンタクトホールを形成す
るエッチングの際には、シリコン窒化膜とし酸化膜との
選択比を確保できる条件に設定することによって、コバ
ルトシリサイド上のシリコン窒化膜でエッチングを停止
させることが可能である。続いて、シリコン窒化膜の膜
厚分だけシリコン窒化膜を除去するエッチングを行うこ
とで、フィールド酸化膜やコバルトシリサイドへの過剰
エッチングを防止することが可能である。よって、例え
ばボーダーレスエッチングが可能であり、接合リーク低
減のための補償イオン注入を削減することができる。
【００３９】コンタクトホールに続いて、アルミニウム
等の配線材料によって、配線３３を形成して、ＣＭＯＳ
回路を形成する。また、配線層は多層配線を行うことが
可能であり、例えば第５の層間絶縁膜３５を形成し、さ
らに目的に応じて配線層を形成することが可能である。
等の配線材料によって、配線３３を形成して、ＣＭＯＳ
回路を形成する。また、配線層は多層配線を行うことが
可能であり、例えば第５の層間絶縁膜３５を形成し、さ
らに目的に応じて配線層を形成することが可能である。
【００４０】次に、上記シリコン窒化膜の形成条件（原
料ガス、成膜温度）を変化させて、ＰＭＯＳＦＥＴを形
成し、そのＰＭＯＳＦＥＴのしきい値電圧（Ｖth）−飽
和電流（Ｉds）特性を調べた。その結果を図９に示す。
図９では、（１）にゲート酸化膜厚が７．５μｍでゲー
ト長（マスクにおけるゲート長）Ｌmask＝０．３４μ
ｍ、ゲート幅Ｗ＝１０μｍのＰＭＯＳＦＥＴのＶth−Ｉ
ds特性を示し、（２）にゲート酸化膜厚が２．５μｍで
ゲート長Ｌｇ＝０．１４５μｍ〜０．１５５μｍ、ゲー
ト幅Ｗ＝１０μｍのＰＭＯＳＦＥＴのＶth−Ｉds特性を
示す。なお、このＰＭＯＳＦＥＴの形成においては上記
実施の形態で説明したのと同様に、７００℃までのＤＲ
ＡＭ形成の熱処理が行われている。
料ガス、成膜温度）を変化させて、ＰＭＯＳＦＥＴを形
成し、そのＰＭＯＳＦＥＴのしきい値電圧（Ｖth）−飽
和電流（Ｉds）特性を調べた。その結果を図９に示す。
図９では、（１）にゲート酸化膜厚が７．５μｍでゲー
ト長（マスクにおけるゲート長）Ｌmask＝０．３４μ
ｍ、ゲート幅Ｗ＝１０μｍのＰＭＯＳＦＥＴのＶth−Ｉ
ds特性を示し、（２）にゲート酸化膜厚が２．５μｍで
ゲート長Ｌｇ＝０．１４５μｍ〜０．１５５μｍ、ゲー
ト幅Ｗ＝１０μｍのＰＭＯＳＦＥＴのＶth−Ｉds特性を
示す。なお、このＰＭＯＳＦＥＴの形成においては上記
実施の形態で説明したのと同様に、７００℃までのＤＲ
ＡＭ形成の熱処理が行われている。
【００４１】図９に示すように、ジクロロシランをベー
ス原料ガスとして用い、成膜温度を６８０℃とした条件
のみ、基板濃度を変化させているので、その点間を結ん
だ線はある条件でのトランジスタのＶthが規定された場
合の飽和電流（Ｉds）となる。したがって、各々の条件
でこの線より上側にある条件はIdsが高い良好な特性と
いうことができる。また、ホウ素のゲート酸化膜突き抜
けが生じるとフラットバンド電圧を正方向にシフトさせ
るので、Ｖthも正方向にシフトする。したがって、図９
中、Ｖthは右側にあるほうが望ましい。
ス原料ガスとして用い、成膜温度を６８０℃とした条件
のみ、基板濃度を変化させているので、その点間を結ん
だ線はある条件でのトランジスタのＶthが規定された場
合の飽和電流（Ｉds）となる。したがって、各々の条件
でこの線より上側にある条件はIdsが高い良好な特性と
いうことができる。また、ホウ素のゲート酸化膜突き抜
けが生じるとフラットバンド電圧を正方向にシフトさせ
るので、Ｖthも正方向にシフトする。したがって、図９
中、Ｖthは右側にあるほうが望ましい。
【００４２】上記図９の（１）、（２）を比較すると、
ゲート酸化膜の厚いＰＭＯＳＦＥＴイオンでもＶthシフ
トを生じることから、水素に増促されたホウ素突き抜け
であることが示唆される。また、堆積温度が高いほど、
原料ガスがジクロロシランであるほど、Ｖth−Ｉds特性
が良好であることがわかる。なお、図中、モノシラン／
ジクロロシランは混合ガスを示す。
ゲート酸化膜の厚いＰＭＯＳＦＥＴイオンでもＶthシフ
トを生じることから、水素に増促されたホウ素突き抜け
であることが示唆される。また、堆積温度が高いほど、
原料ガスがジクロロシランであるほど、Ｖth−Ｉds特性
が良好であることがわかる。なお、図中、モノシラン／
ジクロロシランは混合ガスを示す。
【００４３】
【発明の効果】以上、説明したように本発明の半導体装
置の製造方法によれば、シリコン窒化膜の成膜では、原
料ガスにジクロロシランとアンモニアとを用い、６５０
℃以上７５０℃以下の堆積温度を採用するので、シリコ
ン窒化膜の成膜時に発生していたホウ素の突き抜けによ
るトランジスタ特性の劣化は起こらない。
置の製造方法によれば、シリコン窒化膜の成膜では、原
料ガスにジクロロシランとアンモニアとを用い、６５０
℃以上７５０℃以下の堆積温度を採用するので、シリコ
ン窒化膜の成膜時に発生していたホウ素の突き抜けによ
るトランジスタ特性の劣化は起こらない。
【図１】本発明の半導体装置の製造方法に係る実施の形
態を示す概略構成断面図である。
態を示す概略構成断面図である。
【図２】本発明の半導体装置の製造方法に係る実施の形
態を示す概略構成断面図である。
態を示す概略構成断面図である。
【図３】本発明の半導体装置の製造方法に係る実施の形
態を示す概略構成断面図である。
態を示す概略構成断面図である。
【図４】本発明の半導体装置の製造方法に係る実施の形
態を示す概略構成断面図である。
態を示す概略構成断面図である。
【図５】本発明の半導体装置の製造方法に係る実施の形
態を示す概略構成断面図である。
態を示す概略構成断面図である。
【図６】本発明の半導体装置の製造方法に係る実施の形
態を示す概略構成断面図である。
態を示す概略構成断面図である。
【図７】本発明の半導体装置の製造方法に係る実施の形
態を示す概略構成断面図である。
態を示す概略構成断面図である。
【図８】本発明の半導体装置の製造方法に係る実施の形
態を示す概略構成断面図である。
態を示す概略構成断面図である。
【図９】ＰＭＯＳＦＥＴのしきい値電圧（Ｖth）−飽和
電流（Ｉds）特性図であり、（１）は、ゲート酸化膜厚
が７．５μｍでゲート長Ｌmask＝０．３４μｍのＰＭＯ
ＳＦＥＴのＶth−Ｉds特性図であり、（２）にゲート酸
化膜厚が２．５μｍでゲート長Ｌｇ＝０．１４５μｍ〜
０．１５５μｍのＰＭＯＳＦＥＴのＶth−Ｉds特性図で
ある。
電流（Ｉds）特性図であり、（１）は、ゲート酸化膜厚
が７．５μｍでゲート長Ｌmask＝０．３４μｍのＰＭＯ
ＳＦＥＴのＶth−Ｉds特性図であり、（２）にゲート酸
化膜厚が２．５μｍでゲート長Ｌｇ＝０．１４５μｍ〜
０．１５５μｍのＰＭＯＳＦＥＴのＶth−Ｉds特性図で
ある。
１２…金属シリサイド層、１３…シリコン窒化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 (72)発明者 藤田 徹 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F048 AA07 AB01 AB03 AC01 AC03 BA01 BB06 BB07 BB08 BB09 BC06 BE02 BE03 BF02 BF06 BF07 BF15 BF16 BG14 DA27 5F058 BA20 BC08 BF23 BF24 BF30 BJ01 BJ04 5F083 AD10 AD24 AD31 AD48 GA25 JA33 JA35 JA36 JA39 JA53 JA56 KA01 KA05 MA03 MA06 MA17 MA19 MA20 NA01 PR12 PR15 PR21 PR33 PR34 PR36 ZA12
Claims (4)
- 【請求項１】 同一基板にＤＲＡＭと表面チャネル型の
ＰＭＯＳＦＥＴとＮＭＯＳＦＥＴを備えたロジック素子
とを搭載した半導体装置の製造方法であって、 前記ロジック素子の活性層上に金属シリサイド層を形成
する工程と、 前記金属シリサイド層を含む前記ロジック素子表面を覆
うシリコン窒化膜を形成する工程とを備え、 前記シリコン窒化膜は、６５０℃以上７５０℃以下の堆
積温度で成膜されることを特徴とする半導体装置の製造
方法。 - 【請求項２】 前記シリコン窒化膜は、原料ガスにジク
ロロシランとアンモニアとを用いて成膜されることを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記シリコン窒化膜を成膜した後におけ
るファーネス装置による熱処理は、７５０℃未満の温度
で行うことを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項４】 前記ロジック素子のＭＯＳＦＥＴのゲー
ト電極を、金属もしくは金属シリサイドとポリシリコン
との積層膜で形成することを特徴とする請求項１記載の
半導体装置の製造方法。
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| JP2005079576A (ja) * | 2003-09-01 | 2005-03-24 | Samsung Electronics Co Ltd | 半導体装置及びこれの製造方法 |
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| JP2005338746A (ja) * | 2003-11-13 | 2005-12-08 | Seiko Epson Corp | 電気光学装置の製造方法及び電気光学装置、並びにこれを備えた電子機器 |
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2000
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