JP2003031683A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 デュアルゲート構造を有するＣＭＯＳトラン
ジスタにおいてｐＭＯＳの電流駆動能力の低下を抑制す
る。 【解決手段】 トランジスタのゲート絶縁膜の電気的膜
厚を、実動作状態でのゲート電極の空乏層容量、基板の
反転層容量およびゲート絶縁膜容量との和とし、ｎ型ゲ
ート電極を有するｎＭＯＳとｐ型ゲート電極を有するｐ
ＭＯＳとが同一基板に形成された、デュアルゲート構造
のＣＭＯＳトランジスタにおけるゲート絶縁膜の電気的
膜厚について、ｐＭＯＳ側電気的膜厚がｎＭＯＳ側電気
的膜厚の１．１倍以上１．３倍以下になるように構成に
した。これにより、ゲート絶縁膜を物理的に厚膜化する
ことなく、ｐＭＯＳのゲート絶縁膜にかかる実質的な電
界を緩和することにより、電流駆動能力の低下を抑制す
ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特にｎ型のゲート電極を有するｎチ
ャネル型ＭＯＳ（Metal Oxide Semiconductor）トラン
ジスタとｐ型のゲート電極を有するｐチャネル型ＭＯＳ
トランジスタとを同一基板に形成したデュアルゲート構
造を有する半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】ｎチャネル型ＭＯＳトランジスタ（ｎＭ
ＯＳ）と、ｐチャネル型ＭＯＳトランジスタ（ｐＭＯ
Ｓ）とを同一基板に形成したＣＭＯＳ（Complementary
Metal Oxide Semiconductor）トランジスタ構造は、低
消費電力で高速処理が実現可能という特徴を有するた
め、メモリやロジック回路をはじめ多くのＬＳＩ（Larg
e Scale Integration）を構成する基本回路構造として
広く用いられている。

【０００３】従来、ＣＭＯＳトランジスタのゲート電極
は、ｐＭＯＳ、ｎＭＯＳとも、例えば高濃度のリンなど
をドープしたｎ型の多結晶シリコンを用いて形成されお
り、ｐＭＯＳのゲート電極とｎＭＯＳのゲート電極と
は、同一導電型で形成されていた。

【０００４】しかし、このように、ｐＭＯＳ、ｎＭＯＳ
のゲート電極を、例えばｎ型多結晶シリコンから形成し
て同一導電型とした場合、このｎ型多結晶シリコンとＣ
ＭＯＳトランジスタの半導体基板との仕事関数差は、半
導体基板の導電型がｎ型かｐ型かで異なり、それによ
り、同一半導体基板上に形成されるｐＭＯＳとｎＭＯＳ
との間のしきい値電圧（Ｖｔｈ）の絶対値が異なってく
る。そのため、ＣＭＯＳトランジスタ製造においては、
ゲート電極の形成に先立ち、実動作状態で反転層となる
領域に、半導体基板の表面から内部にホウ素イオン（Ｂ
⁺）などのｐ型不純物を注入し、ｎＭＯＳとｐＭＯＳと
の双方のしきい値電圧Ｖｔｈの絶対値がほぼ同一となる
ように調整する。その結果、形成されるＣＭＯＳトラン
ジスタは、ｎＭＯＳが表面チャネル型になるのに対し、
ｐＭＯＳが浅いｐｎ接合の形成された、表面より若干基
板深くにチャネルを有する埋込みチャネル型のデバイス
となる。

【０００５】ところで、近年の半導体装置はますます高
集積化の傾向に進んでおり、ＣＭＯＳトランジスタにお
いてもゲート電極の短ゲート長化が進んでいる。それに
伴って、短チャネル効果をいかに抑えるかが課題となっ
ている。従来のＣＭＯＳトランジスタでは、特に埋込み
チャネル型のｐＭＯＳが短チャネル効果に弱いといった
ことが以前から指摘されており、短ゲート長化を阻害す
るひとつの要因であった。しかし、近年は、このような
問題を解決するために、ｎＭＯＳおよびｐＭＯＳの、そ
れぞれの半導体基板内部に形成されたソース・ドレイン
領域とゲート電極とを同一導電型で形成したゲート電極
構造、いわゆるデュアルゲート構造を形成することによ
り、ｎＭＯＳおよびｐＭＯＳの双方を表面チャネル型と
する方法が採られている。

【０００６】このようにｐＭＯＳにｐ型ゲート電極を形
成する場合、ゲートシリコンに注入する不純物として、
ホウ素が一般的に用いられる。しかし、このゲートシリ
コンに注入されたホウ素の一部が、ＣＭＯＳトランジス
タ製造におけるトランジスタ形成のための熱処理や、ト
ランジスタ形成後の層間平坦化プロセス、およびＤＲＡ
Ｍ（Dynamic Random Access Memory）のようなメモリを
混載する場合におけるキャパシタ形成時の熱処理などに
よって拡散する現象が生じる。このようなホウ素の拡散
によって、ホウ素がゲート電極下に形成されているゲー
ト絶縁膜に、あるいはこのゲート絶縁膜を突き抜け、さ
らに下層の半導体基板にまで到達すると、半導体基板で
固定電荷が発生することとなり、ｐＭＯＳのしきい値電
圧の変動やばらつきの増大、そしてゲート絶縁膜の信頼
性低下をもたらす。

【０００７】ゲート電極に含まれているホウ素が拡散に
よってゲート絶縁膜を突き抜ける現象、いわゆるホウ素
の突き抜けを抑制する方法としては、ゲート絶縁膜中に
窒素を含有させて窒化酸化膜を形成してホウ素の拡散を
抑制する方法が既に用いられている。ホウ素の突き抜け
を律速させるパラメーターとしては、ゲート絶縁膜とし
ての窒化酸化膜の膜厚、窒化酸化膜中の窒素濃度、およ
びボロンを拡散させる熱処理にかかる総熱量などが挙げ
られる。

【０００８】

【発明が解決しようとする課題】しかし、ホウ素の突き
抜けを抑制するためにゲート絶縁膜を窒化酸化膜とした
場合、ｐＭＯＳの電流駆動能力が低下し、ＣＭＯＳトラ
ンジスタの信頼性を低下する、いわゆるＮＢＴＩ（Nega
tive Bias Temperature Instability）が生じるという
問題点があった。

【０００９】ＣＭＯＳトランジスタにおけるｐＭＯＳに
負のゲート電圧が印加されると、半導体基板表面近傍に
は正孔が誘起されて反転層が形成され、この正孔によっ
てｐＭＯＳのソース・ドレイン間にチャネルが形成され
る。ところが、ゲート絶縁膜に含まれている窒素によっ
て、ゲート絶縁膜と半導体基板との界面に存在すること
により、半導体基板表面に誘起された正孔がトラップさ
れてしまう場合がある。その結果、ｐＭＯＳのしきい値
電圧が変動し、電流駆動能力が低下し、ｐＭＯＳの信頼
性が低下する。

【００１０】このＮＢＴＩの改善方法のひとつとして、
ゲート絶縁膜への電界を緩和する方法が挙げられ、電界
ストレスを小さくすることでＮＢＴＩによる電流駆動能
力の低下を抑えることができる。しかし、ゲート絶縁膜
への電界を緩和するためには、ゲート絶縁膜の厚膜化や
電源電圧の低下のように、本来のデバイス能力が低下し
てしまい、デバイス設計への影響が大きくなってしまい
許容できない。特に、ゲート絶縁膜の厚膜化は、ｐＭＯ
Ｓ、ｎＭＯＳのゲート絶縁膜を同一工程にて形成してい
るため、ｐＭＯＳのゲート絶縁膜を厚膜化した場合に
は、ｎＭＯＳのゲート絶縁膜をも厚膜化されることとな
り、問題のないｎＭＯＳの特性低下を引き起こしてしま
う。また、ｐＭＯＳ、ｎＭＯＳのゲート絶縁膜を、それ
ぞれの物理的な膜厚で、別工程で作り分ける場合には、
工程数が増え、ＣＭＯＳトランジスタ製造が煩雑になっ
てしまう。

【００１１】また、窒化酸化膜中の窒素濃度を低減する
ことでＮＢＴＩの改善効果も見られるものの、ホウ素の
突き抜けを抑制するためには、そのデバイスが必要とす
る窒素濃度を確保する必要がある。ロジックデバイスの
ように総熱量が小さいデバイスの製造であれば、まだ可
能性はあるものの、例えば高速ロジックにＤＲＡＭを混
載する場合などは、キャパシタ形成時の熱処理が必要と
なり、総熱量が大きくなり、窒素濃度を高めないとホウ
素の突き抜けを回避することはできず、トランジスタと
して良好な特性が得られない。しかし、前述したよう
に、ゲート絶縁膜中の窒素濃度の上昇は、ＮＢＴＩによ
る特性変動を増長させてしまうことにつながる。

【００１２】本発明はこのような点に鑑みてなされたも
のであり、デュアルゲート構造を有し、ｎＭＯＳと共に
同一基板に形成されたｐＭＯＳの電流駆動能力の低下が
抑制された半導体装置およびその製造方法を提供するこ
とを目的とする。

【００１３】

【課題を解決するための手段】本発明によれば、ｎ型ゲ
ート電極を有するｎチャネル型ＭＯＳトランジスタとｐ
型ゲート電極を有するｐチャネル型ＭＯＳトランジスタ
とが同一の基板に形成された半導体装置であって、トラ
ンジスタのゲート絶縁膜の電気的膜厚が、トランジスタ
の実動作状態における、ゲート電極に形成される空乏層
の電気容量である空乏層容量と、基板に形成される反転
層の電気容量である反転層容量と、ゲート絶縁膜の電気
容量であるゲート絶縁膜容量と、の和である場合に、ｐ
チャネル型ＭＯＳトランジスタの電気的膜厚であるｐＭ
ＯＳ側電気的膜厚が、ｎチャネル型ＭＯＳトランジスタ
の電気的膜厚であるｎＭＯＳ側電気的膜厚の１．１倍以
上１．３倍以下であることを特徴とする半導体装置が提
供される。

【００１４】上記構成によれば、トランジスタの実動作
状態でゲート電極に形成される空乏層の電気容量である
空乏層容量と、トランジスタの実動作状態で基板に形成
される反転層の電気容量である反転層容量と、トランジ
スタの実動作状態でのゲート絶縁膜の電気容量であるゲ
ート絶縁膜容量との和を、そのトランジスタのゲート絶
縁膜の電気的膜厚とする。そして、ｎチャネル型ＭＯＳ
トランジスタとｐチャネル型ＭＯＳトランジスタとが同
一の基板に形成された半導体装置において、ｐチャネル
型ＭＯＳトランジスタの電気的膜厚であるｐＭＯＳ側電
気的膜厚が、ｎチャネル型ＭＯＳトランジスタの電気的
膜厚であるｎＭＯＳ側電気的膜厚の１．１倍以上１．３
倍以下であって、ｐＭＯＳ側電気的膜厚をｎＭＯＳ側電
気的膜厚よりも厚くする。これにより、ｐチャネル型Ｍ
ＯＳトランジスタのゲート絶縁膜を物理的に厚膜化する
ことなく、ｐチャネル型ＭＯＳトランジスタのゲート絶
縁膜にかかる実質的な電界を緩和することができるの
で、電界ストレスが小さくなり、電流駆動能力の低下が
抑制されるようになる。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。最初に、デュアルゲート構造を有
するＣＭＯＳトランジスタにおけるｎＭＯＳ、ｐＭＯＳ
のゲート絶縁膜の電気的膜厚について説明する。

【００１６】ｎＭＯＳ、ｐＭＯＳにそれぞれ正負のゲー
ト電圧を印加した実動作状態では、各ゲート電極に注入
されている不純物によってゲート電極内部が空乏化した
状態となる。さらに、ゲート電圧の印加によって、半導
体基板では、その表面近傍に反転層が形成され、その結
果、ｎＭＯＳ、ｐＭＯＳのそれぞれのソース・ドレイン
間にチャネルが形成される。ここで、ゲート電極に注入
される不純物量が多い場合には、反転層への寄与が大き
く、したがって、ゲート電極と反転層との間のゲート絶
縁膜の実効的な膜厚は薄くなっている。一方、ゲート電
極に注入される不純物量が少ない場合には、反転層への
寄与は小さく、したがって、ゲート絶縁膜の実効的な膜
厚は厚くなっている。このようなゲート絶縁膜の実効的
な膜厚を決定する要素は、トランジスタの実動作状態で
ゲート電極に形成される空乏層の電気容量である空乏層
容量と、トランジスタの実動作状態で半導体基板に形成
される反転層の電気容量である反転層容量と、トランジ
スタの実動作状態でのゲート絶縁膜の電気容量であるゲ
ート絶縁膜容量である。本発明では、トランジスタの実
動作状態における空乏層容量、反転層容量およびゲート
絶縁膜容量の和を電気的膜厚とする。

【００１７】デュアルゲート構造を有するＣＭＯＳトラ
ンジスタにおいて、ｎＭＯＳのゲート絶縁膜の電気的膜
厚をｎＭＯＳ側電気的膜厚Ｔｎとし、ｐＭＯＳのゲート
絶縁膜の電気的膜厚をｐＭＯＳ側電気的膜厚Ｔｐとする
と、実動作状態での、ｎＭＯＳ側電気的膜厚Ｔｎに対す
るｐＭＯＳ側電気的膜厚Ｔｐの電気的膜厚比（Ｔｐ／Ｔ
ｎ）は１．０５程度になる。これは、意図的にＴｐを厚
くしているわけではなく、ｎ型不純物としてのリンとｐ
型不純物としてのホウ素との間の活性化率の差によるも
のである。通常はゲート絶縁膜の電気的膜厚を極力薄く
する、すなわちゲート電極への不純物注入を確実に行
い、ゲート電極の空乏化を抑制することで、ＣＭＯＳト
ランジスタの高い電流駆動能力が得られる。

【００１８】図１は電気的膜厚比と特性変動との関係を
示す図である。ここで、電気的膜厚比Ｔｐ／Ｔｎは、ｐ
型ゲート電極の不純物濃度によってｐＭＯＳ側電気的膜
厚Ｔｐを変化させることで変化させる。また、図１に示
すＩｄｓｐ０は、電気的膜厚比Ｔｐ／Ｔｎ＝１．０５で
のｐＭＯＳの電流駆動能力である初期電流駆動能力を表
し、電気的膜厚比Ｔｐ／Ｔｎを変化させたときのｐＭＯ
Ｓの電流駆動能力Ｉｄｓｐが初期電流駆動能力Ｉｄｓｐ
０に対してどの程度変動するかを電流駆動能力比Ｉｄｓ
ｐ／Ｉｄｓｐ０を用いて表している。また、各電気的膜
厚比Ｔｐ／ＴｎにおいてｐＭＯＳを動作した場合に、動
作時の電流駆動能力が、最終的に、動作直後の電流駆動
能力に対してどれだけ低下したかを電流駆動能力変動Δ
Ｉｄｓ（％）で表している。

【００１９】図１に示すように、電気的膜厚比Ｔｐ／Ｔ
ｎを大きくする、すなわちｐＭＯＳのｐ型ゲート電極の
不純物濃度を減らしてｐＭＯＳ側電気的膜厚Ｔｐを厚く
するのに伴い、電流駆動能力変動ΔＩｄｓが減少し、ｐ
ＭＯＳの安定した信頼性が得られるようになる。一方、
ｐＭＯＳの電流駆動能力比Ｉｄｓｐ／Ｉｄｓｐ０は、電
気的膜厚比Ｔｐ／Ｔｎが変化してもほとんど変動しな
い。

【００２０】ｐＭＯＳのｐ型ゲート電極に注入されてい
るホウ素の濃度が増加すると、ｐ型ゲート電極内での空
乏化は抑制される。一方、ｐ型ゲート電極に注入されて
いるホウ素の濃度が減少すると、ｐ型ゲート電極内が空
乏化しやすくなるとともに、ホウ素の突き抜けによる半
導体基板での固定電荷の発生が抑制され、電流駆動能力
変動ΔＩｄｓは小さくなる。さらに、ｐ型ゲート電極が
空乏化した状態では、ｐＭＯＳのしきい値電圧Ｖｔｈが
深くなり、これを浅い側へと戻すためには、半導体基板
の表面濃度を下げる必要が生じる。つまり、空乏化によ
ってしきい値電圧Ｖｔｈが深くなった分を、半導体基板
の表面濃度の低下で戻すため、不純物散乱による電流駆
動能力Ｉｄｓｐの低下が抑制され、電流駆動能力比Ｉｄ
ｓｐ／Ｉｄｓｐ０が安定に保たれるようになる。

【００２１】以上の説明から、ＣＭＯＳトランジスタ製
造において、ｐ型ゲート電極の不純物濃度を調整して、
ｐチャネル型ＭＯＳトランジスタのゲート絶縁膜のｐＭ
ＯＳ側電気的膜厚Ｔｐを、ｎチャネル型ＭＯＳトランジ
スタのゲート絶縁膜のｎＭＯＳ側電気的膜厚Ｔｎの１．
１倍以上１．３倍以下とすることにより、ｐＭＯＳの電
流駆動能力の低下が抑制され、動作時の電流駆動能力の
変動が小さく、安定した信頼性を有する半導体装置を製
造することができる。

【００２２】さらに、ｐＭＯＳのゲート絶縁膜の電気的
膜厚が厚くなることにより、ゲート絶縁膜自身の信頼性
を向上することができる。次に、半導体装置の製造方法
について説明する。

【００２３】図２ないし図８は本形態の半導体装置の製
造方法の説明図である。図２はシリコン基板へのゲート
絶縁膜およびゲートシリコンの形成工程におけるＣＭＯ
Ｓトランジスタの概略の断面図である。

【００２４】まず、シリコン基板１に素子分離領域２を
ＳＴＩ（Shallow Trench Isolation）法や、例えば温度
９５０℃でウェット酸化するＬＯＣＯＳ（Local Oxidat
ionof Silicon）法によって形成する。次いで、このシ
リコン基板１の、ｎＭＯＳが形成される領域であるｎＭ
ＯＳ領域にｐ型ウェル領域３を形成し、ｐＭＯＳが形成
される領域であるｐＭＯＳ領域にｎ型ウェル領域４を形
成する。さらに、図示しないが、シリコン基板１に対し
て、トランジスタのパンチスルーの抑制を目的とした埋
め込み層の形成や、しきい値電圧Ｖｔｈを調整するため
のイオン注入などを行う。

【００２５】次いで、ＣＭＯＳトランジスタのゲート絶
縁膜５を、例えば温度８５０℃で水素（Ｈ₂）／酸素
（Ｏ₂）雰囲気下のPyrogenic酸化によって膜厚３ｎｍ程
度で形成する。この後、ゲート絶縁膜５に窒素を注入す
るため、例えばＮＯ（一酸化窒素）ガスやＮ₂Ｏ（一酸
化二窒素）ガスの雰囲気下で、温度９００℃〜１０００
℃、時間１分〜２０分程度の熱処理を行い、窒化酸化膜
を形成する。

【００２６】ゲート絶縁膜５の形成後、多結晶シリコン
膜もしくは非晶質シリコンから成るゲートシリコン６
を、例えば低圧のＣＶＤ（Chemical Vapor Depositio
n）法により、シラン（ＳｉＨ₄）ガスを用い、温度５８
０℃〜６２０℃程度で、膜厚５０ｎｍ〜２００ｎｍ程度
に成膜する。

【００２７】図３はゲートシリコンへのｎ型不純物注入
工程におけるＣＭＯＳトランジスタの概略の断面図であ
る。成膜したゲートシリコン６に対して、まず、ｐＭＯ
Ｓ領域をフォトレジスト７で保護した状態で、ｎＭＯＳ
領域のゲートシリコン６にｎ型不純物を注入し、ｎＭＯ
Ｓ領域ゲートシリコン６ａを形成する。ここでｎ型不純
物としては、ヒ素、リン、アンチモンなどを用いること
ができ、その注入量としては、ゲート電極の空乏化を抑
制できるだけの量が必要であって、例えばゲートシリコ
ン６の膜厚が１００ｎｍであれば、ｎ型不純物の注入量
は濃度１×１０¹⁵ａｔｏｍｓ／ｃｍ²〜７×１０¹⁵ａｔ
ｏｍｓ／ｃｍ²程度である。この濃度が低いと実動作状
態でｎ型ゲート電極の空乏化により、電流駆動能力の低
下が生じることになる。

【００２８】図４はゲートシリコンへのｐ型不純物注入
工程におけるＣＭＯＳトランジスタの概略の断面図であ
る。ｎＭＯＳ領域ゲートシリコン６ａの形成後、次に、
ｎＭＯＳ領域をフォトレジスト８で保護した状態で、ｐ
ＭＯＳ領域のゲートシリコン６にｐ型不純物を注入し、
ｐＭＯＳ領域ゲートシリコン６ｂを形成する。ここで、
ｐ型不純物の注入量は、最終的に、ｐＭＯＳのゲート絶
縁膜５のｐＭＯＳ側電気的膜厚Ｔｐが、ｎＭＯＳのゲー
ト絶縁膜５のｎＭＯＳ側電気的膜厚Ｔｎの１．１倍以上
１．３倍以下になるように設定する。例えばゲートシリ
コン６の膜厚が１００ｎｍのとき、ｐＭＯＳ領域のゲー
トシリコン６に注入するｐ型不純物は、濃度５×１０¹⁴
ａｔｏｍｓ／ｃｍ²〜３×１０¹⁵ａｔｏｍｓ／ｃｍ²程度
に設定することができる。

【００２９】図５は金属シリサイド層およびオフセット
絶縁膜の形成工程におけるＣＭＯＳトランジスタの概略
の断面図である。ｐＭＯＳ領域ゲートシリコン６ｂの形
成後、ｎＭＯＳ領域ゲートシリコン６ａおよびｐＭＯＳ
領域ゲートシリコン６ｂの全面に、金属シリサイド層と
して、例えばタングステンシリサイド（ＷＳｉ_x）層９
を、膜厚１００ｎｍ程度で堆積する。このタングステン
シリサイド層９の堆積は、低圧ＣＶＤ法またはスパッタ
リング法によって行う。低圧ＣＶＤ法によって堆積する
場合は、例えば六フッ化タングステン（ＷＦ₆）などの
金属ハロゲン化物のガスと、ジクロロシラン（ＳｉＨ₂
Ｃｌ₂）などのシラン系ガスとを原料ガスとし、堆積温
度５８０℃にて堆積する。また、スパッタリング法によ
って堆積する場合は、金属シリサイドのターゲットを用
いて堆積する。

【００３０】次いで、タングステンシリサイド層９上
に、ＣＶＤ法により、例えば酸化シリコンから成るオフ
セット絶縁膜１０を、膜厚１５０ｎｍ程度で堆積する。
このときのＣＶＤは、例えば、シランと酸素とを原料ガ
スとし、堆積温度４２０℃程度で行う。

【００３１】図６はゲート電極形成工程におけるＣＭＯ
Ｓトランジスタの概略の断面図である。タングステンシ
リサイド層９およびオフセット絶縁膜１０の堆積後、オ
フセット絶縁膜１０上に、フォトレジストからなるエッ
チングマスク用のレジストパターンを形成する。そし
て、このレジストパターンをマスクとして、例えば反応
性イオンエッチング（Reactive Ion Etching，ＲＩＥ）
により、オフセット絶縁膜１０、タングステンシリサイ
ド層９およびｎＭＯＳ領域ゲートシリコン６ａ、ｐＭＯ
Ｓ領域ゲートシリコン６ｂを異方性エッチングする。こ
のときのエッチングガスとしては、例えばオフセット絶
縁膜１０に対してはフルオロカーボン系のガスを用い、
タングステンシリサイド層９およびゲートシリコン６に
対しては塩素（Ｃｌ₂）と酸素との混合ガスを用いる。
このエッチングの結果、図６に示すように、ｎＭＯＳの
ｎ型ゲート電極１１およびｐＭＯＳのｐ型ゲート電極１
２が、タングステンシリサイド層９上にオフセット絶縁
膜１０を残した状態で形成される。

【００３２】図７は不純物領域およびサイドウォール絶
縁層の形成工程におけるＣＭＯＳトランジスタの概略の
断面図である。ｎ型ゲート電極１１、ｐ型ゲート電極１
２の形成後、ｎ型不純物を注入したＬＤＤ（Lightly Do
ped Drain）領域であるｎ型ＬＤＤ不純物領域１３、お
よびｐ型不純物を注入したＬＤＤ領域であるｐ型ＬＤＤ
不純物領域１４を、それぞれｎ型ゲート電極１１および
ｐ型ゲート電極１２の両側のｐ型ウェル領域３およびｎ
型ウェル領域４の表面から内部に形成する。ｎ型ＬＤＤ
不純物領域１３およびｐ型ＬＤＤ不純物領域１４の形成
は、まず、ｎＭＯＳ領域を保護するレジストパターンを
形成し、ｐ型ゲート電極１２と素子分離領域２を自己整
合マスクとしたイオン注入により、ｐ型ＬＤＤ不純物領
域１４を形成する。このときのイオン注入は、例えばフ
ッ化ホウ素イオン（ＢＦ₂ ⁺）を用いて、注入エネルギー
０．５ｋｅＶ〜５ｋｅＶ程度、濃度５×１０¹³ａｔｏｍ
ｓ／ｃｍ²〜１×１０¹⁵ａｔｏｍｓ／ｃｍ²程度で注入す
る。そして、レジストを除去した後、ｐＭＯＳ領域を保
護するレジストパターンを形成し、ｎ型ゲート電極１１
と素子分離領域２を自己整合マスクとしたイオン注入に
よりｎ型ＬＤＤ不純物領域１３を形成する。このときの
イオン注入は、例えばヒ素イオン（Ａｓ⁺）を用いて、
注入エネルギー１ｋｅＶ〜５ｋｅＶ程度、濃度５×１０
¹³ａｔｏｍｓ／ｃｍ²〜１×１０¹⁵ａｔｏｍｓ／ｃｍ²程
度で注入する。

【００３３】ｎ型ＬＤＤ不純物領域１３およびｐ型ＬＤ
Ｄ不純物領域１４の形成後、シリコン酸化膜を成膜し
て、その全面をエッチバックすることにより、サイドウ
ォール絶縁層１５を形成する。

【００３４】そして、さらに、ｎＭＯＳ領域を保護する
レジストパターンを形成し、サイドウォール絶縁層１
５、ｐ型ゲート電極１２および素子分離領域２を自己整
合マスクとしたイオン注入により、ｐ⁺型不純物領域１
６を形成する。このときのイオン注入は、例えばフッ化
ホウ素イオン（ＢＦ₂ ⁺）を用いて、注入エネルギー１０
ｋｅＶ〜４０ｋｅＶ程度、濃度１×１０¹⁵ａｔｏｍｓ／
ｃｍ²〜５×１０¹⁵ａｔｏｍｓ／ｃｍ²程度で注入する。
そして、レジストを除去した後、ｐＭＯＳ領域を保護す
るレジストパターンを形成し、サイドウォール絶縁層１
５、ｎ型ゲート電極１１および素子分離領域２を自己整
合マスクとしたイオン注入により、ｎ⁺型不純物領域１
７を形成する。このときのイオン注入は、例えばヒ素イ
オン（Ａｓ⁺）を用いて、注入エネルギー２０ｋｅＶ〜
５０ｋｅＶ程度、濃度１×１０¹⁵ａｔｏｍｓ／ｃｍ²〜
５×１０¹⁵ａｔｏｍｓ／ｃｍ²程度で注入する。

【００３５】図８は金属シリサイド形成工程におけるＣ
ＭＯＳトランジスタの概略の断面図である。シリコン基
板１に各不純物領域を形成した後、ｐ⁺型不純物領域１
６とｎ⁺型不純物領域１７とに自己整合的に高融点金属
シリサイド１８を形成する。高融点金属シリサイド１８
としては、例えばコバルトシリサイド（ＣｏＳｉ₂）、
ニッケルシリサイド（ＮｉＳｉ）、チタンシリサイド
（ＴｉＳｉ₂）などを用いることができる。

【００３６】最後に、例えば温度１０００℃、時間１０
秒のＲＴＡ（Rapid Thermal Annealing）により、不純
物の活性化を行う。その後、層間絶縁層の成膜、コンタ
クト孔の形成、配線層の形成などの工程を経て、目的の
半導体装置を完成させる。

【００３７】このように、ゲートシリコン６への不純物
注入量を調節して、ｐＭＯＳのゲート絶縁膜のｐＭＯＳ
側電気的膜厚Ｔｐを、ｎＭＯＳのゲート絶縁膜のｎＭＯ
Ｓ側電気的膜厚Ｔｎの１．１倍以上１．３倍以下にする
ことにより、ｐＭＯＳの電流駆動能力の低下が抑制さ
れ、動作時の電流駆動能力変動が小さく、安定した信頼
性を有するＣＭＯＳトランジスタを製造することができ
る。

【００３８】また、本形態では、同一工程で形成したゲ
ートシリコン６に対して、ｐＭＯＳ領域、ｎＭＯＳ領域
のそれぞれにイオン注入を行ってゲート絶縁膜の電気的
膜厚を変えることにより、電流駆動能力の低下を抑制す
る。そのため、ｐＭＯＳ領域、ｎＭＯＳ領域のそれぞれ
に対して、最適な膜厚でゲート絶縁膜を物理的に作り分
ける必要がなく、工程を煩雑にすることなく半導体装置
を製造することができる。

【００３９】なお、本発明は、上記の説明に限定される
ものでなく、種々の変更が可能である。例えば、ゲート
シリコン６の全領域にｎ型不純物、例えばヒ素またはリ
ンを注入し、その後、ｐＭＯＳ領域のゲートシリコン６
にｐ型不純物、例えばホウ素を注入してｐ型としてもよ
い。

【００４０】また、上記の説明においてオフセット絶縁
膜１０の材料として用いる酸化シリコンは、ポリシリコ
ンでも、あるいはアモルファスシリコンでもよい。タン
グステンシリサイド層９は、コバルトシリサイド層（Ｃ
ｏＳｉ₂）、ニッケルシリサイド（ＮｉＳｉ）、チタン
シリサイド（ＴｉＳｉ₂）など、高融点金属をケイ素化
した材料と置換可能である。さらに、高融点金属などを
含有する材料を用いることもできる。

【００４１】また、上記のＣＭＯＳトランジスタの製造
方法の説明においては、オフセット絶縁膜１０を用いた
構成としたが、オフセット絶縁膜１０を有しない構造の
ＣＭＯＳトランジスタとしてもよい。

【００４２】図９はオフセット絶縁膜を有しないＣＭＯ
Ｓトランジスタの概略の断面図である。本形態のＣＭＯ
Ｓトランジスタは、図９に示すように、ｎ型ゲート電極
２１、ｐ型ゲート電極２２と、ｎ⁺型不純物領域２７、
ｐ⁺型不純物領域２６とを、同時に高融点金属シリサイ
ド２８によってシリサイド化して形成したフルサリサイ
ド構造であってもよい。この場合、例えばｎ型ゲート電
極２１への不純物注入をｎ ⁺型不純物領域２７と同時に
行ったり、ｐ型ゲート電極２２への不純物注入をｐ⁺型
不純物領域２６と同時に行ったりすることも可能であ
り、工程を簡素化することができるようになる。

【００４３】なお、上記の説明において、ゲートシリコ
ン６への不純物注入量は単なる例であって、不純物の注
入量は、ゲートシリコン６の膜厚、あるいは多結晶シリ
コンや非晶質シリコンの違いなどによって適当に変更す
ることができる。

【００４４】

【発明の効果】以上説明したように本発明では、トラン
ジスタのゲート絶縁膜の電気的膜厚を、実動作状態での
空乏層容量と反転層容量とゲート絶縁膜容量との和と
し、ｎ型ゲート電極を有するｎＭＯＳとｐ型ゲート電極
を有するｐＭＯＳとが同一の基板に形成された半導体装
置のゲート絶縁膜について、ｐＭＯＳ側電気的膜厚がｎ
ＭＯＳ側電気的膜厚の１．１倍以上１．３倍以下になる
ように構成にした。これにより、ゲート絶縁膜を物理的
に厚膜化することなく、ｐＭＯＳのゲート絶縁膜にかか
る実質的な電界を緩和することにより、電流駆動能力の
低下を抑制することができる。

【００４５】ｐＭＯＳ側電気的膜厚は、ｐ型ゲート電極
の不純物濃度を調節することによって設定することがで
きるので、ｐＭＯＳとｎＭＯＳとで物理的な膜厚の異な
るゲート絶縁膜を形成する必要がなく、製造工程が煩雑
になることがない。

【００４６】また、ｐＭＯＳのゲート絶縁膜の電気的膜
厚が厚くなることにより、ゲート絶縁膜自身の信頼性を
向上することができる。

【図面の簡単な説明】

【図１】電気的膜厚比と特性変動との関係を示す図であ
る。

【図２】シリコン基板へのゲート絶縁膜およびゲートシ
リコンの形成工程におけるＣＭＯＳトランジスタの概略
の断面図である。

【図３】ゲートシリコンへのｎ型不純物注入工程におけ
るＣＭＯＳトランジスタの概略の断面図である。

【図４】ゲートシリコンへのｐ型不純物注入工程におけ
るＣＭＯＳトランジスタの概略の断面図である。

【図５】金属シリサイド層およびオフセット絶縁膜の形
成工程におけるＣＭＯＳトランジスタの概略の断面図で
ある。

【図６】ゲート電極形成工程におけるＣＭＯＳトランジ
スタの概略の断面図である。

【図７】不純物領域およびサイドウォール絶縁層の形成
工程におけるＣＭＯＳトランジスタの概略の断面図であ
る。

【図８】金属シリサイド形成工程におけるＣＭＯＳトラ
ンジスタの概略の断面図である。

【図９】オフセット絶縁膜を有しないＣＭＯＳトランジ
スタの概略の断面図である。

【符号の説明】

１……シリコン基板、２……素子分離領域、３……ｐ型
ウェル領域、４……ｎ型ウェル領域、５……ゲート絶縁
膜、６……ゲートシリコン、６ａ……ｎＭＯＳ領域ゲー
トシリコン、６……ｐＭＯＳ領域ゲートシリコン、７，
８……フォトレジスト、９……タングステンシリサイド
層、１０……オフセット絶縁膜、１１……ｎ型ゲート電
極、１２……ｐ型ゲート電極、１３……ｎ型ＬＤＤ不純
物領域、１４……ｐ型ＬＤＤ不純物領域、１５……サイ
ドウォール絶縁層、１６……ｐ⁺型不純物領域、１７…
…ｎ⁺型不純物領域、１８……高融点金属シリサイド。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB20 BB21 BB25 BB40 CC05 DD02 DD04 DD37 DD43 DD55 DD65 DD78 DD80 DD84 EE05 EE14 FF14 GG09 GG10 GG14 5F048 AA01 AA07 AA09 AB01 AB03 AC03 BB04 BB06 BB07 BB08 BB11 BB16 BC06 BD04 BE03 DA25

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ｎ型ゲート電極を有するｎチャネル型Ｍ
   ＯＳ（Metal OxideSemiconductor）トランジスタとｐ型
   ゲート電極を有するｐチャネル型ＭＯＳトランジスタと
   が同一の基板に形成された半導体装置であって、 トランジスタのゲート絶縁膜の電気的膜厚が、前記トラ
   ンジスタの実動作状態における、ゲート電極に形成され
   る空乏層の電気容量である空乏層容量と、前記基板に形
   成される反転層の電気容量である反転層容量と、前記ゲ
   ート絶縁膜の電気容量であるゲート絶縁膜容量と、の和
   である場合に、 前記ｐチャネル型ＭＯＳトランジスタの前記電気的膜厚
   であるｐＭＯＳ側電気的膜厚が、前記ｎチャネル型ＭＯ
   Ｓトランジスタの前記電気的膜厚であるｎＭＯＳ側電気
   的膜厚の１．１倍以上１．３倍以下であることを特徴と
   する半導体装置。
2. 【請求項２】 前記ｐＭＯＳ側電気的膜厚は、前記ｐ型
   ゲート電極の不純物濃度によって調整されることを特徴
   とする請求項１記載の半導体装置。
3. 【請求項３】 前記ｎ型ゲート電極は、不純物として、
   ヒ素、リン、アンチモンのうちの少なくとも１種を含有
   することを特徴とする請求項１記載の半導体装置。
4. 【請求項４】 前記ｐ型ゲート電極は、不純物として、
   臭素、フッ化臭素のうちの少なくとも１種を含有するこ
   とを特徴とする請求項１記載の半導体装置。
5. 【請求項５】 ｎ型ゲート電極を有するｎチャネル型Ｍ
   ＯＳトランジスタとｐ型ゲート電極を有するｐチャネル
   型ＭＯＳトランジスタとを同一の基板に形成する半導体
   装置の製造方法であって、 トランジスタのゲート絶縁膜の電気的膜厚が、前記トラ
   ンジスタの実動作状態における、ゲート電極に形成され
   る空乏層の電気容量である空乏層容量と、前記基板に形
   成される反転層の電気容量である反転層容量と、前記ゲ
   ート絶縁膜の電気容量であるゲート絶縁膜容量と、の和
   である場合に、 前記ｐチャネル型ＭＯＳトランジスタの前記電気的膜厚
   であるｐＭＯＳ側電気的膜厚を、前記ｎチャネル型ＭＯ
   Ｓトランジスタの前記電気的膜厚であるｎＭＯＳ側電気
   的膜厚の１．１倍以上１．３倍以下に形成することを特
   徴とする半導体装置の製造方法。
6. 【請求項６】 前記ｐＭＯＳ側電気的膜厚は、前記ｐ型
   ゲート電極の不純物濃度によって調整されることを特徴
   とする請求項５記載の半導体装置の製造方法。
7. 【請求項７】 前記ｎ型ゲート電極は、不純物として、
   ヒ素、リン、アンチモンのうちの少なくとも１種を含有
   することを特徴とする請求項５記載の半導体装置の製造
   方法。
8. 【請求項８】 前記ｐ型ゲート電極は、不純物として、
   臭素、フッ化臭素のうちの少なくとも１種を含有するこ
   とを特徴とする請求項５記載の半導体装置の製造方法。