KR20070076051A - 비휘발성 메모리 소자 제조 방법 및 이에 따라 제조된비휘발성 메모리 소자 - Google Patents

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Abstract

비휘발성 메모리 소자 제조 방법 및 이에 따라 제조된 비휘발성 메모리 소자가 제공된다. 비휘발성 메모리 소자 제조 방법은 반도체 기판 상에 터널 산화막 및 플로팅 게이트용 도전막을 형성하고, 플로팅 게이트용 도전막 상면을 질화 처리하고, 질화 처리된 플로팅 게이트용 도전막 상면을 산화 처리하고,
플로팅 게이트용 도전막 상부에 하부 산화막, 질화막 및 상부 산화막이 적층된 ONO막을 형성하여 유전막을 완성하고, 유전막 상부에 컨트롤 게이트용 도전막을 형성하는 것을 포함한다.
질화 처리, 산화 처리, 산화 방지막, 유전막

Description

비휘발성 메모리 소자 제조 방법 및 이에 따라 제조된 비휘발성 메모리 소자{Method for fabricating nonvolatible memory device and nonvolatible memory device fabricated thereby}
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 2 내지 도 6은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 순서대로 나타낸 단면도이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 반도체 기판 110: 터널 산화막
120: 플로팅 게이트 130: 산화 방지막
132: 질화막 134: 산화 질화막
140: ONO막 142: 하부 산화막
144: 질화막 146: 상부 질화막
150: 유전막 160: 컨트롤 게이트
170: 소스/드레인
본 발명은 비휘발성 메모리 소자 제조 방법 및 이에 따라 제조된 비휘발성 메모리 소자에 관한 것으로서, 더욱 상세하게는 비휘발성 메모리 소자의 누설 전류 특성을 향상시킬 수 있는 비휘발성 메모리 소자 제조 방법 및 이에 따라 제조된 비휘발성 메모리 소자에 관한 것이다.
비휘발성 메모리 소자 중 전기적으로 소거가 가능한 EEPROM(Electrically Erasable Programmable Read Only Memory) 소자는 포울러-노드하임(Fowler-Nordheim) 터널링 현상에 의해 얇은 절연층, 즉 SiO2와 같은 터널 산화막을 통한 전자의 이동에 의하여 플로팅 게이트에 전하가 저장되고 이 저장된 전하의 양에 따라 트랜지스터가 온 또는 오프되는 소자를 말한다.
이러한 비휘발성 메모리 소자는 기판 상에 터널 산화막, 플로팅 게이트, 유전막 및 컨트롤 게이트가 적층된 구조를 갖는다. 이 때, 유전막은 플로팅 게이트에서 컨트롤 게이트로의 전하 이동을 방지하는 역할을 하며 전하의 누설을 방지한다. 또한, 유전막은 플로팅 게이트와 컨트롤 게이트 간의 캐패시턴스를 유지하여야 하므로 가능한 얇게 형성되어야 한다.
이와 같은 유전막은 주로 ONO(Oxide-Nitride-Oxide)막이 사용되고 있으며, 일반적으로 ONO막은 폴리실리콘막 상에 MTO(Middle Temperature Oxide)막을 증착하고 인-시츄(in-situ)로 N2 어닐링(annealing)을 실시하고, 이어서 질화막을 증착하고 MTO막을 증착하고 다시 인-시츄로 N2 어닐링을 실시함으로써 형성된다.
이 때, MTO막은 질화막의 누설 전류 특성을 보상하고 질화막의 스트레스를 감소시킨다. 그리고, MTO막 증착후 N2 어닐링을 실시함으로써 비휘발성 메모리 소자의 프로그래밍시 전하가 손실되는 것을 방지한다.
그러나, MTO막 증착 후 N2 어닐링 공정을 수행하면서 MTO막 내에 존재하는 산화물이 하부의 폴리실리콘막과 반응하여 산화막이 형성되므로 전체 유전막의 두께가 증가한다. 이에 따라 비휘발성 메모리 소자의 캐패시턴스가 감소하여 비휘발성 메모리 소자의 저전력 및 고속 동작이 저하된다.
본 발명이 이루고자 하는 기술적 과제는 비휘발성 메모리 소자의 누설 전류 특성을 향상시킬 수 있는 비휘발성 메모리 소자 제조 방법을 제공하는데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 이러한 제조 방법에 따라 제조된 비휘발성 메모리 소자를 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 소자 제조 방법은 반도체 기판 상에 터널 산화막 및 플로팅 게이트용 도전막을 형성하고, 플로팅 게이트용 도전막 상면을 질화 처리하고, 질화 처리된 플로팅 게이트용 도전막 상면을 산화 처리하고, 플로팅 게이트용 도전막 상부에 하부 산화막, 질화막 및 상부 산화막이 적층된 ONO막을 형성하여 유전막을 완성하고, 유전막 상부에 컨트롤 게이트용 도전막을 형성하는 것을 포함한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 반도체 기판 상에 형성된 터널 산화막, 터널 산화막 상부에 형성된 플로팅 게이트, 플로팅 게이트 상부에 질화막 및 산화 질화막이 순차적으로 적층된 산화 방지막과 하부 산화막, 질화막 및 상부 산화막이 적층된 ONO막으로 이루어진 유전막 및 유전막 상부에 형성된 컨트롤 게이트를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
먼저, 도 1을 참조하여 본 발명의 일 실시예 따른 비휘발성 메모리 소자의 구조에 대해 설명한다. 도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 단면도이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 비휘발성 메모리 소 자는 터널 산화막(110), 플로팅 게이트(120), 산화 방지막(130), ONO막(140) 및 컨트롤 게이트(160)를 포함한다.
상세하게 설명하면, 소자 분리막(102)에 의해 필드 영역과 활성 영역으로 구분된 반도체 기판(100)의 활성 영역 상에는 터널 산화막(110), 플로팅 게이트(120), 유전막(150) 및 컨트롤 게이트(160)가 적층된 게이트 스택이 형성되어 있다. 이러한 구조의 비휘발성 메모리 소자는 데이터 저장(program) 또는 소거(erase)는 컨트롤 게이트(160)와 반도체 기판(100)에 적절한 전압을 인가하여 플로팅 게이트(120)에 전하를 집어넣거나 빼냄으로써 데이터의 저장 및 소거 동작이 이루어진다.
이 때, 터널 산화막(110)은 반도체 기판(100) 상에 약 50 ~ 100Å으로 얇게 형성되어 있으며, 비휘발성 메모리 소자의 데이터 저장 및 소거시 전하가 F-N 터널링에 의해 반도체 기판(100) 또는 플로팅 게이트(120)로 이동하는 경로를 제공한다.
터널 산화막(110) 상에 위치하는 플로팅 게이트(120)는 예를 들어 폴리실리콘으로 형성될 수 있으며, 터널 산화막(110)을 통해 전달된 전하를 축적한다.
그리고 플로팅 게이트(120) 상에는 산화 방지막(130)과 ONO막(140)의 적층 구조로 형성된 유전막(150)이 형성되어 있다. 이 때, 산화 방지막(130)은 플로팅 게이트(120) 상면에 형성되어 있으며, 질화막(132) 및 산화 질화막(134)이 순차적으로 적층되어 있다. 그리고 산화 질화막(134) 상에는 하부 산화막(142), 질화막(144) 및 상부 산화막(146)이 순차적으로 적층된 ONO막(140)이 위치한다.
이러한 유전막(160)은 플로팅 게이트(120)와 컨트롤 게이트(160) 사이를 절연시키며, 플로팅 게이트(120)에 축적된 전하의 특성을 유지하고, 컨트롤 게이트(160)에 인가된 전압을 플로팅 게이트(120)에 전달하는 역할을 하게 된다.
그리고, 이와 같은 구조의 유전막(150)에서 플로팅 게이트(120) 상면에 형성된 산화 방지막(130)은 ONO막(140)의 하부 산화막(142)과 플로팅 게이트(120) 간의 반응으로 인해 하부 산화막(142)의 두께가 증가되는 것을 억제한다. 즉, ONO막(140)의 하부 산화막(142)이 산화 처리하여 형성된 산화 질화막(134) 상에 위치하므로, 하부 산화막(142)의 두께가 증가되는 것을 억제할 수 있다. 따라서, 유전막(160)의 두께가 얇게 형성되므로 비휘발성 메모리 소자의 캐패시턴스를 증가시킬 수 있으며 누설 전류 특성을 향상시킬 수 있다.
또한, 유전막(150)의 상부에는 폴리실리콘으로 형성된 컨트롤 게이트(160)가 형성되어 있으며, 컨트롤 게이트(160)는 플로팅 게이트(120)의 전압을 유지시킨다.
그리고, 이와 같은 구조의 게이트 스택 양측의 반도체 기판(100) 내에는 소스/드레인(170)이 형성되어 있다.
이하, 도 2 내지 도 8를 참조하여 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법에 대해 설명하면 다음과 같다. 도 2 내지 도 8는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 순서대로 나타낸 단면도이다.
먼저, 도 2에 도시된 바와 같이 반도체 기판(100) 상에 활성 영역과 필드 영역을 구분하기 위한 소자 분리 공정을 수행하여 소자 분리막(102)을 형성한다. 소 자 분리 공정으로는 LOCOS(Local Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정이 이용될 수 있다.
그리고 나서, 반도체 기판(100) 상에 터널 산화막(110) 및 플로팅 게이트용 도전막(120)을 순차적으로 형성한다. 터널 산화막(110)은 반도체 기판(100)을 산소 분위기에서 열처리하여 열산화막으로 형성할 수 있다. 그리고 터널 산화막(110) 상부에 폴리실리콘을 CVD(Chemical Vapor Deposition) 공정과 같은 증착 공정을 수행하여 플로팅 게이트용 도전막(120)을 형성한다. 이 때, 플로팅 게이트용 도전막(120)은 약 550 ~ 620℃의 온도와 약 20 ~ 40Pa의 압력 조건에서 SiH4와 같은 실란 계열 가스와 PH3와 같은 불순물 가스를 공급하여 형성한다. 이와 같은 플로팅 게이트용 도전막(120) 형성시 SiH4 가스는 약 0.1 ~ 1.0slm으로 유지하고, PH3 가스는 약 0.01 ~ 0.1slm으로 유지한다.
그리고 나서, 플로팅 게이트용 도전막(120) 상에 ONO막(140)의 하부 산화막(142)을 형성할 때, 플로팅 게이트(120) 내의 실리콘 성분과 하부 산화막(142) 내의 산화물이 반응하는 것을 억제하기 위해 산화 방지막(도 4의 130 참조)을 먼저 형성한다.
즉, 도 3에 도시된 바와 같이, 플로팅 게이트용 도전막(120) 상면을 질화 처리하여 얇은 질화막(132)을 형성한다. 질화 처리는 약 300 ~ 600℃의 온도와 약 0.1 ~ 0.2 torr의 압력 조건에서 약 60 ~ 180초간 NH3 또는 N2 플라즈마 처리하여 형성한다. 이 때, 질화 처리 공정은 플로팅 게이트용 도전막(120)을 형성한 챔버 내에서 NH3 또는 N2 가스를 공급하여 인-시츄(in-situ) 방식으로 형성할 수 있다. 이와 같은 공정시 챔버 내부의 NH3 또는 N2 가스는 약 100 ~ 2000sccm으로 유지하고, 약 50 ~ 500W의 RF 파워를 인가한다.
이 후, 도 4에 도시된 바와 같이, 질화 처리하여 형성된 질화막(132) 표면에 산화 처리 공정을 수행하여 얇은 산화 질화막(134)을 형성한다. 산화 처리는 약 300 ~ 600℃의 온도와 약 0.1 ~ 0.2 torr의 압력 조건에서 약 30 ~ 120초간 N2O 또는 O2 플라즈마 처리하여 형성한다. 이와 같은 공정은 질화막(132)을 형성한 챔버와 동일한 챔버 내에서 인-시츄 방식으로 형성될 수 있다. 이 때, 챔버 내부의 N2O 또는 O2 가스를 약 100 ~ 2000sccm으로 유지시키고, 약 50 ~ 500W의 RF 파워를 인가한다.
다음으로, 도 5에 도시된 바와 같이, 산화 방지막(130)의 산화 질화막(132) 상에 하부 산화막(142), 질화막(144) 및 상부 산화막(146)이 적층된 구조의 ONO막(140)을 형성하여 유전막(150)을 완성한다. ONO막(140) 형성시 하부 및 상부 산화막(142, 146)은 산화물을 증착하여 형성할 수 있다. 즉, 하부 및 상부 산화막(142, 146)은 MTO(Middle Temperature Oxide)막으로 형성할 수 있다.
보다 상세히 설명하면, ONO막(140)의 하부 및 상부 산화막(142, 146)은 700 ~ 760℃의 온도와 약 80 ~ 120Pa의 압력 조건에서 SiH4와 N2O 가스를 이용하여 증착시킴으로써 MTO막으로 형성할 수 있다. 이 때, SiH4 가스는 약 1 ~ 10sccm으로 유지 하고, N2O 가스는 약 1 ~ 3slm으로 유지한다.
그리고, 하부 산화막(142) 상에 형성되는 질화막(144)은 약 650 ~ 670℃의 온도와 약 10 ~ 30Pa의 압력 조건에서 SiH2Cl2와 NH3 가스를 이용하여 증착시킴으로써 형성한다. 이 때, SiH2Cl2 가스는 약 0.01 ~ 0.1slm으로 유지하고, NH3 가스는 약 0.2 ~ 1.0slm으로 유지한다.
이와 같이 형성되는 하부 산화막(142)은 미리 산화 처리하여 형성된 산화 질화막(134) 상에 형성되므로 플로팅 게이트용 도전막(120)의 실리콘 성분과 산화물이 반응하는 것이 억제된다. 따라서, 하부 산화막(142)의 두께가 증가되는 것을 억제할 수 있어 비교적 얇게 유전막(150)을 형성할 수 있다.
유전막(150)을 완성하고 난 다음에는, 유전막(150) 상부에 마스크를 형성하고 터널 산화막(110), 플로팅 게이트용 도전막(120) 및 유전막(150)을 순차적으로 패터닝하여 일 방향으로 각각 분리한다. 즉, 터널 산화막(110), 플로팅 게이트용 도전막(120) 및 유전막(150)이 도면들에 도시된 단면과 수직 방향으로 각각 분리된다. 이와 같은 공정은 유전막(150)을 형성하기 전에 수행하여 터널 산화막(110)과 플로팅 게이트용 도전막(120)만을 패터닝할 수도 있다.
다음으로 도 6에 도시된 바와 같이, 유전막(150) 상에 폴리실리콘을 증착하여 컨트롤 게이트용 도전막(160)을 형성한다. 이 때, 컨트롤 게이트용 도전막(160)은 약 550 ~ 620℃의 온도와 약 20 ~ 40Pa의 압력 조건에서 약 0.1 ~ 1.0slm의 SiH4 와 같은 실란 계열 가스와 약 0.01 ~ 0.1slm의 PH3 불순물 가스를 공급하여 형성한다.
이 후, 컨트롤 게이트용 도전막(160) 상부에 식각 마스크(미도시)를 형성하고 반도체 기판(100)이 노출될 때까지 식각하여 게이트 스택을 형성한다. 그리고 나서, 게이트 스택 양측의 반도체 기판(100)에 소스/드레인(170)을 형성하여 도 1에 도시된 바와 같은 비휘발성 메모리 소자를 완성한다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 비휘발성 메모리 소자 제조 방법 및 이에 따라 제조된 비휘발성 메모리 소자에 따르면 플로팅 게이트 상부에 순차적으로 질화 처리 및 산화 처리하여 산화 방지막을 형성함으로써 유전막의 하부 산화막 내의 산화물과 폴리실리콘으로 형성된 플로팅 게이트 내의 실리콘이 반응하여 하부 산화막의 두께가 증가하는 것을 방지할 수 있다.
따라서 유전막의 두께를 얇게 형성할 수 있으므로 비휘발성 메모리 소자의 캐패시턴스를 증가시킬 수 있으며, 비휘발성 메모리 소자의 누설 전류 특성을 향상 시킬 수 있다.

Claims (16)

  1. 반도체 기판 상에 터널 산화막 및 플로팅 게이트용 도전막을 형성하고,
    상기 플로팅 게이트용 도전막 상면을 질화 처리하고,
    상기 질화 처리된 플로팅 게이트용 도전막 상면을 산화 처리하고,
    상기 플로팅 게이트용 도전막 상부에 하부 산화막, 질화막 및 상부 산화막이 적층된 ONO막을 형성하여 유전막을 완성하고,
    상기 유전막 상부에 컨트롤 게이트용 도전막을 형성하는 것을 포함하는 비휘발성 메모리 소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 질화 처리 및 산화 처리하는 것은 상기 ONO막 하부에 질화막 및 산질화막이 순차적으로 적층된 산화 방지막을 형성하는 비휘발성 메모리 소자 제조 방법.
  3. 제 1 항에 있어서,
    상기 질화 처리하는 것은 상기 플로팅 게이트용 도전막 표면을 NH3 또는 N2 플라즈마 처리하는 비휘발성 메모리 소자 제조 방법.
  4. 제 3 항에 있어서,
    상기 질화 처리하는 것은 300 ~ 600℃의 온도와 0.1 ~ 3.0 torr의 압력에서 60 ~ 180초간 수행하는 비휘발성 메모리 소자 제조 방법.
  5. 제 3 항에 있어서,
    상기 질화 처리 시 NH3 또는 N2 가스가 100 ~ 2000 sccm으로 유지되는 비휘발성 메모리 소자 제조 방법.
  6. 제 3 항에 있어서,
    상기 질화 처리하는 것은 50~ 500W의 RF 파워에서 수행되는 비휘발성 메모리 소자 제조 방법.
  7. 제 1 항에 있어서,
    상기 산화 처리하는 것은 질화 처리된 상기 플로팅 게이트용 도전막 표면에 N2O 또는 N2 플라즈마 처리하는 비휘발성 메모리 소자 제조 방법.
  8. 제 7 항에 있어서,
    상기 산화 처리하는 것은 300 ~ 600℃의 온도와 0.1 ~ 3.0 torr의 압력에서 30 ~ 120초간 수행하는 비휘발성 메모리 소자 제조 방법.
  9. 제 7 항에 있어서,
    상기 산화 처리 시 N2O 또는 O2 가스가 100 ~ 2000 sccm으로 유지되는 비휘발성 메모리 소자 제조 방법.
  10. 제 7 항에 있어서,
    상기 산화 처리하는 것은 50~ 500W의 RF 파워에서 수행되는 비휘발성 메모리 소자 제조 방법.
  11. 제 1 항에 있어서,
    상기 질화 처리 및 산화 처리하는 것은 인-시츄(in-situ) 방식으로 수행하는 비휘발성 메모리 소자 제조 방법.
  12. 제 1 항에 있어서,
    상기 플로팅 게이트용 도전막 및 상기 컨트롤 게이트용 도전막은 폴리실리콘을 증착하여 형성하는 비휘발성 메모리 소자 제조 방법.
  13. 제 1 항에 있어서,
    상기 유전막의 하부 산화막 및 상부 산화막은 MTO막으로 형성하는 비휘발성 메모리 소자 제조 방법.
  14. 반도체 기판 상에 형성된 터널 산화막;
    상기 터널 산화막 상부에 형성된 플로팅 게이트;
    상기 플로팅 게이트 상부에 질화막 및 산화 질화막이 순차적으로 적층된 산화 방지막과 하부 산화막, 질화막 및 상부 산화막이 적층된 ONO막으로 이루어진 유전막; 및
    상기 유전막 상부에 형성된 컨트롤 게이트를 포함하는 비휘발성 메모리 소자.
  15. 제 13 항에 있어서,
    상기 플로팅 게이트 및 상기 컨트롤 게이트는 폴리실리콘으로 형성된 비휘발성 메모리 소자.
  16. 제 13 항에 있어서,
    상기 유전막의 하부 산화막 및 상부 산화막은 MTO막인 비휘발성 메모리 소자.
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