KR20100018751A - 플래시 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 반도체 기판 상에 제1 절연막, 버퍼막 및 고유전막으로 이루어진 다층 구조의 터널 절연막을 형성하는 단계와, 상기 터널 절연막 상에 제2 절연막, 블로킹막 및 도전막을 형성하는 단계와, 상기 도전막, 블로킹막, 제2 절연막 및 터널 절연막을 식각하여 게이트를 형성하는 단계를 포함한다.
터널 절연막, 다층 구조, SiO2, 고유전막, Al2O3, 버퍼막, 누설 전류, 리텐션
Description
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히, 터널 절연막인 SiO2막과 고유전막 사이에 불안정하고 고유전막에 비해 밴드갭(band-gap)이 큰 계면층(interfacial layer)이 형성되는 것을 방지할 수 있는 플래시 메모리 소자의 제조방법에 관한 것이다.
요즘, 소자가 고집적화되어 감에 따라 터널 절연막의 두께를 얇게 하여 게이트 길이를 감소시키면서 정전용량(capacitance)을 증가시키는 연구가 활발히 진행되고 있다.
이를 위해, 일반적으로 사용하던 SiO2를 이용한 단일층의 터널 절연막을 형성하는 대신 SiO2와 고유전 물질(high-k)로 이루어진 다층 구조의 터널 절연막을 형성하고 있다.
그러나, 터널 절연막 형성 공정시 사용되는 고유전 물질은 소스 가스인 O3 가스 또는 H2O 가스를 이용한 원자층 증착(Atomic Layer Deposition; ALD) 방법으로 형성한다. 이때, 반도체 기판과 소스 가스인 O3 가스 또는 H2O 가스가 반응하여 SiO2막과 고유전 물질 사이에 계면층(interfacial layer) 즉, SiO2막이 형성된다. 여기서, SiO2막과 고유전 물질 사이에 형성된 계면층(SiO2막)은 Si-O 간의 결합이 불안정하고 불순물 오염이 발생하여 막의 조밀 성이 떨어지게 된다. 이로 인해, 반도체 기판과 반도체 기판 상부에 형성된 SiO2막의 계면에 미결합 본드(bond)인 댕글링 본드(dangling bond)와 같은 결함이 발생하게 된다.
또한, 계면층(SiO2막)으로 인해 누설 전류(leakage current)가 증가하고, 반도체 기판 상부에 형성된 SiO2막이 두꺼워져 프로그램 및 소거 속도를 감소시킨다.
또한, 고유전 물질에 비해 밴드갭(band-gap)이 큰 계면층(SiO2막)이 형성되어 저장된 전하가 터널 절연막을 통해 빠져나가는 리텐션(retention) 특성을 열화 시킨다.
본 발명은 터널 절연막인 SiO2막과 고유전막 사이에 Al2O3로 이루어진 버퍼막을 형성함으로써 SiO2막과 고유전막 사이에 불안정하고 고유전막에 비해 밴드갭(band-gap)이 큰 계면층(interfacial layer)이 형성되는 것을 방지하여 터널 절연막 특성 열화를 개선하는 플래시 메모리 소자의 제조방법을 제공한다.
본 발명의 제1 실시 예에 따른 플래시 메모리 소자의 제조방법은, 반도체 기판 상에 제1 절연막, 버퍼막 및 고유전막으로 이루어진 다층 구조의 터널 절연막을 형성한다. 터널 절연막 상에 제2 절연막, 블로킹막 및 도전막을 형성한다. 도전막, 블로킹막, 제2 절연막 및 터널 절연막을 식각하여 게이트를 형성한다.
상기에서, 제1 절연막은 SiO2를 이용하여 10Å 내지 40Å의 두께로 형성한다. 제1 절연막은 열산화 공정 또는 래디컬(radical) 산화 공정으로 형성한다. 제1 절연막을 형성한 후 열공정을 실시하는 단계를 더 포함한다. 열공정은 N2O 가스 또는 NO 가스 분위기에서 실시한다.
버퍼막은 Al2O3로 형성한다. 버퍼막은 원자층 증착(Atomic Layer Deposition; ALD) 방법을 이용하여 형성한다. 버퍼막은 5Å 내지 10Å 두께로 형성 한다. 고유전막은 원자층 증착(ALD) 방법 또는 화학 기상 증착(Chemical Vapor Deposition; CVD) 방법을 이용하여 형성한다. 고유전막은 5Å 내지 40Å의 유효 산화 두께(EOT)로 형성한다. 고유전막은 HfO2, HfSiOx, HfSiON, HfAlOx, La2O3, LaSiOx, LaAlO3, Nb2O5, NbSiOx 또는 실리콘 질화막으로 형성한다.
고유전막을 형성한 후 급속 열처리(Rapid Thermal Process; RTP) 공정을 실시하여 고유전막을 조밀화시키는 단계를 더 포함한다. 터널 절연막은 제1 절연막과 고유전막이 번갈아가며 적층된 3층 구조 또는 4층 구조로도 형성된다. 제2 절연막은 원자층 증착(ALD) 방법 또는 화학 기상 증착(CVD) 방법을 이용하여 형성한다.
제2 절연막은 20Å 내지 100Å의 두께로 형성한다. 제2 절연막은 화학량론적 비가 조절된 질화물 또는 실리콘이 풍부한 질화물로 이루어진 단일층으로 형성하거나 화학량론적 비가 조절된 질화물과 실리콘이 풍부한 질화물이 조합된 다층 구조로 형성한다. 제2 절연막은 HfO2, ZrO2, Nb2O5, La2O3, Pr2O3 또는 Nd2O3로 이루어진 고유전 물질로 형성한다.
블로킹막은 Al2O3 또는 산화막을 이용하여 형성한다. 산화막은 화학적 기상 증착(CVD) 방법으로 형성한다. 블로킹막은 50Å 내지 300Å의 두께로 형성한다. 블로킹막을 형성한 후 급속 열처리(RTP) 공정을 실시하여 블로킹막을 조밀화시키는 단계를 더 포함한다.
도전막은 소노스(SONOS) 공정을 위해서는 폴리실리콘막으로, 마노스(MONOS) 공정을 위해서는 탄탈륨질화막(TaN)과 같은 금속 물질로 형성한다. 폴리실리콘막은 1E19/㎤ 내지 5E20/㎤의 농도로 형성하고, 금속 물질은 일함수(work function)가 4.5eV 내지 6V가 되는 물질로 형성한다.
본 발명의 제2 실시 예에 따른 플래시 메모리 소자의 제조방법은, 반도체 기판 상에 절연막, 버퍼막 및 고유전막으로 이루어진 다층 구조의 터널 절연막을 형성한다. 터널 절연막 상에 제1 도전막, 유전체막 및 제2 도전막을 형성한다. 제2 도전막, 유전체막, 제1 도전막 및 터널 절연막을 식각하여 게이트를 형성한다.
상기에서, 절연막은 SiO2를 이용하여 10Å 내지 40Å의 두께로 형성한다. 절연막은 열산화 공정 또는 래디컬 산화 공정으로 형성한다. 절연막을 형성한 후 열공정을 실시하는 단계를 더 포함한다. 열공정은 N2O 가스 또는 NO 가스 분위기에서 실시한다.
버퍼막은 Al2O3로 형성한다. 버퍼막은 원자층 증착(ALD) 방법을 이용하여 형성한다. 버퍼막은 5Å 내지 10Å 두께로 형성한다. 고유전막은 원자층 증착(ALD) 방법 또는 화학 기상 증착(CVD) 방법을 이용하여 형성한다. 고유전막은 5Å 내지 40Å의 유효 산화 두께(EOT)로 형성한다. 고유전막은 HfO2, HfSiOx, HfSiON, HfAlOx, La2O3, LaSiOx, LaAlO3, Nb2O5, NbSiOx 또는 실리콘 질화막으로 형성한다.
고유전막을 형성한 후 급속 열처리(RTP) 공정을 실시하여 고유전막을 조밀화시키는 단계를 더 포함한다. 터널 절연막은 절연막과 고유전막이 번갈아가며 적층 된 3층 구조 또는 4층 구조로도 형성된다.
제1 및 제2 도전막은 화학 기상 증착(CVD) 방법을 이용하여 형성한다. 제1 및 제2 도전막은 400Å 내지 2500Å의 두께로 형성한다. 제1 및 제2 도전막은 폴리실리콘막으로 형성한다. 폴리실리콘막은 1E19/㎤ 내지 5E20/㎤의 농도로 형성한다.
유전체막은 화학적 기상 증착(CVD) 방법을 이용하여 형성한다. 유전체막은 제1 산화막, 질화막 및 제2 산화막이 순차적으로 적층된 ONO 구조로 형성한다. 제1 산화막은 30Å 내지 60Å의 두께로, 질화막은 40Å 내지 70Å의 두께로, 제2 산화막은 30Å 내지 80Å의 두께로 형성한다.
유전체막은 고유전 물질을 단일층으로 형성하거나, 고유전 물질-산화막, 산화막-고유전 물질로 이루어진 이중 구조로 형성하거나, 산화막-고유전 물질-산화막으로 이루어진 삼중 구조로 형성한다. 고유전 물질은 HfO2, HfSiOx, ZrO2, ZrAlOx, ZrSiOx, HfAlOx, La2O3, Pr2O3, Nd2O3, Al2O3, 또는 Nb2O5으로 형성한다. 유전체막을 형성한 후 열처리 공정을 실시하여 유전체막을 조밀화시킨다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 적층 구조로 이루어진 터널 절연막인 절연막과 고유전막 사이에 Al2O3로 이루어진 버퍼막을 형성함으로써 고유전막 형성 공정시 절연막과 고유전막 사이에 불안정하고 고유전막에 비해 밴드갭(band-gap)이 큰 계면층(interfacial layer) 이 형성되는 것을 방지할 수 있다.
둘째, 불안정한 계면층이 형성되는 것을 방지함으로써 누설 전류가 증가하는 것을 방지할 수 있다.
셋째, 불안정한 계면층이 형성되는 것을 방지함으로써 반도체 기판 상부에 형성된 절연막이 두꺼워져 프로그램 및 소거 속도가 감소 되는 것을 방지할 수 있다.
넷째, 불안정한 계면층이 형성되는 것을 방지함으로써 저장된 전하가 터널 절연막을 통해 빠져나가는 리텐션(retention) 특성을 개선할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1 내지 도 7는 본 발명의 제1 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도로서, 셀 게이트 영역에 국한하여 공정 단계를 실시한다.
도 1를 참조하면, 반도체 기판(100) 상부에 다층 구조로 이루어진 터널 절연막(102)을 형성한다. 여기서, 터널 절연막(102)의 다층 구조에 대해 설명하면 다음과 같다.
먼저, 반도체 기판(100) 상부에 제1 절연막(102a)을 형성한다. 이때, 제1 절 연막(102a)은 SiO2를 이용하여 10Å 내지 40Å의 두께로 형성한다. 제1 절연막(102a)은 열산화 공정 또는 래디컬(radical) 산화 공정으로 형성한다.
그런 다음, 반도체 기판(100)과 제1 절연막(102a) 사이의 계면 특성을 향상시키기 위해 N2O 가스 또는 NO 가스 분위기에서 열공정을 실시하여 질화 처리한다. 이때, 질소 가스는 반도체 기판(100)과 제1 절연막(102a) 계면에 모이게 된다.
도 2를 참조하면, 제1 절연막(102a) 상부에 버퍼막(102b)을 형성한다. 이때, 버퍼막(102b)은 원자층 증착(Atomic Layer Deposition; ALD) 방법을 이용하여 5Å 내지 10Å 두께의 Al2O3로 형성한다. 여기서 Al2O3을 5Å 내지 10Å의 두께로 형성할 경우, Al2O3은 유전율이 9이기 때문에 유효 산화 두께(Equivalent Oxide Thickness; EOT)가 2Å 내지 4Å이 되어 터널 절연막(102)의 동작 특성에는 영향을 미치지 않는다.
버퍼막(102b)은 후속 공정에서 형성되는 고유전막(도 3의 102c) 형성 공정시 제1 절연막(102a)과 고유전막(도 3의 102c) 사이에 불안정하고, 고유전막(3의 102c)보다 밴드갭(band-gap)이 큰 계면층(interfacial layer)이 형성되는 것을 방지하기 위해 형성한다.
도 3를 참조하면, 버퍼막(102b) 상부에 고유전막(102c)을 형성한다. 이때, 고유전막(102c)은 원자층 증착(ALD) 방법 또는 화학 기상 증착(Chemical Vapor Deposition; CVD) 방법을 이용하여 5Å 내지 40Å의 유효 산화 두께(EOT)로 형성한 다. 고유전막(102c)은 HfO2, HfSiOx, HfSiON, HfAlOx, La2O3, LaSiOx, LaAlO3, Nb2O5, NbSiOx 또는 실리콘 질화막으로 형성한다.
그런 다음, 급속 열처리(Rapid Thermal Process; RTP) 공정을 실시하여 고유전막(102c)을 조밀화시킨다.
이때, 고유전막(102c)은 고유전 물질의 조성에 따라 밴드갭 및 밴드 오프셋(band-offset)의 변화가 용이하기 때문에 고유전 물질의 밴드 오프셋 높이를 낮춤으로써 동일한 유효 산화 두께(EOT)를 가지는 제1 절연막(102a)보다 낮은 FN(Fowler-Nordheim) 터널링(tunnelingl)을 발생시켜 SiO2를 이용한 단일층의 터널 절연막보다 더 높은 조밀 성을 가질 수 있다. 이로 인해, 프로그램 및 소거 속도를 향상시킬 수 있으며 리텐션(retention) 특성을 개선할 수 있다.
이로써, 반도체 기판(100) 상부에 제1 절연막(102a), 버퍼막(102b) 및 고유전막(102c)으로 이루어진 다층 구조의 터널 절연막(102)이 형성된다. 이때, 터널 절연막(102)은 제1 절연막(102a)과 고유전막(102c)이 적층된 이중 구조이지만, 제1 절연막(102a)과 고유전막(102c)이 번갈아가며 적층된 3층 구조 또는 4층 구조로도 형성할 수 있다.
도 4를 참조하면, 다층 구조로 이루어진 터널 절연막(102) 상부에 제2 절연막(104)을 형성한다. 이때, 제2 절연막(104)은 원자층 증착(ALD) 방법 또는 화학 기상 증착(CVD) 방법을 이용하여 20Å 내지 100Å의 두께로 형성한다. 여기서, 제2 절연막(104)은 화학량론적 비가 조절된 질화물 또는 실리콘이 풍부한 질화물로 이 루어진 단일층으로 형성하거나, 화학량론적 비가 조절된 질화물과 실리콘이 풍부한 질화물이 조합된 다층 구조로 형성한다. 또한, 제2 절연막(104)은 HfO2, ZrO2, Nb2O5, La2O3, Pr2O3 또는 Nd2O3로 이루어진 고유전 물질로 형성할 수 있다.
제2 절연막(104)은 전하가 트랩핑되는 매체(electric charge trapping medium)로 사용된다. 전하 트랩핑 매체는 소노스(Silicon-Oxide-Nitride-Oxide-Silicon; SONOS)형 또는 마노스(Metal-Aluminate-Nitride-Oxide-Silicon; MANOS)형 플래시 메모리의 정보 저장을 위한 장소이다.
따라서, 터널 절연막(102)을 제1 절연막(102a) 및 고유전막(102c)으로 이루어진 이중 구조로 형성함으로써 동일한 유효 산화 두께(EOT)에서도 물리적인 두께를 증가시켜 제2 절연막(104)에 저장된 전하가 터널 절연막(102)을 통해 빠져나가는 리턴션 현상을 방지할 수 있다.
도 5를 참조하면, 제2 절연막(104) 상부에 블로킹막(106)을 형성한다. 이때, 블로킹막(106)은 Al2O3 또는 산화막을 이용하여 50Å 내지 300Å의 두께로 형성한다. 여기서, 산화막은 화학적 기상 증착(CVD) 방법으로 형성한다.
그런 다음, 급속 열처리(RTP) 공정을 실시하여 블로킹막(106)을 조밀화시킨다.
도 6를 참조하면, 블로킹막(106) 상부에 도전막(108)을 형성한다. 이때, 도전막(108)은 소노스(SONOS) 공정을 위해서는 폴리실리콘막으로, 마노스(MANOS) 공정을 위해서는 탄탈륨질화막(TaN)과 같은 금속 물질로 형성한다. 여기서, 폴리실리 콘막은 1E19/㎤ 내지 5E20/㎤의 농도로 하여 게이트 디플리션 효과(gate depletion effet)가 최소화될 수 있도록 형성하고, 금속 물질은 일함수(work function)가 4.5eV 내지 6V가 되는 물질로 형성한다.
도 7를 참조하면, 도전막(108) 상부에 게이트 전극의 비저항을 낮추기 위해 금속막(110)을 형성한다. 이때, 금속막(110)은 텅스텐 실리사이드(WSix), 텅스텐(W), 텅스텐 질화막(WN) 또는 폴리실리사이드(Poly Six)로 형성한다.
그런 다음, 금속막(110) 상부에 하드 마스크막을 형성한 후 하드 마스크막을 식각 마스크로 금속막(110), 도전막(108), 블로킹막(106), 제2 절연막(104) 및 터널 절연막(102)을 식각하여 게이트(112)를 형성한다.
상기와 같이, 터널 절연막(102)인 제1 절연막(102a)과 고유전막(102c) 사이에 Al2O3로 이루어진 버퍼막(102b)을 형성함으로써 고유전막(102c) 형성 공정시 제1 절연막(102a)과 고유전막(102c) 사이에 불안정하고, 고유전막(102c)보다 밴드갭이 큰 계면층이 형성되는 것을 방지할 수 있다.
이로 인하여, 누설 전류(leakage current)가 증가하는 것을 방지하고, 반도체 기판(100) 상부에 형성된 제1 절연막(102a)이 두꺼워져 프로그램 및 소거 속도가 감소 되는 것을 방지할 수 있다.
또한, 제2 절연막(104)에 저장된 전하가 터널 절연막(102)을 통해 빠져나가는 리텐션 특성을 개선할 수 있다.
도 8 내지 도 14는 본 발명의 제2 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도로서, 셀 게이트 영역에 국한하여 공정 단계를 실시한다.
도 8를 참조하면, 반도체 기판(200) 상부에 다층 구조로 이루어진 터널 절연막(202)을 형성한다. 여기서, 터널 절연막(202)의 다층 구조에 대해 설명하면 다음과 같다.
먼저, 반도체 기판(200) 상부에 절연막(202a)을 형성한다. 이때, 절연막(202a)은 SiO2를 이용하여 10Å 내지 40Å의 두께로 형성한다. 절연막(202a)은 열산화 공정 또는 래디컬 산화 공정으로 형성한다.
그런 다음, 반도체 기판(200)과 절연막(202a) 사이의 계면 특성을 향상시키기 위해 N2O 가스 또는 NO 가스 분위기에서 열공정을 실시하여 질화 처리한다. 이때, 질소 가스는 반도체 기판(200)과 절연막(202a) 계면에 모이게 된다.
도 9를 참조하면, 절연막(202a) 상부에 버퍼막(202b)을 형성한다. 이때, 버퍼막(202b)은 원자층 증착(ALD) 방법을 이용하여 5Å 내지 10Å 두께의 Al2O3로 형성한다. 여기서 Al2O3을 5Å 내지 10Å의 두께로 형성할 경우, Al2O3은 고유전율이 9이기 때문에 유효 산화 두께(EOT)가 2Å 내지 4Å이 되어 터널 절연막(202)의 동작 특성에는 영향을 미치지 않는다.
버퍼막(202b)은 후속 공정에서 형성되는 고유전막(도 2c의 202c) 형성 공정시 절연막(202a)과 고유전막(도 2c의 202c) 사이에 불안정하고, 고유전막(2c의 202c)보다 밴드갭이 큰 계면층이 형성되는 것을 방지하기 위해 형성한다.
도 10를 참조하면, 버퍼막(202b) 상부에 고유전막(202c)을 형성한다. 이때, 고유전막(202c)은 원자층 증착(ALD) 방법 또는 화학 기상 증착(CVD) 방법을 이용하여 5Å 내지 40Å의 유효 산화 두께(EOT)로 형성한다. 고유전막(202c)은 HfO2, HfSiOx, HfSiON, HfAlOx, La2O3, LaSiOx, LaAlO3, Nb2O5, NbSiOx 또는 실리콘 질화막으로 형성한다.
그런 다음, 급속 열처리(RTP) 공정을 실시하여 고유전막(202c)을 조밀화시킨다.
이때, 고유전막(202c)은 고유전 물질의 조성에 따라 밴드갭 및 밴드 오프셋의 변화가 용이하기 때문에 고유전 물질의 밴드 오프셋 높이를 낮춤으로써 동일한 유효 산화 두께(EOT)를 가지는 절연막(202a)보다 낮은 FN 터널링을 발생시켜 SiO2를 이용한 단일층의 터널 절연막보다 더 높은 조밀 성을 가질 수 있다. 이로 인해, 프로그램 및 소거 속도를 향상시킬 수 있으며 리텐션 특성을 개선할 수 있다.
이로써, 반도체 기판(200) 상부에 절연막(202a), 버퍼막(202b) 및 고유전막(202c)으로 이루어진 다층 구조의 터널 절연막(202)이 형성된다. 이때, 터널 절연막(202)은 절연막(202a)과 고유전막(202c)이 적층된 이중 구조이지만, 절연막(202a)과 고유전막(202c)이 번갈아가며 적층된 3층 구조 또는 4층 구조로도 형성될 수 있다.
도 11를 참조하면, 다층 구조로 이루어진 터널 절연막(202) 상부에 플로팅 게이트용 제1 도전막(204)을 형성한다. 이때, 제1 도전막(204)은 화학 기상 증착(CVD) 방법을 이용하여 400Å 내지 2500Å 두께의 폴리실리콘막으로 형성한다. 여기서, 폴리실리콘막은 1E19/㎤ 내지 5E20/㎤의 농도로 형성한다.
도 12를 참조하면, 제1 도전막(204) 상부에 IPD(Inter-poly Dielectric)로 불리는 유전체막(206)을 형성한다. 이때, 유전체막(206)은 화학적 기상 증착(CVD) 방법을 이용하여 제1 산화막(206a), 질화막(206b) 및 제2 산화막(206c)이 순차적으로 적층된 ONO 구조로 형성한다. 여기서, 제1 산화막(206a)은 30Å 내지 60Å의 두께로, 질화막(206b)은 40Å 내지 70Å의 두께로, 제2 산화막(206c)은 30Å 내지 80Å의 두께로 형성한다.
또한, 유전체막(206)은 누설 전류를 감소시키고 커플링 비(coupling ratio)를 높이기 위해 고유전 물질을 단일층으로 형성하거나, 고유전 물질-산화막, 산화막-고유전 물질로 이루어진 이중 구조로 형성하거나, 산화막-고유전 물질-산화막으로 이루어진 삼중 구조로 형성할 수 있다. 이때, 고유전 물질은 HfO2, HfSiOx, ZrO2, ZrAlOx, ZrSiOx, HfAlOx, La2O3, Pr2O3, Nd2O3, Al2O3, 또는 Nb2O5으로 형성한다.
그런 다음, 열처리 공정을 실시하여 유전체막(206)을 조밀화시킨다. 이때, 열처리 공정은 유전체막(206) 중 제1 및 제2 산화막(206a 및 206c)의 특성을 향상시킨다.
도 13를 참조하면, 유전체막(206) 상부에 컨트롤 게이트용 제2 도전막(208)을 형성한다. 이때, 제2 도전막(208)은 화학 기상 증착(CVD) 방법을 이용하여 400 Å 내지 2500Å 두께의 폴리실리콘막으로 형성한다. 여기서, 폴리실리콘막은 1E19/㎤ 내지 5E20/㎤의 농도로 하여 게이트 디플리션 효과가 최소화될 수 있도록 형성한다.
도 14를 참조하면, 제2 도전막(208) 상부에 게이트 전극의 비저항을 낮추기 위해 금속막(210)을 형성한다. 이때, 금속막(210)은 텅스텐 실리사이드(WSix), 텅스텐(W), 텅스텐 질화막(WN) 또는 폴리실리사이드(Poly Six)로 형성한다.
그런 다음, 금속막(210) 상부에 하드 마스크막을 형성한 후 하드 마스크막을 식각 마스크로 금속막(210), 제2 도전막(208), 유전체막(206), 제1 도전막(204) 및 터널 절연막(202)을 식각하여 게이트(212)를 형성한다.
상기와 같이, 터널 절연막(202)인 절연막(202a)과 고유전막(202c) 사이에 Al2O3로 이루어진 버퍼막(202b)을 형성함으로써 고유전막(202c) 형성 공정시 절연막(202a)과 고유전막(202c) 사이에 불안정하고, 고유전막(202c)보다 밴드갭이 큰 계면층이 형성되는 것을 방지할 수 있다.
이로 인하여, 누설 전류가 증가하는 것을 방지하고, 반도체 기판(200) 상부에 형성된 절연막(202a)이 두꺼워져 프로그램 및 소거 속도가 감소 되는 것을 방지할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지 하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1 내지 도 7는 본 발명의 제1 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 나타낸 소자의 단면도이다.
도 8 내지 도 14는 본 발명의 제2 실시 예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 나타낸 소자의 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100, 200 : 반도체 기판 102, 202 : 터널 절연막
102a : 제1 절연막 202a : 절연막
102b, 202b : 버퍼막 102c, 202c 고유전막
104 : 제2 절연막 204 : 제1 도전막
106 : 블로킹막 206 : 유전체막
206a : 제1 산화막 206b : 질화막
206c : 제2 산화막 108 : 도전막
208 : 제2 도전막 110, 210 : 금속막
112, 212 : 게이트
Claims (47)
- 반도체 기판 상에 제1 절연막, 버퍼막 및 고유전막으로 이루어진 다층 구조의 터널 절연막을 형성하는 단계;상기 터널 절연막 상에 제2 절연막, 블로킹막 및 도전막을 형성하는 단계; 및상기 도전막, 블로킹막, 제2 절연막 및 터널 절연막을 식각하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 제1 절연막은 SiO2를 이용하여 10Å 내지 40Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 제1 절연막은 열산화 공정 또는 래디컬(radical) 산화 공정으로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법
- 제1항에 있어서,상기 제1 절연막을 형성한 후 열공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제4항에 있어서,상기 열공정은 N2O 가스 또는 NO 가스 분위기에서 실시하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 버퍼막은 Al2O3로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 버퍼막은 원자층 증착(Atomic Layer Deposition; ALD) 방법을 이용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 버퍼막은 5Å 내지 10Å 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 고유전막은 원자층 증착(ALD) 방법 또는 화학 기상 증착(Chemical Vapor Deposition; CVD) 방법을 이용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 고유전막은 5Å 내지 40Å의 유효 산화 두께(Equivalent Oxide Thickness; EOT)로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 고유전막은 HfO2, HfSiOx, HfSiON, HfAlOx, La2O3, LaSiOx, LaAlO3, Nb2O5, NbSiOx 또는 실리콘 질화막으로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 고유전막을 형성한 후급속 열처리(Rapid Thermal Process; RTP) 공정을 실시하여 상기 고유전막을 조밀화시키는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 터널 절연막은 상기 제1 절연막과 고유전막이 번갈아가며 적층된 3층 구조 또는 4층 구조로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 제2 절연막은 원자층 증착(ALD) 방법 또는 화학 기상 증착(CVD) 방법을 이용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 제2 절연막은 20Å 내지 100Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 제2 절연막은 화학량론적 비가 조절된 질화물 또는 실리콘이 풍부한 질화물로 이루어진 단일층으로 형성하거나 화학량론적 비가 조절된 질화물과 실리콘이 풍부한 질화물이 조합된 다층 구조로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 제2 절연막은 HfO2, ZrO2, Nb2O5, La2O3, Pr2O3 또는 Nd2O3로 이루어진 고유전 물질로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 블로킹막은 Al2O3 또는 산화막을 이용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제18항에 있어서,상기 산화막은 화학적 기상 증착(CVD) 방법으로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 블로킹막은 50Å 내지 300Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 블로킹막을 형성한 후급속 열처리(RTP) 공정을 실시하여 상기 블로킹막을 조밀화시키는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제1항에 있어서,상기 도전막은 소노스(SONOS) 공정을 위해서는 폴리실리콘막으로, 마노스(MANOS) 공정을 위해서는 탄탈륨질화막(TaN)과 같은 금속 물질로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제22항에 있어서,상기 폴리실리콘막은 1E19/㎤ 내지 5E20/㎤의 농도로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제22항에 있어서,상기 금속 물질은 일함수(work function)가 4.5eV 내지 6V가 되는 물질로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 반도체 기판 상에 절연막, 버퍼막 및 고유전막으로 이루어진 다층 구조의 터널 절연막을 형성하는 단계;상기 터널 절연막 상에 제1 도전막, 유전체막 및 제2 도전막을 형성하는 단계; 및상기 제2 도전막, 유전체막, 제1 도전막 및 터널 절연막을 식각하여 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제25항에 있어서,상기 절연막은 SiO2를 이용하여 10Å 내지 40Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제25항에 있어서,상기 절연막은 열산화 공정 또는 래디컬 산화 공정으로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법
- 제25항에 있어서,상기 절연막을 형성한 후열공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제28항에 있어서,상기 열공정은 N2O 가스 또는 NO 가스 분위기에서 실시하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제25항에 있어서,상기 버퍼막은 Al2O3로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제25항에 있어서,상기 버퍼막은 원자층 증착(ALD) 방법을 이용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제25항에 있어서,상기 버퍼막은 5Å 내지 10Å 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제25항에 있어서,상기 고유전막은 원자층 증착(ALD) 방법 또는 화학 기상 증착(CVD) 방법을 이용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제25항에 있어서,상기 고유전막은 5Å 내지 40Å의 유효 산화 두께(EOT)로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제25항에 있어서,상기 고유전막은 HfO2, HfSiOx, HfSiON, HfAlOx, La2O3, LaSiOx, LaAlO3, Nb2O5, NbSiOx 또는 실리콘 질화막으로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제25항에 있어서,상기 고유전막을 형성한 후급속 열처리(RTP) 공정을 실시하여 상기 고유전막을 조밀화시키는 단계를 더 포함하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제25항에 있어서,상기 터널 절연막은 상기 절연막과 고유전막이 번갈아가며 적층된 3층 구조 또는 4층 구조로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제25항에 있어서,상기 제1 및 제2 도전막은 화학 기상 증착(CVD) 방법을 이용하여 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제25항에 있어서,상기 제1 및 제2 도전막은 400Å 내지 2500Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제25항에 있어서,상기 제1 및 제2 도전막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제40항에 있어서,상기 폴리실리콘막은 1E19/㎤ 내지 5E20/㎤의 농도로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제25항에 있어서,상기 유전체막은 화학적 기상 증착(CVD) 방법을 이용하여 형성하는 것을 특 징으로 하는 플래시 메모리 소자의 제조방법.
- 반도체 기판 상에 절연막, 버퍼막 및 고유전막으로 이루어진 다층 구조의 터널 절연막을 형성하는 단계;상기 터널 절연막 상에 제1 도전막, 유전체막 및 제2 도전막을 형성하는 단계;상기 유전체막을 형성한 후, 열처리 공정을 실시하여 상기 유전체막을 조밀화시키는 단계; 및상기 제2 도전막, 유전체막, 제1 도전막 및 터널 절연막을 식각하여 게이트를 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
- 제43항에 있어서,상기 유전체막은 제1 산화막, 질화막 및 제2 산화막이 순차적으로 적층된 ONO 구조로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제44항에 있어서,상기 제1 산화막은 30Å 내지 60Å의 두께로, 상기 질화막은 40Å 내지 70Å 의 두께로, 상기 제2 산화막은 30Å 내지 80Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제43항에 있어서,상기 유전체막은 고유전 물질을 단일층으로 형성하거나, 고유전 물질-산화막, 산화막-고유전 물질로 이루어진 이중 구조로 형성하거나, 산화막-고유전 물질-산화막으로 이루어진 삼중 구조로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제46항에 있어서,상기 고유전 물질은 HfO2, HfSiOx, ZrO2, ZrAlOx, ZrSiOx, HfAlOx, La2O3, Pr2O3, Nd2O3, Al2O3, 또는 Nb2O5으로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9515086B2 (en) | 2014-10-24 | 2016-12-06 | Samsung Electronics Co., Ltd. | Semiconductor device, electronic device, and method of fabricating the same |
-
2008
- 2008-08-07 KR KR1020080077402A patent/KR20100018751A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9515086B2 (en) | 2014-10-24 | 2016-12-06 | Samsung Electronics Co., Ltd. | Semiconductor device, electronic device, and method of fabricating the same |
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