KR101146589B1 - 전하 트랩형 반도체 메모리 소자 - Google Patents
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Abstract
반도체 기판 상에 전하 트랩층을 가지는 전하 트랩형 반도체 메모리 소자 및 그 제조 방법이 개시되어 있다. 개시된 전하 트랩형 메모리 반도체 메모리 소자 제조 방법은, (가) 증착하고자 하는 기판 표면에 제1전구체 물질을 도포하고 이를 산화시켜 절연물질로 된 제1층을 형성하는 단계와; (나) 제1층 상에 금속성의 제2전구체 물질을 도포하는 단계와; (다) 제2전구체 물질이 도포된 표면에 제1전구체 물질을 공급하여, 일부 위치의 제2전구체 물질을 제1전구체 물질로 치환시키는 단계와; (라) (다) 단계에서 얻어지는 제1 및 제2전구체 물질을 산화시켜 절연물질 및 금속 불순물로 된 제2층을 형성하는 단계;를 포함하며, (가) 내지 (라) 단계까지의 과정을 적어도 1회 이상 진행하여, 절연물질내에 금속 불순물이 고립된 구조의 전하 트랩층을 형성하는 것을 특징으로 한다.
Description
도 1은 본 발명에 따른 전하 트랩형 반도체 메모리 소자를 개략적으로 보여준다.
도 2a 내지 도 2g는 본 발명에 따른 전하 트랩층을 제조하는 과정을 보여준다.
도 3은 본 발명에 따른 전하 트랩층을 형성하는 공정 순서도를 보여준다.
도 4는 비교예로서, ZnO와 Al2O3를 각각 한 개 층 씩 형성하는 공정을 X 사이클 반복하는 공정 순서도를 보여준다.
도 5는 본 발명의 공정 순서도의 방법으로 ALD 증착한 ZnO 박막의 DEZ 공급 단계의 비율 감소에 따른 Zn 조성 변화도이다.
도 6은 본 발명의 제조 방법에 의해 제작된 전하 트랩형 반도체 메모리소자의 프로그램/소거(program/erase) 특성을 보여준다.
도 7은 도 6의 프로그램/소거 특성을 나타내는 샘플의 리텐션(retention) 특성을 보여준다.
<도면의 주요부분에 대한 부호의 설명>
10...전하 트랩형 반도체 메모리 소자 20....게이트 구조체
11...기판 21...터널 절연막
23...전하 트랩층 25...블록킹 절연막
27...게이트 전극 33,35...제1 및 제2층
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 전하 트랩형 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 장치 중 비휘발성 반도체 메모리 장치는 전원 공급이 차단되더라도 저장된 데이터가 소멸되지 않고 보존되는 저장장치이다.
비휘발성 반도체 메모리 장치를 구성하는 기본 요소인 메모리 셀의 구성은 비휘발성 반도체 메모리 장치가 사용되는 분야에 따라 달라지게 된다.
현재 널리 사용되고 있는 고용량 비휘발성 반도체 메모리 장치로서, NAND(not and)형 플래시 반도체 메모리 장치의 경우, 그 트랜지스터의 게이트는 전하(charge)가 저장되는, 즉 데이터가 저장되는 플로팅 게이트(floating gate)와 이를 제어하는 컨트롤 게이트(control gate)가 순차적으로 적층되어 이루어져 있다.
이러한 플래시 반도체 메모리 장치에 있어서, 해마다 증가하고 있는 메모리 용량의 확대 요구를 충족시키기 위해서, 메모리 셀 크기는 급속도로 축소되고 있다. 또한, 셀 크기의 축소에 맞추어, 플로팅 게이트의 수직방향의 높이를 효과적으 로 줄여 나가는 것이 요구되고 있다.
메모리 셀의 수직방향의 높이를 효과적으로 줄이는 동시에, 메모리 셀이 가지는 메모리 특성, 예를 들어, 누설전류에 의해 저장된 데이터를 장시간 온전하게 유지하는 특성인 리텐션(retention) 특성을 유지하기 위하여, 전하를 저장하는 수단으로서, 플로팅 게이트가 아닌 실리콘 질화막(Si3N4)을 사용하여 구성된 SONOS(Silicon-Oxide-Nitride-Oxide-Semiconductor)나 MONOS(Metal-Oxide- Nitride-Oxide-Semiconductor) 메모리 소자로 대표되는 MOIOS(metal-oxide- insulator-oxide-semiconductor)구조를 갖는 반도체 메모리 장치가 제안되었고, 이에 대한 활발한 연구가 진행되고 있다. 여기서, SONOS는 컨트롤 게이트 물질로 실리콘을 사용하고, MONOS는 컨트롤 게이트 물질로 금속을 사용한다는 점에서 차이가 있다.
SONOS 메모리 소자에 대한 보다 자세한 내용은 Technical Digest of International Electron Device Meeting(IEDM 2002, December), 927쪽-930쪽에 C.T. Swift외 다수의 이름으로 실린 "An Embedded 90nm SONOS Nonvolatile Memory Utilizing Hot Electron Programming and Uniform Tunnel Erase"에 기재되어 있다.
SONOS형 메모리 소자의 기본 구조는 다음과 같다. 소오스 및 드레인 영역 사이의 반도체 기판 상에, 즉 채널 영역상에 양단이 소오스 및 드레인 영역과 접촉되도록 터널 절연막으로서 제1실리콘 산화막(SiO2)이 형성되어 있다. 제1실리콘 산화막은 전하의 터널링을 위한 막이다. 제1실리콘 산화막상에 전합 트랩층(charge trap layer)으로서 실리콘 질화막(Si3N4)이 형성되어 있다. 질화막은 실질적으로 데이터가 저장되는 물질막으로써, 제1실리콘 산화막을 터널링한 전하가 트랩된다. 이러한 질화막상에 상기 전하가 질화막을 통과하여 위쪽으로 이동되는 것을 차단하기 위한 블록킹 절연막으로서 제2실리콘 산화막이 형성되어 있다. 제2실리콘 산화막상에는 게이트 전극이 형성되어 있다.
그러나, 이러한 일반적인 구조의 SONOS형 메모리 소자는 실리콘 질화막과 실리콘 산화막들의 유전율이 낮고, 실리콘 질화막 내에 트랩 사이트(trap site) 밀도가 충분치 못하여, 동작 전압이 높고, 데이터를 기록하는 속도(프로그램 속도)와, 수직, 수평 방향의 전하 리텐션(retension) 시간이 원하는 만큼 충분치 못하다는 문제가 있다.
최근에는, 상기 블로킹 절연막으로써 실리콘 산화막 대신, 알루미늄 산화막(Al2O3)을 사용하면 상기 실리콘 산화막을 사용하였을 때보다 프로그램 속도 및 리텐션 특성이 개선된다는 사실이 보고된 바 있다. 하지만, 그 개선 정도는 아직 불충분하다.
상기 보고에 대한 보다 자세한 내용은 Extended Abstract of 2002 International Conf. on Solid State Device and Materials, Nagoya, Japan, Sept. 2002, 162쪽-163쪽에 C. Lee외 다수의 이름으로 실린 "Novel Structure of SiO2/SiN/High-k dielectric, Al2O3 for SONOS type flash memory"에 기재되어 있다.
그러나 알루미늄 산화막 재질의 블로킹 절연막이 실리콘 질화막으로부터 전하가 빠져나가는 것을 어느 정도 억제해 줄 수는 있지만, 실리콘 질화막 자체 내의 트랩 사이트 밀도는 여전히 충분치 못하기 때문에, 알루미늄 산화막 사용에 따른 리텐션 특성 개선 정도는 미미한 수준에 불과하다.
한편, SONOS형 구조에 있어서, 전하를 트랩(trap)하는 물질로서 실리콘 질화막을 대신하여, 란탄(La)계 금속 불순물을 함유하는 HfO2의 절연체 박막을 사용하여, 구현한 메모리 소자도 보고되어 있다. 상기 보고에 대한 보다 자세한 내용은, 국내공개특허 10-2004-0093606에 기재되어 있다.
또한, HfO2 절연체 박막을 적층한 후 플라즈마 처리를 하여 전하 트랩 층으로 사용하여 구현한 메모리 소자가, 미국 특허 6,998,317에 보고되어 있다.
또한, 다른 비슷한 예로, 전하 트랩 물질로서 ALD (Atomic layer deposition)방법으로, HfO2와 Al2O3 박막의 나노라미네이트(nanolaminate) 박막 층을 형성하여, 이를 전하 트랩 층으로 사용하여 구현한 메모리 소자가, Applied Physics Letter, 2006, 88권, 0429051-0429053 쪽에 Shi-Jin Ding등의 다수의 저자의 이름으로 실린 "High density and program-erasable metal-insulator-silicon capacitor with a dielectric structure of SiO2/HfO2-Al2O3 nanolaminate/Al2O3"에 기재되어 있다.
상기와 같이 메모리 소자에, 전하를 트랩하여 보존하는 층, 즉 전하 트랩 층으로 사용된 절연 박막 층 내에, 국내공개특허 10-2004-0093606에서와 같이 전하를 트랩하는 금속 불순물 (란탄계 금속) 혹은, 미국 특허 6,998,317와 같이 플라즈마로 인해 유도되는 HfO2박막내의 결함을 이용하는 경우, 전하 트랩 사이트(site)인 결함 혹은 금속 불순물이 트랩 층 내의 무작위로 배열되어 있다. 이에 의해, 트랩 사이트간의 수평 및 수직 거리를 임으로 조절할 수 없어, 트랩 사이트간의 전하 이동을 조절하는 것이 불가능하다. 이러한 특성은, 전하를 트랩 하여 장시간 보존이 필요한 비휘발성 메모리 반도체 소자에 있어서, 수직 및 수평방향의 전하 누출을 효과적으로 방지하지 못한다.
또한, 상기한 나노라미네이트 박막을 이용하는 경우에는, HfO2와 Al2O3 박막의 복수 층으로 적층된 나노리미네이트 박막내의 HfO2박막층의 결함 혹은 HfO2와 Al2O3 박막의 계면 결함이 전하 트랩 사이트로서 작용한다.
그런데, 박막내의 전하 트랩을 이용하여 동작하는 상기 SONOS 형 반도체 메모리 소자의 경우, 트랩 사이트 밀도는 프로그램(program) 특성 및 리텐션 특성을 결정하며, 프로그램 속도를 증가시키기 위해서는 트랩 사이트 밀도를 효과적으로 증가시킬 필요가 있다. 이러한 점에서, 상기 나노라미네이트 박막은, HfO2박막내의 결함 혹은 그 계면의 결함을 트랩 사이트로 이용하고 있어, 트랩 사이트의 밀도를 효과적으로 증가시키는 것은 어렵다.
본 발명은 상기한 바와 같은 문제점을 개선하기 위하여 안출된 것으로 금속 불순물을 함유하며, 이 금속 불순물의 위치가 제어된 제된 고유전율 절연체 박막(Site-modulated, metal-doped insulator :SMI)을 전하 트랩층으로 구비하는 전하 트랩형 반도체 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 전하 트랩층을 가지는 전하 트랩형 반도체 메모리 소자를 제조하는 방법에 있어서, (가) 증착하고자 하는 기판 표면에 제1전구체 물질을 도포하고 이를 산화시켜 절연물질로 된 제1층을 형성하는 단계와; (나) 상기 제1층 상에 금속성의 제2전구체 물질을 도포하는 단계와; (다) 상기 제2전구체 물질이 도포된 표면에 제1전구체 물질을 공급하여, 일부 위치의 제2전구체 물질을 제1전구체 물질로 치환시키는 단계와; (라) 상기 (다) 단계에서 얻어지는 상기 제1 및 제2전구체 물질을 산화시켜 절연물질 및 금속 불순물로 된 제2층을 형성하는 단계;를 포함하며, 상기 (가) 내지 (라) 단계까지의 과정을 적어도 1회 이상 진행하여, 절연물질내에 금속 불순물이 고립된 구조의 전하 트랩층을 형성하는 것을 특징으로 한다.
상기 (가) 단계에서의 제1전구체 물질을 도포하고 이를 산화시켜 절연물질로 된 제1층을 형성하는 과정은 적어도 1회 이상 반복되는 것이 바람직하다.
상기 (가) 단계에서 상기 제1전구체 물질 도포 및 이를 산화시키기 위한 산화제의 공급은 순차적으로 이루어질 수 있다.
상기 (가) 및 (나) 단계에서의 상기 제1 및 제2전구체 물질의 도포는 제1 및 제2전구체 물질을 흘려 표면을 제1 및 제2전구체 물질 분자로 포화시킴에 의해 행 해질 수 있다.
상기 제1전구체 물질 도포나 제2전구체 물질 도포 후에 잔류 기체 및 반응 부산물을 제거하는 퍼지(purge) 단계;를 더 구비할 수 있다.
상기 제1전구체 물질은 금속 전구체일 수 있다.
상기 제1전구체 물질은 trimethylauminum(TMA)이고, 상기 절연물질은 Al2O3인 것이 바람직하다.
상기 제2전구체 물질은 diethylzinc이고, 상기 전하 트랩층은 Zn-doped Al2O3로 이루어질 수 있다.
상기 제1 및 제2전구체 물질을 산화시키기 위한 산화제로 H2O를 사용할 수 있다.
상기 목적을 달성하기 위한 본 발명에 따른 전하 트랩형 반도체 메모리 소자는, 반도체 기판 상에 형성된 터널 절연막; 상기 터널 절연막 상에 형성된 전하 트랩층;을 포함하며, 상기 전하 트랩층은, 절연물질로 이루어진 제1층과, 상기 제1층과 동일한 절연물질과 이 절연물질 내에 분자 레벨로 고립된 금속 불순물로 이루어진 제2층;을 포함하며, 상기 제1 및 제2층 쌍을 적어도 하나 이상 구비하는 것을 특징으로 한다.
상기 제2층은 한 층으로 이루어지고, 상기 제1층은 적어도 한층 이상으로 이루어질 수 있다.
상기 제1 및 제2층은 원자층 단위로 형성될 수 있다.
상기 전하 트랩층은 Zn-doped Al2O3로 이루어질 수 있다.
이하, 첨부된 도면들을 참조하면서 본 발명의 바람직한 실시예에 따른 전하 트랩형 반도체 메모리 소자 및 그 제조 방법을 상세히 설명한다.
도 1은 본 발명에 따른 전하 트랩형 반도체 메모리 소자(10)를 개략적으로 보여준다. 도 1에서의 각 층이나 영역들의 두께는 명확성을 위해 과장되게 도시하였다.
도 1을 참조하면, 전하 트랩형 반도체 메모리 소자(10)는, 반도체 기판(11) 상에 게이트 구조체(20)를 구비한다.
상기 반도체 기판(11)에는 소정의 도전성 불순물이 도핑된 제1 및 제2불순물 영역(13)(15)이 형성되어 있다. 제1 및 제2불순물 영역(13)(15) 중 하나는 드레인(D), 나머지 하나는 소스(S)로 사용될 수 있다.
상기 게이트 구조체(20)는 제1 및 제2불순물 영역(13)(15)과 접촉되도록 형성된다. 상기 게이트 구조체(20)는 전하 트랩층(23)을 포함한다. 상기 반도체 기판(11)과 전하 트랩층(23) 사이에는 터널 절연막(21)이 마련되어 있다. 이 터널 절연막(21)은 제1 및 제2불순물 영역(13)(15)과 접촉하도록 상기 반도체 기판(11) 상에 형성된다. 전하 트랩층(23) 상에는 블록킹 절연막(25)이 형성되며, 블록킹 절연막(25) 상에 게이트 전극(27)이 형성될 수 있다. 반도체 기판(11) 상에 터널 절연막(21), 전하 트랩층(23), 블록킹 절연막(25) 및 게이트 전극(27) 순서로 적층된다.
상기 터널 절연막(21)은 두께 1.5nm에서 5nm 정도를 가질 수 있다. 이 터널 절연막(21)은 실리콘 산화막(SiO2),실리콘 질화막(Si3N4), 실리콘 산질화막 (SiOxNy) 또는 알루미늄 산화막 (Al2O3) 등의 절연체 박막으로 이루어질 수 있으며, 열산화법, CVD법, 또는 원자층 증착(atomic layer deposition:ALD)법을 사용하여 형성될 수 있다.
상기 전하 트랩층(23)은 금속 불순물을 함유하며 이 불순물 위치가 제어된 고유전율 절연체(Site-modulated metal-doped insulator:SMI) 박막으로 이루어진다. 상기 전하 트랩층(23)은 절연물질 박막 내에 금속 불순물을 분자 레벨로 고립시키도록 형성된다. 예를 들어, 전하 트랩층(23)은 Al2O3 박막 내에 ZnO을 분자 레벨로 고립시키도록 형성된다. 이 전하 트랩층(23)은 두께 2nm에서 15nm로, ALD 법을 이용하여 제조될 수 있다.
ALD 법은 박막의 자기제한적 성장(self-limiting growth)를 유도하기 위하여 화학기상증착법을 특별히 개조한 박막 증착법이다. 화학기상증착법으로 금속산화막을 증착할 때에서는 박막으로 증착될 금속 전구체와 산화 기체가 동시에 증착기로 공급되어 이들의 열분해 및 산화에 의해 박막이 형성된다. 반면에, ALD 법에서는 금속 전구체와 산화 기체의 공급이 순차적으로 이루어지며, 이 공급 단계 사이에 아르곤(Ar)과 같이 반응성이 없는 기체로 반응기에 잔류기체 및 반응 부산물을 제거하는 퍼지 과정이 추가될 수 있다. 이때, 모든 과정들이 전구체가 열분해하지 않는 200-300 도 사이에서 이루어지는 것이 바람직하다. 이 때문에, 박막은 단지 표 면에서의 흡착반응에 의해서만 원자층 단위로 조절되며 형성될 수 있게 된다.
ALD법을 적용하여 상기 전하 트랩층(23)을 제조하는 과정에 대한 구체적인 설명은 후술한다.
한편, 상기 블록킹 절연막(25)은 유전율이 높고 밴드갭이 큰 고유전율 박막을 사용하여 형성될 수 있다. 예를 들어, 상기 블록킹 절연막(25)은 Si3N4, HfO2, Ta2O5 , ZrO2 또는 Al2O3 막으로 이루어질 수 있다.
상기 게이트 전극(27)은 일 함수(work function)가 큰 금속막으로 이루어진 것이 바람직하다. 예를 들어, 게이트 전극(27)은 골드(Au) 나 알루미늄 막으로 이루어진 질 수 있다. 이외에도 상기 게이트 전극(27)은 통상적으로 반도체 메모리 소자의 게이트 전극으로 사용되는 Ru, TaN 금속 또는 NiSi 등의 실리 사이드 물질로 형성될 수 있다.
이하에서는 도 2a 내지 도 2g를 참조로 전하 트랩층(23)을 제조하는 과정에 대해 보다 구체적으로 설명한다. 여기서는, 전하 트랩층(23)을 금속 불순물이 함유된 절연물질 예컨대, Zn가 함유된 Al2O3로 형성하는 경우에 대해 예를 들어 설명한다.
먼저, 도 2a를 참조하면, 증착하고자 하는 기판 표면(31) 예컨대, 터널 절연막(21)이 형성된 반도체 기판(11) 표면에 제1전구체 물질을 흘려 기판(31)의 표면을 제1전구체 물질 분자(33')로 포화시킨다. 상기 제1전구체 물질은 플라즈마 상태로 제공될 수 있다. 전하 트랩층(23)을 금속 산화물로 형성하는 경우, 상기 제1전 구체 물질로는 금속 전구체를 사용할 수 있다. 예를 들어, 상기 제1전구체 물질은 Al 전구체 즉, trimethylaluminum(TMA)일 수 있다. 이하, 제1전구체 물질을 TMA로 표현한다. 도 2a에서 "T"는 TMA 분자의 단량체를 나타낸다.
다음으로, 도 2b에서와 같이 기판 표면에 포화된 TMA 분자를 산화 기체를 공급하여 산화시킨다. 예를 들어, 포화된 TMA 분자를 산화제인 H2O로 산화시켜 Al2O3 박막으로 된 제1층(33)을 형성한다.
Al2O3 박막으로 된 제1층(33)을 형성한 다음 이 위에 도 2c에서와 같이 금속성의 제2전구체 물질을 흘려 그 표면을 제2전구체 물질 분자(35')로 포화시킨다. 제2전구체 물질은 플라즈마 상태로 제공될 수 있다. 상기 제2전구체 물질은 Zn 전구체 즉, diethylzinc(DEZ)일 수 있다. 이하 제2전구체 물질은 DEZ로 표현한다. 도 2c에서 "D"는 DEZ 분자의 단량체를 나타낸다.
표면을 DEZ 분자(35')로 포화시킨 다음, 도 2d에서와 같이 TMA 분자를 흘려, DEZ 분자(35')의 일부를 TMA 분자(35")로 치환시킨다.
이후, 도 2e에서와 같이 H2O를 흘려 DEZ와 TMA 분자(35')(35")로 포화된 부분을 산화시킨다. 그러면, 절연물질(35b)(즉, Al2O3) 내에 금속 불순물(35a)(ZnO)이 분자 레벨로 고립된 박막인 제2층(35)이 얻어진다.
여기서, 상기와 같이 절연물질이 금속 산화물로 이루어지며, 이 절연물질로 된 막의 원하는 자리에 원하는 농도로 제3의 금속 원소로 치환하는 기술을 실현하기 위해, 금속마다 적절한 전구체와 산화제로 적절한 플라즈마를 교차로 사용하여 금속 원자별 표면 흡착율을 조절하게 된다.
이 이후, 다시 도 2f에서와 같이, TMA 분자(33')를 흘려 표면을 포화시키고, H2O로 산화시키는 과정을 통해 재차 Al2O3 박막으로 된 제1층(33)을 형성시킨다.
한편, 도 2a, 도 2c, 도 2d, 도 2f에 나타낸 바와 같이, 각 제1전구체 물질 도포나 제2전구체 물질 도포 후에는 반응기 안에 잔류 기체 및 반응 부산물을 제거하는 퍼지(purge) 과정을 추가적으로 더 진행할 수 있다. 퍼지 기체로는 아르곤(Ar)과 같이 반응성이 없는 기체를 사용한다.
한편, 상기와 같은 각 과정은 전구체가 열분해하지 않는 200-300도 사이에서 이루어지는 것이 바람직하다. 이에 의해 박막은 단지 표면에서의 흡착반응에 의해서만 원자층 단위로 조절되며 형성된다.
상기와 같은 전체 과정을 반복 시행하면 도 2g에 보인 바와 같은 절연물질 내에 금속 불순물이 분자 단위로 고립된 구조의 전하 트랩층(23)을 형성할 수 있다. 이때, 전체 과정 중에 일부 사이클 즉, 절연물질 예컨대, Al2O3 만으로 이루어진 박막인 제1층(33)을 형성하는 과정을 여러 번 반복하여 시행하여, 제2층들(35) 사이에 제1층(33)이 한층 이상 위치되도록 할 수 있다.
즉, 도 2a 내지 도 2g에서는 제1층 및 제2층(33)(35)을 형성하는 공정을 돌아가면서 한번씩 진행하는 경우를 예를 들어 도시하고 있는데, 제1층(33)을 형성하는 공정을 복수회 진행한 다음 제2층(35)을 형성하는 공정을 진행하는 방식으로 전하 트랩층(23)을 형성할 수도 있다.
전하 트랩층(23)의 원자층 단위의 전체 적층수가 정해졌다고 할 때, 제2층들(35) 사이에 형성되는 제1층(33)의 층수를 많게 하면, 전하 트랩층(23) 내의 전체 금속 불순물 함량이 줄어들게 된다. 반대로, 제2층들(35) 사이에 형성되는 제1층(33)의 층수를 적게 하면, 전하 트랩층(23) 내의 전체 금속 불순물 함량이 증가시킬 수 있다.
이와 같이, 상기 제1 및 제2층들(33)(35)은 각각 ALD 법에 의해 원자층 단위로 형성되므로, 제2층들(35) 사이에 형성되는 제1층(33)의 적층수를 조절함에 의해 전하 트랩층(23) 내의 전체 금속 불순물 함량을 조절할 수 있다. 즉, 전하 트랩 사이트로서 역할을 하는 금속 불순물의 도핑 농도를 조절할 수 있다. 또한, 제2층들(35) 사이에 형성되는 제1층(33)의 적층수를 조절함에 의해 금속 불순물이 형성되는 위치 즉, 전하 트랩 사이트 형성 위치를 제어할 수 있다.
따라서, 본 발명의 제조 방법에 따르면, 제1전구체 물질(예컨대, TMA) 분자에 의해 치환되는 제2전구체 물질(예컨대, DEZ) 분자의 양을 조절할 수 있어 금속 불순물의 양 즉, 도핑 농도를 조절할 수 있으며, 그 위치까지 제어할 수 있으므로, 불순물 위치가 제어된 고유전율 절연체 박막(SMI)으로 된 전하 트랩층(23)을 형성할 수 있다.
터널 절연막(21)이 형성된 반도체 기판(11) 상에 상기와 같은 공정에 의해 전하 트랩층(23)을 형성한 다음, 블로킹 절연막(25) 및 게이트 전극(27)을 형성하면, 도 1에 도시된 게이트 구조체(20)가 얻어진다.
한편, 본 발명에 따르면, 전하 트랩층(23) 형성 공정 중에 열처리를 부가적 으로 할 수 있다. 이 경우, 예컨대, Al 원자의 자리에 Zn가 치환되어 잉여 전자 혹은 정공이 트랩될 수 있는 전하 트랩 사이트(charge trap site)를 좀더 확실하게 생성시킬 수 있다.
이하에서는, 본 발명에 따른 전하 트랩층(23)의 구체적인 실시예 및 그 특성에 대해 살펴보기로 한다.
본 실시예에서는 Al 전구체로 TMA, Zn 전구체로 DEZ 및 산화제로 물(water:H2O)를 사용하였으며, 증착 온도는 250도로 하였다. TMA와 물을 사용한 ALD법 및 증착된 Al2O3박막의 전기적 특성은 M. D. Groner등이 Thin solid Films 413, 186-197 (2002)에 보고한 바 있으며, DEZ와 물을 사용하여 증착한 ALD ZnO박막은 Kim등이 Thin Solid Films 478, 103-108 (2005)에 보고한 바 있다.
Zn-doped Al2O3 (Al2O3:Zn) 박막의 증착에 앞서 Al2O3와 ZnO를 각각 250도에서 ALD로 증착하여 박막의 성장 속도를 확인하였다. Al2O3와 ZnO의 성장 속도는 각각 ~ 1.2Å/cycle과 ~ 1.4Å/cycle이었다. 각 공정의 조건은 아래와 같다.
Al2O3 : 전구체 TMA, 산화제 물, 성장온도 250도, 퍼지기체 Ar (1600 sccm)
TMA (0.5 sec) - Ar (5 sec) - water (2 sec) - Ar (5 sec)
ZnO : 전구체 DEZ, 산화제 물, 성장온도 250도, 퍼지기체 Ar (1600 sccm)
DEZ (2 sec) - Ar (5 sec) - water (2 sec) - Ar (5 sec)
본 발명에 따른 전하 트랩형 반도체 메모리 소자에 있어서, 전하 트랩층(23) 이 Zn-doped Al2O3(:Zn) 박막으로 증착되는 경우, 상기 전구체와 산화제를 사용할 수 있다.
도 3은 본 발명에 따른 전하 트랩층(23)을 형성하는 공정 순서(이하, 본 발명의 공정 순서)도를 보여준다. 도 3을 참조하면, 본 발명의 공정 순서에 의한 방법은 DEZ만을 흡착시킨 후, 산화공정 없이 바로 TMA를 공급하여 Y 하부 사이클(sub-cycle) 만큼 증착하는 공정을 X 사이클(cycle)만큼 반복한 것이다. 여기서, X 는 1보다 큰 정수, Y는 1보다 큰 정수이다. 즉, 서브 사이클로서 제2층들 사이에 제1층(Al2O3 박막)을 형성하는 공정은 1회 또는 그 이상 반복되며, 이러한 적어도 한층 이상으로 된 제1층 및 한 층으로 형성된 제2층을 순차로 형성하는 전체 공정은 1회 또는 그 이상 반복된다.
도 4는 비교예로서, ZnO와 Al2O3를 각각 한 개 층 씩 형성하는 공정을 X 사이클 반복하는 공정 순서(이하, 비교 공정 순서)도를 보여준다.
먼저, 비교 공정 순서도의 방법으로 공정을 진행할 경우, ZnO와 Al2O3 각각의 단위막의 성장속도가, 도핑된 박막(Zn-doped Al2O3 (Al2O3:Zn) 박막)에도 그대로 적용된다면 성장속도는 2.6Å/cycle이어야 한다. 그러나 비교 공정 순서도에 따른 공정결과 얻어진 증착속도는 약 2.1 Å/cycle이었다. 이와 같은 결과는 단위막 한 개층이 형성될 때의 증착속도가 여러층으로 이루어진 박막에서의 속도와 크게 달라서 일 수도 있으나, 이 경우는 성장된 ZnO 한 개층이 연이어 증착되는 Al2O3의 전구 체 TMA에 의해서 에칭이 되기 때문이다.
실제로 Elam 등은 ZnO/Al2O3 나노 라미네이트 박막을 증착하면서 박막의 조성과 두께가 혼합물 규칙(Rule of mixture)에서 크게 벗어나게 되는 것은 TMA에 의해서 Zn가 에칭되기 때문임을 Chem. Mater. 15, 1020 (2003)에 보고한 바 있다.
도 4에 보여진 비교 공정 순서도에 의해서 증착된 박막을 inductively coupled plasma-atomic emission spectroscopy (ICP-AES)에 의해서 분석한 결과 박막내 Zn의 함량 (Zn/(Zn+Al)*100)은 11.2 %로 비교적 높았다. 저장된 전하의 전하 트랩층내에서의 수평 또는 수직으로 이동이 최대한 억제되는 것이 리텐션 측면에서 바람직하므로, Zn의 함량을 보다 줄이는 것이 바람직하다.
도 3에 보여진 본 발명의 공정 순서도에 따르면, Zn의 에칭 효과를 극대화하기 위하여 산화 공정을 빼고 진행한다. 이에 의해 증착된 박막내에서의 Zn 함량을 보다 줄일 수 있다.
본 발명의 공정 순서도의 하부 사이클을 Y=1로 하고 박막을 증착한 결과 박막의 증착속도는 1.17 Å/cycle이 나왔다. 이 값은 Al2O3의 증착속도와 거의 비슷한 값으로 Zn의 유입이 현저히 감소하였음을 나타낸다. 또한 그 박막의 Zn 함량은 예상대로 크게 감소한 5.1 % 이었다.
따라서, 본 발명에서와 같이, DEZ만을 흡착시킨 후, 산화공정 없이 바로 TMA를 공급하여 Y 하부 사이클(sub-cycle) 만큼 증착하는 공정을 X 사이클(cycle)만큼 반복하는 경우, 박막내의 Zn 함량을 크게 감소시킬 수 있으며, 적층 방향(수직 방 향)으로의 트랩 사이트 간 위치를 조절할 수 있다. 즉, 본 발명에 따르면, 전하 트랩층(23)내의 트랩 위치 및 그 밀도를 효과적으로 조절할 수 있다. 이에 따라 저장된 전하의 전하 트랩층내에서의 수평 또는 수직으로 이동을 최대한 억제되도록 할 수 있어, 우수한 리텐션 특성을 우수한 비휘발성 반도체 메모리 장치를 실현할 수 있다.
도 5는 본 발명의 공정 순서도의 방법으로 ALD 증착한 ZnO 박막의 DEZ 공급 단계의 비율 감소에 따른 Zn 조성 변화도이다. 본 발명의 공정 순서도의 하부사이클 Y이 2, 5, 10인 공정을 진행하여 Zn의 유입량을 조사하였으며, 그 결과는 Y = 1인 경우와 함께 도 5에 보여진다.
도 5에서 알 수 있는 바와 같이, 하부 사이클 Y(TMA 공정 횟수)가 작을 수록 Zn의 박막내 유입 비율은 증가하지만, 점차 포화되는 경향을 보인다. 역으로 말하면, 하부 사이클 Y 횟수가 클수록 Zn의 박막내 유입 비율을 감소시킬 수 있다.
이와 같이 하부 사이클 Y 횟수를 조절함에 의해 Zn의 박막내 유입 비율 즉, 전하 트랩 개수 밀도를 조절할 수 있다. 또한, 원자층 단위로 적층되므로, 하부 사이클 Y 횟수를 조절함에 의해 Zn 유입 위치 즉, 전하 트랩 사이트 위치를 제어할 수 있다.
따라서, 본 발명에 따르면, 전하 트랩 사이트 간의 수평 및 수직 거리를 임으로 조절할 수 있다. 즉, 전하 트랩층 내에서의 전하 트랩 위치 및 그 밀도를 효과적으로 조절할 수 있다.
도 6은 본 발명의 제조 방법에 의해 제작된 전하 트랩형 반도체 메모리소자 의 프로그램/소거(program/erase) 특성을 보여준다.
도 6의 프로그램/소거 특성은, 터널 절연막(21)으로 실리콘 산화막을 열산화법에 의해 5nm 두께로 형성하고, 그 위에 전하 트랩층(23)을 도 3의 본 발명의 순서도 공정을 적용하여 하부 사이클 Y=1인 조건으로 7nm 두께로 형성하고, 블록킹 절연막(25)으로 HfO2막을 ALD 법에 의해 20nm 두께로 형성한 것을 샘플에 대해 측정한 것이다.
프로그램 특성을 보기 위해, 게이트 전극(27)에 인가하는 전압 14V에서 20 V까지 영역에서, 프로그램 시간(program time)을 10-7 s에서 1 s까지 변화시켜 가며 플랫밴드 전압(flatband voltage)의 변화를 기록하였다. 또한, 소거 특성을 살펴보기 위해, 게이트 전극(27)에 전압 -14 V에서 -20 V까지의 영역에서, 소거시간(erase time)을 10-7 s에서 1s까지 변화시켜가며 플랫 밴드 전압의 변화를 기록하였다.
도 7은 도 6의 프로그램/소거 특성을 나타내는 샘플의 리텐션(retention) 특성을 보여준다.
도 7의 결과는, 게이트 전극(27)에 인가되는 전압 20V, 프로그램 시간 0.1s의 조건, 게이트 전극(27)에 인가되는 전압 -20V, 소거 시간 1ms의 조건하에서 실온에서 프로그램 및 소거된 상태에서 경과 시간에 따른 플랫밴드 전압의 변화를 기록한 것이다. 도 7에서는 10년(10yr) 후에도 충분한 메모리 윈도우를 확보할 수 있음을 보여준다.
상기한 바와 같은 본 발명에 따르면, 전하 트랩층을 금속 불순물을 함유하며, 이 금속 불순물의 위치가 제어된 제된 고유전율 절연체 박막(Site-modulated, metal-doped insulator :SMI)으로 형성함으로써, 전하 트랩층 내의 트랩 위치 및 그 밀도를 효과적으로 조절할 수 있어, 우수한 리텐션 특성을 우수한 비휘발성 반도체 메모리 장치를 실현할 수 있다.
Claims (16)
- 반도체 기판 상에 전하 트랩층을 가지는 전하 트랩형 반도체 메모리 소자를 제조하는 방법에 있어서,(가) 증착하고자 하는 기판 표면에 제1전구체 물질을 도포하고 이를 산화시켜 절연물질로 된 제1층을 형성하는 단계와;(나) 상기 제1층 상에 금속성의 제2전구체 물질을 도포하는 단계와;(다) 상기 제2전구체 물질이 도포된 표면에 제1전구체 물질을 공급하여, 일부 위치의 제2전구체 물질을 제1전구체 물질로 치환시키는 단계와;(라) 상기 (다) 단계에서 얻어지는 상기 제1 및 제2전구체 물질을 산화시켜 절연물질 및 금속 불순물로 된 제2층을 형성하는 단계;를 포함하며, 상기 (가) 내지 (라) 단계까지의 과정을 적어도 1회 이상 진행하여, 절연물질내에 금속 불순물이 고립된 구조의 전하 트랩층을 형성하는 것을 특징으로 하는 전하 트랩형 반도체 메모리 소자 제조 방법.
- 제1항에 있어서, 상기 (가) 단계에서의 제1전구체 물질을 도포하고 이를 산화시켜 절연물질로 된 제1층을 형성하는 과정은 적어도 1회 이상 반복되는 것을 특징으로 하는 전하 트랩형 반도체 메모리 소자 제조 방법.
- 제2항에 있어서, 상기 (가) 단계에서 상기 제1전구체 물질 도포 및 이를 산 화시키기 위한 산화제의 공급은 순차적으로 이루어지는 것을 특징으로 하는 전하 트랩형 반도체 메모리 소자 제조 방법.
- 제1항에 있어서, 상기 (가) 및 (나) 단계에서의 상기 제1 및 제2전구체 물질의 도포는 제1 및 제2전구체 물질을 흘려 표면을 제1 및 제2전구체 물질 분자로 포화시킴에 의해 행해지는 것을 특징으로 하는 전하 트랩형 반도체 메모리 소자 제조 방법.
- 제1항 내지 제4항 중 어느 한 항에 있어서,상기 제1전구체 물질 도포나 제2전구체 물질 도포 후에 잔류 기체 및 반응 부산물을 제거하는 퍼지(purge) 단계;를 더 진행하는 것을 특징으로 하는 전하 트랩형 반도체 메모리 소자 제조 방법.
- 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1전구체 물질은 금속 전구체인 것을 특징으로 하는 전하 트랩형 반도체 메모리 소자 제조 방법.
- 제6항에 있어서, 상기 제1전구체 물질은 trimethylauminum(TMA)이고, 상기 절연물질은 Al2O3인 것을 특징으로 하는 전하 트랩형 반도체 메모리 소자 제조 방법.
- 제7항에 있어서, 상기 제2전구체 물질은 diethylzinc이고, 상기 전하 트랩층은 Zn-doped Al2O3로 이루어진 것을 특징으로 하는 전하 트랩형 반도체 메모리 소자 제조 방법.
- 제8항에 있어서, 상기 제1 및 제2전구체 물질을 산화시키기 위한 산화제로 H2O를 사용하는 것을 특징으로 하는 전하 트랩형 반도체 메모리 소자 제조 방법.
- 제6항에 있어서, 상기 제1 및 제2전구체 물질을 산화시키기 위한 산화제로 H2O를 사용하는 것을 특징으로 하는 전하 트랩형 반도체 메모리 소자 제조 방법.
- 제6항에 있어서,상기 제1전구체 물질 도포나 제2전구체 물질 도포 후에 잔류 기체 및 반응 부산물을 제거하는 퍼지(purge) 단계;를 더 진행하는 것을 특징으로 하는 전하 트랩형 반도체 메모리 소자 제조 방법.
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