KR20040093606A - 게이트 적층물에 ｏｈａ막을 구비하는 비 휘발성 반도체메모리 장치 및 그 제조방법 - Google Patents

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Abstract

소정 거리만큼 이격된 소오스 및 드레인 영역이 형성된 반도체 기판; 및 상기 소오스 및 드레인 영역사이의 상기 반도체 기판 상에 양단이 상기 소오스 및 드레인 영역과 접촉되도록 형성된 게이트 적층물을 구비하는 비휘발성 반도체 메모리 장치에 있어서, 상기 게이트 적층물은 터널링막, 질화막(Si3N4)보다 유전율이 크고 소정의 제1 불순물이 도핑된 제1 트랩 물질막, 상기 질화막보다 유전율이 큰 제1 절연막 및 게이트 전극이 순차적으로 적층되어 구성된 것을 특징으로 하는 비휘발성 반도체 메모리 장치를 제공한다. 이러한 본 발명을 이용하면, 도핑 농도에 따라 트랩밀도를 효과적으로 조절할 수 있고, 그에 따라 종래보다 낮은 전압으로 데이터를 기록 및 소거할 수 있으며, 종래보다 빠른 동작 속도를 얻을 수 있다.

Description

게이트 적층물에 ＯＨＡ막을 구비하는 비 휘발성 반도체 메모리 장치 및 그 제조방법{Nonvolatile semiconductor memory device having gate stack comprising OHA(Oxide-Hafnium oxide-Aluminium oxide) film and method for manufacturing the same}
본 발명은 반도체 메모리 소자에 관한 것으로서, 자세하게는 게이트에 소노스 구조와 다른 메모리 적층물이 구비된 비 휘발성 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
장시간 온전하게 저장해야할 데이터의 양이 증가되고, 메모리 스틱과 같이 한곳에서 작업한 결과를 다른 곳으로 이동하는데 사용되는 데이터 저장 수단이 보급되면서 비휘발성 반도체 메모리 장치, 특히 전기적으로 데이터의 저장과 소거가 가능하면서 전원이 공급되지 않아도 저장된 데이터를 그대로 보존할 수 있는 비휘발성 반도체 메모리 장치에 대한 관심이 높아지고 있다.
이와 함께 산업 전반에 컴퓨터가 널리 사용되면서, 컴퓨터가 사용되는 분야에 따라 비휘발성 반도체 메모리 장치도 다양한 형태로 사용되고 있다. 대표적인 예가 플래시 메모리 장치이다.
비휘발성 반도체 메모리 장치가 사용되는 분야에 따라 비휘발성 반도체 메모리 장치를 구성하는 기본 요소인 메모리 셀의 구성은 달라지게 된다.
예컨대, 현재 널리 사용되고 있는 플래시 반도체 메모리 장치의 메모리 셀의 경우, 그 구성은 트랜지스터의 게이트에 전하(charge)가 저장되는, 곧 데이터가 저장되는 플로팅 게이트(floating gate)와 이를 제어하는 컨트롤 게이트(control gate)가 순차적으로 적층된 것이 일반적이다.
한편, 플레쉬 반도체 메모리 장치가 데이터의 비휘발 특성을 갖는 메모리 장치이기는 하지만, 누설전류에 의해 저장된 데이터를 장시간 온전하게 유지하는 특성, 곧 리텐션(retention) 특성이 낮은 문제를 갖고 있다.
최근, 플레쉬 반도체 메모리 장치의 이러한 문제를 해소하면서 수직방향의 높이도 효과적으로 줄인, 소위 소노스 메모리 소자(SONOS memory device)로 불리는 비 휘발성 반도체 메모리 장치가 발표된 이후, 그에 대한 연구가 활발하게 진행되고 있다.
소노스 메모리 소자는 플레쉬 반도체 메모리 장치의 메모리 셀의 구성에서 기판과 컨트롤 게이트사이의 적층물, 곧 플로팅 게이트와 그 상하에 적층된 절연층들로 구성된 적층물을 산화막(Oxide), 질화막(Nitride) 및 산화막(Oxide)이 순차적으로 적층된 적층물(ONO)로 대체한 것으로, 상기 질화막에 전하가 트랩됨에 따라 문턱전압(threshold voltage)이 쉬프트되는 특성을 이용하는 메모리 소자이다.
이에 대한 보다 자세한 내용은 Technical Digest of International Electron Device Meeting(IEDM 2002, December), 927쪽-930쪽에 C.T. Swift외 다수의 이름으로 실린 "An Embedded 90nm SONOS Nonvolatile Memory Utilizing Hot Electron Programming and Uniform Tunnel Erase"에 기재되어 있다.
도 1은 이러한 소노스 메모리 소자(이하, 종래의 소노스 소자라 한다)의 기본 구성을 보여주는 단면도이다.
도 1을 참조하면, 종래의 소노스 소자에서, 소오스 및 드레인 영역(S, D)사이의 반도체 기판(10) 상에, 곧 채널 영역 상에 양단이 소오스 및 드레인 영역(S,D)과 접촉되는 제1 실리콘 산화막(SiO2)(12)이 형성되어 있다. 제1 실리콘 산화막(12)은 전하의 터널링을 위한 막이다. 제1 실리콘 산화막(12) 상에 질화막(Si3O4)(14)이 형성되어 있다. 질화막(14)은 실질적으로 데이터가 저장되는 물질막으로써, 제1 실리콘 산화막(12)을 터널링한 전하가 트랩된다. 이러한 질화막(14) 상에 상기 전하가 질화막(14)을 통과하여 위쪽으로 이동되는 것을 차단하기 위한 차단막으로써 제2 실리콘 산화막(16)이 형성되어 있다. 제2 실리콘 산화막(16) 상에는 게이트 전극(18)이 형성되어 있다.
도 1에 도시된 종래의 소노스 소자는 다음과 같은 문제점을 갖고 있다.
구체적으로, 구동 전압이 매우 높다. 구동 전압을 낮출 경우, 데이터의 기록 및 소거속도가 명세서(specification) 상의 예상된 속도보다 매우 느리게 된다. 이러한 전압 특성에 따라 질화막(14)의 트랩밀도 조절도 어려워진다. 리텐션 시간 또한 원하는 만큼 충분히 길지 않다.
이러한 문제점은 질화막(14)과 산화막들(12, 16)의 유전율이 낮아 전체 두께가 두꺼워지기 때문이다.
한편, 최근에 상기 차단막으로써 실리콘 산화막 대신, 알루미늄 산화막(Al2O3)을 사용함으로써 상기 실리콘 산화막을 사용하였을 때보다 프로그램, 소거 및 리텐션 특성이 개선된다는 사실이 보고된 바 있다. 그러나 개선정도는 미미하고, 여전히 질화막의 트랩밀도 조절이 어렵고, 인가 전압도 매우 높다.
상기 보고에 대한 보다 자세한 내용은 Extended Abstract of 2002International Conf. on Solid State Device and Materials, Nagoya, Japan, Sept. 2002, 162쪽-163쪽에 C. Lee외 다수의 이름으로 실린 "Novel Structure of SiO2/SiN/High-k dielectric, Al2O3for SONOS type flash memory"에 기재되어 있다.
본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 소노스 메모리 소자의 동작 전압보다 낮은 전압에서 충분히 동작할 수 있고, 동일 전압에서 동작 속도가 보다 빠르며, 트랩 물질층의 트랩 밀도를 효과적으로 조절할 수 있는 비 휘발성 반도체 메모리 장치를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 비 휘발성 반도체 메모리 장치의 제조 방법을 제공함에 있다.
도 1은 종래 기술에 의한 불휘발성 메모리 소자의 일예인 소노스(SONOS) 메모리 소자의 단면도이다.
도 2 내지 도 5는 본 발명의 제1 내지 제4 실시예에 의한 불휘발성 메모리 소자의 단면도들이다.
도 6은 본 발명의 실시예에 의한 불휘발성 메모리 소자의 특성을 설명하기 위한 것으로써, 불휘발성 메모리 소자에 사용된 고유전율을 갖는 절연막의 도핑 여부에 따른 누설전류 특성을 나타낸 그래프이다.
도 7은 본 발명의 실시예에 의한 불휘발성 메모리 소자의 특성을 설명하기 위한 것으로써, 불휘발성 메모리 소자에 사용된 고유전율을 갖는 절연막의 도핑 농도에 따른 고유전율을 갖는 절연막의 누설전류 및 유효두께 변화를 나타낸 그래프이다.
도 8은 본 발명의 실시예에 의한 불휘발성 메모리 소자의 특성을 설명하기 위한 것으로써, 스트레스 차지(stress charge)에 따른 플랫 밴드 전압(flat bandvoltage)의 변화를 나타낸 그래프이다.
도 9는 본 발명의 실시예에 의한 불휘발성 메모리 소자의 특성을 설명하기 위한 것으로써, 쓰기 및 읽기 시간에 따른 플랫 밴드 전압의 변화를 나타낸 그래프이다.
도 10은 본 발명의 실시예에 의한 불휘발성 메모리 소자의 특성을 설명하기 위한 것으로써, 리텐션 시간(retention time)에 따른 플랫 밴드 전압의 변화를 나타낸 그래프이다.
도 11은 본 발명의 실시예에 의한 불휘발성 메모리 소자의 특성을 설명하기 위한 것으로써, 프로그래밍 시간에 따른 플랫 밴드 전압의 변화를 나타낸 그래프이다.
도 12는 본 발명의 실시예에 의한 불휘발성 메모리 소자의 특성을 설명하기 위한 것으로써, 소거시간에 따른 플랫 밴드 전압 변화를 나타낸 그래프이다.
도 13은 본 발명의 제1 실시예에 의한 불휘발성 메모리 장치의 OHA막에 대한 에너지 밴드와 종래 기술에 의한 메모리 장치의 ONO막에 대한 에너지 밴드를 함께 보여주는 도면이다.
*도면의 주요부분에 대한 부호의 설명*
40:반도체 기판 42:터널링 산화막
44, 54:제1 및 제2 트랩 물질막 46, 56:제1 및 제2 절연막
48:게이트 전극 50, 52, 58, 60:제1 내지 제4 산화막
상기 기술적 과제를 달성하기 위하여, 본 발명은 소정 거리만큼 이격된 소오스 및 드레인 영역이 형성된 반도체 기판; 및 상기 소오스 및 드레인 영역사이의 상기 반도체 기판 상에 양단이 상기 소오스 및 드레인 영역과 접촉되도록 형성된 게이트 적층물을 구비하는 비휘발성 반도체 메모리 장치에 있어서,
상기 게이트 적층물이 터널링막, 질화막(Si3N4)보다 유전율이 크고 소정의 제1 불순물이 도핑된 제1 트랩 물질막, 상기 질화막보다 유전율이 큰 제1 절연막 및 게이트 전극이 순차적으로 적층되어 구성된 것을 특징으로 하는 비휘발성 반도체 메모리 장치를 제공한다.
상기 제1 절연막은 알루미늄 산화막(Al2O3)이다.
본 발명의 다른 실시예에 의하면, 상기 터널링막과 상기 제1 트랩 물질막사이에 제1 산화막이 더 구비되어 있고, 상기 제1 트랩 물질막과 상기 제1 절연막사이에 제2 산화막이 더 구비되어 있다. 이때, 상기 제1 및 제2 산화막은 알루미늄 산화막(Al2O3)이고, 상기 제1 절연막은 HfO2막, ZrO2막, Ta2O5막 및 TiO2막으로 이루어진 군중에서 선택된 어느 하나이다.
상기 소정의 제1 불순물은 Dy를 포함하는 란탄계열원소이고, 도핑농도는 1％∼20％이다.
상기 제1 트랩 물질막은 HfO2, ZrO2, Ta2O5, TiO2및 Al2O3로 이루어진 군중 선택된 어느 하나이다.
본 발명의 또 다른 실시예에 의하면, 상기 제1 절연막과 상기 게이트 전극사이에 질화막(Si3N4)보다 유전율이 크고 소정의 제2 불순물이 도핑된 제2 트랩 물질막 및 상기 질화막보다 유전율이 큰 제2 절연막이 순차적으로 더 구비되어 있다.
여기서, 상기 터널링막과 상기 제1 트랩 물질막사이에 제1 산화막이 더 구비되어 있다. 이때, 상기 제1 트랩 물질막과 상기 제1 절연막사이에 제2 산화막이 더 구비되거나 상기 제1 절연막과 상기 제2 트랩 물질막사이에 제3 산화막이 더 구비될 수 있고, 상기 제2 트랩 물질막과 상기 제2 절연막사이에 제4 산화막이 더 구비될 수도 있다. 곧, 상기 제1 내지 제4 산화막은 필요에 따라 선택적으로 구비될 수있다.
상기 제2 트랩 물질막은 HfO2, ZrO2, Ta2O5, TiO2및 Al2O3로 이루어진 군중 선택된 어느 하나이다.
상기 제3 및/또는 제4 산화막은 알루미늄 산화막이다.
상기 제2 절연막은 HfO2막, ZrO2막, Ta2O5막 및 TiO2막으로 이루어진 군중에서 선택된 어느 하나이다.
상기 소정의 제2 불순물은 Dy를 포함하는 란탄계열원소이고, 도핑농도는 1％∼20％이다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판 상에 터널링 산화막, 질화막보다 유전율이 크고 소정의 제1 불순물이 도핑된 제1 트랩 물질막, 상기 질화막보다 유전율이 큰 제1 절연막 및 게이트 전극을 순차적으로 형성하는 단계와, 상기 게이트 전극 상에 게이트 영역을 한정하는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴 둘레의 상기 게이트 전극, 상기 제1 절연막, 상기 제1 트랩 물질막 및 상기 터널링 산화막을 순차적으로 식각하여 상기 반도체 기판 상에 이들의 패턴들로 이뤄진 게이트 적층물을 형성하는 단계와, 상기 감광막 패턴을 제거하는 단계 및 상기 게이트 적층물 둘레의 상기 반도체 기판에 소오스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치의 제조 방법을 제공한다.
상기한 본 발명에 의한 비휘발성 메모리 장치를 이용하면, 도핑 농도에 따라트랩밀도를 효과적으로 조절할 수 있고, 그에 따라 종래보다 낮은 전압으로 데이터를 기록 및 소거할 수 있으며, 동작속도도 종래보다 빠르게 할 수 있다.
이하, 본 발명의 실시예에 의한 비휘발성 반도체 메모리 장치를 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다.
<제1 실시예>
도 2를 참조하면, 반도체 기판(10)에 소오스 및 드레인 영역(S, D)이 소정 간격으로 형성되어 있다. 소오스 및 드레인 영역(S, D)사이의 반도체 기판(10)은 채널영역이다. 상기 채널영역 상에 게이트 적층물을 구비한다. 상기 게이트 적층물은 양단이 소오스 및 드레인 영역(S, D)과 접촉된 터널링 산화막(42)을 비롯해서 제1 트랩 물질막(44), 고유전율을 갖는 제1 절연막(46) 및 게이트 전극(48)이 순차적으로 적층된 것이다. 터널링 산화막(42)은 실리콘 산화막이다. 이때, 터널링 산화막(42)의 두께는 1.5nm∼4nm 정도이다. 게이트 전극(48) 및 드레인 영역(D)에 각각 소정의 전압이 인가되면서 터널링 산화막(42)을 통과한 전하, 예컨대 전자들(electrons)은 제1 트랩 물질막(44)에 트랩된다. 제1 트랩 물질막(44)은 비 질화막이면서 소정의 불순물이 도핑된 고유전율을 갖는 절연막, 예를 들면 HfO2, ZrO2, Ta2O5, TiO2및 Al2O3등으로 이루어진 고유전율을 갖는 산화막들 중에서 선택된 어느 하나인 것이 바람직하며, 더욱 바람직하게는 HfO2막이다. 제1 트랩 물질막(44)이 HfO2막인 경우, 그 두께는 2nm∼15nm 정도이다.
한편, 이러한 제1 트랩 물질막(44)에 도핑된 상기 소정의 불순물은 란탄계열원소(lanthanide), 예를 들면 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 등으로 이루어진 군중에서 어느 하나인 것이 바람직하나, 더욱 바람직하게는 Dy이다. 이때, 도핑 농도는 1％∼20％정도, 바람직하게는 10％ 정도이다.
계속해서, 고유전율을 갖는 제1 절연막(46)은 제1 트랩 물질막(44)에 상기 전하들을 트랩하는 과정에서 상기 전하들의 일부가 제1 트랩 물질막(44)을 투과하여 게이트 전극(48)으로 이동되는 것을 방지하기 위한 것으로써, 알루미늄 산화막(Al2O3)인 것이 바람직하나, 동등한 역할을 할 수 있는 다른 고유전율을 갖는 절연막일 수 있다. 게이트 전극(48)은 도전성 불순물이 도핑된 폴리 실리콘 전극인 것이 바람직하나, 텅스텐 실리사이드 전극 등과 같이 다른 전극일 수 있다.
<제2 실시예>
제1 트랩 물질막(44) 상하에 확산을 방지하기 위한 장벽층이 구비된 비휘발성 반도체 메모리 소자에 관한 것이다.
하기 실시예의 설명에서 제1 실시예에서 언급한 부재와 동일한 부재에 대해서는 제1 실시예에서 사용한 참조번호를 그대로 사용하였다.
도 3을 참조하면, 터널링 산화막(42)과 제1 트랩 물질막(44)사이에 제1 확산 장벽층으로써 제1 산화막(50)이 존재한다. 제1 산화막(50)은 알루미늄 산화막이다. 이 경우에 터널링 산화막(42)의 두께는 1nm∼4nm 정도이고, 제1 산화막(50)의 두께는 0.5nm∼2nm 정도로써, 터널링 산화막(42)과 제1 산화막(50)은 함께 하나의 터널링막을 구성하는 것으로 볼 수 있다.
한편, 제1 트랩 물질막(44)과 제1 절연막(46)사이에 제2 확산 장벽층으로써 제2 산화막(52)이 존재한다. 이 경우에 제2 산화막(52)은 알루미늄 산화막이고, 제1 절연막(46)은 고유전율을 갖는 절연막, 예를 들면 HfO2, ZrO2, Ta2O5및 TiO2등으로 이루어진 군중에서 선택된 어느 하나이다. 이때, 제2 산화막(52)의 두께는 0.5nm∼2nm 정도이고, 제1 절연막(46)의 두께는 3nm∼20nm 정도이다.
본 실시예는 제1 실시예에서 제1 절연막(46)을 제2 산화막(52)의 두께로 얇게 한 다음, 이러한 제1 절연막(46)과 게이트 전극(48)사이에 HfO, ZrO, TaO 및 TiO 등으로 이루어진 군중에서 선택된 어느 하나를 3nm∼20nm의 두께로 형성한 경우와 동등하다.
본 실시예의 경우, 제1 및 제2 산화막(50, 52)이 모두 알루미늄 산화막인 것으로 하였으나, 확산 장벽층 역할을 할 수 있는 것이면, 제1 및 제2 산화막(50, 52) 중 어느 하나 혹은 전부가 다른 산화막으로 대체될 수 있음은 물론, 산화막이외의 다른 절연막으로 대체될 수 있다.
<제3 실시예>
반도체 기판(10)의 채널영역 상에 형성된 게이트 적층물에 적어도 복수의 트랩 물질막이 포함된 비휘발성 반도체 메모리 장치에 관한 것이다.
구체적으로, 도 4를 참조하면, 터널링 산화막(42) 상에 제1 트랩 물질막(44) 및 제1 절연막(46)이 존재한다. 제1 절연막(46) 상에 제2 트랩 물질막(54) 및 제2절연막(56)이 순차적으로 적층되어 있다. 게이트 전극(48)은 제2 절연막(56) 상에 구비되어 있다. 제2 트랩 물질막(54)은 제1 트랩 물질막(44)과 동일한 란탄계열원소가 도핑된 고유전율을 갖는 절연막인 것이 바람직하나, 이것과 다른 절연막일 수도 있다. 마찬가지로, 제2 절연막(56)은 제1 절연막(46)과 동일한 절연막인 것이 바람직하나, 다른 절연막일 수도 있다. 또한, 제2 트랩 물질막(54)과 제2 절연막(56)은 각각 제1 트랩 물질막(44) 및 제1 절연막(46)과 동일한 두께인 것이 바람직하나, 달라도 무방하다.
<제4 실시예>
제3 실시예에 의한 비휘발성 반도체 메모리 장치에 확산 장벽층이 더 구비된 경우이다.
구체적으로, 도 4 및 도 5를 비교하면 알 수 있듯이, 터널링 산화막(42)과 제1 트랩 물질막(44)사이에 구비된 제1 산화막(50)과 제1 트랩 물질막(44)과 제 절연막(46)사이에 구비된 제2 산화막(52)에 더해서, 제1 절연막(46)과 제2 트랩 물질막(54)사이에 제3 산화막(58)이 더 구비되어 있고, 제2 트랩 물질막(54)과 제2 절연막(56)사이에 제4 산화막(60)이 더 구비되어 있다. 제3 및 제4 산화막(58, 60)은 제1 및 제2 산화막(50, 52)과 마찬가지로 확산 장벽층이고, 알루미늄 산화막인 것이 바람직하나, 다른 산화막 혹은 절연막일 수 있다.
상기한 바와 같이, 본 발명의 실시예에 의한 비휘발성 반도체 메모리 장치의 경우, 게이트 적층물의 제1 및 제2 트랩 물질막(44, 54)이 란탄계열원소, 예컨대Dy가 소정의 비율로 도핑된 고유전율을 갖는 절연막, 예컨대 HfO2막이다.
다음에는 이러한 본 발명의 실시예에 의한 비휘발성 반도체 메모리 장치의 특징을 규명하기 위하여, 본 발명의 제1 실시예에 의한 비휘발성 메모리 장치를 대상으로 본 발명자가 실시한 실험 결과에 대해 설명한다.
먼저, 본 발명자는 제1 트랩 물질막(44)이 도핑되지 않은 HfO2막일 때(이하, 제1 경우라 함)와 Dy가 소정의 농도로 도핑된 HfO2막일 때(이하, 제2 경우라 함)의 누설전류밀도를 측정하였다.
도 6은 이에 대한 결과를 나타낸 것으로, 참조부호 "■"는 상기 제1 경우에 대한 누설전류밀도 변화를 보여주는 그래프이고, 참조부호 "★"는 상기 제2 경우에 대한 누설전류밀도 변화를 보여주는 그래프이다.
도 6을 참조함으로써, 동일한 유효 두께(Effective Thickness)(Å)에서 누설전류밀도(Jg)는 상기 제1 경우보다 상기 제2 경우일 때 훨씬 낮다는 것을 알 수 있다.
상기 제2 경우에 Dy 농도(％)에 따라 누설전류밀도(Jg) 및 유효두께가 달라지는데, 도 7은 이에 대한 측정 결과를 보여준다. 측정은 AES를 이용하였다. 도 7에서 참조부호 "□"는 플랫 밴드 전압(flat band voltage)이 2V일 때의 누설전류밀도 변화를 보여주는 그래프(이하, 제1 그래프라 함)이고, 참조부호 "■"는 상기 플랫 밴드 전압이 1V일 때의 누설전류밀도 변화를 보여주는 그래프(이하, 제2 그래프라 함)이며, 참조부호 "Ｏ"는 유효두께변화를 보여주는 그래프(이하, 제3 그래프라함)이다.
도 7의 상기 제1 내지 제3 그래프들을 참조하면, Dy농도가 10% 정도일 때, 누설전류밀도가 가장 낮고, 유효두께도 가장 얇은 것을 알 수 있다. 곧, Dy농도가 10％ 정도일 때, 누설전류 특성과 유효두께 특성 모두 최적인 것을 알 수 있다.
계속해서, 본 발명자는 Dy 도핑이 전하 트랩에 미치는 영향을 확인하기 위하여, 상기 제1 및 제2 경우에 대해 전기적 스트레스 하에서의 플랫 밴드 전압의 변화를 측정하였다.
도 8은 이에 대한 측정 결과를 보여준다. 도 8에서 참조부호 "Ｏ"는 상기 제1 경우에 대한 것을 보여주는 그래프(이하, 제4 그래프라 함)이고, 참조부호 "▲"는 상기 제2 경우에 대한 것을 보여주는 그래프(이하, 제5 그래프라 함)이다.
도 8의 상기 제4 및 제5 그래프들을 참조하면, 스트레스 차지(C/㎠)가 증가함에 따라, 곧 제1 트랩 물질막(44)에 도핑되는 Dy농도가 증가함에 따라 상기 제1 및 제2 경우간에 플랫 밴드 전압차가 급격히 커지는 것을 알 수 있다.
플랫 밴드 전압이 제1 트랩 물질막(44)에 트랩된 전하량과 직접적인 관계가 있다는 점을 고려할 때, 이러한 결과는 상기 제1 경우에 비해 상기 제2 경우가 제1 트랩 물질막(44)의 트랩 밀도를 높일 수 있음을 의미한다.
이와 같이, 본 발명에 의한 비휘발성 반도체 메모리 장치의 경우, 트랩 물질막으로써 란탄계열원소를 도핑한 고유전율 절연막을 구비한 관계로 트랩 물질막의 유효 두께를 얇게 할 수 있고, 트랩 물질막의 트랩 밀도도 도핑 농도를 조절하여 용이하게 조절할 수 있다.
이러한 이점에 힘입어 본 발명에 의한 비휘발성 반도체 메모리 장치는 종래보다 낮은 전압에서 동작되고, 리텐션 시간도 종래보다 훨씬 길어진다. 도 9 및 도 10은 각각 전자 및 후자에 대한 결과를 보여준다.
도 9에서, 참조부호 "Ｏ" 및 "□"는 각각 데이터 기록을 위한 인가 전압을 7V 및 8V로 하였을 때, 전압 인가시간에 대한 플랫 밴드 전압의 변화를 보여주는 그래프들(이하, 각각 제6 및 제7 그래프라 함)이고, 참조부호 "▲", "●" 및 "■"는 각각 기록된 데이터 소거를 위한 인가 전압을 6V, 7V 및 8V로 하였을 때, 전압 인가시간에 대한 플랫 밴드 전압의 변화를 보여주는 그래프들(이하, 각각 제8 내지 제10 그래프라 함)이다.
도 9의 상기 제6 및 제7 그래프들을 참조하면, 데이터 기록을 위해, 곧 전하 트랩을 위해 게이트 전극에 종래의 경우(10V정도)보다 낮은 8V 정도의 전압을 인가하였음에도 매우 짧은 시간에 원하는 플랫 밴드 전압에 도달된다는 것을 알 수 있다. 더욱이 게이트 전극에 보다 낮은 7V 정도의 전압을 인가한 경우, 8V를 인가하였을 때보다 플랫 밴드 전압의 쉬프트가 상대적으로 느리기는 하나, 데이터 "1"과 "0"을 구분하기 위한 플랫 밴드 전압의 쉬프트 양이 0.5V정도인 것을 감안하면, 게이트 전극에 7V의 전압을 인가한 경우에도 플랫 밴드 전압이 초기값에서 0.5V 이상 쉬프트되는 시간은 매우 짧다는 것을 알 수 있다.
이러한 결과는 데이터 기록을 위한 인가전압이 종래보다 낮음에도 불구하고 데이터 기록은 종래보다 빨라진다는 것을 의미한다. 이러한 사실은 도 11을 참조함으로서 보다 명확해진다. 이에 대해서는 후술된다.
도 9의 제8 내지 제10 그래프들을 참조하면, 데이터 소거를 위해 게이트 전극에 인가하는 전압의 절대치가 종래보다 작은 경우(-8V, -7V 또는 -6V)에도 상대적으로 차이가 있지만 전체적으로 플랫 밴드 전압은 급격히 작아짐을 알 수 있다. 곧, 데이터 소거 속도가 빨라진다는 것을 알 수 있다.
계속해서, 도 10을 참조하면, 제11 그래프(G11)는 게이트 전극(48)에 소정의 게이트 전압(Vg=8V)을 인가하고, 드레인 영역(D)에 소정의 전압(Vd)을 인가하여 제1 트랩 물질막(44)에 전하를 트랩시킨 이후, 곧 제1 트랩 물질막(44)에 데이터 "1"을 기록한 이후에 상기 데이터 "1"이 정상적으로 유지되는 시간의 변화, 곧 상기 데이터 "1"에 대한 리텐션 시간의 변화에 따른 플랫 밴드 전압의 변화를 보여주는 그래프이다. 그리고 제12 그래프(G12)는 게이트 전극(48)에 소거 전압(-8V)을 인가하여 제1 트랩 물질막(44)에 트랩된 전하들을 모두 제1 트랩 물질막(44)으로부터 제거한 후, 곧 제1 트랩 물질막(44)에 데이터 "0"을 기록한 후에 상기 데이터 "0"에 대한 리텐션 시간의 변화에 따른 플랫 밴드 전압의 변화를 보여주는 그래프이다.
상기한 바와 같이, 데이터 "1"과 "0"의 정확한 구분을 위해서 상기 데이터들을 기록한 후, 오랜 시간이 지난 시점에서 데이터 "1"에 대응하는 플랫 밴드 전압(이하, 제1 플랫 밴드 전압)과 데이터 "0"에 대응하는 플랫 밴드 전압(이하, 제2 플랫 밴드 전압)사이의 전압차는 소정의 값, 예컨대 0.5V이상이 되는 것이 바람직한데, 도 10의 제11 및 제12 그래프들(G11, G12)을 참조하면, 데이터 기록 후 10년에 대응되는 시점에서 상기 제1 및 제2 플랫 밴드 전압사이의 전압차는 0.5V 이상인것을 알 수 있다.
이러한 결과로부터 본 발명에 의한 비휘발성 반도체 메모리 장치는 종래보다 낮은 전압으로 동작될 수 있음을 알 수 있다. 그럼에도 불구하고 도 10, 도 11 및 도 12를 통해서 리텐션 특성, 데이터 기록 및 소거 시간 모두 종래보다 개선됨을 알 수 있다.
도 11 및 도 12는 각각 본 발명에 의한 비 휘발성 반도체 메모리 장치의 데이터 기록 특성, 곧 프로그래밍 특성 및 데이터 소거 특성을 종래 기술에 의한 비 휘발성 반도체 메모리 장치의 대응 특성들과 비교하여 보여주는 그래프들이다.
도 11을 참조하면, 참조부호 "▼"는 게이트 적층물에 OHA(Oxide-Hafnium oxide-Aluminium oxide)막이 구비된 본 발명의 실시예에 의한 비 휘발성 반도체 메모리 장치에 8V의 데이터 기록을 위한 전압을 인가하였을 때의 데이터 기록 시간, 곧 프로그래밍 시간에 따른 플랫 밴드 전압의 변화를 보여주는 그래프(이하, 제13 그래프라 함)이다. 그리고 참조부호 "■"는 종래 기술에 의한 비 휘발성 메모리 장치에서 ONO막이 포함된 게이트 적층물에 데이터 기록을 위해 10V의 전압을 인가하였을 때의 프로그래밍 시간에 따른 플랫 밴드 전압의 변화를 보여주는 그래프(이하, 제14 그래프라 함)이다. 또한 참조부호 "●"는 종래 기술에 의한 비 휘발성 메모리 장치에서 ONA(Oxide-Nitride-Aluminium oxide)막이 포함된 게이트 적층물에 데이터 기록을 위해 10V의 전압을 인가하였을 때의 프로그래밍 시간에 따른 플랫 밴드 전압의 변화를 보여주는 그래프(이하, 제15 그래프라 함)이다. 또한, 참조부호 "▲"는 종래 기술에 의한 비 휘발성 메모리 장치에서 ONA막이 포함된 게이트 적층물에 데이터 기록을 위해 8V의 전압을 인가하였을 때의 프로그래밍 시간에 따른 플랫 밴드 전압의 변화를 보여주는 그래프(이하, 제16 그래프라 함)이다.
도 11의 상기 제13 내지 제16 그래프들을 참조하면, 게이트 적층물에 OHA막이 구비된 경우(본 발명), 게이트 적층물에 ONO막 또는 ONA막이 구비된 경우(종래기술)보다 게이트 적층물에 인가되는 전압이 낮음에도 불구하고, 프로그래밍 시간은 가장 짧으면서 플랫 밴드 전압의 쉬프트 양은 가장 큰 것을 알 수 있다. 이것은 본 발명의 실시예에 의한 비 휘발성 메모리 장치의 데이터 기록 전압이 종래의 어떠한 비 휘발성 메모리 장치의 데이터 기록 전압보다 낮음에도 그 데이터 기록 속도는 종래보다 빠르다는 것을 의미한다.
도 12를 참조하면, 참조부호 "▲"는 게이트 적층물에 OHA막이 구비된 본 발명의 실시예에 의한 비 휘발성 메모리 장치에 -8V의 소거 전압을 인가하였을 때의 소거시간에 따른 플랫 밴드 전압의 변화를 보여주는 그래프(이하, 제17 그래프라 함)이다. 그리고 참조부호 "■" 및 "●"는 각각 게이트 적층물에 ONO막이 구비된 경우와 ONA막이 구비된 경우의 종래의 비 휘발성 메모리 장치에 -10V의 소저 전압을 인가하였을 때의 소거시간에 따른 플랫 밴드 전압의 변화를 보여주는 그래프들(이하, 제18 및 제19 그래프라 함)이다. 또한 참조부호 "△"는 게이트 적층물에 ONA막이 구비된 종래의 비 휘발성 메모리 장치에 -8V의 소거 전압을 인가하였을 때의 소거시간에 따른 플랫 밴드 전압의 변화를 보여주는 그래프(이하, 제20 그래프라 함)이다.
도 12의 상기 제17 내지 제20 그래프들을 참조하면, OHA막이 구비된 게이트적층물에 -8V의 소거전압을 인가한 경우(본 발명)와 ONA막이 구비된 게이트 적층물에 -10V의 소거전압을 인가한 경우(종래 기술), 결과로 나타나는 양쪽의 소거 특성이 유사한 것을 알 수 있다.
그러나 전자의 경우가 후자의 경우보다 소거 전압이 낮다는 점을 감안하면, 전자의 경우에 대한 데이터 소거 특성이 후자의 경우보다 우수하다는 것을 알 수 있다.
기타, 도 12에서 ONO막이 구비된 게이트 적층물에 -10V의 소거전압을 인가한 경우와 ONA막이 구비된 게이트 적층물에 -8V의 소거전압은 인가한 경우는 상기 본 발명에 의한 경우보다 데이터 소거 특성이 훨씬 열등함을 알 수 있다.
다음에는 본 발명의 실시예에 의한 비 휘발성 반도체 메모리 장치의 특성을 에너지 밴드 관점에서 살펴본다.
도 13은 본 발명의 실시예에 의한 비 휘발성 반도체 메모리 장치의 게이트 적층물에 대한 에너지 밴드와 함께 이에 대한 비교 대상으로써 종래 기술에 의한 비 휘발성 반도체 메모리 장치의 ONO막이 구비된 게이트 적층물에 대한 에너지 밴드를 보여준다.
도 13에서 참조번호 100 및 300은 각각 반도체 기판 및 게이트 전극의 에너지 밴드를, 150, 200 및 250은 각각 상기 반도체 기판과 상기 게이트 전극사이에 순차적으로 구비된 종래의 ONO막, 곧 하부 실리콘 산화막, 질화막 및 상부 실리콘 산화막의 에너지 밴드를 나타낸다. 그리고 참조부호 150a, 200a 및 250a는 반도체 기판과 게이트 전극사이에 순차적으로 구비된 본 발명의 OHA막에 대한 에너지 밴드를 나타낸다.
도 13의 참조부호 A가 가리키는 원을 참조하면, 상기 하부 실리콘 산화막의 에너지 밴드(150)보다 이에 대응하는 본 발명의 터널링 산화막, 곧 실리콘 산화막의 에너지 밴드(150a) 경사가 더 큰 것을 알 수 있다. 이에 따라 반도체 기판에서 실리콘 산화막을 통과하는 전자의 터널링 속도가 빨라져서 프로그래밍 속도도 빨라지게 된다.
종래의 하부 실리콘 산화막과 이에 대응하는 본 발명의 터널링 산화막의 두께가 동일한 상황에서 상기한 바와 같이 본 발명의 터널링 산화막을 통과하는 전자의 속도가 빠르기 때문에, 상기 전자의 속도가 저하되지 않는 범위내에서 본 발명의 상기 터널링 산화막의 두께를 종래의 하부 실리콘 산화막보다 두껍게 할 수 있다. 이렇게 함으로써, 트랩 물질막에 트랩된 전자들이 자연 누설될 가능성도 낮아져서 본 발명의 리텐션 특성도 종래보다 우수하게 된다.
한편, 참조부호 B가 가리키는 원을 참조하면, 상기 종래의 상부 실리콘 산화막의 에너지 밴드(250)보다 이에 대응하는 본 발명의 알루미늄 산화막의 에너지 밴드(250a)의 경사가 보다 완만하다. 이에 따라 본 발명의 경우, 종래에 비해 전자의 백 터널링이 감소하게 되고 소거 속도가 빨라지게 된다.
또한, 전하가 트랩되는 종래의 질화막의 에너지 밴드(200)와 이에 대응하는 본 발명의 트랩 물질막, 예컨대 하프늄 산화막의 에너지 밴드(200a)를 비교하면, 란탄계열원소의 도핑으로 인해 종래의 질화막 에너지 밴드(200)보다 본 발명의 하프늄 산화막의 에너지 밴드(200a)의 경사가 더 완만한 것을 알 수 있다. 이에 따라본 발명의 트랩 물질막의 트랩 밀도는 종래의 질화막보다 증가하게 되어 본 발명의 프로그래밍 속도 및 소거 속도는 모두 종래보다 빨라지게 된다.
아래의 표는 ONO막을 포함하는 종래의 비 휘발성 반도체 메모리 장치와 상기 ONO막과 동일한 두께의 OHA막을 포함하는 본 발명의 실시예에 의한 비 휘발성 반도체 메모리 장치에 동일한 전압, 예컨대 10V를 인가하였을 때, 상기 ONO막과 OHA막을 이루는 각각의 막에 인가되는 전압분포 및 전기장의 세기를 나타낸다.
[표]
물질막 종류 두께(nm) 전압분포(V) 전기장(MV/cm)
ONO 18/60/45 1.91/ 3.31/ 4.78 10.62/ 5.52/ 10.62
OHA 18/60/45 3.81/ 2.48/ 3.71 21.16/ 4.13/ 8.25
위의 표를 참조하면, 종래의 ONO막의 하부 실리콘 산화막과 이에 대응되는 본 발명의 OHA막의 터널링 산화막에 유기되는 전기장이 다른 것을 알 수 있다.
구체적으로, 종래의 하부 실리콘 산화막에 유기되는 전기장(이하, 제1 전기장이라 함)은 10.62MV/cm인데 반해, 본 발명의 터널링 산화막에 유기되는 전기장(이하, 제2 전기장이라 함)은 21.16MV/cm로써, 상기 제1 전기장보다 상기 제2 전기장이 2배 이상 크다는 것을 알 수 있다. 또한, 종래의 상부 실리콘 산화막에 유기되는 전기장(이하, 제3 전기장이라 함)은 10.62MV/cm인데 반해, 본 발명의 알루미늄 산화막에 유기되는 전기장(이하, 제4 전기장이라 함)은 이보다 작은 8.25MV/cm로써, 상기 제4 전기장이 상기 제3 전기장보다 작다는 것을 알 수 있다. 이와 같이, 상기 제2 전기장이 상기 제1 전기장보다 훨씬 크기 때문에, 도 13에 도시한 바와 같이 본 발명의 터널링 산화막의 에너지 밴드(150a)의 경사가 종래의 하부 실리콘 산화막의 에너지 밴드(150)보다 크게 되고, 그 결과 종래의 하부 실리콘 산화막보다 본 발명의 터널링 산화막에서 전자의 터닐링이 더 많이 빠르게 일어나게 된다. 그리고 상기 제3 전기장보다 상기 제4 전기장이 작기 때문에, 도 13에 도시한 바와 같이 본 발명의 알루미늄 산화막의 에너지 밴드((250a)의 경사가 종래의 상부 실리콘 산화막의 에너지 밴드(250)의 경사보다 작게 되어 상기한 바와 같이 종래의 상부 실리콘 산화막에서보다 본 발명의 알루미늄 산화막에서 백 터널링이 더 적게 일어나게 된다.
이러한 결과는 종래의 ONO막의 유전율 분포와 본 발명의 OHA막의 유전율 분포를 고려할 때, 당연한 결과이다. 곧, ONO막 또는 OHA막의 유전율(ε)과 이들 물질막의 양단에 인가된 전압(V)은 서로 반비례하는데, 이러한 사실은 하기 수학식으로부터 알 수 있다.
[수학식]
V = (Q ×t)/(ε×Area)
위 수학식에서 V는 ONO막 또는 OHA막에 인가되는 전압, Q는 트랩 전하량, t는 ONO막 또는 OHA막의 두께, ε는 ONO막 또는 OHA막의 유전율, Area는 반도체 기판과 마주하는 게이트 전극의 면적이다.
본 발명의 OHA막에서 터널링 산화막은 유전율이 가장 작고, 트랩 물질막인 하프늄 산화막의 유전율이 상기 터널링 산화막 뿐만 아니라 상기 알루미늄 산화막보다도 훨씬 크며, 상기 알루미늄 산화막은 상기 두 물질막의 중간정도에 해당하는 유전율을 갖는다. 따라서 상기 OHA막에 소정의 전압이 인가되었을 때, 상기 터널링산화막에 가장 큰 전압이 유기되고, 상기 알루미늄 산화막에 그 다음으로 큰 전압이 유기되며, 상기 하프늄 산화막에 가장 작은 전압이 유기된다. 이러한 상황에서 상기 터널링 산화막의 두께(1.8nm)가 가장 얇기 때문에, 상기 터널링 산화막에 유기되는 전기장이 가장 크게 되고, 상기 알루미늄 산화막의 두께(4.5nm)가 그 다음으로 얇기 때문에, 상기 알루미늄 산화막에 유기되는 전기장이 그 다음으로 크며, 제일 두꺼운(6nm) 상기 하프늄 산화막에 유기되는 전기장이 제일 작게 된다.
종래의 ONO막의 경우도 각 물질막의 유전율에 따라 각 물질막에 유기되는 전압이 다르다. 곧, 각 물질막에 유기되는 전압은 하부 실리콘 산화막, 질화막 및 상부 실리콘 산화막 순으로 커지는데, 이때 각 물질막의 두께를 고려하면, 상기 상부 및 하부 실리콘 산화막에 유기되는 전기장은 같은 값이 되고, 상기 질화막의 전기장은 제일 작은 값이 된다. 그런데, 종래의 ONO막의 경우, 본 발명의 OHA막과 달리 각 물질막사이의 유전율 차이가 본 발명의 경우에 비해 훨씬 작다. 이러한 관계로 종래의 ONO막의 하부 실리콘 산화막에 유기되는 전압은 1.91V인 반면, 본 발명의 터널링 산화막에 유기되는 전압은 3,81V로써 상호간에 2배 정도의 차이가 난다. 그런데 종래의 하부 실리콘 산화막과 본 발명의 터널링 산화막의 두께는 모두 1.8nm이므로, 양자에 유기되는 전기장의 값은 위 표에 나타낸 바와 같이 2배정도 차이가 나게된다.
이어서, 상술한 바와 같은 특성들을 갖는 본 발명의 실시예에 의한 비휘발성 반도체 메모리 장치의 동작에 대해 도 2를 참조하여 간략히 설명한다.
쓰기(write)
게이트 전극(48)에 쓰기 전압(Vg)을 인가하면서 드레인 영역(D)에 소정의 전압(Vd)을 인가한다. 이 과정에서 제1 트랩 물질막(44)에 전하들, 곧 전자들이 트랩 되고, 트랩된 전하들의 양에 따라 플랫 밴드 전압의 쉬프트 양이 정해진다.
읽기(read)
게이트 전극(48)에 읽기 전압(Vg')을 인가하면서 드레인 영역(D)에도 소정의 전압(Vd')을 인가한다. 이때, 소오스 영역(S)과 드레인 영역(D)사이에 기준 전류, 예컨대 1㎂ 이상의 전류가 흐를 경우, 데이터 "1"을 읽은 것으로 하고, 상기 기준 전류보다 적은 전류가 흐를 경우, 데이터 "0"을 읽은 것으로 한다.
다음에는 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리 장치에 대한 제조 방법을 도 2를 참조하여 간략히 설명한다.
구체적으로, 반도체 기판(40)의 전면에 터널링 산화막(42), 제1 트랩 물질막(44), 제1 절연막(46) 및 게이트 전극(48)을 순차적으로 형성한다. 터널링 산화막(42)은 실리콘 산화막으로 형성한다. 이때, 상기 실리콘 산화막은 2nm∼4nm 정도의 두께로 형성한다. 데이터가 저장되는 제1 트랩 물질막(44)은 란탄계열원소가 1％∼20％, 바람직하게는 10％정도로 도핑된, 적어도 질화막(Si3N4)보다 유전율이 높은 고유전율을 갖는 물질막, 예를 들면 HfO2, ZrO2, Ta2O5, TiO2및 Al2O3등으로 이루어진 고유전율을 갖는 산화막들 중에서 선택된 어느 하나로 형성하는 것이 바람직하나, HfO2막으로 형성하는 것이 더욱 바람직하다. 제1 트랩 물질막(44)을 HfO2막으로 형성하는 경우, 그 두께는 2nm∼15nm 정도로 형성하는 것이 바람직하다.제1 트랩 물질막(44)은 원자층 증착(Atomic Layer Deposition)법, 스퍼터링(sputtering) 법 또는 화학기상증착(Chemical Vapor Deposition) 법으로 형성한다.
상기 란탄계열원소는 La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb 및 Lu 등으로 이루어진 군중에서 어느 하나를 사용하는 것이 바람직하나, Dy를 사용하는 것이 더욱 바람직하다.
제1 절연막(46)은 밴드 갭(band gap)이 상대적으로 큰, 적어도 질화막보다 유전율이 높은 고유전율을 갖는 절연막, 예를 들면 알루미늄 산화막으로 형성하는 것이 바람직하다. 이때, 알루미늄 산화막은 원자층 증착(ALD)법으로 형성하는 것이 바람직하다.
한편, 도 3에 도시한 바와 같이, 제1 트랩 물질막(44)과 제1 절연막(46)사이에 제2 산화막(52)을 더 형성하는 경우, 제2 산화막(52)은 알루미늄 산화막으로, 제1 절연막(46)은 HfO2, ZrO2, Ta2O5및 TiO2등으로 이루어진 군중에서 선택된 어느 하나로 형성한다. 이때, 제2 산화막(52)은 0.5nm∼2nm 정도의 두께로, 제1 절연막(46)은 3nm∼20nm 정도의 두께로 각각 형성한다.
계속해서, 게이트 전극(48) 상에 도 2에 도시한 바와 같은 게이트 적층물을 한정하는 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각 마스크로 사용하여 게이트 전극(48) 이하 터널링 산화막(42)을 순차적으로 식각한다. 상기 식각은 반도체 기판(40)이 노출될 때까지 실시하고, 식각이 완료된 후 상기 감광막패턴을 제거한다. 이렇게 해서, 반도체 기판(40)의 소정 영역 상에 도 2에 도시한 바와 같은 터널링 산화막(42), 제1 트랩 물질막(44), 제1 절연막(46) 및 게이트 전극(48)이 순차적으로 적층된 게이트 적층물이 형성된다. 이러한 게이트 적층물이 형성된 반도체 기판(40) 전면에 반도체 기판(40)에 도핑된 도전성 불순물, 예컨대 P형 불순물과 반대되는 도전성 불순물, 예컨대 N형 불순물을 소정의 깊이로 이온 주입한다. 이후 소정의 열처리를 함으로써 상기 게이트 적층물 양쪽에 상기 게이트 적층물 양단과 접촉되는 소오스 및 드레인 영역(S, D)이 형성된다.
도 3 내지 도 5에 도시한 본 발명의 제2 내지 제4 실시예에 의한 비휘발성 반도체 메모리 장치의 제조 방법은 본 발명의 제1 실시예에 의한 비휘발성 반도체 메모리 장치의 제조 과정에서 제1 트랩 물질막(44) 상하에 제1 및 제2 산화막(50, 52)을 더 형성하는 경우와 제1 절연막(46)과 게이트 전극(48)사이에 제2 트랩 물질막(54) 및 제2 절연막(56)을 순차적으로 더 형성하는 경우 및 후자의 경우에서 제1 및 제2 트랩 물질막(44, 54) 각각의 상하에 산화막을 더 형성하는 경우이다.
상기한 각 경우에서 추가로 형성하는 물질막들은 본 발명의 제2 내지 제4 실시예에 의한 비휘발성 반도체 메모리 장치에서 충분히 설명되었으므로, 그에 대한 설명은 생략한다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 제3 또는제4 실시예에서 제1 트랩 물질막은 Dy가 도핑된 HfO2막이되, 제2 트랩 물질막은 질화막인 비휘발성 반도체 메모리 장치를 구현할 수도 있을 것이다. 또한, 상술한 고유전율 절연막외의 다른 고유전율 절연막을 트랩 물질막으로 사용할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명에 의한 비휘발성 메모리 장치는 게이트 전극과 기판사이에 유전율 분포가 종래의 ONO막과 전혀 다른 OHA막을 구비한다. 곧, 상기 OHA막에서 "O"는 터널링 산화막을 나타내고, "H"는 ONO막의 질화막에 대응되는, 트랩 물질막으로 사용된 하프늄 산화막을 나타내며, "A"는 상기 ONO막의 상부 실리콘 산화막에 대응되는, 차단막으로 사용된 알루미늄 산화막을 나타내는데, 상기 OHA막의 터널링 산화막에 유기되는 전기장이 종래의 ONO막의 하부 실리콘 산화막에 유기되는 전기장 보다 훨씬 크다. 따라서 전하들의 터널링 속도는 종래의 상기 하부 실리콘 산화막에서보다 상기 OHA막의 터널링 산화막에서 훨씬 빨라진다. 이것은 OHA막을 포함하는 본 발명의 메모리 장치의 동작속도가 종래보다 훨씬 빨라짐을 의미한다.
이와 같이 본 발명의 경우, 전하들의 터널링 속도가 종래보다 빠르기 때문에, 이러한 조건을 만족하는 범위내에서 상기 터널링 산화막의 두께를 종래의 ONO막의 하부 실리콘 산화막보다 두껍게 할 수 있다. 이에 따라 본 발명은 종래보다훨씬 개선된 리텐션 특성을 갖게 된다.
또한, 본 발명의 상기 OHA막의 경우, 트랩 물질막에 란탄계열원소가 소정의 농도로 도핑되어 있기 때문에, 상기 OHA막의 트랩 물질막의 트랩 사이트 밀도는 종래보다 훨씬 증가하게 된다. 이에 따라 본 발명에 의한 비 휘발성 메모리 장치의 동작 전압은 종래보다 낮아지게 된다.

Claims (44)

  1. 소정 거리만큼 이격된 소오스 및 드레인 영역이 형성된 반도체 기판; 및
    상기 소오스 및 드레인 영역사이의 상기 반도체 기판 상에 양단이 상기 소오스 및 드레인 영역과 접촉되도록 형성된 게이트 적층물을 구비하는 비휘발성 반도체 메모리 장치에 있어서,
    상기 게이트 적층물은 터널링막, 질화막(Si3N4)보다 유전율이 크고 소정의 제1 불순물이 도핑된 제1 트랩 물질막, 상기 질화막보다 유전율이 큰 제1 절연막 및 게이트 전극이 순차적으로 적층되어 구성된 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 터널링막과 상기 제1 트랩 물질막사이에 제1 산화막이 더 구비된 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 제1 트랩 물질막과 상기 제1 절연막사이에 제2 산화막이 더 구비된 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  4. 제 2 항에 있어서, 상기 제1 산화막은 알루미늄 산화막(Al2O3)인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  5. 제 1 항에 있어서, 상기 제1 절연막은 알루미늄 산화막(Al2O3)인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  6. 제 4 항에 있어서, 상기 제1 절연막은 HfO2막, ZrO2막, Ta2O5막 및 TiO2막으로 이루어진 군중에서 선택된 어느 하나인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  7. 제 1 항에 있어서, 상기 소정의 제1 불순물은 Dy를 포함하는 란탄계열원소인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  8. 제 7 항에 있어서, 상기 란탄계열원소의 도핑농도는 1％∼20％인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  9. 제 1 항에 있어서, 상기 제1 트랩 물질막은 HfO2, ZrO2, Ta2O5, TiO2및 Al2O3로 이루어진 군중 선택된 어느 하나인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  10. 제 1 항에 있어서, 상기 제1 절연막과 상기 게이트 전극사이에 질화막(Si3N4)보다 유전율이 크고 소정의 제2 불순물이 도핑된 제2 트랩 물질막 및 상기 질화막보다 유전율이 큰 제2 절연막이 순차적으로 더 구비된 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  11. 제 10 항에 있어서, 상기 터널링막과 상기 제1 트랩 물질막사이에 제1 산화막이 더 구비된 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  12. 제 10 항 또는 제 11 항에 있어서, 상기 제1 트랩 물질막과 상기 제1 절연막사이에 제2 산화막이 더 구비된 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  13. 제 10 항 또는 제 11 항에 있어서, 상기 제1 절연막과 상기 제2 트랩 물질막사이에 제3 산화막이 더 구비된 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  14. 제 12 항에 있어서, 상기 제1 절연막과 상기 제2 트랩 물질막사이에 제3 산화막이 더 구비된 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  15. 제 10 항 또는 제 11 항에 있어서, 상기 제2 트랩 물질막과 상기 제2 절연막사이에 제4 산화막이 더 구비된 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  16. 제 12 항에 있어서, 상기 제2 트랩 물질막과 상기 제2 절연막사이에 제4 산화막이 더 구비된 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  17. 제 13 항에 있어서, 상기 제2 트랩 물질막과 상기 제2 절연막사이에 제4 산화막이 더 구비된 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  18. 제 14 항에 있어서, 상기 제2 트랩 물질막과 상기 제2 절연막사이에 제4 산화막이 더 구비된 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  19. 제 10 항에 있어서, 상기 제2 트랩 물질막은 HfO2, ZrO2, Ta2O5, TiO2및 Al2O3로 이루어진 군중 선택된 어느 하나인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  20. 제 15 항에 있어서, 상기 제4 산화막은 알루미늄 산화막인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  21. 제 16 항, 제 17 항 또는 제 18 항에 있어서, 상기 제4 산화막은 알루미늄 산화막인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  22. 제 10 항, 제 16 항, 제 17 항 또는 제 18 항에 있어서, 상기 제2 절연막은 HfO2막, ZrO2막, Ta2O5막 및 TiO2막으로 이루어진 군중에서 선택된 어느 하나인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  23. 제 21 항에 있어서, 상기 제2 절연막은 HfO2막, ZrO2막, Ta2O5막 및 TiO2막으로 이루어진 군중에서 선택된 어느 하나인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  24. 제 11 항에 있어서, 상기 제1 산화막은 알루미늄 산화막인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  25. 제 12 항에 있어서, 상기 제2 산화막은 알루미늄 산화막인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  26. 제 12 항에 있어서, 상기 제1 절연막은 HfO2막, ZrO2막, Ta2O5막 및 TiO2막으로 이루어진 군중에서 선택된 어느 하나인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  27. 제 25 항에 있어서, 상기 제1 절연막은 HfO2막, ZrO2막, Ta2O5막 및 TiO2막으로 이루어진 군중에서 선택된 어느 하나인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  28. 제 13 항에 있어서, 상기 제3 산화막은 알루미늄 산화막인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  29. 제 14 항에 있어서, 상기 제3 산화막은 알루미늄 산화막인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  30. 제 10 항에 있어서, 상기 소정의 제1 불순물은 Dy를 포함하는 란탄계열원소인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  31. 제 30 항에 있어서, 상기 란탄계열원소의 도핑농도는 1％∼20％인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  32. 제 10 항에 있어서, 상기 소정의 제2 불순물은 Dy를 포함하는 란탄계열원소인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  33. 제 32 항에 있어서, 상기 란탄계열원소의 도핑농도는 1％∼20％인 것을 특징으로 하는 비휘발성 반도체 메모리 장치.
  34. 반도체 기판 상에 터널링 산화막, 질화막보다 유전율이 크고 소정의 제1 불순물이 도핑된 제1 트랩 물질막, 상기 질화막보다 유전율이 큰 제1 절연막 및 게이트 전극을 순차적으로 형성하는 단계;
    상기 게이트 전극 상에 게이트 영역을 한정하는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴 둘레의 상기 게이트 전극, 상기 제1 절연막, 상기 제1 트랩 물질막 및 상기 터널링 산화막을 순차적으로 식각하여 상기 반도체 기판 상에 이들의 패턴들로 이뤄진 게이트 적층물을 형성하는 단계;
    상기 감광막 패턴을 제거하는 단계; 및
    상기 게이트 적층물 둘레의 상기 반도체 기판에 소오스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치의 제조 방법.
  35. 제 34 항에 있어서, 상기 제1 트랩 물질막의 상하부 중 적어도 어느 한 곳에 산화막을 더 형성하는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치의 제조 방법.
  36. 제 34 항에 있어서, 상기 제1 절연막과 상기 게이트 전극사이에 소정의 제2 불순물이 도핑된 제2 트랩 물질막 및 제2 절연막을 순차적으로 더 형성하는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치의 제조 방법.
  37. 제 36 항에 있어서, 상기 제1 트랩 물질막의 상부와 하부, 상기 제2 트랩 물질막의 상부와 하부 중 적어도 어느 한 곳에 산화막을 더 형성하는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치의 제조 방법.
  38. 제 34 항 내지 제 37 항 중 어느 한 항에 있어서, 상기 제1 트랩 물질막은 HfO2막, ZrO2막, Ta2O5막, TiO2막 및 Al2O3막으로 이루어진 군중 선택된 어느 하나로 형성하는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치의 제조 방법.
  39. 제 34 항 내지 제 37 항 중 어느 한 항에 있어서, 상기 제1 절연막은 HfO2막, ZrO2막, Ta2O5막 및 TiO2막으로 이루어진 군중에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치의 제조 방법.
  40. 제 35 항 또는 제 37 항에 있어서, 상기 산화막은 알루미늄 산화막으로 형성하는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치의 제조 방법.
  41. 제 36 항 또는 제 37 항에 있어서, 상기 제2 트랩 물질막은 HfO2막, ZrO2막, Ta2O5막, TiO2막 및 Al2O3막으로 이루어진 군중 선택된 어느 하나로 형성하는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치의 제조 방법.
  42. 제 36 항에 있어서, 상기 제2 절연막은 HfO2막, ZrO2막, Ta2O5막 및 TiO2막으로 이루어진 군중에서 선택된 어느 하나로 형성하는 것을 특징으로 하는 비 휘발성 반도체 메모리 장치의 제조 방법.
  43. 제 34 항에 있어서, 상기 제1 불순물은 Dy를 포함하는 란탄계열원소이고, 그 도핑 농도는 1％∼20％인 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
  44. 제 36 항에 있어서, 상기 제2 불순물은 Dy를 포함하는 란탄계열원소이고, 그 도핑 농도는 1％∼20％인 것을 특징으로 하는 비휘발성 반도체 메모리 장치의 제조방법.
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