KR20050078394A - 미세 전자 소자의 다층 유전체막 및 그 제조 방법 - Google Patents

미세 전자 소자의 다층 유전체막 및 그 제조 방법 Download PDF

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Abstract

계면 특성이 개선되고 유전율이 향상된 미세 전자 소자의 다층 유전체막 및 그 제조 방법이 제공된다. 미세 전자 소자의 다층 유전체막은 실리케이트 하부 유전체막 및 실리케이트보다 유전율이 큰 상부 유전체막을 포함한다. 상부 유전체막은 두 개의 서로 다른 금속 합금 산화물로 구성된다.

Description

미세 전자 소자의 다층 유전체막 및 그 제조 방법{Dielectric multilayer of microelectronic device and fabricating method the same}
본 발명은 미세 전자 소자 구성막 및 그 제조 방법에 관한 것으로, 특히 미세 전자 소자 성능 개선에 적합한 다층 유전체막 및 그 제조 방법에 관한 것이다.
집적 회로의 각 세대가 발전함에 따라, 고집적도 및 고성능을 제공하기 위하여 소자의 크기는 점차 작아지고 있다. 특히, 게이트 유전체막은 가능한 얇게 형성한다. 이는 게이트 유전체막의 두께가 감소할수록 모스 트랜지스터와 같은 미세 전자 소자의 구동 전류가 증가하기 때문이다. 따라서, 소자의 성능을 향상시키기 위하여 극도로 얇을 뿐만 아니라 신뢰성이 있고 결함이 적은 게이트 유전체막을 형성하는 것이 점점 중요해지고 있다.
수십년 동안 열산화막 즉 실리콘 산화막이 게이트 유전체막으로 사용되어 왔다. 이는 실리콘 열 산화막이 하부의 실리콘 기판에 대하여 안정적이고 상대적으로 제조 공정이 간단하기 때문이다.
그러나, 실리콘 산화막은 3.9 정도의 낮은 유전상수를 가지므로 실리콘 산화막으로 이루어진 게이트 유전체막의 두께를 감소시키는 데에는 한계가 있을 뿐만 아니라 특히 얇은 실리콘 산화막으로 이루어진 게이트 유전체막을 통하여 흐르는 게이트 누설전류로 인하여 실리콘 산화막의 두께를 감소시키는 것은 더욱 어렵다.
이에 따라, 실리콘 산화막보다 두꺼우나 소자의 성능을 개선시킬 수 있는 대체 유전체막이 요구되고 있다. 이러한 대체 유전체막의 성능은 등가산화막 두께(EOT; Equivalent oxide thickness)로서 평가되거나 표현될 수 있다.
금속 산화막은 물리적인 두께가 실리콘 산화막의 두께보다 두껍더라도 소자의 성능에 악영향을 미치지않고 누설 전류를 감소시킬 수 있다. 더욱이, 게이트 유전체막을 두껍게 형성하면, 게이트 전극을 패터닝하는 동안 식각 여유도를 증가시킬 수 있다. 이러한 식각 여유도의 증가는 게이트 전극을 패터닝하는 동안 식각 공정에 의해 실리콘 기판이 노출되는 것을 방지한다.
이 때문에, 높은 유전상수를 갖는 금속산화물들이 게이트 유전체막 또는 커패시터 유전체막에 대한 대체 유전물질들로 제안되어 왔다. 금속 산화물의 유전상수는 실리콘 산화막의 유전상수에 비하여 높게 만들 수 있으므로 실리콘 산화막과 동일한 등가산화막 두께를 가지면서 실리콘 산화막보다 물리적으로 더 두꺼운 금속산화막이 반도체소자의 게이트 유전체막 또는 커패시터 유전체막으로 사용될 수 있다.
그러나, 금속산화물은 실리콘기판과 같은 통상의 기판을 사용할 때 여러가지의 문제점들을 보인다. 예를 들면, 실리콘은 금속산화물과 쉽게 반응하거나 금속산화물을 증착 또는 후속 열공정을 실시하는 동안 쉽게 산화된다. 따라서, 실리콘기판 및 금속산화막 사이에 실리콘 산화막과 같은 계면막이 필요불가결하게 형성되어, 결과적으로, 등가산화막 두께가 증가되어 소자의 성능이 저하된다.
게다가, 실리콘기판 및 금속 산화막 사이의 인터페이스 트랩 밀도(interface trap density)가 증가된다. 따라서, 캐리어들의 채널 이동도가 감소된다. 결과적으로, 모스 트랜지스터의 온/오프 전류 비율이 감소되어 모스 트랜지스터의 스위칭 특성을 저하시킨다.
또한, 하프늄 산화막 또는 지르코늄 산화막과 같은 고유전 금속산화막은 상대적으로 낮은 결정화 온도를 갖고 열적으로 불안한 상태를 보인다. 따라서, 금속산화막은 소오스/드레인 영역들에 주입된 불순물들을 활성화시키기 위한 후속의 열적 어닐링 공정을 실시하는 동안 쉽게 결정화될 수 있다. 따라서, 금속산화막 내에 전류가 흐를 수 있는 결정 입계가 형성된다. 이에 더하여, 금속 산화막의 표면 거칠기가 심화되어 누설전류 특성을 더욱 저하시킨다. 더욱이, 고유전 금속산화막의 결정화는 거친 표면을 갖는 정렬키 상에서의 난반사에 기인하여 후속의 정렬 공정에 원하지 않는 영향을 끼친다.
상기한 문제점들을 해결하기 위하여 여러가지의 시도들이 행해져 왔다. 예를 들면, 미국특허 제6,020,024호는 실리콘기판 및 고유전체막 사이에 실리콘 옥시나이트라이드막을 개재시키는 기술을 개시하고, 미국특허 제6,013,553호는 게이트 유전체막으로 하프늄 옥시나이트라이드막 또는 지르코니움 옥시나이트라이드막을 사용하는 기술을 개시한다. 이에 더하여, 국제특허출원 공개번호 WO 00/01008호는 실리콘 산화막, 실리콘 질화막 및 실리콘 옥시나이트라이드 계면막을 개시한다. 또한 미국특허 제6,020,243호는 고유전율을 갖는 지르코니움 실리콘 옥시나이트라이드막 또는 하프늄 실리콘 옥시나이트라이드막을 개시한다.
그러나, 이러한 방법들은 상기한 문제점들을 해결하는데 있어서 성공적이지 못하다. 예를 들면, 고유전체막 및 실리콘기판 사이 또는 고유전체막 및 폴리실리콘 게이트 전극 사이에 개재되는 실리콘 질화막 또는 실리콘 옥시나이트라이드막은 높은 계면상태 밀도와 함께 전하의 트랩핑을 유발시킨다. 따라서, 이러한 방법들은 채널 이동도를 감소시키어 소자의 성능을 저하시킨다. 더욱이, 실리콘 질화막 또는 실리콘 옥시나이트라이드막을 형성하기 위해서는 상대적으로 많은 열공정이 요구된다.
중요하게는, 실리콘 질화막의 유전상수가 실리콘 산화막의 유전상수의 약 1.5배에 지나지 않으므로 등가산화막 두께를 현저히 감소시키기가 어렵고, 그에 따라 소자의 성능을 개선시키는데 큰 효과를 얻을 수 없다.
한편, 대한민국 공개 특허 1999-014155호는 실리콘상에 화학적으로 안정한 상태로 형성되어 실리콘 산화막과 같이 등가산화막 두께를 증가시키는 불필요한 계면층을 형성하지 않는 지르코늄 실리케이트 또는 하프늄 실리케이트 등의 금속 실리케이트 유전체막을 개시하고 있다. 그러나, 금속 실리케이트 유전체막은 유전율이 10-12 정도이어서 유전율을 증대시키는데 한계가 있다.
따라서, 높은 결정화 온도를 갖는 고유전율의 유전체막이 여전히 요구되고, 계면 특성의 개선은 물론 유전체막의 등가산화막 두께를 감소시킴으로써 소자의 성능을 개선시키기 위한 유전체막을 형성하는 방법이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 고유전율을 지녀서 물리적인 두께는 두꺼운 반면 등가산화막의 두께는 증가하지 않는 고유전율 유전체막을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 개선된 계면 특성을 가지는 유전체막을 제공하고자 하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 성능이 개선된 미세 전자 소자를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 유전체막의 제조에 적합한 제조 방법을 제공하고자 하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 유전체막은 하부 유전체막 및 상부 유전체막으로 구성된 다층 유전체막이다. 하부 유전체막은 실리케이트로 구성된다. 상부 유전체막은 실리케이트보다 유전율이 크고 두 개의 서로 다른 금속 합금 산화물로 구성된다.
바람직하기로는 하부 유전체막은 금속 실리케이트로 구성되고 상부 유전체막은 금속 실리케이트와 동일 또는 동족 금속을 포함하는 금속 합금 산화물로 구성된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 미세 전자 소자는 상기 다층 유전체막을 게이트 절연막, 게이트간 절연막, 커패시터 전극간 유전체막으로 포함한다.
상기 또 다른 기술적 과제를 달성하기 위한 본 발명에 따른 제조 방법은 실리케이트 하부 유전체막을 형성한 후, 실리케이트 하부 유전체막 위에 실리케이트보다 유전율이 크고 두 개의 서로 다른 금속 합금 산화물로 된 상부 유전체막을 형성한다.
바람직하기로는 상부 유전체막은 원자층 증착법에 의해 형성한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되어지는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 발명에 따른 유전체막은 다양한 미세 전자 소자의 제조에 적용되는 고유전체막이다. 본 발명에 따른 유전체막은 DRAM, SRAM 등의 휘발성 메모리 소자 또는 EEPROM, 플래쉬 메모리 소자 등의 비휘발성 메모리 소자, MEMS(Micro Electro Mechanical System) 소자, 광전자 (optoelectronic) 소자, 디스플레이 소자(display device) 등의 게이트 절연막, 게이트간 절연막, 또는 커패시터의 유전체막으로 사용될 수 있으나, 이는 예시적인 것에 불과하다.
또, 본 발명에 따른 유전체막이 형성되는 기판으로는 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판 등이 있으나, 이는 예시적인 것에 불과하다. 이하 실시예들에서는 가장 범용적으로 사용되는 실리콘 기판을 예로 들어 설명한다.
본 발명의 실시예들에 따른 유전체막은 계면 특성 향상에 적합한 하부 유전체막과 유전율의 향상 및 유전체막을 포함하는 미세 전자 소자의 성능 향상에 적합한 상부 유전체막이 적층된 다층 유전체막으로 구현될 것이다. 본 발명의 바람직한 실시예들은 도 1 내지 도 3을 참조함으로써 가장 잘 이해될 수 있을 것이다.
도 1 내지 도 3은 본 발명에 따른 유전체막을 포함하는 제1 내지 제3 실시예에 따른 미세 전자 소자들의 단면도들이다. 도 1은 MOS 트랜지스터의 단면도이고, 도 2는 플래쉬 메모리 셀 트랜지스터의 단면도이고, 도 3은 커패시터의 단면도이다.
도 1을 참조하면, 실리콘 기판(100)에 형성된 소오스/드레인 영역(106)에 의해 정의되는 채널 영역(107) 상에 본 발명에 따른 유전체막(120)이 형성되고, 유전체막(120) 상부에 게이트 전극(130)이 형성되어 있다. 게이트 전극(130)은 폴리실리콘막(130a)으로 형성되어 있으며, 선택적으로 실리사이드막(130b)의 적층 구조로 형성될 수도 있다. 유전체막(120)과 게이트 전극(130)의 측벽에는 스페이서(150)가 형성되어 있다. 선택적으로 유전체막(120) 하부에 자연적으로 형성된 약 4Å 두께 이하의 산화막(SiO2)(미도시)이 더 형성되어 있을 수도 있다. 물론 산화막 제거 공정을 실시한 경우에는 산화막이 없을 수도 있다.
도 2를 참조하면, 실리콘 기판(200)에 형성된 소오스/드레인 영역(206)에 의해 정의되는 채널 영역(207) 상에 플로팅 게이트(210)와 콘트롤 게이트(230)의 적층 게이트가 형성되고 플로팅 게이트(210)와 콘트롤 게이트(230) 사이에 본 발명에 따른 유전체막(220)이 형성되어 있다. 미설명부호 209는 게이트 절연막을 나타낸다. 도 2에서는 게이트 절연막(209)은 종래의 유전체막으로 형성된 경우를 도시하였으나, 게이트 절연막(209) 또한 도 1과 마찬가지로 본 발명에 따른 유전체막으로 구성될 수도 있다. 콘트롤 게이트(230)는 폴리실리콘막(230a)으로 형성되어 있으며, 선택적으로 실리사이드막(230b)의 적층 구조로 형성될 수도 있다. 콘트롤 게이트(230), 게이트간 유전체막(220), 플로팅 게이트(210) 및 게이트 절연막(209) 측벽에는 스페이서(250)이 형성되어 있다. 선택적으로 게이트 절연막(209) 하부에 자연적으로 형성된 약 4Å 두께 이하의 산화막(SiO2)(미도시)이 더 형성되어 있을 수 있다. 물론 산화막 제거 공정을 실시한 경우에는 산화막이 없을 수도 있다.
도 3을 참조하면, 실리콘 기판(300) 상에 형성된 하부 전극(310)과 상부 전극(330) 사이에 본 발명에 따른 유전체막(320)이 형성되어 있다.
도 1 내지 도 3의 실리콘 기판(100, 200)은 폴리싱된 실리콘 기판, 에피택시에 의해 성장한 단결정 에피 기판 또는 SOI(Silicon On Insulator) 기판일 수 있다. 도 3의 커패시터는 MOS(metal-oxide-silicon)커패시터, pn 접합 커패시터, 폴리실리콘-절연체-폴리실리콘(PIP) 커패시터 등으로 하부 전극(310)이 단결정 실리콘이나 다결정 실리콘인 경우가 바람직하다. 물론 MIM(metal-insulator-metal) 커패시터에도 적용될 수 있음은 물론이다.
본 발명의 실시예들에 따른 유전체막(120, 220, 320)은 다층막 구조, 바람직하기로는 하부 유전체막(120a, 220a, 320a) 및 상부 유전체막(120b, 220b, 320b)으로 구성된 이중막 구조(double layer structure)로 형성된다.
하부 유전체막(120a, 220a, 320a)은 실리콘 산화물, 실리콘 질화물. 실리콘 산질화물보다 유전율이 큰 물질로 구성된다. 나아가, 채널 영역(110), 플로팅 게이트(210), 하부 전극(310) 등의 실리콘으로 구성된 하부 구조물과 정합성(coherency)이 우수하고 계면 트랩 밀도(Dit)가 작은 물질로 구성된다. 또, 실리콘 산화막의 형성열보다 더 음(more negative)의 형성열 값을 가져서 형성 공정시 화학적으로 안정한 상태를 유지하여 실리콘 산화막과 같이 등가산화막 두께를 증가시키는 불필요한 계면층이 형성되지 않도록 하는 물질로 구성된다. 그리고, 미세 전자 소자를 완성하기 위한 후속의 고온의 어닐링 조건하에서도 비정질을 유지하여 전류가 흐를 수 있는 결정 입계가 형성되지 않는 물질로 구성된다.
따라서, 하부 유전체막(120a, 220a, 320a)은 유전율이 10-12인 실리케이트로 구성되는 것이 바람직하다. M1-xSixO2 로 표시되는 금속 실리케이트가 실리케이트로 더욱 바람직하다. 이때, M은 타이타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 스트론튬(Sr), 바륨(Ba), 스칸듐(Sc), 이트륨(Y), 란탄(La), 탄탈륨(Ta) 또는 알루미늄(Al)일 수 있다. 그러나, 본 발명은 이들 금속들에 한정되지 않으며, 본 발명의 사상 및 범위 내에서 본 발명에 적합한 어떠한 다른 물질도 사용될 수 있다.
그리고, 금속 실리케이트의 경우 실리콘의 조성비를 나타내는 x의 값을 변화시킴으로써 최적의 유전율을 나타내도록 할 수 있다. 지르코늄 실리케이트(Zr1-x Six O2)의 Zr 농도((1-x)%)에 따른 유전율의 변화가 도 4에 도시되어 있다. 도 4에 도시되어 있는 바와 같이 Zr 농도가 10% 되는 지점부터 원하는 유전율에 도달하고, 16%되는 지점을 기점으로 그래프가 꺽이고, 대략 50% 되는 지점까지는 Zr의 농도가 증가하더라도 유전율은 크게 변화하지 않는다. 따라서, 1-x는 0.1 내지 0.5 범위인 것이 바람직하다. 그런데, Zr의 농도가 커질수록 정합조성이 안좋아지는 경향이 있으므로, 1-x는 0.2 내지 0.4 범위인 것이 바람직하다. 이와 같은 농도 범위는 하프늄 실리케이트(Hf1-x Six O2)의 경우에도 유사하게 유추 적용될 수 있다. 그러나, 본 발명은 상기 1-x의 범위에 의해서 한정되지 않음은 물론이다.
하부 유전체막(120a, 220a, 320a)은 상술한 특성들을 충분히 만족시키고 전체 유전체막(120, 220, 320)의 유전율을 최대로 할 수 있는 두께를 가진다. 따라서, 5 내지 10Å 두께를 가지는 것이 바람직하다. 5 내지 10Å 두께는 2-4Å EOT가 된다.
상부 유전체막(120b, 220b, 320b)은 전체 유전체막(120, 220, 320)의 유전율을 최대로 할 수 있는 고유전체 물질로 구성된다. 또, 하부 유전체막(120a, 220a, 320a)과의 정합성이 유지될 수 있는 물질로 구성된다. 나아가, 상부 유전체막(120b, 220b, 320b) 상에 형성되는 게이트 전극(130), 콘트롤 게이트(230) 상부 전극(330) 등의 상부 구조물과 반응이 일어나지 않는 물질로 구성된다. 그리고, 미세 전자 소자를 완성하기 위한 후속의 고온의 어닐링 조건하에서도 비정질을 유지하여 전류가 흐를 수 있는 결정 입계가 형성되지 않는 물질로 구성된다.
따라서, 상부 유전체막(120b, 220b, 320b)은 하부 유전체막(120a, 220a, 320a)보다 유전율이 큰 두 개의 다른 금속 합금 산화물로 구성된다. 바람직하기로는 금속 합금 산화물을 구성하는 금속의 적어도 하나는 하부 유전체막(120a, 220a, 320a)을 구성하는 금속 실리케이트의 금속과 동일 물질이거나 동족 물질인 것이 바람직하다. 또, 금속 합금 산화물의 순수 고정 전하량(net fixed charge)이 최소화될 수 있도록 하는 두 개의 서로 다른 금속들의 조합이 사용되는 것이 바람직하다.순수 고정 전하량을 감소시킴으로써 고정 전하에 따른 쿨롱 스캐터링(coulomb scattering)이 채널 이동도(channel mobility)를 감소시키는 것을 방지할 수 있다.
따라서, 이종 금속 합금 산화물은 AyB1-yOz 로 표시되고, A가 금속 실리케이트의 M과 동일 또는 동족 금속인 것이 바람직하다. 더욱 바람직하기로는 A와 M은 4족 금속이고, B는 13족 금속이다. 예를 들어 금속 실리케이트가 하프늄 실리케이트인 경우, 금속 합금 산화물은 HfyAl1-yOz 이고, 금속 실리케이트가 지르코늄 실리케이트인 경우, 금속 합금 산화물은 ZryAl1-yOz 인 것이 바람직하다. 이 때, A(예., Hf 또는 Zr)와 B(예., Al)의 비율을 결정하는 y 값은 순수 고정 전하량을 최소화 또는 0으로 할 수 있으면서, 고유전율 특성을 나타냄과 동시에 높은 결정화 온도를 지녀서 비정질상태로 형성될 수 있도록 하는 범위내에서 설정된다. 따라서, y는 0.5 내지 0.9 범위인 것이 바람직하다.
HfyAl1-yOz 또는 ZryAl1-yOz 의 경우 Hf 또는 Zr의 비율이 높아질수록 유전율은 증가하지만, 결정화 온도는 낮아진다. 결정화온도가 낮아지면 유전체막이 쉽게 결정화되어 누설전류의 근원이 되기 쉬우므로 결정화온도는 가능한 높은 것이 바람직하다. 따라서, Hf:Al의 조성비(몰 %) 가 5:1 내지 1:1 이 되도록 y 값을 설정하는 것이 바람직하다. 특히, Hf:Al 또는 Zr:Al의 조성비가 2:1 이 되도록 y 값을 설정하는 것이 순수 고정 전하량을 0으로 할 수 있는 장점이 있다.
도 5는 도 1의 구조에서 하부 유전체막(120a)을 HfSiO2로 상부 유전체막(120b)으로 Hf0.67Al0.23O1.67로 형성한 후, 실리콘 기판(100) 표면으로부터 하부 유전체막(120a)의 상면 및 상부 유전체막(120b)의 상면까지의 원소 농도를 측정한 결과를 나타내는 그래프이다. ①은 Si을, ②는 Hf을, ③은 Al을 각각 나타낸다. Hf와 Al가 상부 유전체막(120b) 전체에 걸쳐서 균일하게 분포하고 있음을 알 수 있다. 나아가, 하부 유전체막(120a)에는 상부 유전체막(120b)로부터 확산(diffusion)되는 Al이 상부 유전체막(120b)에는 하부 유전체막(120a)으로부터 확산(diffusion)되는 Si이 미량이나마 존재할 수 있다. 각각의 층으로부터 확산된 것이므로, 도 5와 같이 120a의 상면에서 멀어질수록 Al과 Si의 농도는 옅어진다.
한편, 도 5에 도시되어 있는 바와 같이 상부 유전체막(120b)을 구성하는 이종 금속(Hf, Al)의 조성비가 균일하게 구성될 수도 있으나, 경우에 따라서는 농도 분포가 경사(graded)를 지닐 수도 있다.
예컨대, 상부 유전체막(120b, 220b, 320b)을 구성하는 금속 합금 산화물을 구성하는 A 금속이 하부 유전체막(120a, 220a, 320a)을 구성하는 금속 실리케이트의 금속(M)과 동일 또는 동족 금속이고, B 금속이 상부 유전체막(120b, 220b, 320b) 상에 형성되는 게이트 전극(130), 콘트롤 게이트(230) 상부 전극(330) 등의 상부 구조물과 반응성이 작은 물질인 경우에는 하부 유전체막(120a, 220a, 320a)과의 계면에서는 A 금속의 조성비가 높고 상부 구조물과의 계면에서는 B 금속의 조성비가 높도록 농도 경사를 지닐 수도 있다. 즉, A와 B의 조성비를 나타내는 y의 값이 상부 유전체막(120b, 220b, 320b)의 높이에 따른 함수로 변화하도록 할 수 있다.
한편, 상부 유전체막(120b, 220b, 320b)의 두께는 2 내지 60Å 정도인 것이 바람직하다. 그 이유는 2Å 단원자층의 기본 두께이고, 60Å 후속 열처리 공정 동안 파핑(popping) 현상의 발생을 방지할 수 있는 최대 두께이기 때문이다. 파핑 현상에 대해서는 이하 제조방법에서 보다 자세히 설명한다.
이하에서는 도 1 내지 도 3에 예시되어 있는 본 발명에 따른 유전체막(120, 220, 320)의 제조 방법을 흐름도인 도 6 및 공정 가스의 공급 타이밍도인 도 7을 참조하여 설명한다.
먼저 도 1 내지 도 3에 도시되어 있는 바와 같은 채널 영역(110), 플로팅 게이트(210), 하부 전극(310) 등의 하부 구조물이 형성되어 있는 기판(100, 200, 300)을 준비한다(S1).
이어서, 하부 구조물상에 하부 유전체막(120a, 220a, 320a)을 형성한다(S2).
앞서 언급한 바와 같이 하부 유전체막(120a, 220a, 320a)을 금속 실리케이트로 형성하면 화학적으로 안정한 상태를 유지하므로 실리콘 산화막과 같이 등가산화막 두께를 증가시키는 불필요한 계면층이 거의 형성되지 않는다.
그리고, 금속 실리케이트는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물에 비해 상대적으로 높은 유전율인 약 10 내지 12 정도의 유전율을 갖는다. 따라서 종래기술에 비하여 등가산화막 두께를 감소시킬 수 있다.
또, 금속 실리케이트막은 900℃의 고온에서 후속 열처리 공정을 실시할지라도 실질적으로 비정질 상태를 유지한다. 따라서, 금속 실리케이트막내에 결정 입계가 거의 생성되지 않으므로 누설전류를 감소시킬 수 있다.
바람직하게는, 금속 실리케이트막을 원자층 증착방법으로 형성하면, 낮은 온도에서도 형성하는 것이 가능하다. 나아가, 원자층 증착방법을 사용함으로써, 다양한 전구체(precursor)들이 사용될 수 있고, 막의 두께 및 실리콘의 조성을 정밀하게 제어할 수 있다.
금속 실리케이트막을 형성하기 위한 원자층 증착 방법은 도 7에 도시되어 있는 바와 같이 금속 소오스(M), 퍼지 가스(P), 실리콘 소오스(Si), 퍼지 가스, 산소 소오스(O), 및 퍼지 가스(P) 공급 공정을 번갈아가면서 반복적으로 실시함으로써 진행될 수 있다. 이와 같은 공정을 반복하여 5-10Å 두께로 금속 실리케이트막을 형성한다.
금속 실리케이트막을 Hf1-x Six O2 또는 Zr1-x Six O2 로 형성할 경우에는 아래 표 1에 기재된 물질들이 금속 소오스(M)와 실리콘 소오스(Si)로 사용될 수 있다.
[표 1]
Hf Zr Si
할라이드 HfCl4 ZrCl4 SiCl4
알콕사이드 Hf(OtC4H9)4 Hf(OC2H5)4 Zr(OtC4H9)4 Si(OC4H9)4 Si(OCH3)4 Si(OC2H5)4
아미드 Hf(N(C2H5)2)4 Hf(N(CH3)2)4 Zr(N(C2H5)2)4 Zr(N(CH3)2)4 Si(N(C2H5)2)4 Si(N(CH3)2)4
알콕시아민 Hf(dmae)4 Zr(dmae)4 Si(dmae)4
기타 SiH4, SiCl4H2
상기 표 1에서 dmae는 디메틸아민이다.
산소 소오스로는 H2O, O3, O 래티컬, 알코올(예., 이소프로필알코올), D2O, H2O2가 사용될 수 있다. 이외에도, 본 발명의 사상 및 범위 내에서 본 발명에 적합한 다른 전구체들이 사용될 수도 있다.
물론, 금속 실리케이트막의 두께 및 조성비 측면에서 원자층 증착 방법과 유사한 수준으로 조절하는 것이 가능하다면, 화학 기상 증착법(CVD), 유기금속 화학기상증착법(MOCVD) 또는 반응성 스퍼터링 기술을 사용할 수도 있다. 유기금속 화학기상증착 기술은 HF(O-Si-R3)4 또는 Zr(O-Si-R3)4 와 같은 전구체들을 사용하여 수행될 수 있다. 화학식들에서, "R"은 C2H5를 나타낸다. 이외에도, 하프늄 소오스로서 Hf-t-부톡사이드가 사용될수 있고, 지르코늄 소오스로서 Zr-t-부톡사이드가 사용될수 있다. 또한, 실리콘 소오스로서는 테트라에톡시오르소실란(tetraethoxyorthosilane) 또는 테트라에틸오르소 실리케이트(tetraethylothorsilicate)가 사용될 수 있다.
선택적으로, 하부 유전체막(120a, 220a, 320a)을 형성하기 전에 기판(100, 200, 300)에 자연적으로 형성된 수 Å 두께 이하의 산화막(SiO2)(미도시)을 제거하는 공정을 추가할 수도 있다.
이어서, 상부 유전체막(120b, 220b, 320b)을 형성한다(S3).
상부 유전체막(120b, 220b, 320b)을 두 개의 다른 금속 합금 산화물로 형성하면, 전체 유전체막(120, 220, 320)의 유전율을 높일 수 있으므로 등가 산화막의 두께를 감소시킬 수 있다. 특히, 하부 유전체막(120a, 220a, 320a)을 구성하는 금속 실리케이트의 금속과 동일 또는 동족 금속을 포함하는 금속 합금 산화물로 형성하면, 하부 유전체막(120a, 220a, 320a)과의 전기적 특성의 정합이 이루어지므로 보다 안정적인 구조의 유전체막(120, 220, 320)을 완성할 수 있다. 또, 순수 고정 전하량이 최소화될 수 있도록 하는 이종 금속의 조합으로 이루어진 금속 합금 산화물로 형성하면, 고정 전하에 따른 쿨롱 스캐터링(coulomb scattering)이 채널 이동도(channel mobility)를 감소시키는 것을 효과적으로 방지할 수 있다. 또, 이종 금속의 조합에 의해 형성열이 ZrO2 또는 HfO2 등의 단일 금속 산화막보다 더 음의 값을 가지게 되므로 비정질 상태로 형성하는 것이 가능하다.
하부 유전체막(120a, 220a, 320a)과 마찬가지로 상부 유전체막(120b, 220b, 320b)도 원자층 증착법에 의해 형성하는 것이 낮은 온도에서도 형성하는 것이 가능하고, 다양한 전구체(precursor)들의 사용이 가능하고, 막의 두께 및 이종 금속의 조성비를 정밀하게 제어할 수 있다.
도 7에 도시되어 있는 바와 같이 A 금속 소오스(A), 퍼지 가스(P), 산소 소오스(O), 퍼지 가스(P) 공급으로 이루어진 A 공정 사이클과 B 금속 소오스(B), 퍼지 가스(P), 산소 소오스(O), 퍼지 가스(P) 공급으로 이루어진 B 공정 사이클의 반복 비율은 형성되는 물질의 결정화 온도가 높아서 비정질 상태로 형성될 수 있는가, 순수 고정 전하량이 최소화될 수 있는가, 유전율을 최대화할 수 있는가 등을 고려하여 증착 조건을 결정한다. A 금속이 하부 유전체막(120a, 220a, 320a)과 동일한 금속, 예컨대 4족 금속이고, B 금속이 13족 금속인 경우, A 공정 사이클(A)과 B 공정 사이클(B)의 반복 비율이 5:1 내지 1:1이 되도록 진행하는 것이 바람직하다.
금속 합금 산화물로 HfyAl1-yOz 를 형성할 경우, Hf의 비율의 높아질수록 유전율은 증가하지만, 결정화 온도는 점차 낮아진다. A 금속으로 Hf를 B 금속으로 Al을 사용할 경우에는 Hf 공정 사이클과 Al 공정 사이클의 비율이 2:1 비율 즉, A-A-B-A-A-B이 되도록 원자층 증착 공정을 수행할 경우, 유전율은 15 이상이 되며 더욱 바람직하기로는 20 이상의 유전율을 달성할 수 있고, 결정화 온도가 850-900℃ 이상으로 높아진다. 또, 2:1 비율로 형성할 경우, 순수 고정 전하가 거의 O인 유전체막을 형성할 수가 있다. 이는 Al2O3가 음의 고정 전하를 가지고 HfO2가 양의 고정 전하를 가지며, 동일 두께의 HfO2의 양의 고정 전하가 동일 두께의 Al2O3의 음의 고정 전하의 1/2이라는 사실에 근거한다. 이와 같은 사실은 본 출원의 양수인에게 공동 양도된 미국 공개 특허 제2002/0106536호에 충분히 개시되어 있으며, 상기 공개 특허의 내용은 본 명세서에 충분히 개시된 것처럼 원용되어 통합된다.
구체적으로, 사염화 하프늄(HfCl4) 등의 Hf 소오스- 퍼지 가스- 산소 소오스- 퍼지 가스 공급의 순으로 이루어진 Hf 공정 사이클 2회와 Al 소오스- 퍼지 가스- 소오스-퍼지 가스 공급의 순으로 이루어진 Al 공정 사이클 1회를 반복 단위로 하여 60Å 이하 두께로 HfyAl1-yOz 막을 형성한다. 60Å은 후속 열처리 공정 동안 파핑 현상의 발생을 방지할 수 있는 최대 두께이다. 당 업계에서 잘 알려진 바와 같이, 고유전체막을 형성하는 동안 유전체막 내에 포획되는 하이드록실(hydroxyl) 중성자들은 후속 어닐링 시에 폭발 현상을 유발시킨다. 그 결과 유전체막이 손상되어 그 내부에 홀(hole)을 남기는 파핑 현상이 발생한다. 일단 이러한 파핑 현상이 발생하면, 그 위에 게이트 전극(130), 콘트롤 게이트(230) 상부 전극(330) 등의 상부 구조물의 형성을 매우 어렵게 만든다.
Hf 소오스로는 표 1에 개시되어 있는 소오스들이 사용될 수 있으며, Al 소오스로는 TMA(트리메틸알루미늄) 등이 사용될 수 있다.
앞서 설명한 바와 같이 Hf 공정 사이클과 Al 공정 사이클 반복 비율을 고정하여 실시할 경우에는 이종 금속(Hf, Al)의 조성비가 균일하게 구성된다.
그러나, 경우에 따라서는 Hf 공정 사이클과 Al 공정 사이클의 반복 비율을 달리하여 농도 경사를 가지도록 형성할 수도 있다. 예를 들어 하부 유전체막(120a, 220a, 320a)으로 하프늄 실리케이트막을 형성한 경우에는 하부 유전체막(120a, 220a, 320a)과 접촉하는 영역에서는 Hf의 비율이 높도록 하여 정합성을 향상시키고, 게이트 전극(130), 콘트롤 게이트(230) 상부 전극(330) 등의 상부 구조물과 접촉하는 영역에서는 Al의 비율이 높도록 하여 상부 구조물과의 반응을 최소화할 수도 있다.
이와 같이 농도 경사를 가지도록 형성하기 위해서는 Hf 공정 사이클과 Al 공정 사이클의 반복 비율을 5:1 에서 시작하여 최종적으로 1:1 이 되도록 하는 방법 등을 사용할 수 있으나 반복 비율의 설정의 당업자에 의해 다양하게 변형될 수 있음은 물론이다.
마지막으로 상부 구조물을 형성한다(S4).
상부 유전체막(120b, 220b, 320b)이 형성된 결과물 상에 게이트 전극(130), 콘트롤 게이트(230) 상부 전극(330) 등의 상부 구조물을 형성한다. 본 발명에 따른 유전체막이 형성되어 있는 경우 종래의 양산 공정에 널리 적용되는 폴리 실리콘을 그대로 사용하여 상부 구조물을 형성할 수 있다는 장점이 있다.
본 발명에 따르면, 실리케이트로 하부 유전체막을 형성함으로써 실질적인 EOT의 감소 없이 계면 특성을 개선하고, 그 위에 금속 실리케이트보다 유전율이 큰 금속 합금 산화물로 상부 유전체막을 형성함으로써 유전체막의 전체 유전율을 최대화할 수 있다. 그 결과 개선된 계면 특성 및 유전율 향상을 동시에 달성하고, 동일한 EOT를 가지면서 물리적으로는 두꺼운 유전체막을 형성할 수 있다. 따라서, 이 유전체막을 채용하는 미세 전자 소자의 성능을 향상시킬 수 있다.
도 1은 본 발명의 제1 실시예에 따른 소자의 단면도이다.
도 2는 본 발명의 제2 실시예에 따른 소자의 단면도이다.
도 3은 본 발명의 제3 실시예에 따른 소자의 단면도이다.
도 4는 지르코늄 실리케이트 막내의 지르코늄의 함량과 유전율과의 관계를 나타내는 그래프이다.
도 5는 도 1의 소자에 형성된 유전체막의 높이에 따른 각 구성요소들의 분포를 나타내는 그래프이다.
도 6은 본 발명의 실시예들에 따른 소자를 제조하기 위한 제조 공정 단계들의 흐름도이다.
도 7은 도 6의 제조 공정 단계들의 공정 가스의 공급 타이밍도이다.

Claims (67)

  1. 실리케이트 하부 유전체막; 및
    상기 실리케이트 하부 유전체막 위에 형성되고 상기 실리케이트보다 유전율이 크고 두 개의 서로 다른 금속 합금 산화물로 된 상부 유전체막을 포함하는 다층 유전체막.
  2. 제1 항에 있어서, 상기 실리케이트는 M1-xSixO2 로 표시되는 금속 실리케이트인 것을 특징으로 하는 다층 유전체막.
  3. 제2 항에 있어서, 상기 M은 타이타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 스트론튬(Sr), 바륨(Ba), 스칸듐(Sc), 이트륨(Y), 란탄(La), 탄탈륨(Ta) 또는 알루미늄(Al) 중 적어도 한가지를 포함하고 있는 것을 특징으로 하는 다층 유전체막.
  4. 제3 항에 있어서, 상기 두 개의 서로 다른 금속 합금 산화물은 AyB1-yOz 표시되고,
    상기 A는 상기 M과 동일하거나 동족 금속이고,
    상기 y 는 0< y <1 인 것을 특징으로 하는 다층 유전체막.
  5. 제4 항에 있어서, 상기 A와 M은 지르코늄 또는 하프늄이고, 상기 B는 알루미늄인 것을 특징으로 하는 다층 유전체막.
  6. 제5 항에 있어서, 상기 (1-x)는 0.1 내지 0.5 인 것을 특징으로 하는 다층 유전체막.
  7. 제6 항에 있어서, 상기 (1-x)는 0.2 내지 0.4 인 것을 특징으로 하는 다층 유전체막.
  8. 제7 항에 있어서, 상기 y는 상기 A와 B의 조성비가 5:1 내지 1:1이 되도록 하는 값인 것을 특징으로 하는 다층 유전체막.
  9. 제8 항에 있어서, 상기 y는 상기 A와 B의 조성비가 약 2:1이 되도록 하는 값인 것을 특징으로 하는 다층 유전체막.
  10. 제9 항에 있어서, 상기 하부 유전체막 하부에 약 4Å 두께 이하의 SiO2 막을 더 포함하는 것을 특징으로 하는 다층 유전체막.
  11. 제10 항에 있어서, 상기 하부 유전체막은 상기 상부 유전체막으로부터 확산된 알루미늄을 포함하는 것을 특징으로 하는 다층 유전체막.
  12. 제11 항에 있어서, 상기 상부 유전체막은 상기 하부 유전체막으로부터 확산된 실리콘을 포함하는 것을 특징으로 하는 다층 유전체막.
  13. 제7 항에 있어서, 상기 y는 상기 하부 유전체막과의 계면으로부터 상기 상부 유전체막의 상부로 갈수록 낮아져서, 상기 A가 상기 상부 유전체막의 두께를 따라 농도 경사를 가지면서 분포하도록 하는 것을 특징으로 하는 다층 유전체막.
  14. 제13 항에 있어서, 상기 B는 상기 A 의 농도 경사에 반비례하는 농도 경사로 상기 상부 유전체막내에 분포하는 것을 특징으로 하는 다층 유전체막.
  15. 제14 항에 있어서, 상기 하부 유전체막 하부에 약 4Å 두께 이하의 SiO2 막을 더 포함하는 것을 특징으로 하는 다층 유전체막.
  16. 제15 항에 있어서, 상기 하부 유전체막은 상기 상부 유전체막으로부터 확산된 알루미늄을 포함하는 것을 특징으로 하는 다층 유전체막.
  17. 제16 항에 있어서, 상기 상부 유전체막은 상기 하부 유전체막으로부터 확산된 실리콘을 포함하는 것을 특징으로 하는 다층 유전체막.
  18. 제5 항에 있어서, 상기 y는 상기 A와 B의 조성비가 5:1 내지 1:1이 되도록 하는 값인 것을 특징으로 하는 다층 유전체막.
  19. 제18 항에 있어서, 상기 y는 상기 A와 B의 조성비가 약 2:1이 되도록 하는 값인 것을 특징으로 하는 다층 유전체막.
  20. 제19 항에 있어서, 상기 (1-x)는 0.1 내지 0.5인 것을 특징으로 하는 다층 유전체막.
  21. 제20 항에 있어서, 상기 하부 유전체막 하부에 약 4Å 두께 이하의 SiO2 막을 더 포함하는 것을 특징으로 하는 다층 유전체막.
  22. 제21 항에 있어서, 상기 하부 유전체막은 상기 상부 유전체막으로부터 확산된 알루미늄을 포함하는 것을 특징으로 하는 다층 유전체막.
  23. 제22 항에 있어서, 상기 상부 유전체막은 상기 하부 유전체막으로부터 확산된 실리콘을 포함하는 것을 특징으로 하는 다층 유전체막.
  24. 제18 항에 있어서, 상기 y는 상기 하부 유전체막과의 계면으로부터 상기 상부 유전체막의 상부로 갈수록 낮아져서, 상기 A가 상기 상부 유전체막의 두께를 따라 농도 경사를 가지면서 분포하도록 하는 것을 특징으로 하는 다층 유전체막.
  25. 제24 항에 있어서, 상기 B는 상기 A 의 농도 경사에 반비례하는 농도 경사로 상기 상부 유전체막내에 분포하는 것을 특징으로 하는 다층 유전체막.
  26. 제25 항에 있어서, 상기 (1-x)는 0.1 내지 0.5 인 것을 특징으로 하는 다층 유전체막.
  27. 제26 항에 있어서, 상기 하부 유전체막 하부에 약 4Å 두께 이하의 SiO2 막을 더 포함하는 것을 특징으로 하는 다층 유전체막.
  28. 제27 항에 있어서, 상기 하부 유전체막은 상기 상부 유전체막으로부터 확산된 알루미늄을 포함하는 것을 특징으로 하는 다층 유전체막.
  29. 제28 항에 있어서, 상기 상부 유전체막은 상기 하부 유전체막으로부터 확산된 실리콘을 포함하는 것을 특징으로 하는 다층 유전체막.
  30. 제1 항 내지 제29 항 중의 어느 한 항에 따른 다층 유전체막을 게이트 유전체막으로 포함하는 미세 전자 소자.
  31. 제1 항 내지 제29 항 중의 어느 한 항에 따른 다층 유전체막을 게이트간 유전체막으로 포함하는 미세 전자 소자.
  32. 제1 항 내지 제29 항 중의 어느 한 항에 따른 다층 유전체막을 커패시터 전극간 유전체막으로 포함하는 미세 전자 소자.
  33. 기판;
    Hf1-xSixO2 하부 유전체막;
    상기 하부 유전체막 위에 형성된 HfyAl1-yOz 상부 유전체막; 및
    상기 상부 유전체막 위에 형성된 폴리실리콘 게이트 전극을 포함하는 트랜지스터.
  34. 제33 항에 있어서, 상기 (1-x)는 0.2 내지 0.4 인 것을 특징으로 하는 트랜지스터.
  35. 제34 항에 있어서, 상기 y는 상기 Hf와 Al의 조성비가 약 2:1이 되도록 하는 값인 것을 특징으로 하는 트랜지스터.
  36. 제35 항에 있어서, 상기 하부 유전체막은 상기 상부 유전체막으로부터 확산된 상기 Al을 포함하는 것을 특징으로 하는 트랜지스터.
  37. 제36 항에 있어서, 상기 상부 유전체막은 상기 하부 유전체막으로부터 확산된 상기 Si를 포함하는 것을 특징으로 하는 트랜지스터.
  38. 제37 항에 있어서, 상기 하부 유전체막 하부에 약 4Å두께 이하의 SiO2 막을 더 포함하는 것을 특징으로 하는 트랜지스터.
  39. 제33 항에 있어서, 상기 y는 상기 Hf과 Al의 조성비가 약 2:1이 되도록 하는 값인 것을 특징으로 하는 트랜지스터.
  40. 제39 항에 있어서, 상기 하부 유전체막은 상기 상부 유전체막으로부터 확산된 상기 Al을 포함하는 것을 특징으로 하는 트랜지스터.
  41. 제40 항에 있어서, 상기 상부 유전체막은 상기 하부 유전체막으로부터 확산된 상기 Si를 포함하는 것을 특징으로 하는 트랜지스터.
  42. 제41 항에 있어서, 상기 하부 유전체막 하부에 약 4Å 두께 이하의 SiO2 막을 더 포함하는 것을 특징으로 하는 트랜지스터.
  43. 제38 항 또는 제42 항에 있어서, 상기 게이트 전극은 상기 폴리실리콘 위에 형성된 실리사이드막을 더 포함하는 것을 특징으로 하는 트랜지스터.
  44. 기판;
    상부유전체막으로부터 확산된 Al을 포함하는 Hf1-xSixO2 하부 유전체막;
    상기 하부 유전체막 위에 형성되고 상기 하부 유전체막으로부터 확산된 Si를 포함하는 HfyAl1-yOz 상부 유전체막; 및
    상기 상부 유전체막 위에 형성된 폴리실리콘 게이트 전극을 포함하는 트랜지스터.
  45. 제44 항에 있어서, 상기 (1-x)는 0.2 내지 0.4 인 것을 특징으로 하는 트랜지스터.
  46. 제45 항에 있어서, 상기 y는 상기 Hf와 Al의 조성비가 약 2:1이 되도록 하는 값인 것을 특징으로 하는 트랜지스터.
  47. 제46 항에 있어서, 상기 하부 유전체막 하부에 약 4Å 두께 이하의 SiO2 막을 더 포함하는 것을 특징으로 하는 트랜지스터.
  48. 제44 항에 있어서, 상기 y는 상기 Hf과 Al의 조성비가 약 2:1이 되도록 하는 값인 것을 특징으로 하는 트랜지스터.
  49. 제48 항에 있어서, 상기 하부 유전체막 하부에 약 4Å 두께 이하의 SiO2 막을 더 포함하는 것을 특징으로 하는 트랜지스터.
  50. 제47 항 또는 제49 항에 있어서, 상기 게이트 전극은 상기 폴리실리콘 위에 형성된 실리사이드막을 더 포함하는 것을 특징으로 하는 트랜지스터.
  51. 실리케이트 하부 유전체막을 형성하는 단계; 및
    상기 실리케이트 하부 유전체막 위에 상기 실리케이트보다 유전율이 크고 두 개의 서로 다른 금속 합금 산화물로 된 상부 유전체막을 형성하는 단계를 포함하는 것을 특징으로 하는 다층 유전체막의 제조 방법.
  52. 제51 항에 있어서, 상기 실리케이트는 M1-xSixO2 로 표시되는 금속 실리케이트인 것을 특징으로 하는 다층 유전체막의 제조 방법.
  53. 제52 항에 있어서, 상기 M은 타이타늄(Ti), 지르코늄(Zr), 하프늄(Hf), 스트론튬(Sr), 바륨(Ba), 스칸듐(Sc), 이트륨(Y), 란탄(La), 탄탈륨(Ta) 또는 알루미늄(Al) 중 적어도 한가지를 포함하고 있는 것을 특징으로 하는 다층 유전체막의 제조 방법.
  54. 제53 항에 있어서, 상기 두 개의 서로 다른 금속 합금 산화물은 AyB1-yOz 표시되고,
    상기 A는 상기 M과 동일하거나 동족 금속이고,
    상기 y 는 0< y <1 인 것을 특징으로 하는 다층 유전체막의 제조 방법.
  55. 제54 항에 있어서, 상기 A와 M은 지르코늄 또는 하프늄이고, 상기 B는 알루미늄인 것을 특징으로 하는 다층 유전체막의 제조 방법.
  56. 제55 항에 있어서, 상기 (1-x)는 0.1 내지 0.5 인 것을 특징으로 하는 다층 유전체막의 제조 방법.
  57. 제56 항에 있어서, 상기 (1-x)는 0.2 내지 0.4 인 것을 특징으로 하는 다층 유전체막의 제조 방법.
  58. 제57 항에 있어서, 상기 상부 유전체막을 형성하는 단계는
    상기 A 금속 소오스 공급 단계, 퍼지 가스 공급 단계, 산소 소오스 공급 단계, 및 퍼지 가스 공급 단계를 구비하는 A 공정 사이클과,
    상기 B 금속 소오스 공급 단계, 퍼지 가스 공급 단계, 산소 소오스 공급 단계, 및 퍼지 가스 공급 단계를 구비하는 B 공정 사이클로 구성되고,
    상기 A 공정 사이클과 상기 B 공정 사이클의 반복 비율이 5:1 내지 1:1 이 되도록 수행하는 원자층 증착법에 의해 수행하는 것을 특징으로 하는 다층 유전체막의 제조 방법.
  59. 제58 항에 있어서, 상기 A 공정 사이클과 상기 B 공정 사이클의 반복 비율이 약 2:1 이 되도록 수행하는 것을 특징으로 하는 다층 유전체막의 제조 방법.
  60. 제59 항에 있어서, 상기 하부 유전체막을 형성하는 단계 전에 상기 기판 상에 형성된 자연산화막을 제거하는 단계를 더 실시하는 것을 특징으로 하는 다층 유전체막의 제조 방법.
  61. 제60 항에 있어서, 상기 상부 유전체막을 형성하는 단계는
    상기 A 금속 소오스 공급 단계, 퍼지 가스 공급 단계, 산소 소오스 공급 단계, 및 퍼지 가스 공급 단계를 구비하는 A 공정 사이클과,
    상기 B 금속 소오스 공급 단계, 퍼지 가스 공급 단계, 산소 소오스 공급 단계, 및 퍼지 가스 공급 단계를 구비하는 B 공정 사이클로 구성되고,
    상기 A 공정 사이클과 상기 B 공정 사이클의 반복 비율이 5:1 에서 1:1로 순차적으로 감소하도록 수행하는 원자층 증착법에 의해 수행하는 것을 특징으로 하는 다층 유전체막의 제조 방법.
  62. 제61 항에 있어서, 상기 하부 유전체막을 형성하는 단계 전에 상기 기판 상에 형성된 자연산화막을 제거하는 단계를 더 실시하는 것을 특징으로 하는 다층 유전체막의 제조 방법.
  63. 제55 항에 있어서, 상기 상부 유전체막을 형성하는 단계는
    상기 A 금속 소오스 공급 단계, 퍼지 가스 공급 단계, 산소 소오스 공급 단계, 및 퍼지 가스 공급 단계를 구비하는 A 공정 사이클과,
    상기 B 금속 소오스 공급 단계, 퍼지 가스 공급 단계, 산소 소오스 공급 단계, 및 퍼지 가스 공급 단계를 구비하는 B 공정 사이클로 구성되고,
    상기 A 공정 사이클과 상기 B 공정 사이클의 반복 비율이 5:1 내지 1:1 이 되도록 수행하는 원자층 증착법에 의해 수행하는 것을 특징으로 하는 다층 유전체막의 제조 방법.
  64. 제63 항에 있어서, 상기 A 공정 사이클과 상기 B 공정 사이클의 반복 비율이 약 2:1 이 되도록 수행하는 것을 특징으로 하는 다층 유전체막의 제조 방법.
  65. 제64 항에 있어서, 상기 하부 유전체막을 형성하는 단계 전에 상기 기판 상에 형성된 자연산화막을 제거하는 단계를 더 실시하는 것을 특징으로 하는 다층 유전체막의 제조 방법.
  66. 제55 항에 있어서, 상기 상부 유전체막을 형성하는 단계는
    상기 A 금속 소오스 공급 단계, 퍼지 가스 공급 단계, 산소 소오스 공급 단계, 및 퍼지 가스 공급 단계를 구비하는 A 공정 사이클과,
    상기 B 금속 소오스 공급 단계, 퍼지 가스 공급 단계, 산소 소오스 공급 단계, 및 퍼지 가스 공급 단계를 구비하는 B 공정 사이클로 구성되고,
    상기 A 공정 사이클과 상기 B 공정 사이클의 반복 비율이 5:1 에서 1:1로 순차적으로 감소하도록 수행하는 원자층 증착법에 의해 수행하는 것을 특징으로 하는 다층 유전체막의 제조 방법.
  67. 제66 항에 있어서, 상기 하부 유전체막을 형성하는 단계 전에 상기 기판 상에 형성된 자연산화막을 제거하는 단계를 더 실시하는 것을 특징으로 하는 다층 유전체막의 제조 방법.
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