KR20200000664A - 전이금속에 의해 결정화 유도된 다결정질 금속 산화물 채널층을 구비하는 박막트랜지스터 및 수직형 비휘발성 메모리 소자 - Google Patents

전이금속에 의해 결정화 유도된 다결정질 금속 산화물 채널층을 구비하는 박막트랜지스터 및 수직형 비휘발성 메모리 소자 Download PDF

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Abstract

수직형 비휘발성 메모리 소자와 박막트랜지스터를 제공한다.상기 수직형 비휘발성 메모리 소자는 기판과 상기 기판 상부 방향으로 연장되는 절연 기둥을 구비한다. 상기 절연 기둥의 측부에 교호적으로 적층된 층간 절연막들과 제어 게이트 패턴들이 배치된다. 상기 절연 기둥과 상기 제어 게이트 패턴들 사이에서, 상기 절연 기둥을 따라 연장하는 다결정질 금속 산화물 채널층이 상기 절연 기둥 상에 적층된다. 상기 다결정질 금속 산화물 채널층과 상기 각 제어 게이트 패턴 사이에 터널 절연막, 전하 포획층, 및 블로킹 절연막이 차례로 배치된다.

Description

전이금속에 의해 결정화 유도된 다결정질 금속 산화물 채널층을 구비하는 박막트랜지스터 및 수직형 비휘발성 메모리 소자 {THIN FILM TRANSISTOR AND VERTICAL NON-VOLATILE MEMORY DEVICE INCLUDING TRANSITION METAL-INDUCED POLYCRYSTALLINE METAL OXIDE CHANNEL LAYER}
본 발명은 반도체 소자에 관한 것으로, 구체적으로는 산화물 반도체막을 구비하는 트랜지스터에 관한 것이다.
트랜지스터의 반도체막으로서 사용되는 실리콘막으로는, 목적에 따라 비정질 실리콘막 또는 다결정 실리콘막이 사용된다. 예컨대, 대형 표시 장치에 포함된 트랜지스터의 경우, 대면적으로 형성되더라도 비교적 특성이 균일하게 형성될 수 있는 비정질 실리콘막을 사용하는 것이 바람직하다. 다른 한 편으로, 구동 회로 등을 포함하는 소자의 경우, 높은 전계-효과 이동도를 나타낼 수 있는 다결정 실리콘막을 사용하는 것이 바람직하다. 상기 다결정 실리콘막을 형성하기 위한 방법으로, 비정질 실리콘막을 고온 가열 처리하거나 또는 레이저광으로 처리하는 방법이 알려져 있다.
최근 산화물 반도체를 트랜지스터의 채널층으로 사용하는 연구가 진행되고 있다(JP공개 2006-165528). 그러나, 산화물 반도체층은 대부분 비정질층으로, 전기적 그리고 화학적 안정하지 못한 것으로 알려져 있다. 따라서, 이 비정질 산화물 반도체층을 결정화시키는 시도가 있었으나, 이는 비정질 산화물 반도체층을 700도 이상의 고온에서 열처리하거나 혹은 잇시츄 가열 방식의 매우 제한된 조건에서 수행되는 등, 실제 소자에 적용되기에는 다소 무리가 있는 것으로 알려져 있다.
본 발명이 해결하고자 하는 과제는, 비교적 낮은 온도범위에서 형성되고 또한 높은 전계-효과 이동도를 나타내는 다결정질 산화물 반도체 박막을 구비하는 박막트랜지스터 및 수직형 NAND 플래시 메모리 소자를 제공함에 있다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 수직형 비휘발성 메모리 소자를 제공한다. 상기 수직형 비휘발성 메모리 소자는 기판과 상기 기판 상부 방향으로 연장되는 절연 기둥을 구비한다. 상기 절연 기둥의 측부에 교호적으로 적층된 층간 절연막들과 제어 게이트 패턴들이 배치된다. 상기 절연 기둥과 상기 제어 게이트 패턴들 사이에서 상기 절연 기둥 상에 적층되고, 상기 절연 기둥을 따라 연장하는 다결정질 금속 산화물 채널층이 위치한다. 상기 다결정질 금속 산화물 채널층과 상기 각 제어 게이트 패턴 사이에 터널 절연막, 전하 포획층, 및 블로킹 절연막이 차례로 배치된다.
상기 다결정질 금속 산화물 채널층은 In-Ga 산화물층, In-Zn 산화물층, 또는 In-Ga-Zn 산화물층일 수 있다. 상기 다결정질 금속 산화물 채널층은 In-Ga-Zn 산화물층이고, 상기 In-Ga-Zn 산화물층 내에서 In, Ga, 및 Zn의 합계 원자수 대비 In은 약 20 내지 80 at%를 가질 수 있다.
상기 다결정질 금속 산화물 채널층은 C-축 결정화된 결정립들을 구비할 수 있다. 상기 다결정질 금속 산화물 채널층은 XRD 스펙트럼 상에서 (009) 회절 피크를 나타낼 수 있다. 상기 다결정질 금속 산화물 채널층의 결정화도는 상기 절연기둥을 바라보는 표면으로부터 상기 터널 절연막 방향으로 감소할 수 있다. 상기 다결정질 금속 산화물 채널층의 두께는 10 내지 30 nm일 수 있다.
상기 절연 기둥과 상기 다결정질 금속 산화물 채널층 사이에서 상기 절연 기둥 상에 적층되고, 상기 절연 기둥을 따라 연장하는 산화 또는 산질화된 전이금속층이 배치될 수 있다. 상기 산화 또는 산질화된 전이금속층에 함유된 전이금속은 상기 다결정질 금속 산화물 채널층 내에 함유된 금속들 대비 산화 경향(oxidation tendency)이 큰 전이금속일 수 있다. 상기 산화 또는 산질화된 전이금속층은 Ta 산화막, Ti 산화막, Mo 산화막, Ta 산질화막(Ta oxynitride layer), Ti 산질화막, 또는 Mo 산질화막일 수 있다. 상기 산화 또는 산질화된 전이금속층은 5 내지 50 nm일 수 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 수직형 비휘발성 메모리 소자의 제조방법을 제공한다. 상기 수직형 비휘발성 메모리 소자의 제조방법은 먼저, 기판 상에 복수의 층간 절연막들과 복수의 제어 게이트막들을 교호적으로 적층하는 것을 포함한다. 상기 교호적으로 적층된 층간 절연막들과 제어 게이트막들을 관통하는 개구부를 형성한다. 상기 개구부의 측벽 상에 블로킹 절연막, 전하 포획층, 및 터널 절연막을 차례로 형성한다. 상기 터널 절연막이 형성된 개구부의 측벽 상에 금속 산화물 채널층과 전이금속층을 차례로 형성한다. 상기 전이금속층이 형성된 기판을 산소 분위기 또는 질소 분위기에서 열처리하여 상기 금속 산화물 채널층을 결정화하여 다결정질 금속 산화물 채널층을 형성한다. 상기 다결정질 금속 산화물 채널층이 형성된 개구부를 채우는 절연 기둥을 형성한다.
상기 금속 산화물 채널층과 전이금속층은 원자층 증착법을 사용하여 형성할 수 있다. 상기 전이금속층이 형성된 기판을 산소 분위기에서 열처리하여 상기 다결정질 금속 산화물 채널층을 형성함과 동시에 상기 전이금속층을 산화시키거나, 상기 전이금속층이 형성된 기판을 질소 분위기에서 열처리하여 상기 다결정질 금속 산화물 채널층을 형성함과 동시에 상기 전이금속층을 산질화시킬 수 있다.
상기 전이금속층에 함유된 전이금속은 상기 금속 산화물 채널층 내에 함유된 금속들 대비 산화 경향(oxidation tendency)이 큰 전이금속일 수 있다. 상기 전이금속층은 Ta층, Ti층, Mo층, Ta 리치한 TaN층, Ti 리치한 TiN층, 또는 Mo 리치한 MoN층일 수 있다.
상기 열처리는 200 내지 400℃의 온도범위에서 수행될 수 있다.
상기 과제를 이루기 위하여 본 발명의 일 측면은 박막트랜지스터를 제공한다. 상기 박막트랜지스터는 게이트 전극을 구비한다. 상기 게이트 전극의 상부 또는 하부를 다결정질 금속 산화물 채널층이 가로지른다. 상기 다결정질 금속 산화물 채널층이 상기 게이트 전극을 바라보는 면의 반대 면 상에 상기 다결정질 금속 산화물 채널층에 접하여 산화 또는 산질화된 전이금속층이 배치된다. 상기 게이트 전극과 상기 다결정질 금속 산화물 채널층 사이에 게이트 절연막이 배치된다. 상기 다결정질 금속 산화물 채널층의 양측 단부들에 소오스 및 드레인 전극들이 각각 접속한다.
상기 산화 또는 산질화된 전이금속층은 상기 게이트 전극의 적어도 중앙부와 중첩되도록 배치될 수 있다. 상기 다결정질 금속 산화물 채널층은 In-Ga 산화물층, In-Zn 산화물층, 또는 In-Ga-Zn 산화물층일 수 있다. 상기 다결정질 금속 산화물 채널층은 C-축 결정화된 결정립들을 구비할 수 있다. 상기 다결정질 금속 산화물 채널층의 결정화도는 상기 산화 또는 산질화된 전이금속층과의 계면에서 상기 터널 절연막 방향으로 감소할 수 있다. 상기 산화 또는 산질화된 전이금속층에 함유된 전이금속은 상기 다결정질 금속 산화물 채널층 내에 함유된 금속들 대비 산화 경향(oxidation tendency)이 큰 전이금속일 수 있다.
본 발명의 실시예들에 따르면, 비교적 낮은 온도범위에서 형성되고 또한 높은 전계-효과 이동도를 나타내는 다결정질 산화물 반도체 박막을 구비하는 수직형 NAND 플래시 메모리 소자 및 박막트랜지스터를 제공할 수 있다.
그러나, 본 발명의 효과들은 이상에서 언급한 효과로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1a은 본 발명의 일 실시예에 따른 박막트랜지스터를 나타내는 레이아웃도이고, 도 1b는 도 1a의 I-I'를 따라 취해진 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도이다.
도 3a 및 도 3b는 본 발명의 또 다른 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도들이다.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 수직형 NAND 플래시 메모리 소자의 제조방법을 나타낸 단면도들이다.
도 5a 내지 도 5d는 본 발명의 다른 실시예에 따른 수직형 NAND 플래시 메모리 소자의 제조방법을 나타낸 단면도들이다.
도 6a는 제조예들 1 내지 4에 따른 TFT들의 Ta/IGZO/SiO2/Si 스택부분 및 비교예들 1 및 2에 따른 TFT들의 IGZO/SiO2/Si 스택부분에 대한 XRD (X-ray diffraction) 스펙트럼들을 나타내고, 도 6b는 제조예들 5 내지 8에 따른 TFT들의 Ta/IGZO/SiO2/Si 스택부분 및 비교예들 3 및 4에 따른 TFT들의 IGZO/SiO2/Si 스택부분에 대한 XRD 스펙트럼들을 나타낸다.
도 7a, 도 7b, 및 도 7c는 각각 제조예들 1 내지 3에 따라 형성된 TFT들의 TaOx/IGZO/SiO2/Si 스택들의 단면 TEM (transmission electron microscopy) 이미지들과 표시된 영역들의 전자 회절 패턴들(selected area electron diffraction (SAED) patterns)을 나타낸다.
도 8a 및 도 8b는 각각 제조예 1 및 제조예 2에 따라 형성된 TFT들의 TaOx/IGZO/SiO2/Si 스택들의 깊이 방향의 원자 조성 프로파일을 나타내는 그래프들이다.
도 9는 제조예 1(b), 제조예 2(c), 및 비교예 5(a)에 따른 결과물들의 IGZO층 내 O 1s XPS 스펙트럼을 나타낸다.
도 10은 Ta에 의한 IGZO의 결정화를 설명하기 위한 개략도이다.
도 11은 제조예들 1 내지 3 그리고 비교예 5에 따른 TFT들의 출력특성 (ID-VDS)을 나타내는 그래프들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면들에 있어서, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 본 실시예들에서 "제1", "제2", 또는 "제3"는 구성요소들에 어떠한 한정을 가하려는 것은 아니며, 다만 구성요소들을 구별하기 위한 용어로서 이해되어야 할 것이다.
도 1a은 본 발명의 일 실시예에 따른 박막트랜지스터를 나타내는 레이아웃도이고, 도 1b는 도 1a의 I-I'를 따라 취해진 단면도이다.
도 1a 및 도 1b를 참조하면, 기판(10)이 제공될 수 있다. 기판(10)은 반도체, 금속, 유리 또는 폴리머 기판일 수 있다. 상기 기판(10) 상에 일방향으로 연장되는 게이트 전극(20)을 형성할 수 있다. 상기 게이트 전극(20)은 Al, Cr, Cu, Ta, Ti, Mo, W, 또는 이들의 합금을 사용하여 형성할 수 있다. 상기 게이트 전극(20) 상에 게이트 절연막(30)을 형성할 수 있다. 상기 게이트 절연막(30)은 실리콘 산화막, 실리콘 산질화막, 알루미늄 산화막, 알루미늄 산질화막, 또는 이들의 복합막일 수 있다.
상기 게이트 절연막(30) 상에 상기 게이트 전극(20)의 상부를 가로지르도록 패터닝된 금속 산화물 채널층(45)을 형성할 수 있다. 상기 금속 산화물 채널층(45)은 일 예로서, In-Ga 산화물층, In-Zn 산화물층, 또는 In-Ga-Zn 산화물층으로서, 증착된 상태에서 혹은 패터닝된 상태에서(as deposited or patterned) 비정질 상태에 있을 수 있다. 상기 금속 산화물 채널층(45)은 본 기술분야에서 사용되는 다양한 방법을 사용하여 형성될 수 있으며 일 예로서 스퍼터링 등의 물리적 증착법 또는 화학기상증착법, 원자층증착법 등의 화학적 증착법을 사용하여 형성될 수 있고, 또한 본 기술분야에서 사용되는 다양한 방법을 사용하여 패터닝될 수 있다. 상기 금속 산화물 채널층(45)은 수 내지 수십 nm의 두께, 예들 들어, 10 내지 50nm, 일 예로서, 10 내지 30nm의 두께로 형성할 수 있다.
상기 금속 산화물 채널층(45)을 원자층 증착법을 사용하여 형성하는 것은 구체적으로, In 소오스와 산화제, 그리고 , Ga 소오스 및/또는 Zn 소오스를 이용하여 수행할 수 있다. 예를 들어 In 소오스로는 트리메틸인듐(Trimethyl Indium; In(CH3)3)(TMIn) 등을 이용할 수 있고, Ga 소오스로는 트리메틸갈륨(Trimethyl Gallium; Ga(CH3)3)(TMGa) 등을 이용할 수 있으며, Zn 소오스로는 디에틸징크(Diethyl Zinc; Zn(C2H5)2)(DEZ), 디메틸징크(Dimethyl Zinc; Zn(CH3)3)(DMZ) 등을 이용할 수 있다. 또한, 산화제로는 예를 들어 산소(O2), 오존(O3), 수증기(H2O), N2O, CO2 등의 적어도 어느 하나를 이용할 수 있다. 상기 금속 산화물 채널층(45)이 In-Ga-Zn 산화물(IGZO)인 경우, In, Ga, 및 Zn의 합계 원자수 대비 In은 약 20 내지 80 at%, 일 예로서 약 30 내지 70 at%를 가질 수 있다. 이 범위 내에서 In-Ga-Zn 산화물(IGZO)은 후술하는 증착후 어닐링 과정에서 반도체성을 나타낼 수 있다. 일 예로서, In:Ga:Zn의 원자비는 1:1:1 또는 2:2:1일 수 있다.
상기 금속 산화물 채널층(45)의 양측 단부들 상에 소오스 전극(50S)과 드레인 전극(50D)을 형성하여, 상기 소오스 전극(50S)과 드레인 전극(50D) 사이에 상기 금속 산화물 채널층(45)의 일부 표면 구체적으로, 상기 금속 산화물 채널층(45)이 상기 게이트 전극(20)과 중첩되는 영역을 노출시킬 수 있다. 소오스 전극(50S)과 드레인 전극(50D)은 알루미늄(Al), 네오디뮴(Nd), 은(Ag), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 및 몰리브덴(Mo) 중 적어도 어느 하나의 금속 또는 이들을 포함하는 합금, 또는 금속산화물 전도성막 일 예로서, ITO(Indium Tin Oxide)을 사용하여 형성할 수 있다.
상기 소오스/드레인 전극들(50S, 50D)이 형성된 기판을 증착후 열처리(post-deposition annealing)할 수 있다. 상기 증착후 어닐링은 대기 분위기에서 약 300 내지 500 ℃의 온도, 일 예로서 약 350 내지 450 ℃에서 수행될 수 있다. 이 경우, 상기 금속 산화물 채널층(45)은 절연성에 가까운 상태에서 반도체성으로 전도도가 향상될 수 있고 이와 동시에 상기 소오스/드레인 전극들(50S, 50D)과 상기 금속 산화물 채널층(45) 사이에 오믹 접합이 형성될 수 있다.
상기 소오스 전극(50S)과 드레인 전극(50D) 사이에 노출된 상기 금속 산화물 채널층(45) 상에 패터닝된 전이금속층(60)을 형성할 수 있다. 상기 전이금속층(60)은 전이금속을 함유하는 층으로 이에 함유된 전이금속은 상기 금속 산화물 채널층(45) 내에 함유된 금속(들) 대비 산화 경향(oxidation tendency)가 큰 전이금속일 수 있다. 일 예로서, 상기 전이금속층은 Ta층, Ti층, 또는 Mo층일 수 있다. 다른 예로서, 상기 전이금속층은 소량의 질소를 포함하는(예를 들어, 질소의 함량이 5 내지 35 원자퍼센트인) 다시 말해서 전이금속리치한 전이금속 질화막 일 예로서 Ti 리치한 TiN층, Ta 리치한 TaN층, 또는 Mo 리치한 MoN층일 수 있다. 구체적으로, 상기 금속 산화물 채널층(45)이 In-Ga-Zn 산화물(IGZO)이고 상기 전이금속층(60)에 함유된 전이금속이 Ta인 경우, Ta 산화물 일 예로서, Ta2O5를 형성하기 위한 깁스 프리 에너지(Gibbs free energy, △Gf)는, In 산화물 일 예로서, In2O3, Ga 산화물 일 예로서, Ga2O3, 및 Zn 산화물 일 예로서, ZnO를 형성하기 위한 모든 깁스 프리 에너지에 비해 낮을 수 있고, 이는 Ta가 In, Ga, 및 Zn 대비 산화경향이 큰 것을 의미할 수 있다. 이 때, In2O3, Ga2O3, ZnO, 및 Ta2O5를 형성하기 위한 깁스 프리 에너지는 각각 -830.7, -998.3, -348.1, 및 -1911.2 kJ/mol이다.
상기 전이금속층(60)은 5 내지 50 nm의 두께, 일 예로서, 상기 전이금속층(60)은 20 내지 30nm의 두께로 형성될 수 있다. 상기 금속 산화물 채널층(45)의 두께와 상기 전이금속층(60)의 두께의 비는, 추후 진행되는 상기 금속 산화물 채널층의 균일한 결정화를 위해, 2:1 내지 1:2, 일 예로서 1:1 내지 1:1.5일 수 있다. 또한, 상기 전이금속층(60)은 상기 금속 산화물 채널층(45) 상에 형성된 상기 게이트 전극(20)과 중첩되도록 형성, 구체적으로 상기 게이트 전극(20)의 중앙부 혹은 TFT의 채널영역의 중앙부와 중첩되도록 형성될 수 있다. 다만, 본 실시예에서 상기 전이금속층(60)은 TFT의 채널길이(L45) 즉, 상기 소오스/드레인 전극들(50S, 50D) 사이의 간격 대비 짧은 길이(L60)를 가져 상기 전이금속층(60)이 상기 소오스/드레인 전극들(50S, 50D)에 접촉하지 않도록 형성될 수 있고, TFT의 채널폭 즉, 상기 금속 산화물 채널층(45)의 폭(\45) 대비 같거나 넓은 폭(W60)를 가져 상기 금속 산화물 채널층(45)의 채널폭 전체에서 후술하는 결정화가 일어날 수 있도록 할 수 있다.
상기 전이금속층(60)을 형성한 후, 이 결과물을 결정화 열처리할 수 있다. 상기 결정화 열처리는 산소 또는 질소 분위기에서 수행할 수 있고, 약 150℃ 내지 500℃, 구체적으로는 약 200℃ 내지 400℃, 더 구체적으로는 약 250℃ 내지 400℃또는 약 250℃ 내지 350℃의 온도범위에서 열처리할 수 있다.
상기 결정화 열처리 과정에서, 상기 전이금속층(60)과 상기 금속 산화물 채널층(45) 사이 계면 근처의 상기 금속 산화물 채널층(45) 내에서, 금속원자에 느슨하게 결합된 산소종들 예를 들어, 격자간 산소 (interstitial oxygen)와 하이드록실기 등은 상기 전이금속층(60) 내의 금속과 반응하여 전이금속 산화물(MaOx를, Ma는 전이금속층 내 금속)을 형성하면서 제거되거나 소모될 수 있고, 이와 동시에 상기 전이금속층(60) 내에서 상기 전이금속 산화물이 형성되면서 상기 금속 산화물 채널층(45) 내로 전자들을 방출할 수 있다. 상기 전이금속층(60)과 접하는 계면에서의 상기 금속 산화물 채널층(45) 내로 공급된 상기 전자들은 상기 금속 산화물 채널층(45) 내의 금속-산소 결합의 반결합 오비탈(antibonding orbital)로 전달되고, 이로 인해 계면의 금속-산소 결합은 약해질 수 있다. 또한, 결정화 어닐링 과정에서 약해진 계면의 금속-산소 결합은 파괴된 후 계면에서부터 재배열되고 또한 상기 금속 산화물 채널층(45) 내부로 이러한 재배열이 전파되면서, 상기 금속 산화물 채널층(45) 전체가 비교적 낮은 온도에서도 결정질 구체적으로는 다결정질로 변환될 수 있다. 그 결과, 상기 금속 산화물 채널층(45) 내의 금속-산소 격자분율이 열처리 전에 비해 증가하고 또한 결정화도가 증가할 수 있다. 한편, 상기 금속 산화물 채널층(45) 내의 결정화도는 상기 전이금속층(60)에 접하는 면에서 이의 반대면 방향즉, 게이트 절연막(30) 방향으로 갈수록 낮아질 수 있다. 다시 말해서, 상기 금속 산화물 채널층(45) 내의 결정화도는 상기 게이트 절연막(30)에 접하는 면에 대한 반대면에서 게이트 절연막(30) 방향으로 갈수록 낮아질 수 있다.
상기 결정화된 금속 산화 채널층(45)은 C-축 결정화된 결정립들을 구비하는 다결정질 금속 산화 채널층(45)으로 변화될 수 있다. 구체적으로, 다결정질 금속 산화물 채널층(45)은 XRD 스펙트럼 상에서 약 33°(2θ) 근처에서 관찰되고 c축 배향된 결정면을 의미하는 식별가능한 (009) 회절 피크를 나타낼 수 있다. 상기 다결정질 금속 산화물 채널층(45)은 적어도 상기 게이트 절연막에 접하는 계면의 적어도 일부분 내에서, 비정질 매트릭스 내에 C-축 결정화된 결정립들이 부분적으로 형성되어 서로 이격되도록 형성될 수 있다. 이에 따라, 상기 결정립들 사이에 결정립 경계(grain boundary)가 과도하지 않게 생성되어 혹은 결정립 경계가 명확하지 않아 전하의 이동을 덜 방해할 수 있다. 그 결과, c축으로 결정화된 금속 산화물 채널층(45)을 포함하는 소자의 전기적 특성을 향상시킬 수 있다. 나아가, 상기 결정화된 금속 산화물 채널층(45)은 XRD 스펙트럼 상에서, 결정립 경계가 과도하게 형성됨과 동시에 나타날 수 있는 회절 피크들인 (014)면과 (015)면을 나타내는 피크들을 보여주지 않을 수 있고, 또한 ZnO의 (002) 또는 빅스비아이트(bixbyite) In2O3의 (400) 상에 대응할 수 있는 피크를 보여주지 않을 수 있다.
한편, 상기 결정화 열처리가 산소 분위기에서 진행되는 경우, 상기 전이금속 층(60)은 상기 금속 산화물 채널층(45)에 접하는 계면 뿐 아니라 산소 분위기에 노출된 면까지 모두 산화되어 절연체인 전이금속 산화물층(ex. Ta 산화막, Ti 산화막, 또는 Mo 산화막)으로 변화할 수 있다. 그러나, 상기 결정화 열처리가 질소 분위기에서 진행되는 경우에는 상기 전이금속층(60)은 상기 금속 산화물 채널층(45)에 접하는 계면 근처에서는 산화되고 질소 분위기에 노출된 면 근처에서는 질화되어 전체적으로는 산질화되어 절연체인 전이금속 산질화물층(transition metal oxynitride layer)(ex. Ta 산질화막, Ti 산질화막, 또는 Mo 산질화막)으로 변화될 수 있다. 상기 결정화 열처리 이후, 상기 전이금속 산화물층 또는 상기 전이금속 산질화물층은 식각에 의해 제거되어 상기 금속 산화물 채널층(45)의 표면이 노출될 수도 있다. 그러나, 이에 한정되는 것은 아니다.
도 2는 본 발명의 다른 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도이다. 본 실시예에 따른 박막트랜지스터 제조방법은 후술하는 것을 제외하고는 도 1을 참고하여 설명한 박막트랜지스터 제조방법과 유사할 수 있다.
도 2를 참조하면, 기판(10) 상에 일방향으로 연장되는 게이트 전극(20)을 형성하고, 상기 게이트 전극(20) 상에 게이트 절연막(30)을 형성할 수 있다. 상기 게이트 절연막(30) 상에 소오스 전극(50S)과 드레인 전극(50D)을 형성할 수 있다. 상기 소오스 전극(50S)과 드레인 전극(50D) 사이에 게이트 절연막(30)의 상기 게이트 전극(20)에 중첩된 부분 중 적어도 일부가 노출될 수 있다. 상기 노출된 게이트 절연막(30) 및 상기 소오스 전극(50S)과 드레인 전극(50D)을 덮는 금속 산화물채널층을 형성할 수 있다. 상기 금속 산화물 채널층이 형성된 기판을 증착후 열처리(post-deposition annealing)할 수 있다. 상기 증착후 열처리는 대기 분위기에서 약 300 내지 500 ℃의 온도, 일 예로서 약 350 내지 450 ℃에서 수행될 수 있다. 이 경우, 상기 금속 산화물 채널층은 절연성에 가까운 상태에서 반도체성으로 전도도가 향상될 수 있고 이와 동시에 상기 소오스/드레인 전극들(50S, 50D)과 상기 금속 산화물 채널층 사이에 오믹 접합이 형성될 수 있다.
이 후, 상기 금속 산화물 채널층 상에 전이금속층을 형성할 수 있다. 이 후, 상기 전이금속층과 상기 금속 산화물 채널층을 차례로 패터닝하여 상기 게이트 절연막(30) 상에 차례로 적층된 패터닝된 금속 산화물 채널층(45)과 전이금속층(60)을 형성할 수 있다. 그 결과, 패터닝된 금속 산화물 채널층(45)과 전이금속층(60)은 실질적으로 동일한 폭과 길이를 가질 수 있다. 상기 금속 산화물 채널층(45)은 상기 게이트 전극(20)의 상부를 가로지르고 또한 양측 단부들에서 상기 소오스 전극(50S)과 드레인 전극(50D)에 각각 접속할 수 있다. 다시 말해서, 상기 소오스 전극(50S)과 드레인 전극(50D)은 상기 금속 산화물 채널층(45)의 양측 단부들 하부에서 상기 금속 산화물 패턴(45)에 접속할 수 있다.
상기 전이금속층(60)을 증착하고 패터닝하지 않은 상태 혹은 패터닝한 상태에서, 결과물을 결정화 열처리할 수 있다. 상기 결정화 열처리 과정에서 앞서 설명한 바와 같이, 상기 금속 산화물 채널층(45)은 도 1을 참조하여 설명한 바와 같이 결정화될 수 있다.
도 3a 및 도 3b는 본 발명의 또 다른 실시예에 따른 박막트랜지스터의 제조방법을 보여주는 단면도들이다. 본 실시예에 따른 박막트랜지스터 제조방법은 후술하는 것을 제외하고는 도 1을 참고하여 설명한 박막트랜지스터 제조방법과 유사할 수 있다.
도 3a를 참조하면, 기판(10) 상에 버퍼층(15)을 형성할 수 있다. 상기 버퍼층(15)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 또는 이들의 복합막일 수 있다.
상기 버퍼층(15) 상에 전이금속층과 금속 산화물 채널층을 차례로 형성하고, 상기 금속 산화물 채널층과 상기 전이금속층을 차례로 패터닝하여 상기 버퍼층(15) 상에 차례로 적층되고 패터닝된 전이금속층(60)과 금속 산화물 채널층(45)을 형성할 수 있다. 그 결과, 패터닝된 금속 산화물 채널층(45)과 전이금속층(60)은 실질적으로 동일한 폭과 길이를 가질 수 있다.
상기 금속 산화물 채널층을 증착하고 패터닝하지 않은 상태 혹은 패터닝한 상태에서, 결과물을 결정화 열처리할 수 있다. 상기 결정화 열처리 과정에서 앞서 설명한 바와 같이, 상기 금속 산화물 채널층(45)은 도 1a 및 도 1b를 참조하여 설명한 바와 같이 결정화될 수 있다. 다만, 도 1a 및 도 1b를 참조하여 설명한 결정화 열처리는 산소 또는 질소 분위기에서 수행될 수 있으나, 본 실시예에서 결정화 열처리는 질소 분위기가 아닌 산소 분위기에서 수행될 수 있다. 또한, 상기 결정화 열처리 과정에서 상기 금속 산화물 채널층(45)은 절연성에 가까운 상태에서 반도체성으로 전도도가 향상됨과 동시에, C-축 결정화된 결정립들을 구비하여 결정화될 수 있다. 상기 결정화 열처리에 관한 추가적인 설명은 도 도 1a 및 도 1b에서 설명한 부분을 참고하기로 한다.
도 3b를 참조하면, 상기 금속 산화물 채널층(45) 상에 게이트 절연막(30)을 형성할 수 있다. 상기 게이트 절연막(30) 상에 상기 금속 산화물 채널층(45)의 상부를 가로지르는 게이트 전극(20)을 형성할 수 있다. 상기 게이트 전극(20) 상에 상기 게이트 전극(20)을 덮는 층간 절연막(35)을 형성할 수 있다. 상기 층간 절연막(35)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 또는 이들의 복합막일 수 있다.
상기 층간 절연막(35) 및 그 하부의 게이트 절연막(30) 내에 상기 금속 산화물 채널층(45)의 양측 단부들을 각각 노출시키는 컨택홀들을 형성하고, 상기 컨택홀들 내에 상기 금속 산화물 채널층(45)의 양측 단부에 각각 접속하는 소오스 전극(50S)과 드레인 전극(50D)을 형성할 수 있다. 이 후, 상기 금속 산화물 채널층(45)과 상기 소오스/드레인 전극들(50S, 50D) 사이의 오믹 접합성을 향상시키는 열처리를 수행할 수 있다.
도 4a 내지 도 4f는 본 발명의 다른 실시예에 따른 수직형 NAND 플래시 메모리 소자의 제조방법을 나타낸 단면도들이다.
도 4a를 참조하면, 기판(100) 상에 하부 절연막(113)이 형성될 수 있다. 상기 하부 절연막(113) 상에 복수의 제어 게이트막(115)과 복수의 층간 절연막(117)이 교호적으로 적층되어 있는 스택(S)이 형성될 수 있다. 일 예로서, 상기 제어 게이트막(115)과 층간 절연막(117)의 쌍이 n개 적층되어 L1, L2, ..., Ln의 단위층들을 구비하는 스택이 형성될 수 있다. 상기 기판(100)은 불순물이 도핑되어 전도도가 벌크 기판에 비해 향상된 불순물 영역(105)을 구비할 수 있다. 상기 불순물 영역(105)은 공통 소오스 라인일 수 있다.
상기 기판(100)은 반도체 기판으로서, 일 예로서, 단결정질 실리콘, 실리콘-게르마늄 또는 실리콘 카바이드와 같은 IV-IV 화합물, III-V 화합물, 또는 II-VI 화합물 기판 이거나, 이러한 임의의 기판 상에 상기 반도체의 층이 형성된 것일 수 있다. 상기 제어 게이트막(115)은 반도체 물질, 일 예로서, 도핑된 폴리실리콘; 또는 금속 일 예로서, 텅스텐, 구리, 알루미늄, 탄탈륨, 티타늄, 코발트, 질화티탄 또는 이들의 합금들을 포함할 수 있다. 상기 하부 절연막(113) 및 상기 층간 절연막(117)은 실리콘 산화막, 실리콘 산질화막, 실리콘 질화막, 또는 이들의 복합막일 수 있다.
도 4b를 참조하면, 상기 스택 즉, 상기 교호적으로 적층된 복수의 제어 게이트막(115)과 복수의 층간 절연막(117), 및 하부 절연막(113)을 관통하여 상기 기판(100) 구체적으로는 상기 불순물 영역(105)을 노출시키는 개구부(H)을 형성할 수 있다.
이후, 상기 개구부(H)의 측벽 내에 노출된 제어 게이트막(115)을 선택적으로 리세스하여 층간 절연막들(117) 사이에 배치된 제어 게이트 패턴들(115a)를 형성함과 동시에 측부에 제어 게이트 패턴(115a)이 노출되고 상하부에 절연막(117, 113)이 노출된 홈들(Ha)을 형성할 수 있다.
도 4c를 참조하면, 상기 홈들(Ha)의 내부 표면 및 상기 개구부(H)의 측벽 상에 블로킹 절연막(122)을 컨포멀하게 형성하고, 상기 블로킹 절연막(122) 상에 전하 포획층(125)을 또한 컨포멀하게 형성한 후, 상기 전하 포획층(125)과 상기 블로킹 절연막(122)을 차례로 비등방성 식각할 수 있다. 그 결과, 상기 홈들(Ha) 내부 표면을 컨포멀하게 코팅하는 블로킹 절연막(122)과 상기 블로킹 절연막(122)으로 표면 코팅된 상기 홈들(Ha)을 채우는 전하 포획층(125)이 형성될 수 있다. 이 때, 상기 개구부(H)의 측벽 내에 상기 블로킹 절연막(122), 상기 전화 포획층(125), 그리고 절연막(117, 113)이 노출될 수 있다. 본 실시예에서, 상기 블로킹 절연막(122)은 인터 게이트 절연막(Inter Gate Dielectric, IGD)으로 명명될 수 도 있고, 일 예로서, 실리콘 산화막, 실리콘 산질화막, 또는 고유전율을 갖는 알루미늄 산화막일 수 있다. 본 실시예에서, 상기 전하 포획층(125)은 플로팅 게이트로 명명될 수 있고, 일 예로서, 폴리실리콘일 수 있으나 이에 한정되지 않는다.
도 4d를 참조하면, 상기 개구부(H)의 측벽을 포함한 상기 결과물의 표면 상에 터널 절연막을 컨포멀하게 형성한 후, 이방성 식각하여 개구부(H)의 측벽 상에 상기 전하 포획층(125)을 덮는 터널 절연막(133)을 형성할 수 있다. 그러나 이에 한정되지 않고, 개구부(H)의 측벽 상에 노출된 상기 전하 포획층(125)을 산화시켜 상기 터널 절연막(133)을 형성할 수도 있다. 상기 터널 절연막(133)은 실리콘 산화막일 수 있다.
상기 터널 절연막(133)이 형성된 개구부(H)의 측벽 및 공통 소오스 라인(105) 상에 금속 산화물 채널층(135)을 컨포멀하게 형성할 수 있다. 상기 금속 산화물 채널층(135)은 일 예로서, In-Ga 산화물층, In-Zn 산화물층, 또는 In-Ga-Zn 산화물층으로서, 증착된 상태에서(as deposited) 비정질 상태에 있을 수 있다. 상기 금속 산화물 채널층(135)은 원자층 증착법을 사용하여 형성될 수 있다. 상기 금속 산화물 채널층(135)을 원자층 증착법을 사용하여 형성하는 것은 구체적으로, In 소오스와 산화제, 그리고 , Ga 소오스 및/또는 Zn 소오스를 이용하여 수행할 수 있다. 예를 들어 In 소오스로는 트리메틸인듐(Trimethyl Indium; In(CH3)3)(TMIn) 등을 이용할 수 있고, Ga 소오스로는 트리메틸갈륨(Trimethyl Gallium; Ga(CH3)3)(TMGa) 등을 이용할 수 있으며, Zn 소오스로는 디에틸징크(Diethyl Zinc; Zn(C2H5)2)(DEZ), 디메틸징크(Dimethyl Zinc; Zn(CH3)3)(DMZ) 등을 이용할 수 있다. 또한, 산화제로는 예를 들어 산소(O2), 오존(O3), 수증기(H2O), N2O, CO2 등의 적어도 어느 하나를 이용할 수 있다. 상기 금속 산화물 채널층(45)이 In-Ga-Zn 산화물(IGZO)인 경우, In, Ga, 및 Zn의 합계 원자수 대비 In은 약 20 내지 80 at%, 일 예로서 약 30 내지 70 at%를 가질 수 있다. 이 범위 내에서 In-Ga-Zn 산화물(IGZO)은 후술하는 증착후 어닐링 과정에서 반도체성을 나타낼 수 있다. 일 예로서, In:Ga:Zn의 원자비는 1:1:1 또는 2:2:1일 수 있다.
상기 금속 산화물 채널층(135)이 형성된 기판을 증착후 열처리(post-deposition annealing)할 수 있다. 상기 증착후 어닐링은 대기 분위기에서 약 300 내지 500 ℃의 온도, 일 예로서 약 350 내지 450 ℃에서 수행될 수 있다. 이 경우, 상기 금속 산화물 채널층(135)은 절연성에 가까운 상태에서 반도체성으로 전도도가 향상될 수 있고 이와 동시에 상기 공통 소오스 라인(105)과 상기 금속 산화물 채널층(135) 사이에 오믹 접합이 형성될 수 있다.
상기 금속 산화물 채널층(135) 상에 전이금속층(137)을 컨포멀하게 형성할 수 있다. 상기 전이금속층(137)은 원자층 증착법을 사용하여 형성할 수 있다. 상기 전이금속층(137)은 전이금속을 함유하는 층으로 이에 함유된 전이금속은 상기 금속 산화물 채널층(135) 내에 함유된 금속(들) 대비 산화 경향(oxidation tendency)이 큰 전이금속일 수 있다. 일 예로서, 상기 전이금속층은 Ta층, Ti층, 또는 Mo층일 수 있다. 다른 예로서, 상기 전이금속층은 소량의 질소를 포함하는(예를 들어, 질소의 함량이 5 내지 35 원자퍼센트인) 다시 말해서 전이금속리치한 전이금속 질화막 일 예로서 Ti 리치한 TiN층, Ta 리치한 TaN층, 또는 Mo 리치한 MoN층일 수 있다. 구체적으로, 상기 금속 산화물 채널층(135)이 In-Ga-Zn 산화물(IGZO)이고 상기 전이금속층(137)에 함유된 전이금속이 Ta인 경우, Ta 산화물 일 예로서, Ta2O5를 형성하기 위한 깁스 프리 에너지(Gibbs free energy, △Gf)는, In 산화물 일 예로서, In2O3, Ga 산화물 일 예로서, Ga2O3, 및 Zn 산화물 일 예로서, ZnO를 형성하기 위한 모든 깁스 프리 에너지에 비해 낮을 수 있고, 이는 Ta가 In, Ga, 및 Zn 대비 산화경향이 큰 것을 의미할 수 있다. 이 때, In2O3, Ga2O3, ZnO, 및 Ta2O5를 형성하기 위한 깁스 프리 에너지는 각각 -830.7, -998.3, -348.1, 및 -1911.2 kJ/mol이다.
상기 전이금속층(137)은 5 내지 50 nm의 두께로 형성될 수 있으며, 원자층 증착법을 사용하여 형성할 수 있다. 상기 전이금속층(137)은 일 예로서, 20 내지 30nm의 두께로 형성될 수 있다. 상기 금속 산화물 채널층(135)의 두께와 상기 전이금속층(137)의 두께의 비는, 추후 진행되는 상기 금속 산화물 채널층의 균일한 결정화를 위해, 2:1 내지 1:2, 일 예로서 1:1 내지 1:1.5일 수 있다.
상기 전이금속층(137)을 형성한 후, 이 결과물을 결정화 열처리할 수 있다. 상기 결정화 열처리는 산소 또는 질소 분위기에서 수행할 수 있고, 약 150℃ 내지 500℃, 구체적으로는 약 200℃ 내지 400℃, 더 구체적으로는 약 250℃ 내지 350℃의 온도범위에서 열처리할 수 있다.
상기 결정화 열처리 과정에서, 상기 전이금속층(137)과 상기 금속 산화물 채널층(135) 사이 계면 근처의 상기 금속 산화물 채널층(135) 내에서, 금속원자에 느슨하게 결합된 산소종들 예를 들어, 격자간 산소 (interstitial oxygen)와 하이드록실기 등은 상기 전이금속층(137) 내의 금속과 반응하여 전이금속 산화물(MaOx를, Ma는 전이금속층 내 금속)을 형성하면서 제거되거나 소모될 수 있고, 상기 전이금속층(137) 내에서 상기 전이금속 산화물이 형성되면서 상기 금속 산화물 채널층(135) 내로 전자들을 방출할 수 있다. 상기 전이금속층(137)과 접하는 계면에서의 상기 금속 산화물 채널층(135) 내로 공급된 상기 전자들은 상기 금속 산화물 채널층(135) 내의 금속-산소 결합의 반결합 오비탈(antibonding orbital)로 전달되고, 이로 인해 계면의 금속-산소 결합은 약해질 수 있다. 또한, 결정화 어닐링 과정에서 약해진 계면의 금속-산소 결합은 파괴된 후 계면에서부터 재배열되고 또한 상기 금속 산화물 채널층(135) 내부로 이러한 재배열이 전파되면서, 상기 금속 산화물 채널층(135) 전체가 비교적 낮은 온도에서도 결정질 구체적으로는 다결정질로 변환될 수 있다. 그 결과, 상기 금속 산화물 채널층(135) 내의 금속-산소 격자분율이 열처리 전에 비해 증가하고 또한 결정화도가 증가할 수 있다. 한편, 상기 금속 산화물채널층(135) 내의 결정화도는 상기 전이금속층(137)에 접하는 면에서 이의 반대면 방향 즉, 터널 절연막(133) 방향으로 갈수록 낮아질 수 있다.
상기 결정화된 금속 산화물 채널층(135)은 C-축 결정화된 결정립들을 구비하여 다결정질 금속 산화물 채널층(135)로 변화될 수 있다. 구체적으로, 결정화된 금속 산화물 채널층(135)은 XRD 스펙트럼 상에서 약 33°(2θ) 근처에서 관찰되고 c축 배향된 결정면을 의미하는 식별가능한 (009) 회절 피크를 나타낼 수 있다. 상기 결정화된 금속 산화물 채널층(135)은 적어도 상기 게이트 절연막에 접하는 계면의 적어도 일부분 내에서, 비정질 매트릭스 내에 C-축 결정화된 결정립들이 부분적으로 형성되어 서로 이격되도록 형성될 수 있다. 이에 따라, 상기 결정립들 사이에 결정립 경계(grain boundary)가 과도하지 않게 생성되거나 혹은 그레인 바운더리가 명확하지 않아 전하의 이동을 덜 방해할 수 있다. 그 결과, c축으로 결정화된 금속 산화물 채널층(135)을 포함하는 소자의 전기적 특성을 향상시킬 수 있다. 나아가, 상기 결정화된 금속 산화물 채널층(135)은 XRD 스펙트럼 상에서, 결정립 경계가 과도하게 형성되면서 나타날 수 있는 회절 피크들인 (014)면과 (015)면을 나타내는 피크들을 보여주지 않을 수 있고, 또한 ZnO의 (002) 또는 빅스비아이트(bixbyite) In2O3의 (400) 상에 대응할 수 있는 피크를 보여주지 않을 수 있다.
한편, 상기 결정화 열처리가 산소 분위기에서 진행되는 경우, 상기 전이금속 층(137)은 상기 금속 산화물 채널층(135)에 접하는 계면 뿐 아니라 산소 분위기에 노출된 면까지 모두 산화되어 절연체인 전이금속 산화물층(ex. Ta 산화막, Ti 산화막, 또는 Mo 산화막)으로 변화할 수 있다. 그러나, 상기 결정화 열처리가 질소 분위기에서 진행되는 경우에는 상기 전이금속층(137)은 상기 금속 산화물 채널층(135)에 접하는 계면 근처에서는 산화되고 질소 분위기에 노출된 면 근처에서는 질화되어 전체적으로는 산질화되어 절연체인 전이금속 산질화물층(ex. Ta 산질화막, Ti 산질화막, 또는 Mo 산질화막)으로 변화될 수 있다.
도 4e를 참고하면, 상기 산화 또는 산질화된 전이금속층(137)과 상기 금속 산화물 채널층(135)을 차례로 이방성 식각하여 개구부(H)의 측벽 상에 형성된 상기 터널 절연막(133) 상에 차례로 적층된 패터닝된 금속 산화물 채널층(135′)과 산화 또는 산질화된 전이금속층(137′)을 형성함과 동시에 상기 개구부(H) 내에 공통 소오스 라인(105)를 노출시킬 수 있다. 상기 패터닝된 금속 산화물 채널층(135′)을 형성한 후, 상기 산화 또는 산질화된 전이금속층(137′)을 추가적으로 더 이방성 식각할 수 있다. 그 결과, 상기 개구부(H)의 입구부분에는 전이금속층(137′)에 의해 덮혀지지 않고 금속 산화물 채널층(135′)이 노출되는 영역이 생성될 수 있다. 도 4d를 참고하여 설명한 결정화 열처리는 상기 이방성 식각 후에 수행할 수도 있다. 상기 전이금속층(137′)은 앞서 설명한 바와 같이 상기 결정화 열처리 과정에서 산화 또는 산질화된 전이금속층 즉, 전이금속 산화물층 또는 상기 전이금속 산질화물층으로 절연체 패턴일 수 있다. 상기 결정화 열처리 이후, 상기 전이금속 산화물층 또는 상기 전이금속 산질화물층(137′)은 식각에 의해 제거되어 상기 금속 산화물 채널층(135′)의 표면이 노출될 수도 있다. 그러나, 이에 한정되는 것은 아니다.
도 4f를 참조하면, 금속 산화물 채널층(135′)과 산화 또는 산질화된 전이금속층(137′)이 형성된 개구부(H)를 매립 절연막으로 채우고, 이 매립 절연막을 평탄화식각하여, 상기 스택(S)의 상부면을 노출시킴과 동시에 절연 기둥(141a)과 이를 둘러싸는 금속 산화물 채널층(135′)의 상부 단면을 노출시킬 수 있다. 상기 절연 기둥(141a)과 이를 둘러싸는 금속 산화물 채널층(135′)을 덮는 상부 전극(155)을 형성할 수 있다. 상기 상부 전극(155)은 비트라인이거나 혹은 비트라인에 접속하는 전도성 패드일 수 있다.
도 4f를 다시 참조하여, 본 실시예에 따른 수직형 비휘발성 메모리 소자의 구조를 설명한다. 본 실시예에 따른 수직형 비휘발성 메모리 소자는 기판(100)의 상부 방향으로 연장되는 절연 기둥(141a)을 구비할 수 있다. 상기 절연 기둥(141a)의 측부에 교호적으로 적층된 층간 절연막들(117)과 제어 게이트 패턴들(115a)이 배치될 수 있다. 상기 절연 기둥(141a)과 상기 제어 게이트 패턴들(115a) 사이에서 상기 절연 기둥(141a) 상에 차례로 적층되고, 상기 절연 기둥(141a)을 따라 연장하는 산화 또는 산질화된 전이금속층(137′)과 다결정질 금속 산화물 채널층(135′)이 차례로 배치될 수 있다. 구체적으로, 상기 절연 기둥(141a)의 측벽을 상기 산화 또는 산질화된 전이금속층(137′)이 감싸도록 배치되고, 상기 산화 또는 산질화된 전이금속층(137′) 상에 상기 다결정질 금속 산화물 채널층(135′)이 상기 절연 기둥(141a)의 측벽을 감싸도록 배치될 수 있다.
상기 다결정질 금속 산화물 채널층(135′)과 상기 각 제어 게이트 패턴(115a) 사이에 터널 절연막(133), 전하 포획층(125), 및 블로킹 절연막(122)이 차례로 배치된다. 구체적으로, 상기 제어 게이트 패턴(115a)의 기판 표면과 평행한 가로폭은 이의 상하부에 위치한 층간 절연막들(117)의 가로폭에 비해 좁아, 상기 층간 절연막들(117) 사이에, 측부에 제어 게이트 패턴(115a)이 노출되고 상하부에 층간 절연막(117)이 노출된 홈들(Ha)이 정의될 수 있고, 상기 블로킹 절연막(122)은 상기 홈들(Ha) 내부 표면을 컨포멀하게 코팅할 수 있고, 상기 전하 포획층(125)은 상기 블로킹 절연막(122)으로 표면 코팅된 상기 홈들(Ha)을 채울 수 있다. 상기 터널 절연막(133)은 상기 전하 포획층(125)을 덮을 수 있다.
도 5a 내지 도 5d는 본 발명의 다른 실시예에 따른 수직형 NAND 플래시 메모리 소자의 제조방법을 나타낸 단면도들이다. 본 실시예에 따른 소자 제조방법은, 후술하는 것을 제외하고는, 도 4a 내지 도 4f를 참조하여 설명한 소자 제조방법과 유사할 수 있다.
도 5a를 참조하면, 기판(100) 상에 하부 절연막(113)이 형성될 수 있다. 상기 하부 절연막(113) 상에 복수의 제어 게이트막과 복수의 층간 절연막(117)이 교호적으로 적층되어 있는 스택(S)이 형성될 수 있다. 일 예로서, 상기 제어 게이트막(115)과 층간 절연막(117)의 쌍이 n개 적층되어 L1, L2, ..., Ln의 단위층들을 구비하는 스택이 형성될 수 있다. 상기 기판(100)은 불순물이 도핑되어 전도도가 벌크 기판에 비해 향상된 불순물 영역(105)를 구비할 수 있다. 상기 불순물 영역(105)은 공통 소오스 라인일 수 있다.
상기 스택 즉, 상기 교호적으로 적층된 복수의 제어 게이트막과 복수의 층간 절연막(117), 및 하부 절연막(113)을 관통하여 상기 기판(100) 구체적으로는 상기 불순물 영역(105)을 바닥면 내에 노출시키는 개구부(H)을 형성할 수 있다. 상기 개구부(H)의 형성에 의해 절연막들(117, 113) 사이에 개재된 제어 게이트 패턴(115a)이 정의될 수 있고, 상기 개구부(H)의 측벽 내에 상기 제어 게이트 패턴(115a)이 노출될 수 있다.
도 5b를 참조하면, 상기 개구부(H)의 측벽 내에 노출된 제어 게이트 패턴(115a)을 갖는 기판 상에 표면 프로파일을 따라 컨포멀하게 블로킹 절연막(123), 전하 포획층(126), 및 터널 절연막(133)을 차례로 형성한 후, 이들을 이방성 식각할 수 있다. 그 결과, 상기 개구부(H)의 측벽 상에 차례로 적층된 블로킹 절연막(123), 전하 포획층(125), 및 터널 절연막(133)을 형성할 수 있다. 본 실시예에서, 상기 전하 포획층(125)은 실리콘 질화막일 수 있으나, 이에 한정되지 않는다.상기 블로킹 절연막(122)은 실리콘 산화막, 실리콘 산질화막, 또는 고유전율을 갖는 알루미늄 산화막일 수 있다. 상기 터널 절연막(133)은 실리콘 산화막일 수 있다.
상기 터널 절연막(133)이 형성된 개구부(H)의 측벽 및 공통 소오스 라인(105) 상에 금속 산화물 채널층(135)을 컨포멀하게 형성할 수 있다. 상기 금속 산화물 채널층(135)이 형성된 기판을 증착후 열처리(post-deposition annealing)할 수 있다. 상기 금속 산화물 채널층(135) 상에 전이금속층(137)을 컨포멀하게 형성할 수 있다. 상기 전이금속층(137)을 형성한 후, 이 결과물을 결정화 열처리할 수 있다. 상기 금속 산화물 채널층(135). 상기 증착후 열처리, 상기 전이금속층(137), 및 상기 결정화 열처리는 도 4d를 참조하여 설명한 바와 같을 수 있고, 상기 결정화 열처리에 의해 상기 금속 산화물 채널층(135)은 결정화되어 C-축 결정화된 결정립들을 구비하는 다결정질 금속 산화물 채널층(135)으로 변할 수 있고, 상기 전이금속층(137)은 산화 또는 산질화되어 절연체인 전이금속 산화물 또는 전이금속 산질화물로 변할 수 있다.
도 5c를 참고하면, 상기 전이금속층(137)과 상기 금속 산화물 채널층(135)을 이방성 식각하여 개구부(H)의 측벽 상에 형성된 상기 터널 절연막(133) 상에 차례로 적층된 패터닝된 금속 산화물 채널층(135′)과 산화 또는 산질화된 전이금속층(137′)을 형성함과 동시에 상기 개구부(H) 내에 공통 소오스 라인(105)를 노출시킬 수 있다. 상기 패터닝된 금속 산화물 채널층(135′)을 형성한 후, 상기 산화 또는 산질화된 전이금속층(137′)을 추가적으로 더 이방성 식각할 수 있다. 그 결과, 상기 개구부(H)의 입구부분에는 전이금속층(137′)에 의해 덮혀지지 않고 금속 산화물 채널층(135′)이 노출되는 영역이 생성될 수 있다. 도 5b를 참고하여 설명한 결정화 열처리는 상기 이방성 식각 후에 수행할 수도 있다. 상기 전이금속층(137′)은 앞서 설명한 바와 같이 상기 결정화 열처리 과정에서 산화 또는 산질화된 전이금속층 즉, 전이금속 산화물층 또는 상기 전이금속 산질화물층으로 절연체 패턴일 수 있다. 상기 결정화 열처리 이후, 상기 전이금속 산화물층 또는 상기 전이금속 산질화물층(137′)은 식각에 의해 제거되어 상기 금속 산화물 채널층(135′)의 표면이 노출될 수도 있다. 그러나, 이에 한정되는 것은 아니다.
도 5d를 참고하면, 금속 산화물 채널층(135′)과 산화 또는 산질화된 전이금속층(137′)이 형성된 개구부(H)를 매립 절연막으로 채우고, 이 매립 절연막을 평탄화식각하여, 상기 스택(S)의 상부면을 노출시킴과 동시에 절연 기둥(141a)과 이를 둘러싸는 금속 산화물 채널층(135′)의 상부 단면을 노출시킬 수 있다. 상기 절연 기둥(141a)과 이를 둘러싸면서 상부면이 노출된 금속 산화물 채널층(135′)을 덮는 상부 전극(155)을 형성할 수 있다. 상기 상부 전극(155)은 비트라인이거나 혹은 비트라인에 접속하는 전도성 패드일 수 있다.
도 5d를 다시 참조하여, 본 실시예에 따른 수직형 비휘발성 메모리 소자의 구조를 설명한다. 본 실시예에 따른 수직형 비휘발성 메모리 소자는 기판(100)의 상부 방향으로 연장되는 절연 기둥(141a)을 구비할 수 있다. 상기 절연 기둥(141a)의 측부에 교호적으로 적층된 층간 절연막들(117)과 제어 게이트 패턴들(115a)이 배치될 수 있다. 상기 절연 기둥(141a)과 상기 제어 게이트 패턴들(115a) 사이에서 상기 절연 기둥(141a) 상에 차례로 적층되고, 상기 절연 기둥(141a)을 따라 연장하는 산화 또는 산질화된 전이금속층(137′)과 다결정질 금속 산화물 채널층(135′)이 차례로 배치될 수 있다. 구체적으로, 상기 절연 기둥(141a)의 측벽을 상기 산화 또는 산질화된 전이금속층(137′)이 감싸도록 배치되고, 상기 산화 또는 산질화된 전이금속층(137′) 상에 상기 다결정질 금속 산화물 채널층(135′)이 상기 절연 기둥(141a)의 측벽을 감싸도록 배치될 수 있다.
상기 다결정질 금속 산화물 채널층(135′)과 상기 각 제어 게이트 패턴(115a) 사이에 터널 절연막(133), 전하 포획층(125), 및 블로킹 절연막(122)이 차례로 배치된다. 상기 터널 절연막(133), 전하 포획층(125), 및 블로킹 절연막(122)은 상기 다결정질 금속 산화물 채널층(135′)과 상기 층간 절연막들(117) 사이의 영역으로 연장되어 배치될 수 있다. 다시 말해서, 상기 터널 절연막(133), 전하 포획층(125), 및 블로킹 절연막(122)은 상기 다결정질 금속 산화물 채널층(135′) 상에서 상기 절연 기둥(141a)의 측벽을 감싸도록 배치될 수 있다.
이하, 본 발명의 이해를 돕기 위하여 바람직한 실험예(example)를 제시한다. 다만, 하기의 실험예는 본 발명의 이해를 돕기 위한 것일 뿐, 본 발명이 하기의 실험예에 의해 한정되는 것은 아니다.
제조예들 1-8 : TFT 제조
p형 Si 웨이퍼를 열산화하여 p형 Si 웨이퍼 상에 100 nm SiO2층을 성장시켰다. 상기 SiO2층 상에 아르곤 분위기에서 RF 스퍼터링을 사용하고 또한 새도우 마스크를 사용하여 15 nm a-IGZO (In:Ga:Zn = 1:1:1 at %) 반도체 패턴을 증착하였다. 이 때, RF 파워는 100W이고, 챔버 압력은 3mTorr이었다. 상기 반도체 패턴 상에 새도우 마스크를 배치하고 Ar 분위기 하에서 DC 스퍼터링을 사용하여 ITO를 증착하여, 상기 반도체 패턴의 양측 단부들 상에 ITO 소오스/드레인 전극들을 형성하였다. 이 때, DC 파워는 50W이고, 동작 압력은 5mTorr이었다. 상기 반도체 패턴의 폭은 1000㎛였고, 상기 소오스/드레인 전극들 사이에 상기 반도체 패턴이 노출된 길이는 300㎛였다. 이 후, 포스트-증착 어닐링(post-deposition annealing, PDA)이 O2 분위기에서 400℃로 1 시간 동안 수행되었다. 상기 소오스/드레인 전극들 사이에 노출된 상기 반도체 패턴 상에, 새도우 마스크를 사용하여 20 nm의 Ta 층을 스퍼터링에 의해 형성하였다. 이 때, Ta층의 폭은 상기 반도체 패턴의 폭 보다 넓은 2300㎛였고, Ta층의 길이은 상기 소오스/드레인 전극들 사이에 상기 반도체 패턴이 노출된 길이보다 짧은 150㎛였다. 이러한 샘플들을 다수개 제조하여, 이들을 온도와 분위기를 달리하면서 1시간 동안 결정화 어닐링하였다. 이러한 샘플들의 결정화 어닐링 조건을 하기 표로 정리하였다.
비교예들 1-4
Ta층을 형성하지 않은 것을 제외하고는 제조예와 동일하게 TFT를 제조하였으며, 다만 결정화 어닐링 조건은 하기 표로 나타낸 바와 같다.
비교예 5
Ta층을 형성하지 않고 또한 결정화 어닐링을 수행하지 않은 것을 제외하고는 제조예와 동일하게 TFT를 제조하였다.
Ta층 형성여부 결정화 어닐링 분위기 결정화 어닐링 온도
제조예 1 ○ O2 200 ℃
제조예 2 ○ O2 300 ℃
제조예 3 ○ O2 400 ℃
제조예 4 ○ O2 500 ℃
제조예 5 ○ N2 200 ℃
제조예 6 ○ N2 300 ℃
제조예 7 ○ N2 400 ℃
제조예 8 ○ N2 500 ℃
비교예 1 × O2 400 ℃
비교예 2 × O2 700 ℃
비교예 3 × N2 400 ℃
비교예 4 × N2 700 ℃
비교예 5 × 2차 어닐링 수행하지 않음
상기 표에서, 결정화 어닐링 분위기 내에는 소량의 공기가 함께 포함될 수 있다.도 6a는 제조예들 1 내지 4에 따른 TFT들의 Ta/IGZO/SiO2/Si 스택부분 및 비교예들 1 및 2에 따른 TFT들의 IGZO/SiO2/Si 스택부분에 대한 XRD (X-ray diffraction) 스펙트럼들을 나타내고, 도 6b는 제조예들 5 내지 8에 따른 TFT들의 Ta/IGZO/SiO2/Si 스택부분 및 비교예들 3 및 4에 따른 TFT들의 IGZO/SiO2/Si 스택부분에 대한 XRD 스펙트럼들을 나타낸다. 이 때, XRD 분석은 스텝 스캔 모드를 사용하되, 스텝 크기(2θ)는 0.02°, 스텝 당 0.3 초, 및 Cu-Kα 방사선 (40 kV, 30 mA)를 사용하여 수행되었다.
도 6a 및 도 6b를 참조하면, 모든 샘플에서 나타나는 56°근처의 XRD 피크는 Si 기판에 기인한 것이다. 비교예 1 및 비교예 3에 따른 산소 또는 질소 분위기에서 400℃에서 어닐링된 IGZO/SiO2/Si 스택은 ~33°근처에서 뾰족한 회절 피크 없이 브로드한 패턴 만을 보여주는데, 이는 IGZO 층이 비정질로 남아 있음을 의미한다. 한편, 비교예 2 및 비교예 4에 따른 산소 또는 질소 분위기에서 700℃에서 어닐링된 IGZO/SiO2/Si 스택의 XRD 스펙트럼은 식별가능한 (009) 회절 피크를 보여주는데, 이는 IGZO 층이 결정화되었음을 의미한다.
도 6a를 다시 참조하면, Ta층이 비정질 IGZO층 상에 적용되고 산소 분위기에서 200 내지 500℃에서 열처리된 제조예 1 내지 4에 따른 Ta/IGZO/SiO2/Si 스택 중, 200℃ 열처리된 경우(제조예 1) 33.7°및 38.5°에서 강한 회절 피크를 나타내는데 이들은 정방정계(tetragonal) β-Ta층의 (002)와 (110)면들을 각각 나타내고, 300℃ 열처리된 경우(제조예 2) Ta층을 나타내는 이들 피크들은 낮은 각도로 시프트되는데 이는 Ta층 내의 증가된 열응력으로 인해 격자간 거리의 증가를 의미하고 또한 33°근처에서 관찰되는 명확한 피크는 c축 배향된 결정면인 IGZO의 (009)면에 기인한다. 이러한 결과로부터, 300℃ 열처리된 경우(제조예 2) Ta/IGZO의 계면에서 격자 배열 및 이에 따른 일부 결정화가 발생하는 것으로 해석할 수 있다. Ta층을 형성하지 않은 상태에서는 400℃ 열처리 후(비교예 1)에도 IGZO층은 결정화되지 않았고 700℃의 열처리 후(비교예 2)에야 비로소 IGZO층은 결정화된 반면, IGZO층 상에 Ta층을 형성한 경우에는 더 낮은 온도인 300℃에서도 IGZO층이 결정화됨이 확인되었고, 이러한 결과로부터 Ta층을 IGZO층 상에 형성하는 경우 IGZO층의 결정화온도를 크게 낮출 수 있음을 알 수 있다.
나아가, Ta층이 비정질 IGZO층 상에 적용되고 산소 분위기에서 400℃ 열처리된 경우(제조예 3)에는, 뾰족한 IGZO (009) 피크와 더불어 IGZO (014), (015) 피크들이 나타나는데, 이는 IGZO층이 잘-정의된 결정 상태에 있는 것을 알려준다. 이와 동시에, 금속성 Ta 피크들은 더 이상 나타나지 않는데, 이는 Ta층이 O2 분위기 내에서 열처리됨에 따라 산화되어 TaOx층으로 변화된 것을 의미한다. Ta층이 비정질 IGZO층 상에 적용되고 500℃ 열처리된 경우(제조예 4)에는, IGZO 피크들의 크기는 감소하고 ZnO의 (002) 또는 빅스비아이트(bixbyite) In2O3의 (400) 상에 대응할 수 있는 35°에서의 뾰족한 피크가 나타나는데, 이는 높은 열처리 온도에서는 InGaZnO4의 결정질 그레인으로의 재배열보다는 양이온들 사이의 결합들이 약해져 ZnO 또는 In2O3의 작은 그레인들을 형성하는 것을 의미할 수 있다.
도 6b를 다시 참조하면, Ta층이 비정질 IGZO층 상에 적용되고 질소 분위기에서 200 내지 500℃에서 열처리된 제조예 5 내지 8에 따른 Ta/IGZO/SiO2/Si 스택 중, 200℃ 열처리된 경우(제조예 5) TaON (201)면을 나타내는 피크를 확인할 수 있고, 300℃ 열처리된 경우(제조예 6) TaON (201)면을 나타내는 피크와 더불어 33°근처에서 관찰되고 IGZO의 (009)면에 기인하는 피크를 확인할 수 있다. 이러한 결과로부터, 질소 분위기에서 300℃ 열처리된 경우(제조예 6)에도 산소 분위기에서 300℃ 열처리된 경우(제조예 2)와 마찬가지로 Ta/IGZO의 계면에서 격자 배열 및 이에 따른 일부 결정화가 발생하는 것으로 해석할 수 있다. 또한 질소 분위기에서 열처리한 경우에 Ta층으로부터 TaON (201)면을 나타내는 피크가 발생하는 것은 Ta층이 IGZO층 및 공기로부터 공급된 산소와 열처리 분위기로부터 공급된 질소로 인해 산질화된 것으로 해석할 수 있다. 이와 같이, IGZO층 상에 Ta층을 형성한 경우 산소 분위기 뿐 아니라 질소 분위기에서도 비교적 낮은 온도인 300℃에서 IGZO층이 결정화되는 것이 확인되고, 이는 Ta층에 의해 결정화온도를 크게 낮출 수 있음을 의미한다.
나아가, Ta층이 비정질 IGZO층 상에 적용되고 질소 분위기에서 400℃ 열처리된 경우(제조예 7)에는, IGZO (009) 피크의 세기가 더 커지는데, 이는 IGZO층이 잘-정의된 결정 상태에 있는 것을 알려준다. Ta층이 비정질 IGZO층 상에 적용되고 질소 분위기에서 500℃ 열처리된 경우(제조예 8)에는, IGZO 피크들의 크기는 감소하고 ZnO의 (002) 또는 빅스비아이트(bixbyite) In2O3의 (400) 상에 대응할 수 있는 35°에서의 뾰족한 피크가 나타나는데, 이는 높은 열처리 온도에서는 InGaZnO4의 결정질 그레인으로의 재배열보다는 양이온들 사이의 결합들이 약해져 ZnO 또는 In2O3의 작은 그레인들을 형성하는 것을 의미할 수 있다. 이와 동시에, TaON (201) 피크들은 더 이상 나타나지 않는데, 이는 Ta층이 N2 분위기 내에서 열처리됨에 따라 질화가 더 진행되어 TaNx층으로 변화된 것을 의미한다.
도 7a, 도 7b, 및 도 7c는 각각 제조예들 1 내지 3에 따라 형성된 TFT들의 TaOx/IGZO/SiO2/Si 스택들의 단면 TEM (transmission electron microscopy) 이미지들과 표시된 영역들의 전자 회절 패턴들(selected area electron diffraction (SAED) patterns)을 나타낸다.
도 7a를 참조하면, 200℃에서 열처리를 수행한 경우(제조예 1), TaOx/IGZO 계면(A) 또는 IGZO/SiO2 계면인 채널 영역 근처(B)의 어디에도 결정영역이 관찰되지 않았다.
도 7b를 참조하면, 300℃에서 열처리를 수행한 경우(제조예 2), TaOx/IGZO 계면(C)과 IGZO/SiO2 계면인 채널 영역 근처(D)를 비롯한 IGZO층 전체에서 작은 결정립들이 형성된 것을 알 수 있다. 다시 말해서, IGZO층은 영역 전체에 걸쳐 비정질 매트릭스 내에 작은 결정립들이 형성되면서 재배치된 것으로 이해할 수 있다. 이 때, 상기 작은 결정립들은 서로 이격하여 배치될 수 있다.
도 7c를 참조하면, 400℃에서 열처리를 수행한 경우에는(제조예 3), 300℃에서 열처리를 수행한 경우 대비 IGZO층 전체에서 결정립들의 사이즈가 커진 것을 알 수 있고, 또한 IGZO/SiO2 계면(F)의 결정화도가 증가한 것을 알 수 있다. 또한 IGZO/SiO2 계면(F) 대비 TaOx/IGZO 계면(E)의 결정화도가 더 높은데, 이로부터 TaOx/IGZO 계면에서 Ta에 의한 결정화가 시작된 후, IGZO층의 깊이 방향 즉, 게이트 절연막인 SiO2 방향으로 결정화가 진행된 것으로 추정할 수 있다.
도 8a 및 도 8b는 각각 제조예 1 및 제조예 2에 따라 형성된 TFT들의 TaOx/IGZO/SiO2/Si 스택들의 깊이 방향의 원자 조성 프로파일을 나타내는 그래프들이다. 이는 X-ray 광전자 분광법 (XPS, SIGMA PROBE ThermoG, UK)을 이용하여, 1keV 에너지의 Ar+ 이온을 상기 스택들의 표면 상에 스퍼터링하여 얻을 수 있다.
도 8a 및 도 8b를 참조하면, Ta층은 어닐링 후 산화되어 TaOx층으로 변화되어 TaOx/IGZO/SiO2 스택이 형성된 것을 확인할 수 있다. 도 8b에서는 In과 Ga 원소들의 분율이 Ta층 내 계면에서 살짝 증가한 것을 알 수 있는데 이는 In과 Ga에 결합되어 있던 산소원자들이 Ta와 반응한 것으로 추정되었다.
도 9는 제조예 1(b), 제조예 2(c), 및 비교예 5(a)에 따른 결과물들의 IGZO층 내 O 1s XPS 스펙트럼을 나타낸다.
도 9를 참조하면, 530.9과 532.0 eV에서의 서브피크들은 완전히-배위된 금속 이온에 결합된 산소(M-O 격자)와 하이드록실기-관련된 산소 결합을 각각 나타낸다. 상부에 Ta층을 형성하지 않고 또한 결정화 어닐링을 수행하지 않은 IGZO층(비교예 5, (a)) 대비 상부에 Ta층을 형성하고 산소 분위기 300℃에서 어닐링을 수행한 IGZO층(제조예 2, (c))은 M-O 격자 분율이 87%에서 97%로 크게 상승한 반면, 하이드록실기-관련된 분율은 13%에서 3%로 크게 감소하였다. 이와 같이 하이드록실기-관련된 분율이 감소하는 것으로부터, IGZO층 내에서 금속원자에 느슨하게 결합된 산소종들 예를 들어, 격자간 산소 (interstitial oxygen) 와 하이드록실기 등은 어닐링 과정에서 Ta와 반응하여 TaOx를 형성하는 동안 제거되고 소모되는 것을 알 수 있다. 또한, M-O 격자분률이 증가하는 것은 IGZO의 결정화율이 증가한 것을 의미하며 이는 하기 도 10에 의해 설명할 수 있다.
도 10은 Ta에 의한 IGZO의 결정화를 설명하기 위한 개략도이다.
도 10을 참조하면, IGZO층 상의 Ta층의 계면이 IGZO층 내에서 금속원자에 느슨하게 결합된 산소종들에 의해 TaOx로 산화되면서 Ta층은 IGZO층 내로 전자들을 방출할 수 있다. 이러한 전자들은 M-O 결합의 반결합 오비탈(antibonding orbital)로 전달되고, 이로 인해 계면의 M-O 결합은 약해질 수 있다. 또한, 어닐링 과정에서 약해진 계면의 M-O 결합은 파괴된 후 계면에서부터 재배열되고 또한 IGZO층 내로 이러한 재배열이 전파되면서, IGZO층 전체가 비교적 낮은 온도에서도 결정질 구체적으로는 다결정질로 변환될 수 있다.
하기 표 2는 제조예들 1 내지 3 그리고 비교예 5에 따른 TFT들의 전계에 의한 전자이동도(field-effect electron mobility, μFE), 문턱전압이하에서의 기울기(subthreshold swing, SS), 문턱전압(subthreshold voltage, VTH), 및 온-오프 비(Ion/off)를 나타낸다.
μFE (cm2/Vs)
(@ VDS = 0.1V)		 SS (V/decade)
(@ VDS = 0.1V)		 VTH (V)
(@ VDS = 5.1V)		 Ion/off
비교예 5 18.1 ± 0.6 0.8 ± 0.1 0.9 ± 0.2 1.2 × 107
제조예 1 42.7 ± 2.7 0.4 ± 0.1 0.5 ± 0.2 3.4 × 107
제조예 2 54.0 ± 4.7 0.3 ± 0.1 0.2 ± 0.2 4.4 × 107
제조예 3 27.3 ± 1.1 0.5 ± 0.1 0.7 ± 0.3 2.2 × 107
표 2를 참조하면, IGZO층 상에 Ta층을 형성하지 않고 또한 2차 열처리를 수행하지 않은 비교예 5에 따른 TFT 대비, IGZO층 상에 Ta층을 형성한 후 2차 열처리를 200 ℃, 300 ℃, 및 400 ℃에서 수행힌 제조예 1, 제조예 2, 및 제조예 3에 따른 TFT들은 높은 μFE 값 및 낮은 VTH 값을 나타내었다. 300 ℃에서 열처리를 수행한 제조예 2의 경우, 비교예 5 대비 3 배 정도로 현저하게 향상된 μFE 값을 나타내었다. 하지만, 400 ℃에서 열처리를 수행한 제조예 3의 경우, 제조예 2 대비 낮은 μFE 값 즉, 전자 이동도를 나타내었다. 이러한 결과로부터, 제조예 3의 경우 결정화가 많이 진행되어 전자 전도에 대한 에너지 베리어로 작용할 수 있는 결정입계들(grain boundaries)이 과도하게 형성된 것으로 추정된다. 한편, 제조예 2의 경우에는 결정화가 어느 정도 진행되었지만 결정입계들이 과도하게 생성되지 않거나 결정입계를 형성할 정도로 결정립들이 성장되지 않아 우수한 전자이동도를 나타내는 것으로 추정된다.
도 11은 제조예들 1 내지 3 그리고 비교예 5에 따른 TFT들의 출력특성 (ID-VDS)을 나타내는 그래프들이다.
도 11을 참조하면, 비교예 5에 따른 TFT 대비 제조예 1에 따른 TFT의 출력특성이 향상되고 또한 제조예 2에 따른 TFT의 출력특성이 향상된 반면, 제조예3에 따른 TFT의 출력특성은 비교예 5 대비 향상되었으나 제조예 1에 비해서는 감소하였다. 이러한 결과는 표 2를 참조하여 설명한 바와 같이, 결정입계가 과도하게 생성된 제조예 4에 따른 TFT의 경우 전자이동도의 감소에 기인하여 출력특성 또한 저하된 것으로 이해되었다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.

Claims (23)

  1. 기판:
    상기 기판 상부 방향으로 연장되는 절연 기둥;
    상기 절연 기둥의 측부에 배치되고 교호적으로 적층된 층간 절연막들과 제어 게이트 패턴들;
    상기 절연 기둥과 상기 제어 게이트 패턴들 사이에서 상기 절연 기둥 상에 적층되고, 상기 절연 기둥을 따라 연장하는 다결정질 금속 산화물 채널층; 및
    상기 다결정질 금속 산화물 채널층과 상기 각 제어 게이트 패턴 사이에 차례로 배치된 터널 절연막, 전하 포획층, 및 블로킹 절연막을 구비하는 수직형 비휘발성 메모리 소자.
  2. 제1항에 있어서,
    상기 다결정질 금속 산화물 채널층은 In-Ga 산화물층, In-Zn 산화물층, 또는 In-Ga-Zn 산화물층인 수직형 비휘발성 메모리 소자.
  3. 제2항에 있어서,
    상기 다결정질 금속 산화물 채널층은 In-Ga-Zn 산화물층이고,
    상기 In-Ga-Zn 산화물층 내에서 In, Ga, 및 Zn의 합계 원자수 대비 In은 약 20 내지 80 at%를 갖는 수직형 비휘발성 메모리 소자.
  4. 제1항에 있어서,
    상기 다결정질 금속 산화물 채널층은 C-축 결정화된 결정립들을 구비하는 수직형 비휘발성 메모리 소자.
  5. 제4항에 있어서,
    상기 다결정질 금속 산화물 채널층은 XRD 스펙트럼 상에서 (009) 회절 피크를 나타내는 수직형 비휘발성 메모리 소자.
  6. 제1항에 있어서,
    상기 다결정질 금속 산화물 채널층의 결정화도는 상기 절연기둥을 바라보는 표면으로부터 상기 터널 절연막 방향으로 감소하는 수직형 비휘발성 메모리 소자.
  7. 제1항에 있어서,
    상기 다결정질 금속 산화물 채널층의 두께는 10 내지 30 nm인 수직형 비휘발성 메모리 소자.
  8. 제1항에 있어서,
    상기 절연 기둥과 상기 다결정질 금속 산화물 채널층 사이에서 상기 절연 기둥 상에 적층되고, 상기 절연 기둥을 따라 연장하는 산화 또는 산질화된 전이금속층을 더 포함하는 수직형 비휘발성 메모리 소자.
  9. 제8항에 있어서,
    상기 산화 또는 산질화된 전이금속층에 함유된 전이금속은 상기 다결정질 금속 산화물 채널층 내에 함유된 금속들 대비 산화 경향(oxidation tendency)이 큰 전이금속인 수직형 비휘발성 메모리 소자.
  10. 제9항에 있어서,
    상기 산화 또는 산질화된 전이금속층은 Ta 산화막, Ti 산화막, Mo 산화막, Ta 산질화막(Ta oxynitride layer), Ti 산질화막, 또는 Mo 산질화막인 수직형 비휘발성 메모리 소자.
  11. 제8항에 있어서,
    상기 산화 또는 산질화된 전이금속층은 5 내지 50 nm인 수직형 비휘발성 메모리 소자.
  12. 기판 상에 복수의 층간 절연막들과 복수의 제어 게이트막들을 교호적으로 적층하는 단계;
    상기 교호적으로 적층된 층간 절연막들과 제어 게이트막들을 관통하는 개구부를 형성하는 단계;
    상기 개구부의 측벽 상에 블로킹 절연막, 전하 포획층, 및 터널 절연막을 차례로 형성하는 단계;
    상기 터널 절연막이 형성된 개구부의 측벽 상에 금속 산화물 채널층과 전이금속층을 차례로 형성하는 단계;
    상기 전이금속층이 형성된 기판을 산소 분위기 또는 질소 분위기에서 열처리하여 상기 금속 산화물 채널층을 결정화하여 다결정질 금속 산화물 채널층을 형성하는 단계; 및
    상기 다결정질 금속 산화물 채널층이 형성된 개구부를 채우는 절연 기둥을 형성하는 단계를 포함하는 수직형 비휘발성 메모리 소자 제조방법.
  13. 제12항에 있어서,
    상기 금속 산화물 채널층과 전이금속층은 원자층 증착법을 사용하여 형성하는 수직형 비휘발성 메모리 소자 제조방법.
  14. 제12항에 있어서,
    상기 전이금속층이 형성된 기판을 산소 분위기에서 열처리하여 상기 다결정질 금속 산화물 채널층을 형성함과 동시에 상기 전이금속층을 산화시키거나,
    상기 전이금속층이 형성된 기판을 질소 분위기에서 열처리하여 상기 다결정질 금속 산화물 채널층을 형성함과 동시에 상기 전이금속층을 산질화시키는 수직형 비휘발성 메모리 소자 제조방법.
  15. 제12항에 있어서,
    상기 전이금속층에 함유된 전이금속은 상기 금속 산화물 채널층 내에 함유된 금속들 대비 산화 경향(oxidation tendency)이 큰 전이금속인 수직형 비휘발성 메모리 소자 제조방법.
  16. 제15항에 있어서,
    상기 전이금속층은 Ta층, Ti층, Mo층, Ta 리치한 TaN층, Ti 리치한 TiN층, 또는 Mo 리치한 MoN층인 수직형 비휘발성 메모리 소자 제조방법
  17. 제12항에 있어서,
    상기 열처리는 200 내지 400℃의 온도범위에서 수행되는 수직형 비휘발성 메모리 소자 제조방법.
  18. 게이트 전극;
    상기 게이트 전극의 상부 또는 하부를 가로지르는 다결정질 금속 산화물 채널층;
    상기 다결정질 금속 산화물 채널층이 상기 게이트 전극을 바라보는 면의 반대 면 상에 상기 다결정질 금속 산화물 채널층에 접하여 배치된 산화 또는 산질화된 전이금속층;
    상기 게이트 전극과 상기 다결정질 금속 산화물 채널층 사이에 배치된 게이트 절연막; 및
    상기 다결정질 금속 산화물 채널층의 양측 단부들에 각각 접속하는 소오스 및 드레인 전극들을 포함하는 박막트랜지스터.
  19. 제18항에 있어서,
    상기 산화 또는 산질화된 전이금속층은 상기 게이트 전극의 적어도 중앙부와 중첩되도록 배치되는 박막트랜지스터.
  20. 제18항에 있어서,
    상기 다결정질 금속 산화물 채널층은 In-Ga 산화물층, In-Zn 산화물층, 또는 In-Ga-Zn 산화물층인 박막트랜지스터.
  21. 제18항에 있어서,
    상기 다결정질 금속 산화물 채널층은 C-축 결정화된 결정립들을 구비하는 박막트랜지스터.
  22. 제18항에 있어서,
    상기 다결정질 금속 산화물 채널층의 결정화도는 상기 산화 또는 산질화된 전이금속층과의 계면에서 상기 터널 절연막 방향으로 감소하는 박막트랜지스터.
  23. 제18항에 있어서,
    상기 산화 또는 산질화된 전이금속층에 함유된 전이금속은 상기 다결정질 금속 산화물 채널층 내에 함유된 금속들 대비 산화 경향(oxidation tendency)이 큰 전이금속인 박막트랜지스터.
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CN201910556232.8A CN110634882A (zh) 2018-06-25 2019-06-25 半导体装置和用于制造该半导体装置的方法
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210105821A (ko) * 2020-02-18 2021-08-27 한양대학교 산학협력단 결정성 izto 산화물 반도체를 구비하는 박막트랜지스터 및 이의 제조방법
WO2021210907A1 (ko) * 2020-04-16 2021-10-21 주식회사 한솔케미칼 반도체층 및 그 제조방법, 그리고 이를 포함하는 트랜지스터
KR20210148828A (ko) * 2020-05-29 2021-12-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리 어레이 게이트 구조물
KR20220000187A (ko) * 2020-06-25 2022-01-03 한양대학교 산학협력단 결정성 izto 산화물 반도체를 구비하는 박막트랜지스터 및 이의 제조방법
US11695073B2 (en) 2020-05-29 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array gate structures

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10734398B2 (en) * 2018-08-29 2020-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Flash memory structure with enhanced floating gate
JP7326795B2 (ja) * 2019-03-20 2023-08-16 株式会社リコー 電界効果型トランジスタ、表示素子、画像表示装置、及びシステム
KR102436433B1 (ko) * 2019-08-28 2022-08-25 한양대학교 산학협력단 빅스비아이트 결정을 함유하는 금속 산화물 채널층을 구비하는 박막트랜지스터 및 수직형 비휘발성 메모리 소자
KR20210106294A (ko) * 2020-02-20 2021-08-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US11856781B2 (en) 2020-07-22 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
US11963352B2 (en) 2020-08-31 2024-04-16 Sandisk Technologies Llc Three-dimensional memory device with vertical field effect transistors and method of making thereof
CN112164657A (zh) * 2020-09-24 2021-01-01 山东华芯半导体有限公司 通过低温退火来降低氧化物半导体表面粗糙度的方法
CN112420520A (zh) * 2020-11-23 2021-02-26 山东华芯半导体有限公司 一种利用金属诱导半导体氧化物结晶的方法
CN114438449A (zh) * 2021-12-30 2022-05-06 中国科学院宁波材料技术与工程研究所 一种金属辅助氧化镓结晶薄膜及其制备方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110233648A1 (en) * 2010-03-26 2011-09-29 Samsung Electronics Co., Ltd. Three-Dimensional Semiconductor Memory Devices And Methods Of Fabricating The Same
KR20110135681A (ko) * 2010-06-11 2011-12-19 엘지디스플레이 주식회사 산화물 반도체를 이용한 박막트랜지스터 기판의 제조방법
KR20130137509A (ko) * 2012-06-07 2013-12-17 삼성전자주식회사 저항 변화 메모리 장치, 그 동작 방법 및 제조 방법
KR20150103536A (ko) * 2014-03-03 2015-09-11 삼성전자주식회사 반도체 장치
KR20160139119A (ko) * 2015-05-26 2016-12-07 삼성전자주식회사 반도체 장치
KR20170097231A (ko) * 2009-11-19 2017-08-25 이데미쓰 고산 가부시키가이샤 장기 성막시의 안정성이 우수한 Ｉｎ-Ｇａ-Ｚｎ-Ｏ계 산화물 소결체 스퍼터링 타겟
KR20180020916A (ko) * 2016-08-19 2018-02-28 한양대학교 산학협력단 박막 트랜지스터 및 이의 제조 방법
KR20180046964A (ko) * 2016-10-28 2018-05-10 삼성전자주식회사 반도체 메모리 소자

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
KR100984574B1 (ko) * 2008-06-06 2010-09-30 파나소닉 주식회사 유기 ｅｌ 디스플레이 패널 및 그 제조 방법
KR100963026B1 (ko) * 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
CN105428424A (zh) 2009-09-16 2016-03-23 株式会社半导体能源研究所 晶体管及显示设备
KR101763420B1 (ko) * 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
JP5910294B2 (ja) * 2012-05-10 2016-04-27 富士通株式会社 電子装置及び積層構造体の製造方法
KR102018614B1 (ko) * 2012-09-26 2019-09-05 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102031187B1 (ko) 2012-10-05 2019-10-14 삼성전자주식회사 수직형 메모리 장치
CN103474471B (zh) * 2013-08-29 2016-05-25 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置
US9461126B2 (en) * 2013-09-13 2016-10-04 Semiconductor Energy Laboratory Co., Ltd. Transistor, clocked inverter circuit, sequential circuit, and semiconductor device including sequential circuit
US9224747B2 (en) * 2014-03-26 2015-12-29 Sandisk Technologies Inc. Vertical NAND device with shared word line steps
CN113793872A (zh) * 2014-12-10 2021-12-14 株式会社半导体能源研究所 半导体装置及其制造方法
US9818880B2 (en) * 2015-02-12 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device including the semiconductor device
CN105098076B (zh) * 2015-06-16 2018-03-09 京东方科技集团股份有限公司 薄膜晶体管及其制作方法、阵列基板、显示装置
CN105261617B (zh) * 2015-10-28 2018-03-30 中国科学院微电子研究所 三维半导体器件及其制造方法
KR20170088108A (ko) * 2016-01-22 2017-08-01 삼성전자주식회사 반도체 메모리 장치 및 그 제조방법
KR102620596B1 (ko) * 2016-08-22 2024-01-04 삼성전자주식회사 반도체 장치
US9805805B1 (en) * 2016-08-23 2017-10-31 Sandisk Technologies Llc Three-dimensional memory device with charge carrier injection wells for vertical channels and method of making and using thereof
CN109791949B (zh) * 2016-09-27 2022-02-25 夏普株式会社 半导体装置及其制造方法
US10083982B2 (en) * 2016-11-17 2018-09-25 Sandisk Technologies Llc Three-dimensional memory device having select gate electrode that is thicker than word lines and method of making thereof
US10381229B2 (en) * 2017-08-24 2019-08-13 Sandisk Technologies Llc Three-dimensional memory device with straddling drain select electrode lines and method of making thereof
US10608012B2 (en) * 2017-08-29 2020-03-31 Micron Technology, Inc. Memory devices including memory cells and related methods
US10256252B1 (en) * 2017-12-13 2019-04-09 Sandisk Technologies Llc Three-dimensional memory device containing structurally reinforced pedestal channel portions and methods of making the same
US10290643B1 (en) * 2018-01-22 2019-05-14 Sandisk Technologies Llc Three-dimensional memory device containing floating gate select transistor

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170097231A (ko) * 2009-11-19 2017-08-25 이데미쓰 고산 가부시키가이샤 장기 성막시의 안정성이 우수한 Ｉｎ-Ｇａ-Ｚｎ-Ｏ계 산화물 소결체 스퍼터링 타겟
US20110233648A1 (en) * 2010-03-26 2011-09-29 Samsung Electronics Co., Ltd. Three-Dimensional Semiconductor Memory Devices And Methods Of Fabricating The Same
KR20110135681A (ko) * 2010-06-11 2011-12-19 엘지디스플레이 주식회사 산화물 반도체를 이용한 박막트랜지스터 기판의 제조방법
KR20130137509A (ko) * 2012-06-07 2013-12-17 삼성전자주식회사 저항 변화 메모리 장치, 그 동작 방법 및 제조 방법
KR20150103536A (ko) * 2014-03-03 2015-09-11 삼성전자주식회사 반도체 장치
KR20160139119A (ko) * 2015-05-26 2016-12-07 삼성전자주식회사 반도체 장치
KR20180020916A (ko) * 2016-08-19 2018-02-28 한양대학교 산학협력단 박막 트랜지스터 및 이의 제조 방법
KR20180046964A (ko) * 2016-10-28 2018-05-10 삼성전자주식회사 반도체 메모리 소자

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210105821A (ko) * 2020-02-18 2021-08-27 한양대학교 산학협력단 결정성 izto 산화물 반도체를 구비하는 박막트랜지스터 및 이의 제조방법
WO2021210907A1 (ko) * 2020-04-16 2021-10-21 주식회사 한솔케미칼 반도체층 및 그 제조방법, 그리고 이를 포함하는 트랜지스터
KR20210148828A (ko) * 2020-05-29 2021-12-08 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 메모리 어레이 게이트 구조물
US11695073B2 (en) 2020-05-29 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array gate structures
KR20220000187A (ko) * 2020-06-25 2022-01-03 한양대학교 산학협력단 결정성 izto 산화물 반도체를 구비하는 박막트랜지스터 및 이의 제조방법

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