KR20090118395A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR20090118395A
KR20090118395A KR1020080044144A KR20080044144A KR20090118395A KR 20090118395 A KR20090118395 A KR 20090118395A KR 1020080044144 A KR1020080044144 A KR 1020080044144A KR 20080044144 A KR20080044144 A KR 20080044144A KR 20090118395 A KR20090118395 A KR 20090118395A
Authority
KR
South Korea
Prior art keywords
conductive layer
component
layer
oxide
forming
Prior art date
Application number
KR1020080044144A
Other languages
English (en)
Other versions
KR101461127B1 (ko
Inventor
이제훈
김도현
인태형
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080044144A priority Critical patent/KR101461127B1/ko
Priority to US12/333,831 priority patent/US8067276B2/en
Publication of KR20090118395A publication Critical patent/KR20090118395A/ko
Priority to US13/183,711 priority patent/US8383465B2/en
Priority to US13/775,777 priority patent/US8703549B2/en
Application granted granted Critical
Publication of KR101461127B1 publication Critical patent/KR101461127B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 장치 및 이의 제조 방법에서, 반도체 장치는 산화물 또는 질화물 반도체층을 포함하고, 금속 배선층과의 접촉 저항을 낮추기 위한 저 저항 컨택층을 포함한다. 산화물 또는 질화물 반도체층을 기판 위에 형성하고, 제1 금속원소와 제2 금속 원소가 포함된 제1 전도층을, 제2 금속 원소가 포함된 제2 전도층을 반도체층 위에 형성한다. 제1 금속 원소의 깁스 자유 에너지는 제2 금속 원소 또는 반도체층 내의 어떤 금속 원소의 산소 또는 질소에 대한 깁스 자유 에너지 보다 낮도록 설계한다. 반도체층과 제1 전도층 사이의 계면에 제1 원소로 구성된 저 저항 컨택층을 형성한다.
산화물 반도체, 접촉 저항, 깁스 자유에너지, 비화학양론, 산화물, 질화물

Description

반도체 장치 및 이의 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 저 저항 컨택층을 갖는 산화물 반도체 박막 트랜지스터 및 산화물 반도체 박막 트랜지스터에서 저 저항 컨택층을 형성하는 방법에 관한 것이다.
액정 표시 소자 또는 유기 발광 표시 소자 등에서 박막 트랜지스터는 픽셀 또는 픽셀의 일부를 선택 구동하는 스위칭 소자로서 사용되며, 비정질 실리콘 또는 결정질 실리콘 반도체를 포함한다. 결정질 실리콘 반도체층을 이용한 박막트랜지스터는 비정질 실리콘 반도체층을 이용한 박막트랜지스터 보다 10에서 100배 높은 전자 이동도를 가진다. 그러나, 결정질 실리콘 반도체층의 경우 550oC 이상의 높은 재결정 열처리 공정으로 인해 고비용, 저수율의 비효율성 문제가 제기 되며 융점이 낮은 고분자 물질로 구성된 플렉서블 기판을 적용할 수 없게 된다.
비정질 또는 결정질 실리콘 반도체를 대체하기 위해 ZnO와 같은 산화물 반도체가 최근 개발되고 있다. 산화물 반도체는 결정질 실리콘 반도체와 유사하게 비정질 실리콘 반도체의 전자 이동도 0.2~1.0cm2/Vs 보다 10에서 100배 정도 향상된 전 자 이동도를 가지며, 투명성, 외부 광원에 대한 안정성 등의 부가적인 장점으로 인해 많은 기대를 받고 있다.
이에 본 발명의 기술적 과제는 이러한 종래의 문제점을 해결하는 것으로, 본 발명은 전기적 특성이 향상된 반도체 장치를 제공한다.
또한, 본 발명은 상기 반도체 장치의 제조방법을 제공한다.
상기한 본 발명의 기술적 과제를 해결하기 위하여, 실시예에 따른 반도체 장치는 산화물 반도체층, 제1 전도층, 제2 전도층 및 제1 성분의 산화물층을 포함한다. 상기 제1 전도층은 상기 산화물 반도체층 위에 형성된 제1 성분과 상기 제1 성분 보다 산화물 형성 깁스 자유에너지가 높은 제2 성분을 포함한다. 상기 제2 전도층은 상기 제1 전도층 위에 형성된 상기 제2 성분을 포함한다. 상기 제1 성분의 산화물층은 상기 제1 전도층과 상기 제2 전도층 사이의 계면 영역에 형성된다.
본 발명에서는, 산화물 반도체층과 배선 금속층 사이에 비화학양론적 산화물로 이루어진 저 저항 컨택층이 삽입된 반도체 장치를 제공한다. 상기 비화학양론적 산화물은 열처리 또는 레이저 조사에 의해 형성된다.
본 발명에 있어서, 비화학양론적 산화물을 형성하는 활성 금속 원소의 깁스 자유 에너지는 금속 배선층의 금속 원소 또는 산화물 반도체층 내의 어떤 금속 원소의 산소 또는 질소에 대한 깁스 자유 에너지 보다 낮게 설계한다. 상기 활성 금 속 원소는 알루미늄(Al), 티타늄(Ti), 구리(Cu), 백금(Au), 은(Ag), 몰리브덴(Mo), 니켈(Ni), 탄탈륨(Ta), 지르코늄(Zr), 크롬(Cr), 코발트(Co), 니오브(Nb) 및 텅스텐(W )으로 이루어진 그룹에서 선택된 어느 하나일 수 있다.
본 발명에 있어서, 상기 산화물 반도체층은 Zn-O, In-O, Sn-O, Ga-O 또는 Hf-O 이원계 산화물 조성계 중 적어도 어느 하나를 포함할 수 있다. 상기 산화물 반도체층은 리튬(Li), 나트륨(Na), 칼륨(K), 루비듐(Rb), 세슘(Cs), 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 붕소(B), 갈륨(Ga), 인듐(In), 티타늄(Ti), 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn), 납(Pb), 질소(N), 인(P), 비소(As), 안티몬(Sb), 비스무트(Bi), 불소(F), 염소(Cl), 브롬(Br) 및 요오드(I)로 이루어진 그룹으로부터 선택된 적어도 어느 하나의 이온화된 금속 원소를 더 포함할 수 있다. 상기 산화물 반도체층은 비정질상 또는 결정상 또는 비정질상 및 결정상을 포함하는 동질이상 구조일 수 있다.
본 발명에 있어서, 상기 산화물 반도체층, 저 저항 컨택층, 금속 배선층으로 이루어진 접합구조를 포함하는 박막트랜지스터와 같은 반도체 장치 및 상기 반도체 장치의 제조 방법을 제공한다.
상기 박막 트랜지스터와 같은 반도체 장치의 제조방법에서, 산화물 반도체층이 형성되고, 상기 산화물 반도체층 위에 소스, 드레인 역할을 하도록 금속으로 이루어진 제2 전도층이 형성되며, 그 사이에 형성된 활성 금속 및 배선 금속으로 이루어진 제1 전도층이 형성되며, 이러한 접합 구조를 덮는 게이트 절연층이 형성된다. 상기 활성 금속 원소는 Al, Ti, Cu, Au, Ag, Mo, Ni, Ta, Zr, Cr, Co, Nb 및 W 로 이루어진 그룹으로부터 선택된 적어도 어느 하나를 포함할 수 있다.
또한, 이와 다르게 게이트가 형성되고, 상기 게이트 위에 게이트 절연층, 게이트 절연층 위에 산화물 반도체 박막층이 형성되고, 상기 산화물 반도체층 위에 소스, 드레인 역할의 배선 금속으로 이루어진 제2 전도층, 그 사이에 형성된 활성 금속 및 배선 금속으로 이루어진 제1 전도층이 형성되어 반도체 장치가 제조될 수 있다. 상기 활성 금속 원소는 Al, Ti, Cu, Au, Ag, Mo, Ni, Ta, Zr, Cr, Co, Nb 및 W 로 이루어진 그룹으로부터 선택된 적어도 어느 하나를 포함할 수 있다.
본 발명에 따른 반도체 장치 및 이의 제조방법에 의하면, 고 이동도 산화물 반도체와 금속 배선층의 접합에 있어 쇼트키 장벽을 낮출 수 있다. 따라서 산화물 또는 질화물 반도체 장치의 저 저항 컨택층을 도핑 공정을 통하지 않고, 용이하게 형성할 수 있다.
따라서 실리콘 반도체를 사용하면 도판트 농도를 높인 n+층을 비교적 용이하게 제조할 수 있는 것과는 다르게 산화물 반도체의 경우는 결정 격자 구조의 특성으로 인해 전기적 전도도를 높일 수 있는 도판트 주입이 매우 제한적이었던 단점을 극복할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 예시적인 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 고안의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시예 1
도 1a, 1b는 실시예 1에 따른 반도체 장치에서 이종 접합 반도체 장치에서 산화물 반도체와 금속 배선층 사이를 연결하는 저 저항 컨택층을 형성하는 방법을 설명하는 단면도들이다.
도 1a 및 도 1b를 참조하면, 실리콘 반도체 박막의 경우, 금속 배선층(104)과 접합을 만들 때 도핑이 많이 된 실리콘층, n+ Si을 쇼트키 장벽을 극복하는 저 저항 컨택층(106)으로 사용해왔다. 이는 식 1이 나타내듯이 접촉 저항이 도핑 농도가 높을 때 낮아지는 물리적 특성을 이용한 것이다.
Rc =A exp[(2ΦBn (N/m*εs)1/2)/{h coth(qh/2kT(N/m*εs)1/2)}] ........(식1)
여기서, Rc 는 접촉저항, N은 도핑 농도, ΦBn 은 전자 이동에 대한 에너지 장벽의 높이, T는 절대 온도를 나타낸다.
그러나, 실리콘 반도체가 n+ Si층을 금속 배선층(104) 사이에 저 저항 컨택층(106)으로 사용한 것처럼 산화물 반도체 장치에서는 도핑 농도를 높인 산화물 반도체층(103)을 저 저항 컨택층(106)으로 활용하기 어렵다. 이는 산화물 반도체(103)를 구성하는 조성계에서 전자 이동도를 생성하는 도판트의 고용량이 제한적 이기 때문이다.
본 발명의 실시예에서는 전도성이 높은 비화학양론적 산화물층을 이용해 산화물 반도체층(103)과 금속 배선층(104) 사이에 형성된 에너지 장벽을 낮추는 방법을 나타내었다. 산화물 반도체층(103)은 Zn-O, In-O, Sn-O, Ga-O 또는 Hf-O 조성계로 이루어진 비정질 상태, 결정질 상태 또는 비정질 상태와 결정질 상태가 공존하는 미세 결정질 상태 중 어느 하나의 상태로 존재한다.
전도층을 보다 향상하기 위하여 이종 양이온을 산화물 반도체층(103) 내에 첨가하는 경우, 이때의 양이온은 Li, Na, K, Rb 또는 Cs을 포함하는 주기율표 1 족, B, Ga, In 또는 Ti을 포함하는 13족, C, Si, Ge, Sn 또는 Pb를 포함하는 14족, N, P, As, Sb 또는 Bi를 포함하는 15족 또는 F, Cl, Br, I를 포함하는 17족 중 적어도 어느 하나의 족 내의 원소로 이루어진다.
도판트의 주입 없이도 비정질 상태, 결정질 상태 또는 비정질 상태와 결정질 상태가 공존하는 미세 결정질 상태의 ZnO, In-O, Sn-O, Ga-O 또는 Hf-O 중 어느 하나의 결정계가 사용될 수 있다. InGaO3(ZnO)5, MgxZn1-xO, CdxZn1-xO, CdO 또는 In-Ga-Zn-O 기반의 비정질 산화물 반도체(103) a-IGZO 역시 도판트 주입 없이 적용될 수 있다.
산화물 반도체층(103)은 스퍼터링법에 의해 예를 들어 챔버내 진공 압력은 0.4Pa, 가스 혼합비는 Ar(argon):O2=50:5에서 25nm에서 500nm 두께로 형성한 다음 0.05% 농도의 플로린계 산성액으로 에칭하여 제조한다. 산화물 반도체층(103)은 스퍼터링 공정 챔버 내에서의 산화 반응을 염려하지 않아도 되므로 비정질 실리콘층 을 사용한 반도체층에 대비하여 값 비싼 고 진공 분위기가 요구되지는 않는다.
산화물 반도체층(103) 증착 후 그 위에 저 저항 금속 배선층(104)으로 Ag, Al, Au, Cu 또는 이들의 합금 박막층(105)이 스퍼터링 법 등에 의해 형성된다. 그러나, 스퍼터링 법 등에 의한 증착 공정 초기에 적어도 하나 이상의 합금 박막층(105) 원소가 첨가된다.
예를 들어, Ta 또는 Nb 합금 박막층(105)이 금속 배선층(104)에 첨가될 때 적어도 Ta 또는 Nb 스퍼터링 타겟 중 하나가 Al 스퍼터링 타겟과 함께 스퍼터 챔버 내에 배치된다.
그 다음, Ta 또는 Nb 스퍼터링 타겟을 노출하는 셔터를 증착 공정 초기에 짧은 시간 동안 열어 둔다. 그 짧은 시간 동안 Ta 또는 Nb 그리고 금속 배선층(104) 금속 Al이 동시에 기판에 스퍼터링 증착되어 5에서 50nm 두께의 합금 박막층(105) 박막을 형성하고, 연속하여 금속 배선층(104) 금속 Al이 50에서 500nm 두께로 증착된다.
합금 박막층(105) 원소는 금속 배선층(104) 금속 또는 산화물 반도체(103)를 구성하는 구성 원소를 고려하여 결정되는 게 바람직하다. 예를 들어, 식 2와 같이 깁스 형성 자유 에너지로 대표되는 산소 원소에 대한 상대적 친화성이 디자인 룰이 될 수 있다.
ΔGMOx ≤ ΔGAOx or ΔGCOx .......(식2)
여기서, M은 합금 박막층(105) 원소, A는 금속 배선층(104) 금속, C는 산화물 반도체(103)를 구성하는 양이온 또는 불순물에 해당한다. G는 화학적 반응에 대 한 열역학적 포텐셜을 나타내는 깁스 자유 에너지를 나타낸다. 깁스 자유에너지가 낮은 값일수록 산화물을 형성하려는 경향이 강하다. 산화물 형성에 대한 깁스 자유 에너지를 'The Oxide handbook, G V Samsonov New York 1982.'를 참조하여 표 1에 나타내었다.
예를 들어, ZnO 산화물 반도체(103) 위에 금속 배선층(104) 금속으로 Al을 적용할 경우, Al과 ZnO 사이 계면에 첨가할 합금 박막층(105) 원소로 Ta 또는 Nb가 적당하다. 표 1에서 나타내었듯이, Al2O3을 형성하는 깁스 자유 에너지가 -1492, ZnO를 형성하는 깁스 자유 에너지가 -324 이며, Ta2O5와 Nb2O5에 대한 깁스 자유 에너지가 각각 -1910.991 그리고 -1765로 식 2를 만족한다. 즉, Al2O3이 형성되는 것 보다 Ta2O5 또는 Nb2O5를 형성하려는 힘이 강하다는 의미이다. 식 2를 이용하여 물질을 선택할 경우, 깁스 자유 에너지는 온도의 함수이므로 동일 온도에서 비교되어야 함을 주의하여야 한다.
(표 1)
Figure 112008033846950-PAT00001
도 1B에서 나타내었듯이, 산화물 반도체(103)와 금속 배선층(104)의 접합체는 약 400oC 또는 그 이하의 온도에서 열처리된다. 열처리는 질소 분위기 또는 산소 분위기의 가열로, RTA, 가열판 또는 레이저 장치를 이용하여 이루어질 수 있다.
산화물 반도체층(103)의 결정성은 열처리에 의해 증가된다. 특히 깁스 자유에너지 룰에 의해 디자인 된 것처럼, 산화물 반도체층(103) 내부의 산소 원자는 금속 배선층(104) 물질 원소 또는 산화물 반도체(103)를 내부 금속 원자 보다 비화학 양론적 산화물을 유도한 합금 박막층(105) 원소 쪽으로 결합된다.
저 저항 컨택층(106), 비화학양론적 산화물 MOx는 0.5에서 50nm의 두께로 얇게 형성되어, 소위 터널링 효과를 통해 산소 공공을 통해 전자를 반대쪽층으로 이동시킨다.
도 2a 및 도 2b는 도 1a 및 도 1b에서 도시된 저 저항 컨택층을 통한 터널링 효과를 설명하는 밴드 다이어그램이다.
여기서 Evac은 진공의 에너지 수준을, EF는 페르미 에너지 수준으로 전자 충전 확률이 50%가 되는 에너지 수준을 의미한다.
도 2a 및 도 2b를 참조하면, Al층이 ZnO층을 전기적으로 접촉하게 되면, 도 2A에 나타낸 것과 같이 Al과 ZnO 각각의 고유한 페르미 에너지 수준 차이로 인해 접촉 경계 면에서 쇼트키 에너지 장벽이 발생한다. 반도체 에너지 밴드가 굽은 형상이 되며, 전자가 접촉 계면에 형성된 쇼트키 에너지 장벽을 통과하는 현상이 억제된다. 그러나, Ta 원소가 접촉 계면에서 열처리에 의해 비화학양론적 산화물 TaOx로 산화되면, 전자가 쉽게 에너지 장벽을 통과할 수 있도록 에너지 우물이 형성된다.
실시예 2
실시예 2는 저 저항 접촉층이 형성되고, 박막 결정성이 향상되는 질화물 반도체 장치 및 그 제조 방법에 관한 것이다. 실시 예 2는 산화물 반도체층 대신 질화물 반도체층이 형성된 것을 제외하고 실시예 1과 실질적으로 동등하다.
본 발명의 기술적 특징은 전도성이 높은 비화학양론적 질화물 반도체를 질화 물 반도체와 금속 배선층(104) 사이에 삽입하여 식 1에서 나타난 에너지 장벽, ΦBn을 낮추는데 있다.
질화물 반도체 박막은 Ga-N, In-N, Zn-N 또는 Al-N 조성 시스템으로 이루어진 비정질 상태, 결정질 상태 또는 비정질 상태와 결정질 상태가 공존하는 미세 결정질 상태 중 어느 하나의 상태로 존재한다. 전도층을 보다 향상하기 위하여 이종 양이온을 산화물 반도체층(103) 내에 첨가하는 경우,
이때의 양이온은 Li, Na, K, Rb 또는 Cs을 포함하는 주기율표 1 족, B, Ga, In 또는 Ti을 포함하는 13족, C, Si, Ge, Sn 또는 Pb를 포함하는 14족, N, P, As, Sb 또는 Bi를 포함하는 15족 또는 F, Cl, Br, I을 포함하는 17족 중 적어도 어느 하나의 족 내의 원소로 이루어진다. 도판트의 주입 없이도 비정질 상태, 결정질 상태 또는 비정질 상태와 결정질 상태가 공존하는 미세 결정질 상태의 Ga-N, In-N, Zn-N 또는 Al-N 중 어느 하나의 결정계가 사용될 수 있다.
질화물 반도체층은 스퍼터링법에 의해 예를 들어 챔버내 진공 압력은 0.4Pa, 가스 혼합비는 Ar(argon):N2=50:5에서 25nm에서 500nm 두께로 형성한 다음 0.05% 농도의 플로린계 산성액으로 에칭하여 제조한다. 질화물 반도체층은 스퍼터링 공정 챔버 내에서의 질화 반응을 염려하지 않아도 되므로 비정질 실리콘층을 사용한 반도체층에 대비하여 값 비싼 고 진공 분위기가 요구되지는 않는다.
질화물 반도체층 증착 후 그 위에 저 저항 금속 배선층(104)으로 Ag, Al, Au, Cu 또는 이들의 합금 박막층(105)이 스퍼터링 법 등에 의해 형성된다. 그러나, 스퍼터링 법 등에 의한 증착 공정 초기에 적어도 하나 이상의 합금 박막층(105) 원 소가 첨가된다.
예를 들어, Ta 또는 Nb 합금 박막층(105)이 금속 배선층(104)에 첨가될 때 적어도 Ta 또는 Nb 스퍼터링 타겟 중 하나가 Al 스퍼터링 타겟과 함께 스퍼터 챔버 내에 배치된다. 그 다음, Ta 또는 Nb 스퍼터링 타겟을 노출하는 셔터를 증착 공정 초기에 짧은 시간 동안 열어 둔다. 그 짧은 시간 동안 Ta 또는 Nb 그리고 금속 배선층(104) 금속 Al이 동시에 기판에 스퍼터링 증착하여 5nm에서 50nm 두께의 합금 박막층(105) 박막을 형성하고, 연속하여 금속 배선층(104) 금속 Al이 50에서 500nm 두께로 증착한다. 합금 박막층(105) 원소는 금속 배선층(104) 금속 또는 질화물 반도체를 구성하는 구성 원소를 고려하여 결정되는 게 바람직하다. 예를 들어, 식 2와 같이 깁스 형성 자유 에너지로 대표되는 질소 원소에 대한 상대적 친화성이 디자인 룰이 될 수 있다.
ΔGMOx ≤ ΔGAOx or ΔGCOx .......(식2)
여기서, M은 합금 박막층(105) 원소, A는 금속 배선층(104) 금속, C는 질화물 반도체를 구성하는 양이온 또는 불순물에 해당한다. G는 화학적 반응에 대한 열역학적 포텐셜을 나타내는 깁스 자유 에너지를 나타낸다.
깁스 자유에너지가 낮은 값일수록 질화물을 형성하려는 경향이 강하다. 질화물 형성에 대한 깁스 자유 에너지를 The Oxide handbook, G V Samsonov New York 1982.를 참조하여 표 1에 나타내었다.
예를 들어, GaN 질화물 반도체 위에 금속 배선층(104)으로 Al을 적용할 경우, Al과 GaN 사이 계면에 첨가할 합금 박막층(105) 원소로 Ta 또는 Nb가 적당하 다. 표 2에서 나타내었듯이, AlN을 형성하는 깁스 자유 에너지가 -286.997, GaN를 형성하는 깁스 자유 에너지가 -77.7이며, TiN, ZrN 또는 Mg3N2에 대한 깁스 자유 에너지가 각각 -309.155, -336, -400.498로 식 2를 만족한다.
즉, AlN가 형성되는 것 보다 TiN, ZrN 또는 Mg3N2를 형성하려는 힘이 강하다는 의미이다. 식 2를 이용하여 물질을 선택할 경우, 깁스 자유 에너지는 온도의 함수이므로 동일 온도에서 비교되어야 함을 주의하여야 한다.
(표 2)
Figure 112008033846950-PAT00002
도 1B에서 나타내었듯이, 질화물 반도체와 금속 배선층(104)의 접합체는 약 400oC 또는 그 이하의 온도에서 열처리된다. 열처리는 질소 분위기 또는 산소 분위기의 가열로, RTA, 가열판 또는 레이저 장치를 이용하여 이루어질 수 있다. 질화물 반도체층의 결정성은 열처리에 의해 증가된다. 특히 깁스 자유에너지 룰에 의해 디자인 된 것처럼, 질화물 반도체층 내부의 질소 원자는 금속 배선층(104) 물질 원소 또는 질화물 반도체를 내부 금속 원자 보다 비화학양론적 질화물을 유도한 합금 박막층(105) 원소 쪽으로 결합된다.
저 저항 컨택층(106), 비화학양론적 질화물 MNx는 0.5에서 50nm의 두께로 얇게 형성되어, 소위 터널링 효과를 통해 산소 공공을 통해 전자를 반대쪽층으로 이동시킨다. 도 2A와 도 2B는 비화학양론적 질화물 MNx 삽입층에 의한 터널링 효과를 설명하는 에너지 밴드 다이어그램을 나타낸다. 여기서 Evac은 진공의 에너지 수준을, EF는 페르미 에너지 수준으로 전자 충전 확률이 50%가 되는 에너지 수준을 의미한다. Al층이 GaN층을 전기적으로 접촉하게 되면, 도 2A에 나타낸 것과 같이 Al과 GaN 각각의 고유한 페르미 에너지 수준 차이로 인해 접촉 경계 면에서 쇼트키 에너지 장벽이 발생한다. 반도체 에너지 밴드가 굽은 형상이 되며, 전자가 접촉 계면에 형성된 쇼트키 에너지 장벽을 통과하는 현상이 억제된다. 그러나, Ti 원소가 접촉 계면에서 열처리에 의해 비화학양론적 질화물 TiN으로 질화되면, 전자가 쉽게 에너지 장벽을 통과할 수 있도록 에너지 우물이 형성된다.
실시예 3
박막 트랜지스터를 포함하는 반도체 장치에 관한 실시예이다. 도 3a 내지 도 3h는 도 1a 내지 도 2b에서 설명된 반도체 장치의 제조 방법의 공정도들이다.
본 실시예에서 바륨 보론실리케이트 글라스, 알루미늄 보론실리케이트 글라스, 플라스틱 또는 PET, PEN, PES, 아크릴, 폴리이미드와 같은 레진 계통의 기판이 사용될 수 있다.
이산화 실리콘층, 질화 실리콘층 또는 이들의 적층된 구조로 이루어진 절연층이 베이스층(102)으로 사용될 수 있다. 베이스층(102)은 스퍼터링 법 또는 CVD법 등이 사용된다. 베이스층(102)은 필수적인 것은 아니며, 융점이 낮은 기판을 사용할수록 필요하게 된다.
산화물 반도체(103)는 스퍼터링법에 의해 25nm에서 500nm 두께로 베이스 필름 위에 형성된다. 예를 들어 아연 산화물(ZnO), InGaO3(ZnO)5, 마그네슘 아연 산화물(MgxZn1-xO), 카드뮴 아연 산화물(CdxZn1-xO), 카드뮴 산화물(CdO), 또는 In-Ga-Zn-O 기반의 비정질 산화물 반도체(a-IGZO)가 사용된다, 비정질 상태, 결정질 상태 또는 비정질과 결정질이 공존하는 마이크로 결정질 상태로 존재한다. 베이스 산화물로는 Zn-O계뿐만 아니라, In-O, Sn-O, Ga-O 또는 Hf-O 조성계가 사용될 수 있다.
은(Ag), 알루미늄(Al), 금(Au), 구리(Cu) 또는 이들의 합금 박막층(105)으로 이루어진 금속 배선층(104)이 산화물 반도체층(103) 위에 형성된다. 짧은 시간 동안 스퍼터링법에 의해 동시 증착하여 매우 얇은 혼합 합금 박막층(105)을 형성하고, 진공을 유지한 상태에서 연속적으로 금속 배선층(104) 금속을 50nm에서 500nm사이의 두께로 혼합 합금 박막층(105) 위에 증착된다.
적층 구조는 질소 충전 분위기의 가열로, RTA 또는 레이저 방법에 의해 약 400oC 온도로 가열한다. 금속 배선층(104) 또는 합금 박막층(105) 원소는 비화학양론적 비정질 산화물층을 형성하여 터널링 효과에 의한 전자 이동을 용이하게 한다.
게이트 절연층(107)은 두께 50nm에서 500nm 사이의 두께로 산화물 반도체(103) 위에 형성된다. 게이트 절연층(107)은 실리콘 산화물 또는 실리콘 질화물을 포함한 단일층 또는 이들의 적층 구조로 스퍼터링 법 또는 플라즈마 CVD등의 다양한 CVD법에 의해 형성된다. 게이트 절연층(107)으로는 알루미나(Al2O3), 알루미늄 질화물(AlN), 타이타늄 산화물(TiO2), 지르코니아(ZrO2), 리튬 산화물(Li2O), 칼륨 산화물(K2O), 나트륨 산화물(Na2O), 인듐 산화물(In2O3), 이트륨 산화물(Y2O3), 또는 칼슘 지르코늄 산화물(CaZrO3) 단일층 또는 이들 중 적어도 둘 이상의 복합층으로 형성될 수 있다.
다음 제조 공정 단계에서, 게이트 전극(108)을 100nm에서 200nm 사이의 두께로 스퍼터링법에 의해 게이트 절연층(107) 위에 형성할 수 있다. 게이트 전극(108)은 (Ag), 알루미늄(Al), 금(Au), 구리(Cu) 또는 탄탈륨(Ta), 텅스텐(W), 타이타늄(Ti), 몰리브데늄(Mo), 크로륨(Cr), 니오븀(Nb) 또는 이 중 둘 이상의 합금 박막층(105) 또는 복합층으로 구성할 수 있다. 또는 인(P), 아르세닉(As)등이 도핑된 다결정 실리콘 반도체 물질로 형성될 수 있다.
형성된 TFT를 보호하기 위한 보호층(109)은 플라즈마 CVD, 스퍼터링법에 의해 실리콘 질화물, 실리콘 산화물, 실리콘 질소산화물, 실리콘 산소질화물, 알루미늄 산소질화물, 알루미늄 산화물, 다이아몬드상 탄소(DLC), 질화탄소 등의 절연층에 의해 형성된다. 보호층(109)은 단일층뿐 아니라 둘 이상의 복합층으로 형성되는 것도 가능하다.
실시예 4
도 4a 내지 도 4f는 일 실시예에 따른 예시적인 박막 장치를 내포한 디스플레이 장치의 구조를 나타낸 단면도이다.
도 4a 내지 도 4f를 참조하면, 실시예 4는 액정 표시 장치를 제조하는 방법을 나타낸다. 좀 더 자세하게는 스토리지 전극과 픽셀 전극이 연결된 역 스태거 타입의 TFT를 나타낸다. 회로 기판의 금속 배선층(104)에 전기적으로 연결하기 위한 기판 끝단 부에 위치한 터미널 (201)을 동시에 제조하는 방법이 도시되었다.
바륨 보론실리케이트 글라스, 알루미늄 보론실리케이트 글라스, 플라스틱 또는 PET, PEN, PES, 아크릴, 폴리이미드와 같은 레진 계통의 기판이 사용될 수 있다.
기판 위 전면에 도전층을 형성한 다음 제1 리소그래피가 실시된다. 레지스터 마스크를 형성하고 불필요한 영역을 에칭함에 의해 금속 배선층(104)과 전극(게이트 전극, 유지전극, 터미널 전극)이 형성된다.
게이트 전극(108)을 100nm에서 200nm 사이의 두께로 스퍼터링법에 의해 게이트 절연층(107) 위에 형성할 수 있다. 게이트 전극(108)은 은 (Ag), 알루미늄(Al), 금(Au), 구리(Cu) 또는 탄탈륨(Ta), 텅스텐(W), 타이타늄(Ti), 몰리브데늄(Mo), 크로륨(Cr), 니오븀(Nb) 또는 이 중 둘 이상의 합금 박막층(105) 또는 복합층으로 구성할 수 있다. 또는 인(P), 아르세닉(As)등이 도핑된 다결정 실리콘 반도체 물질로 형성될 수 있다.
게이트 절연층(107)은 두께 50nm에서 500nm 사이의 두께로 산화물 반도체(103) 위에 형성된다. 게이트 절연층(107)은 실리콘 산화물 또는 실리콘 질화물 을 포함한 단일층 또는 이들의 적층 구조로 스퍼터링 법 또는 플라즈마 CVD등의 다양한 CVD법에 의해 형성된다. 게이트 절연층(107)으로는 알루미나(Al2O3), 알루미늄 질화물(AlN), 타이타늄 산화물(TiO2), 지르코니아(ZrO2), 리튬 산화물(Li2O), 칼륨 산화물(K2O), 나트륨 산화물(Na2O), 인듐 산화물(In2O3), 이트륨 산화물(Y2O3), 또는 칼슘 지르코늄 산화물(CaZrO3) 단일층 또는 이들 중 적어도 둘 이상의 복합층으로 형성될 수 있다.
다음 제조 방법으로 산화물 반도체(103)는 스퍼터링법에 의해 25nm에서 500nm 두께로 베이스 필름 위에 형성할 수 있다. 예를 들어 아연 산화물(ZnO), InGaO3(ZnO)5, 마그네슘 아연 산화물(MgxZn1-xO), 카드뮴 아연 산화물(CdxZn1-xO), 카드뮴 산화물(CdO), 또는 In-Ga-Zn-O 기반의 비정질 산화물 반도체(a-IGZO)가 사용된다, 비정질 상태, 결정질 상태 또는 비정질과 결정질이 공존하는 마이크로 결정질 상태로 존재한다. 베이스 산화물로는 Zn-O계 뿐만 아니라, In-O, Sn-O, Ga-O 또는 Hf-O 조성계가 사용될 수 있다.
은(Ag), 알루미늄(Al), 금(Au), 구리(Cu) 또는 이들의 합금 박막층(105)으로 이루어진 금속 배선층(104)이 산화물 반도체층 위에 형성된다. 짧은 시간 동안 스퍼터링법에 의해 동시 증착하여 매우 얇은 혼합 합금 박막층(105)을 형성하고, 진공을 유지한 상태에서 연속적으로 금속 배선층(104) 금속을 50nm에서 500nm사이의 두께로 혼합 합금 박막층(105) 위에 증착된다.
제2 리소그래피 공정을 실시한다. 레지스터 마스크를 형성하고 불필요한 영역을 식각하여 금속 배선층(104)과 전극(소스전극)이 형성된다. 습식 식각 또는 건 식 식각이 일반적으로 사용된다. 실시예 3에서는 산화물 반도체층(103), 저 저항 컨택층(106), 도전층을 식각하여 TFT 영역에 형성하고, Al 또는 Cu층을 SiCl4, Cl2, and BCl3 반응 가스 또는 이 중 둘 이상의 혼합 가스에 의해 식각된다. 레지스터 마스크를 제거한 후, 인듐 산화물(In2O3) 또는 ITO (In2O3SnO2) 와 같은 투명한 전도층을 스퍼터링 법 또는 진공 증발 증착등에 의해 전면 형성된다.
세 번째 리소그래피 공정을 실시한다. 레지스터 마스크에 의해 의 일부를 동시에 식각하여 반도체 영역(103), 소스 전극(208), 드레인 전극(209), 픽셀 전극(210)이 형성된다.
실시예 4에서는 ITO로 이루어진 픽셀 전극이 첫번째로 질산, 염산 또는 이들의 혼합 용액에 의해 선택적으로 습식 식각 되고, 전도층, 저 저항 컨택층(106) 그리고 산화물 반도체층(103)의 일부분이 건식 식각되어 오픈 부가 형성된다. 그러나, 적절한 반응 가스를 선택함에 의해 건식 식각으로만 공정을 진행할 수도 있고, 적절한 반응액을 선택함에 의해 습식 식각으로만 공정을 진행할 수도 있다.
오픈 부는 비정질 반도체층의 중간 영역까지 식각되어 비정질 반도체층의 오목한 영역을 형성한다. 전도층은 오픈 부에 의해 소스 전극(208)과 드레인 전극(209)이 분리되어 형성되고, 저 저항 컨택층(106)도 소스 부, 드레인 부 영역이 구별되게 된다. 소스 전극과 접촉하고 있는 투명 전도층은 소스 전극(208)을 덮고, 이어지는 타 제조 공정에서, 특히 러빙 공정에서 정전기를 방지하는 역할을 한다.
투명 전도층은 상기 언급된 ITO층을 식각하는 동안 제거된다. 한편, 스토리지 배선(203)이 세 번째 리소그래피 공정에 의해 형성된다. 스토리지배선(203)과 픽셀 전극(210) 사이에 스토리지배선(203) 위에 형성된 절연층을 유전체로 하여 축전 용량이 형성된다. 터미널(201)부의 투명전극도 세 번째 리소그래피 공정에 의해 형성된다. 레지스터 마스크를 제거한 다음, 다시 터미널 (201) 영역에 부분적인 레지스터 마스크를 형성하여 터미널 (201) 부를 덮고 있는 절연층을 선택적으로 제거한다 (도 4e).
도 5는 본 발명의 예시적인 박막 장치를 내포한 디스플레이 장치의 픽셀 구조를 나타낸 평면도이다.
레지스터 마스크는 쉐도우 마스크를 이용하거나 스크린 프린팅법에 의해 형성한다. 도 4E는 도 5에 도시된 AA' 와 BB' 라인을 따라 절단된 단면을 나타낸다. 이상 세 번의 리소그래피를 통해 역 스태거 타입의 n 채널형 TFT와 스토리지 전극이 완성된다. 각 픽셀에 해당하는 매트릭스 위치에 TFT를 배치함으로써, 액티브 매트릭스 액정 표시 장치를 제조할 수 있게 된다. 이후 공정에서 폴리이미드 레진 성분을 포함한 배향층(220)이 액티브 매트릭스 기판 위에 형성된다.
액티브 매트릭스 기판과 대향 전극(231)과 대향 배향층(232)이 형성된 대향 기판(230) 사이에 액정(240)을 주입하고 스페이서에 의해 일정한 샐갭을 유지하며 실런트 접합한다. TN 액정 또는 VA 액정이 주입된다. 플렉서블 인쇄 회로(FPC)는 터미널 (201)에 연결된다. 플렉서블 인쇄 회로(FPC)는 폴리이미드 등의 레진 기판 위에 인쇄된 배선으로 형성되고, 이방성 전도 필름(229)을 통해 터미널(201)에 연결된다. 이방성 전도 필름(229)은 수백 um 크기의 전도성 표면을 지닌 입자(227)들을 포함하여 접착제(225), 에 의해 고정된다. 입자(227)들은 터미널(201) 이방성 전도 필름 위에 형성된 구리 배선(228)을 전기적으로 연결된다. 기계적 강도를 향상하기 위해 레진(226)이 전도성 입자(227)와 함께 형성되기도 한다.
상기에 기술된 액정 디스플레이 장치에 관한 실시예 4는 반도체 장치 실시예 1 또는 2와 결합될 수 있다.
본 발명에 따른 어레이 기판 및 이를 갖는 표시장치에 의하면 단위 화소의 개구율 및 시야각이 향상된다. 따라서 본 발명은 표시장치의 표시품질을 향상시키는 기술에 적용될 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a, 1b는 일 실시예에 따른 반도체 장치에서 이종 접합 반도체 장치에서 산화물 반도체와 금속 배선층 사이를 연결하는 저 저항 컨택층을 형성하는 방법을 설명하는 단면도들이다.
도 2a 및 도 2b는 도 1a 및 도 1b에서 도시된 저 저항 컨택층을 통한 터널링 효과를 설명하는 밴드 다이어그램이다.
도 3a 내지 도 3h는 도 1a 내지 도 2에서 설명된 반도체 장치의 제조 방법의 공정도들이다.
도 4a 내지 도 4f는 일 실시예에 따른 예시적인 박막 장치를 내포한 디스플레이 장치의 구조를 나타낸 단면도이다.
도 5는 본 발명의 예시적인 박막 장치를 내포한 디스플레이 장치의 픽셀 구조를 나타낸 평면도이다.
<도면의 주요부분에 대한 부호의 설명>
101 : 기판 102 : 베이스층
103 : 산화물 반도체 104 : 금속 배선층
105 : 합금 박막층
106 : 저 저항 컨택층 107 : 게이트 절연층
108 : 게이트 전극 109 : 보호층
201 : 터미널 202 : 게이트 배선
203 : 스토리지 배선 204 : 데이터 배선
205 : 투명 전도층 208 : 제 1 레지스터 마스크
213 : 제 3 레지스터 마스크 206 : 소스 영역
207 : 드레인 영역 208 : 소스 전극
209 : 드레인 전극 210 : 픽셀 전극
220 : 제 1 배향층 230 : 대향 기판
225 : 접착제 226 : 레진
227 : 도전 입자 228 : 구리 배선
229 : 이방성 전도 필름 231 : 대향 전극
232 : 제 2 배향층 240 : 액정

Claims (23)

  1. 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 위에 제1 성분과 상기 제1 성분 보다 산화물 형성 깁스 자유에너지가 높은 제2 성분을 포함한 제1 전도층을 형성하는 단계;
    상기 제2 성분을 포함한 제2 전도층을 제1 전도층 위에 형성하는 단계; 및
    상기 제1 전도층과 상기 제2 전도층 사이의 계면 영역에서 상기 제1 성분을 산화시키는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제 1항에 있어서, 상기 제1 성분은 열처리에 의해 상기 산화시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서, 상기 제1 성분은 레이저 조사에 의해 상기 산화시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1항에 있어서, 상기 제2 전도층은 제1 전도층 보다 높은 결정성을 유지하도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 1항에 있어서, 상기 제1 성분은 알루미늄(Al), 티타늄(Ti), 구리(Cu), 백금(Au), 은(Ag), 몰리브덴(Mo), 니켈(Ni), 탄탈륨(Ta), 지르코늄(Zr), 크롬(Cr), 코발트(Co) 및 텅스텐(W )으로 이루어진 그룹에서 선택된 어느 하나 또는 2개 이상의 결합으로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 1항에 있어서, 상기 산화물 반도체는 아연 산화물, 카드뮴 산화물, 인듐 산화물, 주석 산화물, 하프늄 산화물로 이루어진 그룹에서 선택된 어느 하나 또는 2개 이상의 결합으로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제 1항에 있어서, 상기 산화물 반도체는 리튬(Li), 나트륨(Na), 칼륨(K), 루비듐(Rb), 세슘(Cs), 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 붕소(B), 갈륨(Ga), 인듐(In), 티타늄(Ti), 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn), 납(Pb), 질소(N), 인(P), 비소(As), 안티몬(Sb), 비스무트(Bi), 불소(F), 염소(Cl), 브롬(Br) 및 요오드(I)로 이루어진 그룹으로부터 선택된 어느 하나 또는 2개 이상의 결합으로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 질화물 반도체층을 형성하는 단계;
    상기 질화물 반도체층 위에 제1 성분과 상기 제1 성분보다 산화물 형성 깁스 자유에너지가 높은 제2 성분을 포함한 제1 전도층을 형성하는 단계;
    상기 제2 성분을 포함한 제2 전도층을 상기 제1 전도층 위에 형성하는 단계; 및
    상기 제1 전도층과 상기 제2 전도층 사이의 계면 영역에서 상기 제1 성분을 질화시키는 단계를 포함하는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서, 상기 제1 성분은 열처리에 의해 상기 질화시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 8항에 있어서, 상기 제1 성분은 레이저 조사에 의해 상기 질화시키는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 8항에 있어서, 상기 제2 전도층은 제1 전도층보다 높은 결정성을 유지하도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 8항에 있어서, 상기 제1 성분은 알루미늄(Al), 티타늄(Ti), 구리(Cu), 백금(Au), 은(Ag), 몰리브덴(Mo), 니켈(Ni), 탄탈륨(Ta), 지르코늄(Zr), 크롬(Cr), 코발트(Co) 및 텅스텐(W )으로 이루어진 그룹에서 선택된 어느 하나 또는 2개 이상의 결합으로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 8항에 있어서, 상기 질화물 반도체는 아연 질화물, 카드뮴 산화물, 갈듐 질화물 및 이트륨 질화물로 이루어진 그룹으로부터 선택된 어느 하나 또는 2개 이상의 결합으로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제 8항에 있어서, 상기 질화물 반도체는 리튬(Li), 나트륨(Na), 칼륨(K), 루비듐(Rb), 세슘(Cs), 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 붕소(B), 갈륨(Ga), 인듐(In), 티타늄(Ti), 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn), 납(Pb), 질소(N), 인(P), 비소(As), 안티몬(Sb), 비스무트(Bi), 불소(F), 염소(Cl), 브롬(Br) 및 요오드(I)로 이루어진 그룹으로부터 선택된 어느 하나 또는 2개 이상의 결합으로 이루어진 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 위에 제1 성분과 상기 제1 성분보다 산화물 형성 깁스 자유에너지가 높은 제2 성분을 포함한 제1 전도층을 형성하는 단계;
    상기 제2 성분을 포함한 제2 전도층을 상기 제1 전도층 위에 형성하는 단계;
    상기 제1 전도층과 상기 제2 전도층 사이의 계면 영역에서 상기 제1 성분을 산화시키는 단계;
    상기 제2 전도층 위에 절연층을 형성하는 단계; 및
    상기 절연층 위에 알루미늄(Al), 티타늄(Ti), 구리(Cu), 백금(Au), 은(Ag), 몰리브덴(Mo), 니켈(Ni), 탄탈륨(Ta), 지르코늄(Zr), 크롬(Cr), 코발트(Co), 니오브(Nb) 및 텅스텐(W )으로 이루어진 그룹에서 선택된 적어도 어느 하나로 이루어지는 게이트 전극(108)을 형성하는 단계 포함하는 반도체 장치의 제조 방법.
  16. 기판 위에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 위에 절연층을 형성하는 단계;
    상기 절연층위에 산화물 반도체층을 형성하는 단계;
    상기 산화물 반도체층 위에 제1 성분과 상기 제1 성분보다 산화물 형성 깁스 자유에너지가 높은 제2 성분을 포함한 제1 전도층을 형성하는 단계;
    상기 제2 성분을 포함한 제2 전도층을 상기 제1 전도층 위에 형성하는 단계; 및
    상기 제1 전도층과 상기 제2 전도층 사이의 계면 영역에서 상기 제1 성분을 산화시키는 단계를 포함하는 는 반도체 장치의 제조 방법.
  17. 산화물 반도체층;
    상기 산화물 반도체층 위에 형성되며, 제1 성분과 상기 제1 성분보다 산화물 형성 깁스 자유에너지가 높은 제2 성분을 포함한 제1 전도층;
    상기 제1 전도층 위에 형성되며, 제2 성분을 포함한 제2 전도층;
    상기 제1 전도층과 상기 제2 전도층 사이의 계면 영역에 형성된 제1 성분의 산화물층을 포함하는 반도체 장치.
  18. 제 17항에 있어서, 상기 제2 전도층이 상기 제1 전도층보다 박막 결정성이 더 높은 것을 특징으로 하는 반도체 장치.
  19. 제 17항에 있어서, 상기 제1 성분은
    알루미늄(Al), 티타늄(Ti), 구리(Cu), 백금(Au), 은(Ag), 몰리브덴(Mo), 니켈(Ni), 탄탈륨(Ta), 지르코늄(Zr), 크롬(Cr), 코발트(Co) 및 텅스텐(W )으로 이루어진 그룹에서 선택된 어느 하나 또는 2개 이상의 결합으로 이루어진 것을 특징으로 하는 반도체 장치.
  20. 제 17항에 있어서, 상기 산화물 반도체층은 아연 질화물, 카드뮴 산화물, 인듐 산화물 및 하프늄 산화물로 이루어진 그룹으로부터 선택된 어느 하나 또는 2개 이상의 결합으로 이루어진 것을 특징으로 하는 반도체 장치.
  21. 제 17항에 있어서, 상기 산화물 반도체층은
    리튬(Li), 나트륨(Na), 칼륨(K), 루비듐(Rb), 세슘(Cs), 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 붕소(B), 갈륨(Ga), 인듐(In), 티타늄(Ti), 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn), 납(Pb), 질소(N), 인(P), 비소(As), 안티몬(Sb), 비스무트(Bi), 불소(F), 염소(Cl), 브롬(Br) 및 요오드(I)로 이루어진 그룹으로부터 선택된 어느 하나 또는 2개 이상의 결합으로 이루어진 것을 특징으로 하는 반도체 장치.
  22. 제17항에 있어서,
    상기 제2 전도층 위에 형성된 절연층; 및
    상기 절연층 위에 형성되며, 알루미늄(Al), 티타늄(Ti), 구리(Cu), 백 금(Au), 은(Ag), 몰리브덴(Mo), 니켈(Ni), 탄탈륨(Ta), 지르코늄(Zr), 크롬(Cr), 코발트(Co), 니오브(Nb) 및 텅스텐(W )으로 이루어진 그룹에서 선택된 적어도 어느 하나로 이루어지는 게이트 전극을 더 포함하는 것을 특징으로 하는 반도체 장치.
  23. 기판 위에 형성된 게이트 전극;
    상기 게이트 전극 위에 형성된 절연층;
    상기 절연층 위에 형성된 산화물 반도체층;
    상기 산화물 반도체층 위에 형성되며, 제1 성분과 상기 제1 성분보다 산화물 형성 깁스 자유에너지가 높은 제2 성분을 포함한 제1 전도층;
    상기 제1 전도층 위에 형성된 상기 제2 성분을 포함한 제2 전도층; 및
    상기 제1 전도층과 상기 제2 전도층 사이에 형성된 상기 제1 성분의 산화물층을 포함하는 중간 계면 영역을 포함하는 것을 특징으로 하는 반도체 장치.
KR1020080044144A 2008-05-13 2008-05-13 반도체 장치 및 이의 제조 방법 KR101461127B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020080044144A KR101461127B1 (ko) 2008-05-13 2008-05-13 반도체 장치 및 이의 제조 방법
US12/333,831 US8067276B2 (en) 2008-05-13 2008-12-12 Semiconductor device and manufacturing method thereof
US13/183,711 US8383465B2 (en) 2008-05-13 2011-07-15 Semiconductor device and manufacturing method thereof
US13/775,777 US8703549B2 (en) 2008-05-13 2013-02-25 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080044144A KR101461127B1 (ko) 2008-05-13 2008-05-13 반도체 장치 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20090118395A true KR20090118395A (ko) 2009-11-18
KR101461127B1 KR101461127B1 (ko) 2014-11-14

Family

ID=41602359

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080044144A KR101461127B1 (ko) 2008-05-13 2008-05-13 반도체 장치 및 이의 제조 방법

Country Status (2)

Country Link
US (3) US8067276B2 (ko)
KR (1) KR101461127B1 (ko)

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8565003B2 (en) 2011-06-28 2013-10-22 Unity Semiconductor Corporation Multilayer cross-point memory array having reduced disturb susceptibility
US20130082232A1 (en) 2011-09-30 2013-04-04 Unity Semiconductor Corporation Multi Layered Conductive Metal Oxide Structures And Methods For Facilitating Enhanced Performance Characteristics Of Two Terminal Memory Cells
KR101461127B1 (ko) * 2008-05-13 2014-11-14 삼성디스플레이 주식회사 반도체 장치 및 이의 제조 방법
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
CN101719493B (zh) 2008-10-08 2014-05-14 株式会社半导体能源研究所 显示装置
JP5361651B2 (ja) * 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP2180518B1 (en) 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
KR101667909B1 (ko) 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
US8741702B2 (en) 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5616012B2 (ja) * 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI487104B (zh) 2008-11-07 2015-06-01 Semiconductor Energy Lab 半導體裝置和其製造方法
US8390100B2 (en) * 2008-12-19 2013-03-05 Unity Semiconductor Corporation Conductive oxide electrodes
EP2256795B1 (en) * 2009-05-29 2014-11-19 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method for oxide semiconductor device
KR102011614B1 (ko) 2009-07-10 2019-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101782176B1 (ko) 2009-07-18 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
KR101470811B1 (ko) 2009-09-16 2014-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN105679766A (zh) * 2009-09-16 2016-06-15 株式会社半导体能源研究所 晶体管及显示设备
KR102054650B1 (ko) 2009-09-24 2019-12-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
EP3249698A1 (en) 2009-10-08 2017-11-29 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor device
KR101969253B1 (ko) 2009-10-08 2019-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101820972B1 (ko) 2009-10-09 2018-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101832698B1 (ko) * 2009-10-14 2018-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
EP2494692B1 (en) 2009-10-30 2016-11-23 Semiconductor Energy Laboratory Co. Ltd. Logic circuit and semiconductor device
KR101876473B1 (ko) 2009-11-06 2018-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
WO2011055620A1 (en) 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101895561B1 (ko) 2009-11-13 2018-09-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102117506B1 (ko) 2009-12-04 2020-06-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101523358B1 (ko) 2009-12-04 2015-05-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
US10000965B2 (en) 2010-01-16 2018-06-19 Cardinal Cg Company Insulating glass unit transparent conductive coating technology
US10000411B2 (en) 2010-01-16 2018-06-19 Cardinal Cg Company Insulating glass unit transparent conductivity and low emissivity coating technology
US10060180B2 (en) 2010-01-16 2018-08-28 Cardinal Cg Company Flash-treated indium tin oxide coatings, production methods, and insulating glass unit transparent conductive coating technology
US8552425B2 (en) 2010-06-18 2013-10-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI555205B (zh) * 2010-11-05 2016-10-21 半導體能源研究所股份有限公司 半導體裝置及半導體裝置的製造方法
KR101995082B1 (ko) 2010-12-03 2019-07-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
US8829512B2 (en) 2010-12-28 2014-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2012151453A (ja) * 2010-12-28 2012-08-09 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の駆動方法
KR101981808B1 (ko) 2010-12-28 2019-08-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
US9093539B2 (en) 2011-05-13 2015-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2013047629A1 (en) 2011-09-29 2013-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
SG10201601757UA (en) 2011-10-14 2016-04-28 Semiconductor Energy Lab Semiconductor device
KR20130040706A (ko) 2011-10-14 2013-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6220526B2 (ja) 2012-02-29 2017-10-25 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2014021356A1 (en) 2012-08-03 2014-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
DE102013216824A1 (de) 2012-08-28 2014-03-06 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
TWI657539B (zh) 2012-08-31 2019-04-21 日商半導體能源研究所股份有限公司 半導體裝置
KR20230175323A (ko) 2012-09-13 2023-12-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
TWI681233B (zh) 2012-10-12 2020-01-01 日商半導體能源研究所股份有限公司 液晶顯示裝置、觸控面板及液晶顯示裝置的製造方法
JP6351947B2 (ja) 2012-10-12 2018-07-04 株式会社半導体エネルギー研究所 液晶表示装置の作製方法
CN105779940A (zh) 2012-11-08 2016-07-20 株式会社半导体能源研究所 金属氧化物膜及金属氧化物膜的形成方法
KR102144992B1 (ko) * 2012-11-30 2020-08-18 삼성전자주식회사 반도체 물질과 이를 포함하는 트랜지스터 및 트랜지스터를 포함하는 전자소자
EP2738815B1 (en) * 2012-11-30 2016-02-10 Samsung Electronics Co., Ltd Semiconductor materials, transistors including the same, and electronic devices including transistors
CN104885230B (zh) 2012-12-25 2018-02-23 株式会社半导体能源研究所 半导体装置
US9905585B2 (en) 2012-12-25 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising capacitor
US9012261B2 (en) * 2013-03-13 2015-04-21 Intermolecular, Inc. High productivity combinatorial screening for stable metal oxide TFTs
US9153650B2 (en) 2013-03-19 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor
US9231002B2 (en) 2013-05-03 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
TWI809225B (zh) 2013-05-16 2023-07-21 日商半導體能源研究所股份有限公司 半導體裝置
TWI652822B (zh) 2013-06-19 2019-03-01 日商半導體能源研究所股份有限公司 氧化物半導體膜及其形成方法
TWI608523B (zh) 2013-07-19 2017-12-11 半導體能源研究所股份有限公司 Oxide semiconductor film, method of manufacturing oxide semiconductor film, and semiconductor device
WO2015132697A1 (en) 2014-03-07 2015-09-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9613803B2 (en) 2015-04-30 2017-04-04 International Business Machines Corporation Low defect relaxed SiGe/strained Si structures on implant anneal buffer/strain relaxed buffer layers with epitaxial rare earth oxide interlayers and methods to fabricate same
US11028012B2 (en) 2018-10-31 2021-06-08 Cardinal Cg Company Low solar heat gain coatings, laminated glass assemblies, and methods of producing same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06235939A (ja) * 1993-02-12 1994-08-23 Hitachi Ltd 液晶表示装置及びその製造方法
KR100269328B1 (ko) 1997-12-31 2000-10-16 윤종용 원자층 증착 공정을 이용하는 도전층 형성방법
KR100940566B1 (ko) * 2003-01-17 2010-02-03 삼성전자주식회사 배선 구조 및 박막 트랜지스터 기판
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998375A3 (en) * 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP2007258675A (ja) 2006-02-21 2007-10-04 Idemitsu Kosan Co Ltd Ｔｆｔ基板及び反射型ｔｆｔ基板並びにそれらの製造方法
KR101206033B1 (ko) * 2006-04-18 2012-11-28 삼성전자주식회사 ＺｎＯ 반도체 박막의 제조방법 및 이를 이용한박막트랜지스터 및 그 제조방법
KR101461127B1 (ko) * 2008-05-13 2014-11-14 삼성디스플레이 주식회사 반도체 장치 및 이의 제조 방법

Also Published As

Publication number Publication date
US20130168669A1 (en) 2013-07-04
US20100123136A1 (en) 2010-05-20
US8703549B2 (en) 2014-04-22
US8067276B2 (en) 2011-11-29
US20110266538A1 (en) 2011-11-03
US8383465B2 (en) 2013-02-26
KR101461127B1 (ko) 2014-11-14

Similar Documents

Publication Publication Date Title
KR20090118395A (ko) 반도체 장치 및 이의 제조 방법
JP5698431B2 (ja) 薄膜トランジスタ及びその製造方法
JP5250929B2 (ja) トランジスタおよびその製造方法
US9991135B2 (en) Method for fabricating a metal oxide thin film transistor
US8399882B2 (en) Oxide semiconductor transistors and methods of manufacturing the same
KR101991338B1 (ko) 박막트랜지스터 어레이 기판 및 그 제조방법
JP5386084B2 (ja) 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
JP2010040552A (ja) 薄膜トランジスタ及びその製造方法
JP2007109918A (ja) トランジスタおよびその製造方法
US9263592B2 (en) Oxide transistor with nano-layered structure
CN105118854A (zh) 金属氧化物半导体薄膜、薄膜晶体管、制备方法及装置
US11165031B2 (en) Layered metal oxide field effect material and its application
JP6308583B2 (ja) 薄膜トランジスタ、薄膜トランジスタの製造方法および半導体装置
KR102524882B1 (ko) 결정성 izto 산화물 반도체를 구비하는 박막트랜지스터 및 이의 제조방법
CN107026208B (zh) 半导体装置和半导体装置的制造方法
KR20210052974A (ko) 반도체 소자 및 이의 제조 방법
KR20200094087A (ko) 칼코게나이드 반도체 및 이를 구비하는 박막트랜지스터
US20230108600A1 (en) Thin film transistor comprising crystalline izto oxide semiconductor, and method for producing same
KR102090289B1 (ko) 산화물 스퍼터링 타겟, 이를 이용한 박막 트랜지스터 및 그 제조 방법
JP6273606B2 (ja) 固定電荷を内部に誘起したゲート絶縁膜
KR102167136B1 (ko) 박막 트랜지스터 어레이 기판을 구비한 표시장치 및 그 제조방법
KR20100130019A (ko) 금속 산화물층의 제조 방법, 상기 방법을 이용하여 제조한 박막 트랜지스터 기판 및 그 제조 방법
KR101023338B1 (ko) 박막 트랜지스터 및 그 제조 방법
KR20220000187A (ko) 결정성 izto 산화물 반도체를 구비하는 박막트랜지스터 및 이의 제조방법
CN117525162A (zh) 薄膜晶体管及其制造方法

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20171101

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20191028

Year of fee payment: 6