KR101023338B1 - 박막 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 주석(Sn)과, 알루미늄(Al), 마그네슘(Mg) 및 타이타늄(Ti) 중 적어도 어느 하나를 포함하는 산화물 박막을 이용한 박막 트랜지스터 및 그 제조 방법에 관한 것이다. 본 발명의 일 실시예에 따른 박막 트랜지스터는 주석(Sn)과 알루미늄(Al), 마그네슘(Mg) 및 타이타늄(Ti) 중 적어도 어느 하나를 포함하는 산화물로 형성된 활성층; 상기 활성층 상에 배치되는 게이트 절연막을 통하여 상기 활성층의 적어도 일부와 중첩되는 게이트 도전막; 및 상기 게이트 도전막에 의해 이격된 상기 활성층의 양 측부들에 각각 접속되는 소오스 및 드레인 전극들을 포함한다.
Description
본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 금속 산화물 박막을 이용한 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
최근, 반도체 제조 기술의 발달에 따라, 액정 디스플레이(LCD), 전계 방출 디스플레이(FED), 전기 영동 디스플레이(EPD), 유기ㆍ무기 발광(organicㆍinorganic electrolumininance) 소자 및 자기 볼 디스플레이와 같은 전자 디스플레이 장치 또는 디지털 카메라와 같은 촬상 장치의 시장이 확대되고 있다. 일반적으로, 이들 전자 디스플레이 장치 또는 촬상 장치에는, 발광 부재 또는 수광 부재를 구동하기 하기 위한 스위칭 소자로서 능동형 매트릭스 회로가 제공되며, 상기 능동형 매트릭스 회로는 전계 효과 박막 트랜지스터를 포함한다.
종래에 상기 전계 효과 박막 트랜지스터의 활성층으로서, 비정질 실리콘 박막 또는 다결정질 실리콘 박막이 광범위하게 적용되어 왔다. 전계 효과 박막 트랜지스터에 있어서, 동일한 게이트 전압과 드레인 전압 하에서 높은 구동 전류를 얻 기 위해서는, 채널의 폭을 증가시키는 것이 유리하다. 그러나, 전술한 실리콘계 박막을 이용한 트랜지스터에서는, 활성 영역이 전자기파 스펙트럼의 가시광선 영역에서 불투명하기 때문에, 채널의 폭을 증가시키면 전자 디스플레이 장치 또는 촬상 장치가 갖는 화소 영역 또는 수광 영역의 유효 면적이 상대적으로 감소된다. 따라서, 실리콘계 박막을 이용한 트랜지스터의 채널의 폭을 증가시키는 것은 한계가 있었다.
이를 해결하기 위하여, 활성층으로서, 예를 들면, ZnO 또는 In-Ga-Zn-O 등과 같은 광학적으로 투명한 산화물 반도체 박막을 적용하기 위한 시도가 있어 왔다. 이에 관하여는, 미국 특허 공보 제7067843호 및 미국 특허 공개공보 2006/0108636호 등에 개시되어 있다. 그러나, 이들 산화물 반도체 박막은 실리콘계 박막에 비하여 성능이 우수하지 못하거나, 복잡한 3 성분 이상의 조성으로 인하여 제조가 어려우며, 소자의 장기적인 전기적 안정성을 확보하지 못하는 문제점이 있다. 특히, In계 산화물은 장래 In 자원의 고갈로 인하여 그 대체가 요구된다.
한편, 전계 효과 박막 트랜지스터에 있어서, 활성층이 갖는 다양한 성능 인자들 중 전하 이동도는 상기 트랜지스터의 전류 용량(current capacity)을 결정하기 때문에 중요하다. 종래의 비정질 실리콘 막의 경우, 실제 응용에 적합한 0.5 내지 1.0 cm2/Vㆍs 의 범위 내의 전하 이동도를 얻기 위해서는 250 ℃ 이상에서 증착되어야 하는 것으로 보고되고 있다. 다결정 실리콘 막은 비정질 실리콘 막보다 더 큰 전하 이동도를 얻을 수 있지만, 우수한 품질을 얻기 위해서는 300 ℃ 이상의 온도에서 증착되어야만 하는 것으로 알려져 있다.
이와 같이 실리콘계 활성층은 양호한 품질을 얻기 위해서는 250 ℃ 이상의 비교적 높은 증착 온도를 필요로 하기 때문에, 박막 트랜지스터가 형성되는 기판이 내열성을 가질 것이 요구된다. 이러한 내열성 기판으로서 주로 유리 기판이 이용된다. 그러나, 유리 기판은 그 무게로 인하여 최근 전자 제품에 요구되는 경박 단소화 경향에 부합하지 못하여 제한적으로 이용되는 추세이다. 최근에는, 유리 기판을 대체할 수 있는 경량 기판, 예를 들면, 수지계 재료로 형성된 기판이 주목을 받고 있으며, 이를 위해서는 낮은 형성 온도에서도 우수한 전하 이동도를 확보할 수 있는 활성층이 필요하다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 전자기파 스펙트럼의 가시 광선 영역에서 투명하고, 저온 증착이 가능하면서도 우수한 트랜지스터 특성을 확보할 수 있는 활성층을 포함하는 전계 효과 박막 트랜지스터를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는, 전술한 이점을 갖는 전계 효과 박막 트랜지스터의 제조 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터는, 주석(Sn)과, 알루미늄(Al), 마그네슘(Mg) 및 타이타늄(Ti) 중 적어도 어느 하나를 포함하는 산화물로 형성된 활성층; 상기 활성층 상에 배치되는 게이트 절연막을 통하여 상기 활성층의 적어도 일부와 중첩되는 게이트 도전막; 및 상기 게이트 도전막에 의해 이격된 상기 활성층의 양 측부들에 각각 접속되는 소오스 및 드레인 전극들을 포함한다.
일부 실시예에서, 상기 전계 효과 박막 트랜지스터는 상기 활성층 상에 순차대로 상기 게이트 절연막 및 게이트 도전막이 형성되는 상부 게이트 구조를 가질 수 있다. 다른 실시예에서, 상기 전계 효과 박막 트랜지스터는 상기 게이트 도전막 상에 순차대로 상기 게이트 절연막 및 상기 활성층이 형성되는 하부 게이트 구조를 가질 수도 있다.
상기 소오스 및 드레인 전극들 중 적어도 어느 하나는 투명 도전성 산화물 박막을 포함할 수 있다. 상기 투명 도전성 산화물 박막은, 인듐-주석-산화물 (Indium-Tin-Oxide; ITO), 불화 주석 산화물(Fluorinated tin Oxide; FTO), 인듐 산화물(indium oxide; IO) 및 주석 산화물(tin oxide; SnO2) 중 어느 하나 또는 이들의 조합을 포함할 수 있다.
상기 활성층 내의 주석(Sn) : 알루미늄(Al), 주석(Sn) : 마그네슘(Mg) 또는 주석(Sn) : 타이타늄(Ti)의 몰비는 1 : 0.005 내지 1 : 0.2의 범위 내일 수 있다. 상기 활성층은 비정질 구조를 가질 수 있다. 일부 실시예에서, 상기 활성층의 적어도 일부는 상기 비정질 구조 내에 SnO 마이크로 결정 조직을 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법은, 상기 박막 트랜지스터가 형성될 기판을 제공하는 단계; 및 상기 기판 상에 주석(Sn)과 알루미늄(Al), 마그네슘(Mg) 및 타이타늄(Ti) 중 적어도 어느 하나를 포함하는 산화물로 형성된 활성층을 형성하는 단계를 포함한다.
일부 실시예에서, 상기 활성층을 형성하는 단계 이후에, 상기 활성층 상에 상기 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막 상에 상기 게이트 도전막을 형성하는 단계를 더 수행할 수 있다. 또한, 다른 실시예에서, 상기 활성층을 형성하는 단계 이전에, 상기 기판 상에 상기 게이트 도전막을 형성하는 단계; 및 상기 게이트 도전막 상에 상기 게이트 절연막을 형성하는 단계를 더 수행할 수도 있다.
상기 활성층을 형성하는 단계는 솔겔법, 전자빔 증착법, 레이저 융착법 또는 스퍼터링법에 의해 수행될 수 있다. 또한, 상기 활성층을 형성하는 단계 이후에, 상기 활성층을 열처리하는 단계를 더 수행할 수 있다. 상기 열처리하는 단계는 상기 활성층의 형성 온도로부터 400 ℃ 이하에서 수행될 수 있다.
전술한 본 발명의 실시예에 따른 박막 트랜지스터는 활성층으로서 Sn 및 Al을 포함하는 산화물을 포함함으로써, 전자기파 스펙트럼의 가시 광선 영역에서 투명하고, 저온 증착이 가능하면서도 우수한 트랜지스터 특성을 갖는 박막 트랜지스터를 제공할 수 있다.
또한, 본 발명의 실시예에 따른 박막 트랜지스터의 제조 방법은 종래의 In 계 산화물인 In-Ga-Zn-O와 비교시, 조성이 비교적 단순한 Sn 및 Al을 포함하는 산화물을 활성층으로 사용함으로써 더욱 제조가 용이하고 경제적인 박막 트랜지스터를 제조할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다 른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도 시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
본 명세서에서 사용된 "비정질 구조"라는 용어는 일반적으로 원자들이 분명한 주기적 배열을 결여하고 있는 낮은 정도의 질서도를 갖는 비결정질 구조를 의미하며, 이는 상기 비결정질 구조 내에 마이크로 결정이 형성된 구조도 포함하는 것으로 해석되어야 한다.
도 1a 및 도 1b는 각각 본 발명의 실시예에 따른 박막 트랜지스터들(100, 200)을 도시하는 단면도이다.
도 1a 및 도 1b를 참조하면, 기판(10) 상에 박막 트랜지스터(100, 200)가 형성된다. 기판(10)은 박막 트랜지스터(100, 200)의 형성 공정과 양립할 수 있으며, 박막 트랜지스터(100, 200)가 형성될 절연성 표면을 제공할 수 있는 재료로부터 선택될 수 있다. 예를 들면, 기판(10)은 통상의 반도체 제조 공정이 가능한 Si 또는 Ge와 같은 Ⅳ족 반도체, SiGe와 같은 혼합 반도체, GaAs과 같은 Ⅲ-Ⅴ족 화합물 반도체, 또는 CdS와 같은 Ⅱ-Ⅵ족 반도체 재료로 형성될 수 있다. 그러나, 이들은 예시적일 뿐, 본 발명은 이에 제한되지 않으며, 예를 들면, 기판(10)은 알루미늄 산화물과 같은 세라믹 재료 또는 절연층으로 코팅된 금속 시트로 형성될 수도 있다.
일부 실시예에서, 기판(10)은 투광성 재료일 수 있다. 상기 투과성 재료는 유리 또는 수지계 재료일 수 있다. 수지계 재료로 형성된 기판은 가요성(flexibility)을 갖기 때문에 바람직하다. 상기 수지계 재료는, 폴리에틸렌 나프탈레이트(polyethylene naphthalate; PEN)와 같은 폴리에스테르 수지; 폴리에틸렌 수지; 염화 폴리비닐 수지; 폴리카보네이트(PC); 폴리에테리 술폰(PES); 폴리에테르 에테르케톤(PEEK); 및 황화 폴리페닐렌(PPS) 중 어느 하나 또는 이들의 조합일 수 있다. 전술한 수지계 재료는 예일 뿐 이에 의해 본 발명이 제한되는 것은 아니다.
일부 실시예에서는, 기판(10) 상에 박막 트랜지스터(100, 200)를 형성하기 전에, 기판(10) 표면의 불순물을 제거하거나, 불순물의 확산 또는 부착 특성을 개선하기 위한 적절한 표면 처리가 수행될 수 있다. 예를 들면, 기판(10) 표면에 대하여 플라즈마 처리 또는 과산화 수소수, 에탄올 및 아세톤과 같은 약액 또는 탈이온화수를 이용한 세정 공정을 통하여 불순물을 제거할 수 있다. 또한, 기판(10)과 박막 트랜지스터(100, 200) 사이에서 발생하는 불순물의 확산이나 부착 특성을 개선하기 위하여, 기판(10) 상에 실리콘 산화막, 금속 산화막 또는 금속 질화막과 같은 부가층(미도시)의 형성 공정을 수행할 수도 있다.
전술한 바와 같이 준비된 기판(10) 상에, 박막 트랜지스터(100, 200)가 형성된다. 박막 트랜지스터(100, 200)는 활성층(13a, 13b) 및 게이트 절연막(12a, 12b)을 사이에 두고 활성층(13a, 13b)의 적어도 일부와 중첩되는 게이트 도전막(11a, 11b) 및 소오스 및 드레인 전극들(14a, 14b)을 포함할 수 있다. 일부 실시예에서는, 활성층(13a, 13b)과 소오스 및 드레인 전극들(14a, 14b) 사이에 오믹 접촉을 위한 부가층(미도시)이 더 형성될 수도 있다.
일부 실시예에서, 박막 트랜지스터(100)는, 도 1a에 도시된 바와 같이 활성층(13a) 상에 순차대로 게이트 절연막(12a) 및 게이트 도전막(11a)을 형성하여, 상부 게이트 구조를 갖도록 형성될 수 있다. 다른 실시예로서, 박막 트랜지스터(200)는 도 1b에 도시된 바와 같이, 게이트 도전막(11b) 상에 순차대로 게이트 절연막(12b) 및 활성층(13b)이 형성되는 하부 게이트 구조를 갖도록 형성될 수도 있다. 도 1a 및 도 1b에 도시된 박막 트랜지스터들(100, 200)의 구조는 예시적이며, 본 발명이 이에 제한되는 것은 아니다. 예를 들면, 박막 트랜지스터는 당해 기술분야에 잘 알려진 바와 같이, 이중 게이트 구조를 가질 수 있으며, 소오스 및 드레인 전극들(14a, 14b)이 게이트 도전막(11a, 11b)이 위치하는 활성층(13a, 13b)의 면과 동일한 면 상에 배치되는 구조를 가질 수도 있다.
일부 실시예에서는, 게이트 절연막(12a, 12b)과 게이트 도전막(11a, 11b) 사이에 부착 특성을 개선하기 위하여, Ti, Cr, W, Ta, Mo, Ni 또는 이들의 합금으로부터 선택된 부가층(미도시)을 더 형성할 수도 있다.
활성층(13a, 13b)은 주된 매트릭스를 구성하는 원소인 주석(Sn)과 첨가 원소인 알루미늄(Al), 마그네슘(Mg) 및 타이타늄(Ti) 중 적어도 어느 하나를 포함하는 산화물로 형성된다. 본 발명자들은 실험적으로 비정질 구조의 Sn과 Al을 포함하는 산화물이 N 형 증가형(enhanced)으로 동작하며, 0.4 cm2/Vㆍs 이상의 전계 효과 전하 이동도(μFE), 106 정도의 Ion/off , 그리고 약 10.4 V의 문턱 전압을 가짐을 확인 하였다. 이러한 경향성은 원자 크기가 유사한 마그네슘 및 타이타늄에 대해서도 동일하게 나타날 것으로 예측된다. 이는 실제 디스플레이 장치나 촬상 소자의 능동형 구동 소자로서 충분히 응용 가능한 수준에 해당한다.
또한, 본 발명의 실시예에 따른, 주석(Sn)과 첨가 원소인 알루미늄(Al), 마그네슘(Mg) 및 타이타늄(Ti) 중 적어도 어느 하나를 포함하는 산화막을 포함하는 활성층(13a, 13b)은 200 ℃ 이하의 낮은 온도에서 형성되어도 종래의 비정질 실리콘을 이용한 박막 트랜지스터에서 얻을 수 있는 전하 이동도 특성과 동일하거나 더 우수한 수준의 박막 트랜지스터 특성을 확보할 수 있었다. 활성층(13a, 13b)은 저온 증착 공정이 가능한 솔겔(solgel)법, 전자빔 증착법, 레이저 융착법(laser ablation) 또는 스퍼터링법에 의하여 형성될 수 있다. 그에 따라, 종래의 유리 기판 이외에도 전술한 바와 같은 경량의 수지계 가요성 기판이 사용될 수 있다. 특히 가요성 기판이 적용되는 경우, 롤투롤(roll-to-roll) 공정이 가능함에 따라 활성층을 포함하는 박막 트랜지스터들의 대면적 증착 공정이 가능하다.
활성층(13a, 13b)과 접하는 게이트 절연막(12a, 12b)은 저온 증착 공정이 가능한 스퍼터링 또는 원자층 증착 공정에 의해 수행될 수 있다. 게이트 절연막(12a, 12b)은 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율 갖는 고유전율 재료, 예를 들면, Hf, Y, Al, Ta, Sn으로부터 선택된 하나 이상의 산화물 또는 질화물로 형성될 수 있다. 바람직하게는, 게이트 절연막(12a, 12b)은 Al 산화막으로 형성될 수 있다. 게이트 절연막(12a, 12b)으로서 Al 산화막을 선택하는 경우, 활성층(13a, 13b)과 게이트 절연막(12a, 12b)을 동일한 스퍼터링 장치를 이용하여 수 행할 수 있는 이점이 있다.
게이트 도전막(11a, 11b))은 스퍼터링 또는 전자빔 증착법 등에 의해 금속층을 증착하고 이를 패터닝함으로써 형성될 수 있다. 상기 금속층은 낮은 저항을 갖고 열적 안정성이 우수한, 예를 들면, Al, Au, Ag, Ti, Cu 또는 이들의 합금 등으로 형성될 수 있다.
소오스 및 드레인 전극들(14a, 14b)은 활성층(13a, 13b)의 양 측부에 각각 접속된다. 이들 소오스 및 드레인 전극들(14a, 14b) 중 적어도 하나는 투명 전극일 수 있다. 상기 투명 전극은, 예를 들면, 인듐-주석-산화물(Indium-Tin-Oxide; ITO), 불화 주석 산화물(Fluorinated Tin Oxide; FTO), 인듐 산화물(Indium Oxide; IO) 및 주석 산화물(Tin Oxide; SnO2)과 같은 투명 금속 산화물, 폴리아세틸렌(polyacetylene)과 같은 투명 도전성 수지 또는 도전성 금속 미립자를 함유하는 도전성 수지 중 어느 하나 또는 이들의 조합으로 형성될 수 있다. 소오스 및 드레인 전극들(14a, 14b)은 스퍼터링, 전자빔 증착법, 실크스크린법, 잉크젯법 등에 의해 도전막을 증착하고 이를 패터닝하여 형성되며, 열처리 공정을 더 수행할 수도 있다.
이하에서는, 다양한 분석 결과를 참조하여 전술한 활성층의 구체적인 특성과 제조 방법에 관하여 상술한다.
도 2a는 본 발명의 실시예에 따른 Sn 및 Al을 포함하는 산화물들의 홀 이동도(hall mobility) 및 전하 밀도(carrier concentration) 특성을 도시하는 그래프이며, 도 2b는 증착된 산화물들의 X선 회절 결과를 나타내는 그래프이다. 가로축 은 AlOx 소결체 타겟에 인가된 전력의 크기를 나타내며, 좌측 세로축은 홀 이동도이고 우측 세로측은 전하 밀도를 나타낸다.
각 샘플들 A, B, C, D 및 E는 SnOx 소결체 타겟과 AlOx 소결체 타겟을 사용한 동시스퍼터링(co-sputtering) 공정에 의해 증착되었다. 상기 스퍼터링 공정에서, 챔버 압력은 6.7×10-1 Pa이고, Ar:O2 가 7:3인 혼합 가스가 사용되었으며, 기판은 약 110 ℃로 가열되었다. 상기 스퍼터링 공정은 예시적일 뿐 이에 의해 본 발명이 제한되는 것은 아니다. 예를 들면, 스퍼터링 공정에서 기판은 150 ℃ 또는 200 ℃ 이상으로 가열될 수도 있으며, 기판은 상온으로 유지될 수도 있다.
또한, 다른 실시예로서, 스퍼터링의 공정 가스로서, O2 대신에 반응성이 우수한 O3를 산소 함유 가스로서 사용할 수도 있으며, 산소 함유 가스의 분압은 증착 속도 및 산화막의 품질을 고려하여 적절히 선택될 수 있다. 본 발명자들은 산화막 내 전하 밀도를 감소시키기 위한 노력으로서 산화막의 스퍼터링 증착시 산소의 분압을 증가시키는 것이 효과적임을 관찰하였다. 산소 분압은, 바람직하게는, 0.1 내지 0.4의 범위 내일 수 있다.
분석된 샘플들 A 내지 E는 모두 상기 SnOx 소결체 타겟에 인가되는 전력 밀도는 동일하게 유지하고, 상기 AlOx 소결체 타겟에 인가되는 전력 밀도를 변화시켜 증착한 것이다. 각 샘플들 A 내지 E에서, 상기 SnOx 소결체 타겟에 인가된 전력은 4.4 W/cm2의 공통된 크기를 가지며, 상기 AlOx 소결체 타겟에 인가된 전력은 각각 1.1 W/cm2, 1.6 W/cm2, 2.2 W/cm2 , 3.3 W/cm2 및 4.4 W/cm2 크기를 가진다.
도 2a를 참조하면, 샘플 C의 경우, 86 cm2/Vㆍs 의 높은 홀 이동도를 얻을 수 있었으며, 샘플 B와 샘플 D의 경우, 홀 이동도가 각각 38 cm2/Vㆍs 및 45.8 cm2/Vㆍs로 샘플 C에 비하여 작지만 비교적 높은 값을 얻을 수 있었다. 샘플 B, C 및 D의 전하 밀도는 각각 약 2.52×1019cm-3, 약 1.32×1019cm-3 및 약 1.25×1019cm-3 이다. 이에 따르면, 산화막 내 Al의 함유량이 증가할수록 전하 밀도가 감소함을 확인할 수 있다. 이는 Al의 첨가로 인하여 SnO 막의 산소 공핍 결함으로부터 발생하는 전자가 감소되기 때문인 것으로 여겨진다.
샘플 A 와 E에서는 전하 밀도가 측정되지 않았다. 이는 샘플 A와 E가 전기적으로 부도체이기 때문인 것으로 추측된다. 실험적으로, 산화막 내 Sn과 Al의 몰비가 1: 0.05 내지 1: 0.2의 범위 내에서 박막 트랜지스터를 위한 최적화된 활성층이 얻어졌다.
도 2b에 도시된 X선 회절 결과를 참조하면, 비교 샘플 R은 샘플 A 내지 E와 동일한 증착 조건에서 증착되었지만 Al이 전혀 첨가되지 않은 SnO 막으로서, 이에 서는 결정 구조가 관찰되지 않았다. 그러나, Al이 첨가된 샘플 A, B 및 C에서는 SnO 결정이 갖는 약한 피크가 관찰되었다. 즉, 본 실시예에서 Al이 함유되지 않은 SnO 막(비교 샘플 R)은 비정질 구조를 갖지만, SnO 막 내에 Al이 첨가되면서 Sn 및 Al을 포함하는 산화막 내에 SnO의 마이크로 결정 조직이 형성되었음을 추측할 수 있다.
도 3은 도 2a 및 도 2b를 참조하여 상술한 샘플 A 내지 E의 열처리 결과를 도시하는 그래프이다. 열처리 공정은 350 ℃에서 수소 및 질소 가스의 혼합 분위기에서 수행하였다. 다른 실시예에서, 열처리 공정은 산소 공핍 결함의 제어를 위해 산소를 포함하는 O2 및 O3, 질소 산화물 가스, 수증기 중 적어도 어느 하나를 사용하는 산화성 분위기에서 수행될 수도 있다.
도 3을 참조하면, 샘플 C의 경우 전하 밀도가 약 3 ×1019 cm-3이지만, 샘플 D와 E의 경우 전하 밀도는 급격히 감소되어 각각 7.8 ×1017 cm-3 및 1.1×1017 cm-3 이다. 한편, 샘플 C, D 및 E의 홀 이동도는 열처리 전에 비하여 각각 1.3 cm2/Vㆍs, 1.7 cm2/Vㆍs 및 15.2 cm2/Vㆍs로 감소되었음을 확인할 수 있다. 이와 같은 홀 이동도의 감소는 약 350 ℃의 열처리에 의해 산화막의 결정화가 상당히 진행되었기 때문인 것으로 추측된다. 활성층 내 Al의 함유량이 상대적으로 작은 샘플 A 및 B에서는 측정 결과를 얻을 수 없었다.
샘플 C, D 및 E의 전하 밀도 변화를 보면, 열처리 이전의 결과와 마찬가지로, AlOx 소결체 타겟에 인가되는 전력 밀도가 증가할수록, 즉 산화막 내의 Al의 함유량이 증가할수록, 전하 밀도가 감소됨을 확인할 수 있다. 열처리에 의한 홀 이동도와 전하 밀도의 감소에 의해 박막 트랜지스터의 Ion/off의 특성이 개선될 수 있다. 상기 열처리 공정의 온도는 350 ℃를 포함하여 활성층의 형성 온도로부터 400 ℃ 이하에서 선택될 수 있다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 Sn 및 Al을 포함하는 산화막의 광투과도를 나타내는 그래프이다. 도 4a는 도 2a를 참조하여 상술한 샘플 A, B 및 C에 대한 증착 상태의 광투과도에 관한 것이며, 도 4b는 샘플 A, B 및 C를 350 ℃에서 열처리한 이후에 평가된 광투과도에 관한 것이다.
도 4a를 참조하면, 샘플 A, B 및 C는 모두 400 nm 이상의 파장을 갖는 광에 대하여 80% 이상의 광투과도를 나타내었다. 도 4b를 참조하면, 샘플 A, B 및 C는 열처리에 의해 광투과도가 더욱 개선되어, 400 nm 이상의 파장에서 90 % 이상의 광투과도를 나타낸다. 따라서, 본 발명의 실시예에 따른 Sn 및 Al의 산화막을 박막 트랜지스터의 활성층으로서 적용하면, 화소 영역 또는 수광 영역을 위한 유효 면적의 제약 없이 채널 면적을 증가시킬 수 있다.
도 5는 본 발명의 실시예에 따른 전계 효과 박막 트랜지스터의 IDS-VGS 특성을 도시하는 그래프이다. 측정된 전계 효과 박막 트랜지스터 샘플에서, 활성층은 110 ℃의 기판 온도에서 증착되었으며, 1000 ㎛의 폭(W), 300 ㎛의 길이(L) 및 50 nm의 두께를 가진다. 게이트 절연막은 Al 산화막이며, 두께는 100 nm이다. 소오스에 대한 드레인 전압(VDS)은 0.1 V이다. 전계 효과 박막 트랜지스터의 드레인 전류(ID)는 아래 수학식 1과 같이 근사되었다.
여기서, ID는 드레인 전류, W 및 L는 각각 채널의 폭 및 길이, Cox는 게이트 절연막의 단위면적당 유전율, VG는 게이트 도전막에 인가되는 전압, VDS는 소오스에 대한 드레인 전압이며, VT는 문턱 전압이다.
도 5를 참조하면, 점선은 곡선의 기울기가 최대인 점에서 수평축까지의 외삽을 나타낸다. 외삽은 10.4 V에서 교차한다. 따라서, 활성층은 10.4 V의 문턱 전압 VT을 갖는다. 또한, 외삽의 기울기로부터 구해지는 전계 효과 이동도 μFE는 약 0.48 cm2/VㆍS이다. 측정된 ION/OFF은 106으로 실제 응용에 적합한 양호한 결과가 얻어졌다.
전술한 박막 트랜지스터를 행 × 열의 2차원 어레이 형태로 배열하고, 모든 열 방향의 박막 트랜지스터들의 게이트 전극막을 서로 전기적으로 연결하여 게이트 라인을 형성하고, 모든 행 방향의 박막 트랜지스터들의 소오스 및 드레인 전극들 중 어느 하나를 전기적으로 연결하여 데이터 라인을 형성하여 능동형 매트릭스 구동 소자를 구현할 수 있다. 능동형 매트릭스 구동 소자는 액정 디스플레이(LCD), 전계 방출 디스플레이(FED), 전기 영동 디스플레이(EPD), 유기ㆍ무기 발광(organicㆍinorganic electrolumininance) 소자 및 자기 볼 디스플레이와 같은 전자 디스플 레이 장치 또는 디지털 카메라와 같은 촬상 장치의 발광 부재 또는 수광 부재를 구동을 위해 응용될 수 있다.
본 발명은 상술한 실시예들과 함께 이하의 다른 실시예들을 포함한다.
본 발명자들은, 산화물의 주된 구성 원소인 주석 대신에 유사한 원자가를 갖는 아연을 사용한 경우, 즉, 주된 원소인 아연(Zn)과, 첨가 원소인 알루미늄(Al), 마그네슘(Mg) 및 타이타늄(Ti) 중 적어도 어느 하나를 포함하는 산화물도 전계 효과 트랜지스터의 활성층으로서 양호한 반도체 특성을 가질 것으로 예상하고 있다.
따라서, 본 발명의 다른 실시예는, 아연(Zn)과, 알루미늄(Al), 마그네슘(Mg) 및 타이타늄(Ti) 중 적어도 어느 하나를 포함하는 산화물로 형성된 활성층;
상기 활성층 상에 배치되는 게이트 절연막을 통하여 상기 활성층의 적어도 일부와 중첩되는 게이트 도전막; 및
상기 게이트 도전막에 의해 이격된 상기 활성층의 양 측부들에 각각 접속되는 소오스 및 드레인 전극들을 포함하는 박막 트랜지스터를 포함한다.
또한, 본 발명의 또 다른 실시예는, 활성층 상에 배치되는 게이트 절연막을 통하여 상기 활성층의 적어도 일부와 중첩되는 게이트 도전막; 및 상기 게이트 도전막에 의해 이격된 상기 활성층의 양 측부들에 각각 접속되는 소오스 및 드레인 전극들을 포함하는 박막 트랜지스터의 제조 방법으로서,
상기 박막 트랜지스터가 형성될 기판을 제공하는 단계; 및
상기 기판 상에 아연(Zn)과, 알루미늄(Al), 마그네슘(Mg) 및 타이타늄(Ti) 중 적어도 어느 하나를 포함하는 산화물로 형성된 활성층을 형성하는 단계를 포함 하는 박막 트랜지스터의 제조 방법을 포함한다.
당업자에게 있어서, 본 명세서에 개시된 활성층은 필요에 따라 바이폴라 트랜지스터 또는 버티컬 소자의 활성층에도 적용될 수 있음은 자명하다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a 및 도 1b는 각각 본 발명의 실시예에 따른 박막 트랜지스터들을 도시하는 단면도이다.
도 2a는 본 발명의 실시예에 따른 Sn 및 Al을 포함하는 산화물들의 홀 이동도(hall mobility) 및 전하 밀도(carrier concentration) 특성을 도시하는 그래프이다.
도 2b는 증착된 산화물들의 X선 회절 결과를 나타내는 그래프이다.
도 3은 도 2a 및 도 2b를 참조하여 상술한 샘플 A 내지 E의 열처리 결과를 도시하는 그래프이다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 Sn 및 Al을 포함하는 산화막의 광투과도를 나타내는 그래프이다.
도 5는 본 발명의 실시예에 따른 전계 효과 박막 트랜지스터의 IDS-VGS 특성을 도시하는 그래프이다.
Claims (19)
- 주된 매트릭스를 구성하는 원소인 주석(Sn)과, 알루미늄(Al), 마그네슘(Mg) 및 타이타늄(Ti)으로 이루어진 군에서 선택된 어느 하나 또는 이들의 조합인 첨가 원소를 포함하는 산화물로 형성된 활성층;상기 활성층 상에 배치되는 게이트 절연막을 사이에 두고 상기 활성층의 일부 또는 전부와 중첩되는 게이트 도전막; 및상기 게이트 도전막에 의해 이격된 상기 활성층의 양 측부들에 각각 접속되는 소오스 및 드레인 전극들을 포함하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 박막 트랜지스터는 상기 활성층 상에 순차대로 상기 게이트 절연막 및 게이트 도전막이 형성되는 상부 게이트 구조를 갖는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 박막 트랜지스터는 상기 게이트 도전막 상에 순차대로 상기 게이트 절연막 및 상기 활성층이 형성되는 하부 게이트 구조를 갖는 것을 특징으로 박막 트랜지스터.
- 제 1 항에 있어서,상기 소오스 및 드레인 전극들 중 어느 하나 또는 이들 모두는 투명 도전성 산화물 박막을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제 4 항에 있어서,상기 투명 도전성 산화물 박막은, 인듐-주석-산화물(Indium-Tin-Oxide; ITO), 불화 주석 산화물(Fluorinated tin Oxide; FTO), 인듐 산화물(indium oxide; IO) 및 주석 산화물(tin oxide; SnO2) 중 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 활성층 내의 상기 주석(Sn) : 상기 첨가 원소의 몰비는 1 : 0.005 내지 1 : 0.2의 범위 내인 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 활성층은 비정질 구조를 갖는 것을 특징으로 하는 박막 트랜지스터.
- 제 7 항에 있어서,상기 활성층의 일부 또는 전부는 상기 비정질 구조 내에 SnO 마이크로 결정 조직을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 게이트 절연막은 실리콘 산화물, 또는 Hf, Y, Al, Ta, Sn으로 이루어진 군으로부터 선택된 어느 하나 이상의 산화물 또는 질화물을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 게이트 절연막은 알루미늄 산화막을 포함하는 것을 특징으로 하는 박막 트랜지스터.
- 제 1 항에 있어서,상기 활성층은 상기 주석과 알루미늄의 산화물로 형성되고, N 형 증가형으로 동작하는 것을 특징으로 하는 박막 트랜지스터.
- 활성층 상에 배치되는 게이트 절연막을 사이에 두고 상기 활성층의 일부 또는 전부와 중첩되는 게이트 도전막; 및 상기 게이트 도전막에 의해 이격된 상기 활성층의 양 측부들에 각각 접속되는 소오스 및 드레인 전극들을 포함하는 박막 트랜지스터의 제조 방법으로서,상기 박막 트랜지스터가 형성될 기판을 제공하는 단계; 및상기 기판 상에 주된 매트릭스를 구성하는 원소인 주석(Sn)과, 알루미늄(Al), 마그네슘(Mg) 및 타이타늄(Ti)으로 이루어진 군에서 선택된 어느 하나 또는 이들의 조합인 첨가 원소를 포함하는 산화물로 형성된 활성층을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
- 제 12 항에 있어서, 상기 활성층을 형성하는 단계 이후에,상기 활성층 상에 상기 게이트 절연막을 형성하는 단계; 및상기 게이트 절연막 상에 상기 게이트 도전막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 12 항에 있어서, 상기 활성층을 형성하는 단계 이전에,상기 기판 상에 상기 게이트 도전막을 형성하는 단계; 및상기 게이트 도전막 상에 상기 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 12 항에 있어서,상기 활성층을 형성하는 단계는 솔겔법, 전자빔 증착법, 레이저 융착법 또는 스퍼터링법에 의해 수행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 12 항에 있어서, 상기 활성층을 형성하는 단계 이후에,상기 활성층을 열처리하는 단계를 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 16 항에 있어서,상기 열처리하는 단계는 산화성 분위기에서 수행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 12 항에 있어서,상기 열처리하는 단계는 상기 활성층을 형성하는 단계의 상기 기판 온도 내지 400 ℃ 범위 내의 온도에서 수행되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
- 제 12 항에 있어서,상기 활성층을 형성하는 단계 동안, 상기 기판 온도는 상온 내지 200 ℃의 범위 내인 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
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| KR20060066064A (ko) * | 2003-07-25 | 2006-06-15 | 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘 피 | 3원 화합물 채널 층을 갖는 반도체 장치 |
| JP2007123699A (ja) * | 2005-10-31 | 2007-05-17 | Toppan Printing Co Ltd | 薄膜トランジスタとその製造方法 |
| KR20080052107A (ko) * | 2006-12-07 | 2008-06-11 | 엘지전자 주식회사 | 산화물 반도체층을 구비한 박막 트랜지스터 |
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