KR20080069607A - 반도체 박막, 그의 제조 방법, 박막 트랜지스터 및 액티브매트릭스 구동 표시 패널 - Google Patents

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Abstract

본 발명은 비교적 저온에서 제조할 수 있고, 굴곡성이 있는 수지 기판 상에도 형성 가능한 반도체 박막이며, 가시광에 대하여 안정적이고, 트랜지스터 특성 등의 소자 특성이 높으며, 표시 장치를 구동하는 스위칭 소자로서 이용했을 때에 화소부와 중첩되어도 표시 패널의 휘도를 저하시키지 않는 반도체 박막으로서, 캐리어 밀도가 10+17 cm-3 이하, 홀 이동도가 2 ㎠/V·초 이상, 에너지 밴드갭이 2.4 EV 이상이 되도록 산화아연과 산화인듐을 함유하는 비정질막을 성막한 후, 산화 처리하여 투명 반도체 박막 (40)을 형성한다.
반도체 박막, 박막 트랜지스터, 액티브 매트릭스 구동 표시 패널

Description

반도체 박막, 그의 제조 방법, 박막 트랜지스터 및 액티브 매트릭스 구동 표시 패널{SEMICONDUCTOR THIN FILM, METHOD FOR PRODUCING SAME, THIN FILM TRANSISTOR AND ACTIVE-MATRIX-DRIVEN DISPLAY PANEL}
본 발명은 산화아연과 산화인듐을 함유하는 비정질막으로 이루어지는 반도체 박막, 그의 제조 방법 및 이러한 반도체 박막을 이용한 박막 트랜지스터, 이러한 박막 트랜지스터를 적용한 활성 매트릭스 구동 표시 패널에 관한 것이다.
전계 효과형 트랜지스터는 반도체 메모리 집적 회로의 단위 전자 소자, 고주파 신호 증폭 소자, 액정 구동용 소자 등으로서 널리 이용되고 있어, 현재 가장 많이 실용화되고 있는 전자 디바이스이다.
그 중에서도, 최근 표시 장치의 눈부신 발전에 따라, 액정 표시 장치(LCD)뿐만 아니라, 전계 발광 표시 장치(EL)나 필드에미션 디스플레이(FED) 등의 각종 표시 장치에서 표시 소자에 구동 전압을 인가하여 표시 장치를 구동시키는 스위칭 소자로서 박막 트랜지스터(TFT)가 다용되고 있다.
또한, 그 재료로는 실리콘 반도체 화합물이 가장 널리 이용되고 있는데, 일반적으로 고속 동작이 필요한 고주파 증폭 소자, 집적 회로용 소자 등에는 실리콘 단결정이 이용되고, 액정 구동용 소자 등에는 대면적화의 요구에 따라 비정질 실리 콘이 이용되고 있다.
그러나 결정성의 실리콘계 박막은 결정화를 도모할 때에, 예를 들면 800 ℃ 이상의 고온이 필요해져, 유리 기판 상이나 유기물 기판 상으로의 구성이 곤란하다. 이 때문에, 실리콘 웨이퍼나 석영 등의 내열성이 높은 고가의 기판 상에만 형성할 수 있을 뿐만 아니라, 제조시에 많은 에너지와 공정수를 요하는 등의 문제가 있었다.
한편, 비교적 저온에서 형성할 수 있는 비정질성의 실리콘 반도체(비정질 실리콘)는 결정성의 것에 비하여 스위칭 속도가 느리기 때문에, 표시 장치를 구동하는 스위칭 소자로서 사용했을 때에, 고속인 동화상의 표시에 추종할 수 없는 경우가 있다.
또한, 반도체 활성층에 가시광이 조사되면 도전성을 나타내고, 누설 전류가 발생하여 오동작의 우려가 있는 등, 스위칭 소자로서의 특성이 열화한다는 문제도 있다. 이 때문에, 가시광을 차단하는 차광층을 설치하는 방법이 알려져 있고, 예를 들면 차광층으로는 금속 박막이 이용되고 있다.
그러나 금속 박막으로 이루어지는 차광층을 설치하면 공정이 증가할 뿐만 아니라 부유 전위를 갖게 되기 때문에, 차광층을 그라운드 수준으로 할 필요가 있고, 그 경우에도 기생 용량이 발생한다는 문제가 있다.
또한, 가시광의 투과율이 낮기 때문에, 반도체층이 전극부에 벗어나면 표시부의 투과율이 낮아지고, 백 라이트에 의한 조명 효율이 저하되고, 화면이 어두워질 우려가 있으며, 가공 정밀도의 공차가 작아 비용 상승의 한 원인이 되고 있었 다.
또한, 현재 표시 장치를 구동시키는 스위칭 소자로는 실리콘계의 반도체막을 이용한 소자가 주류를 차지하고 있지만, 이는 실리콘 박막의 안정성, 가공성의 장점 이외에 스위칭 속도가 빠르다는 등, 여러 가지 성능이 양호하기 때문이다. 그리고, 이러한 실리콘계 박막은 일반적으로 화학 증기 석출법(CVD법)에 의해 제조되고 있다.
또한, 종래의 박막 트랜지스터(TFT)는 유리 등의 기판 상에 게이트 전극, 게이트 절연층, 수소화 비정질 실리콘(a-Si:H) 등의 반도체층, 소스 및 드레인 전극을 적층한 역스태거 구조로 되어 있고, 이미지 센서를 비롯하여 대면적 디바이스의 분야에서 액티브 매트릭스형의 액정 디스플레이로 대표되는 평판 디스플레이 등의 구동 소자로서 이용되고 있다. 이들 용도에서는 종래 비정질 실리콘을 이용한 것이어도 고기능화에 따라 작동의 고속화가 요구되고 있다.
이러한 상황하에 최근에는 실리콘계 반도체 박막보다도 안정성이 우수한 것으로서, 산화아연 등의 금속 산화물을 포함하는 투명 반도체 박막, 특히 산화아연 결정을 포함하는 투명 반도체 박막이 주목받고 있다.
예를 들면, 특허 문헌 1이나 특허 문헌 2 등에는, 산화아연을 고온으로 결정화하여 박막 트랜지스터를 구성하는 방법이 기재되어 있다.
특허 문헌 1: 일본 특허 공개 제2003-86808호 공보
특허 문헌 2: 일본 특허 공개 제2004-273614호 공보
<발명의 개시>
<발명이 해결하고자 하는 과제>
그러나 산화아연을 이용한 반도체 박막은 정밀한 결정화 제어를 행하지 않으면 홀 이동도가 낮아지기 때문에, 전계 효과 이동도가 저하되어 스위칭 속도가 낮아진다는 문제가 있었다. 그리고, 결정성을 높이기 위해서는, 실리콘계 박막과 마찬가지로 결정성이 높은 특수한 기판 상에 성막하거나, 500 ℃ 이상의 고온 처리를 행할 필요가 있었다. 이 때문에, 대면적으로 균일하게 행하는 것, 특히 유리 기판 상에서 행하는 것은 곤란하며, 액정 패널로는 실용화가 어려웠다.
본 발명은 상기한 사정을 감안하여 이루어진 것으로, 비교적 저온에서 제조할 수 있으며 굴곡성이 있는 수지 기판 상에도 형성 가능한 반도체 박막이며, 가시광에 대하여 안정적이고, 트랜지스터 특성 등의 소자 특성이 높으며, 표시 장치를 구동하는 스위칭 소자로서 이용했을 시 화소부와 중첩되어도 표시 패널의 휘도를 저하시키지 않는 반도체 박막, 이러한 반도체 박막의 제조 방법, 및 이러한 반도체 박막을 이용하여, 전계 효과 이동도와 온-오프(on-off) 비가 높음과 동시에 누설 전류의 발생 등과 같은 조사광에 의한 영향을 작게 하여 소자 특성을 향상시킨 박막 트랜지스터, 이러한 박막 트랜지스터를 적용한 활성 매트릭스 구동 표시 패널의 제공을 목적으로 한다.
<과제를 해결하기 위한 수단>
상기 과제를 해결하는 본 발명에 따른 반도체 박막은 산화아연과 산화인듐을 함유하는 비정질막으로 이루어지는 반도체 박막으로서, 캐리어 밀도가 10+17 cm-3 이 하, 홀 이동도가 2 ㎠/V·초 이상, 에너지 밴드갭이 2.4 eV 이상인 구성이다.
이러한 구성으로 함으로써, 본 발명에 따른 반도체 박막은 넓은 온도 범위에서 반도체 박막을 제조하기 쉬워짐과 동시에, 대면적에서 균일한 물성을 발현하기 쉬워지기 때문에, 표시 패널 등의 용도에 바람직해진다.
본 발명에 따른 반도체 박막에서 캐리어 밀도가 10+17 cm-3보다 커지면, 박막 트랜지스터 (1) 등의 소자를 구성했을 때에, 누설 전류가 발생됨과 동시에, 노멀온(normal on)이 되거나, 온-오프 비가 작아짐으로써, 양호한 트랜지스터 성능을 발휘할 수 없을 우려가 있다.
또한, 홀 이동도가 2 ㎠/Vs보다 작으면, 박막 트랜지스터 (1)의 전계 효과 이동도가 작아지고, 표시 소자를 구동하는 스위칭 소자로서 이용하는 경우에, 비정질 실리콘과 마찬가지로 스위칭 속도가 느리고, 고속인 동화상의 표시에 추종할 수 없을 우려가 있다.
또한, 에너지 밴드갭이 2.4 eV보다 작으면, 가시광이 조사되었을 때에, 가전자대의 전자가 여기되어 도전성을 나타내고, 누설 전류가 발생되기 쉬워질 우려가 있다.
또한, 본 발명에 따른 반도체 박막은 대면적 상에 균일한 비정질의 막을 형성할 수 있음과 동시에, 막질이 불균일이 되는 것을 회피하기 위해서 상기 비정질막 중 아연[Zn]과 인듐[In]의 원자비가 Zn/(Zn+In)=0.10 내지 0.82로 하는 것이 바람직하고, 상기 비정질막 중 아연 Zn과 인듐 In의 원자비가 Zn/(Zn+In)=0.51 내지 0.80으로 하는 것이 보다 바람직하다.
또한, 본 발명에 따른 반도체 박막은 파장 550 nm에서의 투과율이 75 ％ 이상인 것이 바람직하고, 이와 같이 함으로써 반도체 박막이 화소 전극부에 벗어나는 경우에도 투과율 및 휘도의 저하나 색조의 변화와 같은 결점을 유효하게 회피할 수 있다.
또한, 본 발명에 따른 반도체 박막은 일함수가 3.5 내지 6.5 eV의 비축퇴 반도체 박막인 것이 바람직하다. 일함수를 상기 범위로 함으로써, 누설 전류가 발생하거나, 에너지 장벽 등이 발생하는 것에 의한 트랜지스터의 특성 저하를 유효하게 회피할 수 있다. 또한, 축퇴 반도체이면 캐리어 농도를 저농도로 안정적으로 제어할 수 없을 우려가 있지만, 본 발명에 따른 반도체 박막을 비축퇴 반도체 박막으로 함으로써, 이러한 결점을 유효하게 회피할 수도 있다. 여기서 비축퇴 반도체 박막은 캐리어 농도가 온도에 의존하여 변화하는 반도체 박막을 말하며, 캐리어 농도의 온도 의존성은 홀 측정으로부터 구할 수 있다.
또한, 본 발명에 따른 반도체 박막은 비정질막에 나노결정이 분산되어 있는 것이 바람직하고, 비정질막 중에 나노결정이 분산되어 있으면 홀 이동도가 향상되고, 전계 효과 이동도가 높아져 트랜지스터 특성이 향상되는 경우가 있어 바람직하다.
또한, 본 발명에 따른 반도체 박막은 본 발명의 효과를 손상시키지 않는 범위에서 산화인듐, 산화아연 이외의 제3 금속 원소[M]나 그의 화합물을 함유할 수도 있고, 이 경우 상기 제3 금속 원소[M]와 인듐[In]의 원자비[M/(M+In)]는 0 내지 0.5인 것이 바람직하고, 상기 제3 금속 원소[M]와 인듐[In]의 원자비[M/(M+In)]는 0 내지 0.3인 것이 보다 바람직하다.
또한, 본 발명에 따른 반도체 박막은 X선 산란 측정으로부터 구해지는 운동 직경 분포 함수 (RDF)에서의 원자간 거리가 0.3 내지 0.36 nm 사이의 RDF의 최대값을 A, 원자간 거리가 0.36 내지 0.42 nm 사이의 RDF의 최대값을 B로 했을 때에, A/B>0.8의 관계를 만족시키는 것이 바람직하고, 이 비율(A/B)은 인듐-산소-인듐의 결합 형태가 모서리 공유와 정점 공유를 이루는 비율 또는 단거리 질서의 유지 비율을 나타내고 있는 것으로 추정된다.
그리고, 이 비율이 0.8 이하이면 홀 이동도나 전계 효과 이동도가 저하될 우려가 있다.
또한, 본 발명에 따른 반도체 박막의 제조 방법은 상술한 바와 같은 반도체 박막을 제조함에 있어서, 분위기 가스 중 물 H2O의 분압이 10-3 Pa 이하가 되는 조건으로, 산화아연과 산화인듐을 함유하는 비정질막을 성막하는 방법으로 할 수 있다.
이러한 방법으로 함으로써, 홀 이동도가 저하될 우려가 있다는 결점을 유효하게 회피할 수 있다.
또한, 본 발명에 따른 반도체 박막의 제조 방법은, 기판 온도 200 ℃ 이하에서 물리 성막한 상기 비정질막을 산화 처리하는 공정을 포함하는 방법으로 하는 것이 바람직하고, 기판 온도가 200 ℃보다 높으면, 산화 처리하여도 캐리어 농도가 낮아지지 않거나, 또는 수지제 기판을 이용한 경우 변형이나 치수 변화를 일으킬 우려가 있다.
또한, 상기 범위에서 성막한 반도체 박막을 산소 존재하의 열 처리나 오존 처리 등의 산화 처리를 하는 것이 캐리어 밀도를 안정화시키기 위해서 바람직하다.
열 처리를 하는 경우는, 열 처리시 막면의 온도가 성막시의 기판 온도보다 100 내지 270 ℃ 높은 쪽이 바람직하다. 이 온도차가 100 ℃보다 작으면 열 처리 효과가 없고, 270 ℃보다 높으면 기판이 변형되거나 반도체 박막 계면이 변질되어 반도체 특성이 저하될 우려가 있다. 이러한 결점을 보다 유효하게 회피하기 위해서는, 성막시의 기판 온도보다 열 처리시의 막면의 온도가 130 내지 240 ℃ 높은 것이 보다 바람직하고, 160 내지 210 ℃ 높은 것이 특히 바람직하다.
또한, 본 발명에 따른 박막 트랜지스터는 상술한 바와 같은 반도체 박막을 갖는 구성으로 할 수 있고, 상기 반도체 박막이 수지 기판 상에 설치되어 있는 구성으로 할 수 있다.
또한, 본 발명에 따른 활성 매트릭스 구동 표시 패널은 상술한 바와 같은 박막 트랜지스터를 갖는 구성으로 할 수 있다.
<발명의 효과>
이상과 같이 본 발명에 따르면, 유리 기판이나 수지 기판 등에 넓은 온도 범위에서 형성할 수 있을 뿐만 아니라, 가시광에 대하여 안정적이므로 오작동을 일으키기 어렵고, 누설 전류가 작은 우수한 전계 효과형 트랜지스터를 구성하는 반도체 박막을 제공할 수 있다. 또한, 본 발명의 반도체 박막은 비교적 저온에서 형성할 수 있기 때문에, 수지 기판 상에 형성하여, 굴곡성이 있는 박막 트랜지스터 등을 제공할 수도 있다.
[도 1] 본 발명에 따른 박막 트랜지스터의 실시 형태의 개략을 나타내는 설명도이다.
<도면의 주요 부분에 대한 부호의 간단한 설명>
1: 박막 트랜지스터
40: 투명 반도체 박막
<발명을 실시하기 위한 최선의 형태>
이하, 본 발명의 바람직한 실시 형태에 대해서 설명한다.
또한, 도 1은 본 발명에 따른 박막 트랜지스터의 실시 형태의 개략을 나타내는 설명도이다.
도시하는 예에서, 전계 효과형 트랜지스터로서의 박막 트랜지스터 (1)은 기판 (60) 상에 드레인 전극 (10)과 소스 전극 (20)을 이격하여 형성함과 동시에, 드레인 전극 (10)과 소스 전극 (20)의 각각의 적어도 일부와 접하도록 투명 반도체 박막 (40)을 형성하고, 투명 반도체 박막 (40) 상에 게이트 절연막 (50), 게이트 전극 (30)을 이 순서대로 추가로 형성하여 이루어지는 상부 게이트형의 박막 트랜지스터 (1)로서 구성되어 있다.
본 실시 형태에서 기판 (60)으로는 유리 기판 이외에 폴리에틸렌 테레프탈레이트(PET), 폴리카르보네이트(PC) 등으로 이루어지는 수지제 기판을 이용할 수도 있다.
또한, 게이트 전극 (30), 소스 전극 (20), 드레인 전극 (10)의 각 전극을 형성하는 재료에 특별히 제한은 없고, 본 실시 형태의 효과를 잃지 않는 범위에서 일반적으로 이용되고 있는 것을 임의로 선택할 수 있다. 예를 들면, ITO, IZO, ZnO, SnO2 등의 투명 전극이나, Al, Ag, Cr, Ni, Mo, Au, Ti, Ta 등의 금속 전극, 또는 이들을 포함하는 합금의 금속 전극을 사용할 수 있다.
게이트 전극 (30), 소스 전극 (20), 드레인 전극 (10)의 각 전극은 다른 2층 이상의 도전층을 적층한 다층 구조로 할 수도 있는데, 도시하는 예에서는 각 전극 (30), (20), (10)은 제1 도전층 (31), (21), (11)과 제2 도전층 (32), (22), (12)로 각각 구성되어 있다.
또한, 게이트 절연막 (50)을 형성하는 재료에도 특별히 제한은 없다. 본 실시 형태의 발명의 효과를 잃지 않는 범위에서 일반적으로 이용되고 있는 것을 임의로 선택할 수 있다. 예를 들면, SiO2, SiNx, Al2O3, Ta2O5, TiO2, MgO, ZrO2, CeO2, K2O, Li2O, Na2O, Rb2O, Sc2O3, Y2O3, Hf2O3, CaHfO3 등의 산화물을 사용할 수 있다. 이들 중에서도, SiO2, SiNx, Al2O3, Y2O3, Hf2O3, CaHfO3을 이용하는 것이 바람직하고, 보다 바람직하게는 SiO2, SiNx, Y2O3, Hf2O3, CaHfO3이고, 특히 바람직하게는 SiO2, SiNx이다.
이러한 게이트 절연막 (50)은 다른 2층 이상의 절연막을 적층한 구조일 수도 있다. 또한, 게이트 절연막 (50)은 결정질이거나 비정질일 수도 있지만, 공업적으로 제조하기 쉬운 비정질인 것이 바람직하다.
본 실시 형태에서 투명 반도체 박막 (40)은 산화아연과 산화인듐을 함유하는 비정질을 포함하며, 홀 측정으로 구한 캐리어 밀도가 10+17 cm-3 이하, 홀 이동도가 2 ㎠/Vs 이상, 전도대와 가전자대와의 에너지 밴드갭이 2.4 eV 이상이 되도록 형성되어 있다.
이러한 산화아연과 산화인듐을 함유하는 비정질막은 넓은 온도 범위에서 제조하기 쉬울 뿐만 아니라, 비정질막으로 함으로써 대면적으로 균일한 물성을 발현하기 쉬워지기 때문에, 표시 패널 등의 용도에서 특히 바람직하고, 예를 들면 활성 매트릭스 구동 표시 패널에 바람직하게 이용할 수 있다.
또한, 비정질막인 것은 X선 회절로 명확한 피크가 나타나지 않음으로써 확인할 수 있다.
여기서 캐리어 밀도가 10+17 cm-3보다 커지면 박막 트랜지스터 (1) 등의 소자를 구성했을 때에, 누설 전류가 발생됨과 동시에, 노멀온이 되거나, 온-오프 비가 작아짐으로써, 양호한 트랜지스터 성능을 발휘할 수 없을 우려가 있다. 이러한 결점을 보다 유효하게 회피하기 위해서는, 캐리어 밀도는 10+16 cm-3 이하로 하는 것이 바람직하고, 보다 바람직하게는 10+15 cm-3 이하이며, 10+14 cm-3 이하로 하는 것이 특히 바람직하다.
또한, 홀 이동도가 2 ㎠/Vs보다 작으면 박막 트랜지스터 (1)의 전계 효과 이동도가 작아지며, 표시 소자를 구동하는 스위칭 소자로서 이용하는 경우에 비정질 실리콘과 마찬가지로 스위칭 속도가 느리고, 고속인 동화상의 표시에 추종할 수 없을 우려가 있다. 이러한 결점을 보다 유효하게 회피하기 위해서는, 홀 이동도는 5 ㎠/Vs 이상으로 하는 것이 바람직하고, 보다 바람직하게는 8 ㎠/Vs 이상, 더욱 바람직하게는 11 ㎠/Vs 이상이고, 14 ㎠/Vs 이상으로 하는 것이 특히 바람직하다.
이와 같이, 투명 반도체 박막 (40)을 캐리어 밀도가 10+17 cm-3 이하, 홀 이동도가 2 ㎠/Vs 이상으로 형성함으로써, 전계 효과 이동도와 동시에 온-오프 비도 높고, 노멀오프(normal off)를 나타내고, 핀치오프(pinch-off)가 명료하며, 종래의 비정질 실리콘을 이용한 전계 효과형 트랜지스터 대신에 대면적화가 가능한, 새로운 우수한 전계 효과형 트랜지스터를 얻을 수 있다.
또한, 에너지 밴드갭이 2.4 eV보다 작으면, 가시광이 조사되었을 때에 가전자대의 전자가 여기되어 도전성을 나타내고, 누설 전류가 발생하기 쉬워질 우려가 있다. 이러한 결점을 보다 유효하게 회피하기 위해서는, 에너지 밴드갭은 바람직하게는 2.6 eV 이상, 보다 바람직하게는 2.8 eV 이상, 더욱 바람직하게는 3.0 eV 이상이고, 3.2 eV 이상이 특히 바람직하다.
또한, 투명 반도체 박막 (40)의 비저항은 통상 10-1 내지 10+8 Ωcm이지만, 10-1 내지 10+8 Ωcm인 것이 바람직하고, 100 내지 10+6 Ωcm인 것이 보다 바람직하며, 10+1 내지 10+4 Ωcm인 것이 더욱 바람직하고, 10+2 내지 10+3 Ωcm인 것이 특히 바람직하다.
또한, 투명 반도체 박막 (40)에 산화인듐을 함유시킴으로써 높은 홀 이동도를 실현함과 동시에, 성막시에서의 분위기 가스 중 산소 분압이나 분위기 가스 중 물 H2O 또는 수소 H2의 함유량을 제어함으로써 홀 이동도를 제어할 수 있다.
산화인듐과 함께 산화아연을 함유시키는 것이 유효한 이유는 결정화시에 정3가의 인듐 사이트로 치환함으로써 캐리어 트랩을 발생시키고, 홀 이동도를 너무 저하시키지 않고 캐리어 밀도를 낮추고 있기 때문인 것으로 추정된다.
그리고, 정3가 원소인 인듐에 대하여 정2가 원소인 아연을 함유시킴으로써 캐리어 농도를 감소시킴과 동시에, 후술하는 바와 같이 성막 후에 산화 처리를 실시함으로써 홀 이동도를 저하시키지 않고 캐리어 농도를 제어하는 것도 가능해진다.
또한, 반도체 박막 (50) 중에 함유되는 인듐[In]과 아연[Zn]의 원자비[Zn/(Zn+In)]는 0.10 내지 0.82로 할 수 있다.
원자비[Zn/(Zn+In)]가 0.10보다 작고, 아연의 함유율이 적으면 결정화하기 쉬워지고, 적정한 제조 조건을 선정하지 않으면 대면적 상에 균일한 비정질의 막이 얻어지지 않을 우려가 있다.
한편, 원자비[X/(X+In)]가 0.82보다 커지고, 아연의 함유율이 지나치게 되면 내약품성이 저하되거나, 산화아연의 결정이 생성되어 막질이 불균일해질 우려가 있다.
본 실시 형태에서 상기한 바와 같은 결점을 보다 유효하게 회피하기 위해서는, 원자비[X/(X+In)]는 0.51 내지 0.80인 것이 바람직하고, 보다 바람직하게는 0.55 내지 0.80이며, 0.6 내지 0.75가 특히 바람직하다.
또한, 투명 반도체 박막 (40)은 파장 550 nm에서의 투과율이 75 ％ 이상인 것이 바람직하다. 파장 550 nm에서의 투과율이 75 ％보다 작으면 반도체 박막이 화소 전극부에 벗어나는 경우에 투과율을 저하시키고, 휘도가 저하되거나 색조가 변화될 우려가 있다. 이러한 결점을 보다 유효하게 회피하기 위해서는 파장 550 nm에서의 투과율은 80 ％ 이상이 바람직하고, 85 ％ 이상이 특히 바람직하다.
또한, 투명 반도체 박막 (40)은 일함수가 3.5 내지 6.5 eV인 것이 바람직하다. 일함수가 3.5 eV보다 작으면 게이트 절연막과의 계면에서 전가(電價)의 주입 등이 발생하거나 누설 전류가 발생하는 등, 트랜지스터 특성이 저하될 우려가 있다. 한편, 6.5 eV보다 크면 게이트 절연막과의 계면에서 에너지 장벽 등이 발생하여 핀치오프 특성이 악화되는 등 트랜지스터 특성이 저하될 우려가 있다. 이러한 결점을 보다 유효하게 회피하기 위해서는 일함수는 3.8 내지 6.2 eV가 바람직하고, 4.0 내지 6.0 eV가 보다 바람직하며, 4.3 내지 5.7 eV가 더욱 바람직하고, 4.5 내지 5.5 eV가 특히 바람직하다.
또한, 투명 반도체 박막 (40)은 비축퇴 반도체 박막인 것이 바람직하고, 축퇴 반도체이면 캐리어 농도를 저농도로 안정적으로 제어할 수 없을 우려가 있다.
여기서 비축퇴 반도체 박막이란, 캐리어 농도가 온도에 의존하여 변화하는 반도체 박막이고, 이에 대하여 축퇴 반도체 박막이란, 캐리어 농도가 온도에 의존하지 않고 일정한 값을 나타내는 반도체 박막의 것을 말한다. 이 캐리어 농도의 온도 의존성은 홀 측정으로부터 구할 수 있다.
또한, 투명 반도체 박막 (40)은 비정질막에 나노결정이 분산되어 있는 것이 바람직하다. 비정질막 중에 나노결정이 분산되어 있으면, 홀 이동도가 향상되고 전계 효과 이동도가 높아져 트랜지스터 특성이 향상되는 경우가 있어 바람직하다. 나노결정의 존재는 TEM에서 관찰하는 것으로 확인할 수 있다.
여기서 투명 반도체 박막 (40)에는, 본 실시 형태의 효과를 손상시키지 않는 범위에서 산화인듐, 산화아연 이외의 제3 금속 원소나 그의 화합물이 포함될 수도 있다.
단, 이 경우에는 인듐[In]과 제3 금속 원소[M]의 원자비[M/(M+In)]를 0 내지 0.5로 한다. 원자비[M/(M+In)]가 0.5를 초과하면 홀 이동도가 저하될 우려가 있다. 이는 주원소간의 결합수가 감소하고, 삼투(percolation) 전도가 곤란해지기 때문인 것으로 추정된다.
이러한 결점을 보다 유효하게 회피하기 위해서는, 원자비[M/(M+In)]는 0 내지 0.3인 것이 바람직하다.
또한, 투명 반도체 박막 (40)은 X선 산란 측정으로부터 구해지는 운동 직경 분포 함수(RDF)에서의 원자간 거리가 0.3 내지 0.36 nm 사이의 RDF의 최대값을 A, 원자간 거리가 0.36 내지 0.42 nm 사이의 RDF의 최대값을 B로 했을 때에, A/B>0.8의 관계를 만족시키는 것이 바람직하다.
이 비율(A/B)은, 인듐-산소-인듐의 결합 형태가 모서리 공유와 정점 공유를 이루는 비율 또는 단거리 질서의 유지 비율을 나타내고 있는 것으로 추정되고, 이 비율(A/B)이 0.8 이하이면 홀 이동도나 전계 효과 이동도가 저하될 우려가 있다.
이러한 결점을 보다 유효하게 회피하기 위해서는, 비율(A/B)은 A/B>0.9를 만족시키고 있는 것이 보다 바람직하고, 더욱 바람직하게는 A/B>1.0이며, A/B>1.1을 만족시키는 것이 가장 바람직하고, 비율(A/B)이 큰 것은 짧은 거리의 인듐-인듐의 단거리 질서가 유지되고 있는 것으로 추정된다. 이 때문에, 전자의 이동 경로가 확보되어, 홀 이동도나 전계 효과 이동도의 향상이 기대된다.
본 실시 형태에서 투명 반도체 박막 (40)을 형성하는 성막 방법으로는, 분무법, 침지법, CVD법 등의 화학적 성막 방법 이외에 물리적 성막 방법도 이용할 수 있다. 캐리어 밀도의 제어나, 막질의 향상이 용이하다는 관점에서 물리적 성막 방법이 바람직하다.
물리적 성막 방법으로는, 예를 들면 스퍼터법, 진공 증착법, 이온 플레이팅법, 펄스 레이저 증착법 등을 들 수 있지만, 공업적으로는 양산성이 높은 스퍼터링법이 바람직하다.
스퍼터법으로는, 예를 들면 DC 스퍼터법, RF 스퍼터법, AC 스퍼터법, ECR 스퍼터법, 대향 타겟 스퍼터법 등을 들 수 있다. 이들 중에서도, 공업적으로 양산성이 높으며, RF 스퍼터법보다도 캐리어 농도를 낮추기 쉬운 DC 스퍼터법이나 AC 스퍼터법이 바람직하다. 또한, 성막에 의한 계면의 열화 및 누설 전류를 억제하거나, 온-오프 비 등의 투명 반도체 박막 (40)의 특성을 향상시키기 위해서는, 막질의 제어가 용이한 ECR 스퍼터법이나 대향 타겟 스퍼터법이 바람직하다.
스퍼터법을 이용하는 경우, 산화인듐과 산화아연을 함유하는 소결 타겟을 이용하여도, 산화인듐을 함유하는 소결 타겟과 산화아연을 함유하는 소결 타겟을 이용하여 모두 스퍼터할 수도 있다. 또한, 인듐이나 아연을 포함하는 금속 타겟 또는 합금 타겟을 이용하여 산소 등의 가스를 도입하면서 반응성 스퍼터를 행할 수도 있다.
재현성, 대면적에서의 균일성으로부터 산화인듐과 정2가 원소의 산화물을 함유하는 소결 타겟을 이용하는 것이 바람직하다.
스퍼터법을 이용하는 경우, 분위기 가스 중에 포함되는 물 H2O의 분압이 10-3 Pa 이하가 되도록 한다. 물 H2O의 분압이 10-3 Pa보다 크면 홀 이동도가 저하될 우려가 있다. 이는 수소가 빅스바이트(bixbite) 구조의 인듐 또는 산소와 결합하여 산소-인듐 결합의 모서리 공유 부분을 정점 공유화하기 때문인 것으로 추정된다. 이러한 결점을 보다 유효하게 회피하기 위해서는, H2O의 분압은 바람직하게는 8×10-4 Pa 이하, 보다 바람직하게는 6×10-4 Pa 이하, 더욱 바람직하게는 4×10-4 Pa 이하이고, 2×10-4 Pa 이하가 특히 바람직하다.
또한, 분위기 가스 중 수소 H2 분압은 통상 10-2 Pa 이하, 5×10-3 Pa 이하가 바람직하고, 10-3 Pa 이하가 보다 바람직하며, 5×10-4 Pa 이하가 더욱 바람직하고, 2×10-4 Pa 이하가 특히 바람직하다. 분위기 가스 중에 H2가 존재하면 캐리어 농도가 증가할 뿐만 아니라, 홀 이동도가 저하될 우려가 있다.
또한, 분위기 가스 중 산소 O2 분압은 통상 40×10-3 Pa 이하로 한다. 분위기 가스 중 산소 분압이 40×10-3 Pa보다 크면, 홀 이동도가 저하되거나 홀 이동도나 캐리어 농도가 불안정해질 우려가 있다. 이는 성막시에 분위기 가스 중 산소가 지나치게 많으면, 결정 격자 사이에 혼입되는 산소가 많아져 산란의 원인이 되거나, 또는 막 중에서 용이하게 이탈하여 불안정화하기 때문인 것으로 추정된다.
이러한 결점을 보다 유효하게 회피하기 위해서는, 분위기 가스 중 산소 분압은 바람직하게는 15×10-3 Pa 이하, 보다 바람직하게는 7×10-3 Pa 이하이고, 1×10-3 Pa 이하인 것이 특히 바람직하다.
또한, 도달 진공도는 통상 10-5 Pa 이하로 한다. 도달 진공도가 10-5 Pa보다 크면 물 H2O의 분압이 높아지고, 물 H2O의 분압을 10-3 Pa 이하로 할 수 없게 될 우려가 있다. 이러한 결점을 보다 유효하게 회피하기 위해서는, 도달 압력은 바람직하게는 5×10-6 Pa 이하이고, 10-6 Pa 이하인 것이 특히 바람직하다.
또한, 대면적을 스퍼터법으로 성막하는 경우, 막질의 균일성을 갖게 하기 위해서, 기판을 고정시킨 폴더는 회전시키고, 마그네트를 움직여 침식 범위를 넓히는 등의 방법을 취하는 것이 바람직하다.
이러한 성막 공정에서 통상은 기판 온도 200 ℃ 이하로 물리 성막하고, 성막 공정을 끝낸 후에, 산화인듐과 산화아연을 함유하는 박막에 대하여 산화 처리를 실시함으로써, 투명 반도체 박막 (40) 중 캐리어 농도를 제어할 수 있다.
여기서, 성막시에 기판 온도가 200 ℃보다 높으면, 산화 처리하여도 캐리어 농도가 낮아지지 않거나 수지제 기판을 이용한 경우에 변형이나 치수 변화를 일으킬 우려가 있다. 이러한 결점을 보다 유효하게 회피하기 위해서는 기판 온도는 바람직하게는 180 ℃ 이하, 보다 바람직하게는 150 ℃ 이하, 더욱 바람직하게는 120 ℃ 이하이고, 90 ℃ 이하인 것이 특히 바람직하다.
이러한 성막 공정을 끝낸 후에, 본 실시 형태에서는 산화인듐과 산화아연을 함유하는 박막에 대하여 산화 처리를 실시함으로써, 투명 반도체 박막 (40) 중 캐리어 농도를 제어할 수 있다.
또한, 성막시에 산소 등의 가스 성분의 농도를 제어하여 캐리어 농도를 제어하는 방법도 있지만, 이러한 방법으로는 홀 이동도가 저하될 우려가 있다. 이는 캐리어 제어를 위해서 도입한 가스 성분이 막 중에 혼입되어 산란 인자로 되어 있기 때문인 것으로 추정된다.
또한, 산화 처리로는 산소 존재하에서 통상 80 내지 650 ℃, 0.5 내지 12000 분의 조건으로 열 처리한다.
열 처리의 온도가 80 ℃보다 낮으면 처리 효과가 발현하지 않거나 시간이 지나치게 걸릴 우려가 있고, 650 ℃보다 높으면 기판이 변형될 우려가 있다. 이러한 결점을 보다 유효하게 회피하기 위해서, 처리 온도는 바람직하게는 120 내지 500 ℃, 보다 바람직하게는 150 내지 450 ℃, 더욱 바람직하게는 180 내지 350 ℃이고, 200 내지 300 ℃가 특히 바람직하다.
또한, 열 처리의 시간이 0.5 분보다 짧으면 내부까지 전열하는 시간이 부족하여 처리가 불충분해질 우려가 있고, 12000 분보다 길면 처리 장치가 커져 공업적으로 사용할 수 없거나 처리 중에 기판이 파손·변형될 우려가 있다. 이러한 결점을 보다 유효하게 회피하기 위해서, 처리 시간은 바람직하게는 1 내지 600 분, 보다 바람직하게는 5 내지 360 분, 더욱 바람직하게는 15 내지 240 분이고, 30 내지 120 분이 특히 바람직하다.
또한, 산화 처리로는 산소 존재하에 램프 어닐링 장치(LA; Lamp Annealer), 급속 열 어닐링 장치(RTA; Rapid Thermal Annealer) 또는 레이저 어닐링 장치에 의해 열 처리할 수 있고, 산화 처리로서 오존 처리 또한 적용할 수도 있다.
이하, 구체적인 실시예를 들어 본 발명을 보다 상세히 설명한다.
[실시예 1]
(1) 스퍼터링 타겟의 제조, 및 평가
1. 타겟의 제조
원료로서 평균 입경이 3.4 ㎛인 산화인듐과, 평균 입경이 0.6 ㎛인 산화아연을 원자비〔In/(In+Zn)〕가 0.28, 원자비〔Zn/(In+Zn)〕가 0.72가 되도록 혼합하여 이것을 습식 볼밀에 공급하고, 72 시간 동안 혼합 분쇄하여 원료 미분말을 얻었다.
얻어진 원료 미분말을 조립한 후, 직경 10 cm, 두께 5 mm의 치수에 프레스 성형하고, 이것을 소성로에 넣고, 산소 가스 가압하에서 1,400 ℃, 48 시간의 조건으로 소성하여 소결체(타겟)를 얻었다. 이 때, 승온 속도는 3 ℃/분이었다.
2. 타겟의 평가
얻어진 타겟에 대해서 밀도, 벌크 저항값을 측정하였다. 그 결과, 이론 상대 밀도는 99 ％이고, 사 프로브법에 의해 측정한 벌크 저항값은 0.8 mΩ였다.
(2) 투명 반도체 박막의 성막
상기 (1)에서 얻어진 스퍼터링 타겟을 DC 스퍼터법의 하나인 DC 마그네트론 스퍼터링법의 성막 장치에 장착하고, 유리 기판(코닝 1737) 상에 투명 도전막을 성막하였다.
여기서의 스퍼터 조건으로는 기판 온도; 25 ℃, 도달 압력; 1×10-3 Pa, 분위기 가스; Ar 100 ％, 스퍼터 압력(전압); 4×10-1 Pa, 투입 전력 100 W, 성막 시간 20 분간으로 하였다.
이 결과, 유리 기판 상에 막 두께가 약 100 nm의 투명 도전성 산화물이 형성된 투명 도전 유리가 얻어졌다.
또한, 얻어진 막 조성을 ICP법으로 분석한 바, 원자비〔In/(In+Zn)〕가 0.28, 원자비〔Zn/(In+Zn)〕가 0.72였다.
(3) 투명 반도체 박막의 산화 처리
상기 (2)에서 얻어진 투명 반도체 박막을 대기중(산소 존재하) 150 ℃에서 100 시간 동안 가열(대기하 열 처리)함으로써 산화 처리를 행하였다.
(4) 투명 반도체 박막의 물성의 평가
상기 (3)에서 얻어진 투명 반도체 박막의 캐리어 농도 및 홀 이동도를 홀 측정 장치에 의해 측정하였다. 캐리어 농도는 2×1015 cm-3, 홀 이동도 16 ㎠/Vs였다. 또한, 사단자법에 의해 측정한 비저항값은 200 Ωcm였다.
또한, X선 회절로 비정질막인 것을 확인하였다.
홀 측정 장치 및 그 측정 조건은 하기와 같다.
[홀 측정 장치]
도요 테크니카제: 레시 테스트(Resi Test) 8310
[측정 조건]
실온(25 ℃), 0.5[T], AC 자장 홀 측정
또한, 이 투명 도전성 산화물의 투명성에 대해서는 분광 광도계에 의해 파장 550 nm에서의 광선에 대한 광선 투과율이 85 ％이고, 투명성도 우수한 것이었다. 또한, 에너지 밴드갭은 3.3 eV로 충분히 컸다.
[실시예 2 내지 7, 비교예 1 내지 4]
원료의 조성비, 성막 조건, 산화 처리 조건을 표 1과 같이 조정한 것 이외에는 실시예 1과 동일하게 제조 평가하였다.
Figure 112008034797215-PCT00001
또한, 실시예 및 비교예의 반도체 박막에 대해서 이하와 같이 박막 트랜지스터를 제조하고, 그 평가를 행하였다.
[상부 게이트형 투명 박막 트랜지스터]
PET 기판 상에, 성막 시간 이외에는 상기 실시예 1 내지 7, 비교예 1 내지 4와 동일한 조건으로 제조한 30 nm의 투명 반도체 박막을 이용하여, 도 1과 같은 구성으로 채널 길이 L=10 ㎛, 채널폭 W=150 ㎛의 상부 게이트형의 박막 트랜지스터를 구성하였다.
이 때, 게이트 절연막으로서 유전율이 높은 산화이트륨을 두께 170 nm로 적층하여 이용하였다. 또한, 게이트 전극, 소스 전극, 드레인 전극의 각 전극으로서 두께 150 nm의 IZO를 이용하였다.
얻어진 박막 트랜지스터에 대해서 이하의 기준으로 평가하였다. 그 결과를 온-오프 비와 함께 표 1에 통합하여 나타낸다.
[평가 기준]
양호: 10회 이상 동작을 반복하여도 1-V 특성의 이력 현상이 작다.
약간 양호: 10회 이상 동작을 반복하면 1-V 특성에 큰 이력 현상이 발생한다.
불량: 10회 미만의 동작의 반복으로 I-V 특성에 큰 이력 현상이 발생한다.
이상, 본 발명에 대해서 바람직한 실시 형태를 나타내고 설명했지만, 본 발명은 상술한 실시 형태에만 한정되는 것은 아니고, 본 발명의 범위에서 여러 가지 변경 실시가 가능한 것은 물론이다.
예를 들면, 상술한 실시 형태에서는 박막 트랜지스터를 예로 들었지만, 본 발명에 따른 반도체 박막은 여러 가지 전계 효과형 트랜지스터에 적용할 수 있다.
본 발명에서의 반도체 박막은 박막 트랜지스터 등의 전계 효과형 트랜지스터에 이용하는 반도체 박막으로서 널리 이용할 수 있다.

Claims (14)

  1. 산화아연과 산화인듐을 함유하는 비정질막으로 이루어지며, 캐리어 밀도가 10+17 cm-3 이하, 홀 이동도가 2 ㎠/V·초 이상, 에너지 밴드갭이 2.4 eV 이상인 것을 특징으로 하는 반도체 박막.
  2. 제1항에 있어서, 상기 비정질막 중 아연[Zn]과 인듐[In]의 원자비가 Zn/(Zn+In)=0.10 내지 0.82인 것을 특징으로 하는 반도체 박막.
  3. 제1항에 있어서, 상기 비정질막 중 아연[Zn]과 인듐[In]의 원자비가 Zn/(Zn+In)=0.51 내지 0.80인 것을 특징으로 하는 반도체 박막.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 파장 550 nm에서의 투과율이 75 ％ 이상인 것을 특징으로 하는 반도체 박막.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 일함수가 3.5 내지 6.5 eV의 비축퇴 반도체 박막인 것을 특징으로 하는 반도체 박막.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 비정질막에 나노결정이 분산되어 있는 것을 특징으로 하는 반도체 박막.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 제3 금속 원소[M]를 함유하며, 상기 제3 금속 원소[M]와 인듐[In]의 원자비[M/(M+In)]가 0 내지 0.5인 것을 특징으로 하는 반도체 박막.
  8. 제1항 내지 제6항 중 어느 한 항에 있어서, 제3 금속 원소[M]를 함유하며, 상기 제3 금속 원소[M]와 인듐[In]의 원자비[M/(M+In)]가 0 내지 0.3인 것을 특징으로 하는 투명 산화물 반도체 박막.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, X선 산란 측정으로부터 구해지는 운동 직경 분포 함수(RDF)에서의 원자간 거리가 0.3 내지 0.36 nm 사이의 RDF의 최대값을 A, 원자간 거리가 0.36 내지 0.42 nm 사이의 RDF의 최대값을 B로 했을 때에, A/B>0.8의 관계를 만족시키는 것을 특징으로 하는 반도체 박막.
  10. 제1항 내지 제9항 중 어느 한 항에 기재된 반도체 박막을 제조함에 있어서, 분위기 가스 중 물 H2O의 분압이 10-3 Pa 이하가 되는 조건으로 산화아연과 산화인듐을 함유하는 비정질막을 성막하는 것을 특징으로 하는 반도체 박막의 제조 방법.
  11. 제10항에 있어서, 기판 온도 200 ℃ 이하에서 물리 성막한 상기 비정질막을 산화 처리하는 공정을 포함하는 것을 특징으로 하는 반도체 박막의 제조 방법.
  12. 제1항 내지 제9항 중 어느 한 항에 기재된 반도체 박막을 갖는 것을 특징으로 하는 박막 트랜지스터.
  13. 제12항에 있어서, 상기 반도체 박막이 수지 기판 상에 설치되어 있는 것을 특징으로 하는 박막 트랜지스터.
  14. 제12항 또는 제13항에 기재된 박막 트랜지스터를 갖는 것을 특징으로 하는 활성 매트릭스 구동 표시 패널.
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