JP5829659B2 - スパッタリングターゲット及びその製造方法 - Google Patents

Description

本発明は、酸化物半導体膜をチャンネル層に用いた電界効果型トランジスタ及びその製造方法に関する。

薄膜トランジスタ（ＴＦＴ）等の電界効果型トランジスタは、半導体メモリ集積回路の単位電子素子、高周波信号増幅素子、液晶駆動用素子等として広く用いられており、現在、最も多く実用されている電子デバイスである。
なかでも、近年における表示装置のめざましい発展に伴い、液晶表示装置（ＬＣＤ）、エレクトロルミネッセンス表示装置（ＥＬ）、フィールドエミッションディスプレイ（ＦＥＤ）等の各種の表示装置において、表示素子に駆動電圧を印加して表示装置を駆動させるスイッチング素子として、ＴＦＴが多用されている。

電界効果型トランジスタの主要部材である半導体層（チャンネル層）の材料としては、シリコン半導体化合物が最も広く用いられている。一般に、高速動作が必要な高周波増幅素子や集積回路用素子等には、シリコン単結晶が用いられている。一方、液晶駆動用素子等には、大面積化の要求から非晶性シリコン半導体（アモルファスシリコン）が用いられている。

例えば、ＴＦＴとして、ガラス等の基板上にゲ−ト電極、ゲ−ト絶縁層、水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）等の半導体層、ソ−ス及びドレイン電極を積層した逆スタガ構造のものがある。このＴＦＴは、イメ−ジセンサを始め、大面積デバイスの分野において、アクティブマトリスク型の液晶ディスプレイに代表されるフラットパネルディスプレイ等の駆動素子として用いられている。これらの用途では、従来アモルファスシリコンを用いたものでも高機能化に伴い作動の高速化が求められている。

現在、表示装置を駆動させるスイッチング素子としては、シリコン系の半導体膜を用いた素子が主流を占めているが、それは、シリコン薄膜の安定性、加工性の良さの他、スイッチング速度が速い等、種々の性能が良好なためである。そして、このようなシリコン系薄膜は、一般に化学蒸気析出法（ＣＶＤ）法により製造されている。

ところで、結晶性のシリコン系薄膜は、結晶化を図る際に、例えば、８００℃以上の高温が必要となり、ガラス基板上や有機物基板上への構成が困難である。このため、シリコンウェハーや石英等の耐熱性の高い高価な基板上にしか形成できず、また、製造に際して多大なエネルギーと工程数を要する等の問題があった。
また、結晶性のシリコン系薄膜は、通常ＴＦＴの素子構成がトップゲート構成に限定されるためマスク枚数の削減等コストダウンが困難であった。

一方、アモルファスシリコンの薄膜は、比較的低温で形成できるものの、結晶性のものに比べてスイッチング速度が遅いため、表示装置を駆動するスイッチング素子として使用したときに、高速な動画の表示に追従できない場合がある。
また、半導体活性層に可視光が照射されると導電性を示し、漏れ電流が発生して誤動作のおそれがある等、スイッチング素子としての特性が劣化するという問題もある。そのため、可視光を遮断する遮光層を設ける方法が知られている。例えば、遮光層としては金属薄膜が用いられている。
しかしながら、金属薄膜からなる遮光層を設けると工程が増えるだけでなく、浮遊電位を持つこととなるので、遮光層をグランドレベルにする必要があり、その場合にも寄生容量が発生するという問題がある。

具体的に、解像度がＶＧＡである液晶テレビでは、移動度が０．５〜１ｃｍ^２／Ｖｓのアモルファスシリコンが使用可能であったが、解像度がＳＸＧＡ、ＵＸＧＡ、ＱＸＧＡあるいはそれ以上になると２ｃｍ^２／Ｖｓ以上の移動度が要求される。また、画質を向上させるため駆動周波数を上げるとさらに高い移動度が必要となる。
また、有機ＥＬディスプレイでは電流駆動となるため、ＤＣストレスにより特性が変化するアモルファスシリコンを使用すると長時間の使用により画質が低下するという問題があった。
その他、これらの用途に結晶シリコンを使用すると、大面積に対応できなかったり、高温の熱処理が必要なため製造コストが高くなるという問題があった。

このような状況下、近年にあっては、シリコン系半導体薄膜よりも安定性が優れるものとして、酸化物を用いた酸化物半導体薄膜が注目されている。
例えば、特許文献１には半導体層として酸化亜鉛を使用したＴＦＴが記載されている。
しかしながら、この半導体層では電界効果移動度が１ｃｍ^２／Ｖ・ｓｅｃ程度と低く、ｏｎ−ｏｆｆ比も小さかった。その上、漏れ電流が発生しやすいため、工業的には実用化が困難であった。また、酸化亜鉛を用いた結晶質を含む酸化物半導体については、多数の検討がなされているが、工業的に一般に行われているスパッタリング法で成膜した場合には、次のような問題があった。

即ち、移動度が低い、ｏｎ−ｏｆｆ比が低い、漏れ電流が大きい、ピンチオフが不明瞭、ノーマリーオンになりやすい等、ＴＦＴの性能が低くなるおそれがあった。また、耐薬品性が劣るため、ウェットエッチングが難しい等製造プロセスや使用環境の制限があった。さらに、性能を上げるためには高い圧力で成膜する必要があり成膜速度が遅かったり、７００℃以上の高温処理が必要である等工業化に問題もあった。また、ボトムゲート構成での電解移動度等のＴＦＴ性能が低く、性能を上げるにはトップゲート構成で膜厚を５０ｎｍ以上にする必要がある等ＴＦＴ素子構成上の制限もあった。

このような問題を解決するために、酸化インジウムと酸化亜鉛からなる非晶質の酸化物半導体膜を使用したＴＦＴが検討されている（特許文献２参照）。
しかし、この酸化物半導体膜ではトランジスタとした際にオフ電流が高くオンオフ比が得られにくい等の問題点があった。

また、特許文献３に記載されているように、従来、透明導電膜として検討されていた、インジウム、亜鉛及びガリウム元素を含む複合酸化物を、ＴＦＴに応用することが検討されている（非特許文献１参照）。
しかしながら、この複合酸化物からなる半導体膜を使用したＴＦＴにおいて、Ｓ値を小さく押さえたり、ストレスによる閾値シフトを小さくするには、相応の熱履歴（例えば、３５０℃以上の高温で１時間以上熱処理する等）をかけることが必要であった。また、光や大気等の周囲の影響を受けやすいという問題もあった。

特開２００３−８６８０８号公報 ＵＳ２００５／０１９９９５９ 特開２０００−４４２３６号公報

Ｋｉｍ， Ｃｈａｎｇ Ｊｕｎｇ ｅｔ ａｌ． Ｈｉｇｈｌｙ Ｓｔａｂｌｅ Ｇａ２Ｏ３−Ｉｎ２Ｏ３−ＺｎＯ ＴＦＴ ｆｏｒ Ａｃｔｉｖｅ−Ｍａｔｒｉｘ Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ Ｄｉｓｐｌａｙ Ａｐｐｌｉｃａｔｉｏｎ， Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ， ２００６． ＩＥＤＭ ’０６． Ｉｎｔｅｒｎａｔｉｏｎａｌ（ＩＳＢＮ：１−４２４４−０４３９−８）

本発明は、上記の事情に鑑みなされたものであり、移動度が高く、Ｓ値の低い電界効果型トランジスタの提供を目的とする。
また、低温又は短時間の熱履歴でも高い特性の得られる電界効果型トランジスタの製造方法の提供を目的とする。

本発明によれば、以下の電界効果型トランジスタ等が提供される。
１．基板上に、少なくとも半導体層と、半導体層の保護層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有し、前記ソース電極とドレイン電極が、半導体層を介して接続してあり、前記ゲート電極と前記半導体層の間にゲート絶縁膜があり、前記半導体層の少なくとも一面側に保護層を有し、前記半導体層が、Ｉｎ（インジウム）元素、Ｚｎ（亜鉛）元素及びＧａ（ガリウム）元素を下記（１）〜（３）の原子比で含む複合酸化物からなる電界効果型トランジスタ。
Ｉｎ／（Ｉｎ＋Ｚｎ）＝０．２〜０．８ （１）
Ｉｎ／（Ｉｎ＋Ｇａ）＝０．５９〜０．９９ （２）
Ｚｎ／（Ｇａ＋Ｚｎ）＝０．２９〜０．９９ （３）
２．前記複合酸化物が、さらに、下記（４）の原子比を満たす１に記載の電界効果型トランジスタ。
Ｇａ／（Ｉｎ＋Ｚｎ＋Ｇａ）＝０．０１〜０．２ （４）
３．前記半導体層が非晶質膜であり、その非局在準位のエネルギー幅（Ｅ_０）が１４ｍｅＶ以下である１又は２に記載の電界効果型トランジスタ。
４．前記半導体層が非晶質膜であり、酸化インジウムのビックスバイト構造の稜共有構造の少なくとも一部を維持している１〜３のいずれかに記載の電界効果型トランジスタ。
５．電界効果移動度が１ｃｍ^２／Ｖｓ以上、オンオフ比が１０^６以上、オフ電流が１ｐＡ以下、Ｓ値が０．８Ｖ／ｄｅｃ以下、閾値電圧が０Ｖ以上かつ１０Ｖ以下、１０μＡの直流電圧を５０℃で１００時間加えた前後の閾値電圧のシフト量が１．５Ｖ以下である１〜４のいずれかに記載の電界効果型トランジスタ。
６．前記半導体層を遮光する構造を有する１〜５のいずれかに記載の電界効果型トランジスタ。
７．前記半導体層の保護層が非晶質酸化物又は非晶質窒化物である１〜６のいずれかに記載の電界効果型トランジスタ。
８．前記ソース電極、ドレイン電極及びゲート電極の少なくとも１つが銅を含む合金からなる１〜７のいずれかに記載の電界効果型トランジスタ。
９．前記半導体層と、前記ソース電極、ドレイン電極及びゲート電極の少なくとも１つとの間に、コンタクト層を有する１〜８のいずれかに記載の電界効果型トランジスタ。
１０．前記半導体層とゲート絶縁膜との間、及び／又は前記半導体層と保護層との間に、前記半導体層よりも抵抗の高い酸化物抵抗層を有する１〜９のいずれかに記載の電界効果型トランジスタ。
１１．前記半導体層が、さらに、Ｓｎ（錫）、Ｇｅ（ゲルマニウム）、Ｓｉ（ケイ素）、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）及びＨｆ（ハフニウム）からなる群より選択される１以上の元素を１００〜１００００原子ｐｐｍ含む１〜１０のいずれかに記載の電界効果型トランジスタ。
１２．複合酸化物の焼結ターゲットを用い、ＤＣ又はＡＣスパッタリングにより半導体層を成膜する工程と、半導体層と半導体の保護層を形成した後に７０〜３５０℃で熱処理する工程を含む１〜１１のいずれかに記載の電界効果型トランジスタの製造方法。
１３．上記１〜１１のいずれかに記載の電界効果型トランジスタを使用した液晶ディスプレイ又は有機エレクトロルミネッセンスディスプレイ。
１４．Ｉｎ（インジウム）元素、Ｚｎ（亜鉛）元素及びＧａ（ガリウム）元素を下記（１）〜（３）の原子比で含む複合酸化物からなる酸化物半導体用焼結ターゲット。
Ｉｎ／（Ｉｎ＋Ｚｎ）＝０．２〜０．８ （１）
Ｉｎ／（Ｉｎ＋Ｇａ）＝０．５９〜０．９９ （２）
Ｚｎ／（Ｇａ＋Ｚｎ）＝０．２９〜０．９９ （３）
１５．さらに、Ｓｎ（錫）、Ｇｅ（ゲルマニウム）、Ｓｉ（ケイ素）、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）及びＨｆ（ハフニウム）からなる群より選択される１以上の元素を１００〜１００００原子ｐｐｍ含む１４に記載の複合酸化物からなる酸化物半導体用焼結ターゲット。

本発明によれば、移動度が高く、Ｓ値の低い電界効果型トランジスタが得られる。また、低温又は短時間の熱履歴で電界効果型トランジスタを製造することができる。

本発明の一実施形態の電界効果型トランジスタの概略断面図である。 電界効果型トランジスタ１の概略上面図である。 本発明の他の実施形態の電界効果型トランジスタの概略断面図である。 本発明の他の実施形態の電界効果型トランジスタの概略断面図である。 本発明の他の実施形態の電界効果型トランジスタの概略断面図である。 本発明の他の実施形態の電界効果型トランジスタの概略断面図である。 本発明の他の実施形態の電界効果型トランジスタの概略断面図である。 伝達曲線の例を示す図であり、（ａ）はヒステリシスの少ない例であり、（ｂ）はヒステリシスのある例である。 比較例２等で作製した電界効果型トランジスタの概略断面図である。 参考例２１及び実施例２２で作製した半電界効果型トランジスタの概略断面図である。 参考例２３及び参考例２４で作製した半電界効果型トランジスタの概略断面図である。

本発明の電界効果型トランジスタは、基板上に、少なくとも半導体層と、半導体層の保護層と、ソース電極と、ドレイン電極と、ゲート絶縁膜と、ゲート電極とを有する。
図１は、本発明の一実施形態の電界効果型トランジスタの概略断面図である。
電界効果型トランジスタ１では、熱酸化膜１１を有するシリコン基板１０上に、ゲート電極１２がストライプ状に形成されている。このゲート電極１２を覆うようにゲート絶縁膜１３を有し、このゲート絶縁膜１３上であって、かつ、ゲート電極１２上に半導体層１４（活性層）が形成されている。
半導体層１４の一端１４ａに、ゲート電極１２と直交する方向にソース電極１５が接続されている。また、半導体層１４の一端１４ａに対向する他端１４ｂにドレイン電極１６が接続されている。
半導体層１４、ソース電極１５及びドレイン電極１６を覆うように保護層１７が形成されている。

図２は、ゲート電極１２、半導体層１４、ソース電極１５及びドレイン電極１６の位置関係を示す概略上面図である。位置関係の可視化のため一部の部材を省略してある。

本発明の電界効果型トランジスタは、半導体層の保護層を有することを特徴とする。半導体層の保護層が無いと、真空中や低圧下で半導体層の表面層の酸素が脱離し、オフ電流が高くなったり、閾値電圧が負になるおそれがある。また、大気下でも湿度等周囲の影響を受け、閾値電圧等のトランジスタ特性のばらつきが大きくなるおそれがある。

また、本発明では半導体層が、Ｉｎ（インジウム）元素、Ｚｎ（亜鉛）元素及びＧａ（ガリウム）元素を下記（１）〜（３）の比率（原子比）で含む複合酸化物からなることを特徴とする。
Ｉｎ／（Ｉｎ＋Ｚｎ）＝０．２〜０．８ （１）
Ｉｎ／（Ｉｎ＋Ｇａ）＝０．５９〜０．９９ （２）
Ｚｎ／（Ｇａ＋Ｚｎ）＝０．２９〜０．９９ （３）

半導体層を上記の複合酸化物から形成することによって、移動度が高く、Ｓ値の低い電界効果型トランジスタが得られる。また、低温又は短時間の熱履歴でも、高い特性の得られる電界効果型トランジスタとなる。

上記（１）においてＩｎの比率が０．２より小さいと、移動度が低くなったり、Ｓ値が大きくなったり、耐湿性が低下したり、酸・アルカリ等への耐薬品性が低下するおそれがある。一方、０．８より大きいと、オフ電流やゲートリーク電流が大きくなったり、Ｓ値が大きくなったり、閾値が負になりノーマリーオンとなるおそれがある。
Ｉｎ／（Ｉｎ＋Ｚｎ）は、好ましくは０．３〜０．７５であり、より好ましくは０．３５〜０．７である。

上記（２）においてＩｎの比率が０．５９より小さいと、移動度が低くなったり、Ｓ値が大きくなったり、閾値電圧が高くなるおそれがある。一方、０．９９より大きいと、オフ電流やゲートリーク電流が大きくなったり、閾値が負になりノーマリーオンとなったり、閾値電圧のシフトが大きくなるおそれがある。
Ｉｎ／（Ｉｎ＋Ｇａ）は、好ましくは０．６〜０．９８であり、より好ましくは０．６５〜０．９８、特に好ましくは０．７〜０．９７である。

上記（３）においてＺｎの比率が０．２９より小さいと、移動度が低くなったり、Ｓ値が大きくなったり、安定化させるのに高温あるいは長時間の熱処理が必要となったり、ウェットエッチングレートが遅くなるおそれがある。一方、０．９９より大きいと移動度が低くなったり、Ｓ値が大きくなったり、熱安定性や耐熱性が低下したり、耐湿性が低下したり、酸・アルカリ等への耐薬品性が低下したり、閾値電圧のシフトが大きくなるおそれがある。
Ｚｎ／（Ｇａ＋Ｚｎ）は、好ましくは０．４５〜０．９８、より好ましくは０．６〜０．９８、特に好ましくは０．７〜０．９７である。

本発明においては、半導体層が、さらに、下記（４）の比率（原子比）を満たすことが好ましい。
Ｇａ／（Ｉｎ＋Ｚｎ＋Ｇａ）＝０．０１〜０．２ （４）
上記（４）においてＧａの比率が０．２より大きいと、Ｓ値が大きくなったり、移動度が低下したり、閾値電圧が大きくなったりするおそれがある。一方、０．０１より小さいと熱安定性や耐熱性が低下したり、耐湿性が低下したり、酸・アルカリ等への耐薬品性が低下したり、閾値電圧のシフトが大きくなるおそれがある。
Ｇａ／（Ｉｎ＋Ｚｎ＋Ｇａ）は、Ｓ値を低減し、かつオンオフ比を向上させるには、０．０１〜０．０５であることがより好ましく、０．０２〜０．０５がさらに好ましい。
また、閾値電圧のシフトを抑えかつオンオフ比を向上させるには０．０５〜０．２がより好ましく、０．０５〜０．１２であることがさらに好ましく、０．０５〜０．１であることが特に好ましい。

さらに、半導体層が、下記（５）あるいは（６）の比率（原子比）を満たすことが用途により使い分けられることができ特に好ましい。
Ｉｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）＝０．３〜０．５ （５）
Ｉｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）＝０．５〜０．７（０．５は含まない）（６）
上記（５）の比率はオフ電流を低減しやすくオンオフ比を高くすることができる。また、成膜条件や後処理条件のマージンも広い。上記（６）の比率だと移動度を高く、閾値電圧を小さくすることができる。

本発明の電界効果型トランジスタの構成は、図１に示した電界効果型トランジスタ１に限られない。例えば、以下の図３〜図７に示す構成が挙げられる。
図３は、本発明の他の実施形態の電界効果型トランジスタの概略断面図である。電界効果型トランジスタ２は、半導体層１４上に保護層２１を積層した構成をしている。その他は上記電界効果型トランジスタ１と同様である。

図４は、トップゲート型の電界効果型トランジスタの例を示す概略断面図である。
電界効果型トランジスタ３では、基板３０上にソース電極３５及びドレイン電極３６が形成され、その間隙及びこれら電極の一部を覆うように半導体層３４が設けられている。そして、半導体層３４にゲート絶縁膜３３を介してゲート電極３２が形成されている。
トランジスタ３では、基板３０が保護層３７の役割をしている。
尚、保護層は、図１及び３に示すトランジスタのようなボトムゲート型構造に利用することが好ましい。ボトムゲート型のトランジスタでは保護層が無いと半導体層の主要部分が露出するため保護層の効果が大きい。

本発明の電界効果型トランジスタでは、半導体層を遮光する構造（例えば、遮光層）があることが好ましい。
図５は、本発明の他の実施形態の電界効果型トランジスタの概略断面図である。電界効果型トランジスタ４は、半導体層１４を遮光するため、保護層１７上に遮光層２２を有している。その他は上記電界効果型トランジスタ１と同様である。尚、基板１０側では、ゲート電極１２が遮光層として機能する。
遮光構造がないと、半導体層１４に光があたった場合にキャリア電子が励起され、オフ電流が高くなるおそれがある。
遮光層は半導体層の上部、下部どちらかでも構わないが、上部及び下部の両方にあることが好ましい。また、遮光層はゲート絶縁膜やブラックマトリックス等と兼用されていても構わない。片側だけでは遮光層が無い側から光が照射されないよう構造上工夫する必要がある。

本発明の電界効果型トランジスタでは、半導体層と、ソース電極、ドレイン電極及びゲート電極の少なくとも１つとの間に、コンタクト層を有することが好ましい。
図６は、本発明の他の実施形態の電界効果型トランジスタの概略断面図である。電界効果型トランジスタ５は、半導体層１４とソース電極１５の間、及び半導体層１４とドレイン電極１６の間に、それぞれコンタクト層２３を有する。その他は上記電界効果型トランジスタ１と同様である。
尚、コンタクト層は半導体層１４の端部を変性させることによって形成してもよい。
図７は、本発明の他の実施形態の電界効果型トランジスタの概略断面図である。
このトランジスタでは、半導体層の端部１４ａ、１４ｂを変性してコンタクト層２３’を形成している。

以下、本発明の電界効果型トランジスタを構成部材について説明する。
１．基板
特に制限はなく、本技術分野で公知のものを使用できる。例えば、ケイ酸アルカリ系ガラス、無アルカリガラス、石英ガラス等のガラス基板、シリコン基板、アクリル、ポリカーボネート、ポリエチレンナフタレート（ＰＥＮ）等の樹脂基板、ポリエチレンテレフタレート（ＰＥＴ）、ポリアミド等の高分子フィルム基材等が使用できる。
基板や基材の厚さは０．１〜１０ｍｍが一般的であり、０．３〜５ｍｍが好ましい。ガラス基板の場合は、化学的に、或いは熱的に強化させたものが好ましい。
透明性や平滑性が求められる場合は、ガラス基板、樹脂基板が好ましく、ガラス基板が特に好ましい。軽量化が求められる場合は樹脂基板や高分子基材が好ましい。

２．半導体層
半導体層は、上述したとおりＩｎ（インジウム）元素、Ｚｎ（亜鉛）元素及びＧａ（ガリウム）元素を上記（１）〜（３）の比率、好ましくは（１）〜（４）の比率を満たすように含有する複合酸化物からなる。
このような半導体層は、例えば、上記比率（１）〜（３）又は（１）〜（４）を満たすターゲットを使用して薄膜を形成することで作製できる。

ターゲットは、例えば、酸化インジウム、酸化亜鉛及び酸化ガリウムを上記の元素比率を満たすように含む混合粉体を原料とする。原料粉体をボールミル等で微粉体化した後、ターゲット状に成形し焼成すること等によって作製できる。
尚、使用する原料粉体は、ターゲットの端材や使用済みターゲット等の高純度酸化インジウム含有スクラップから回収して作製したものであってもよい。特に、ＩＴＯターゲットから回収したものは、不純物としてＳｎ（錫）を適度に含んでおり好ましい。酸化インジウムの回収は特開２００２−０６９５４４号に記載の方法等、公知の方法を用いることができる。

また、Ｓｎ（錫）、Ｇｅ（ゲルマニウム）、Ｓｉ（ケイ素）、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）及びＨｆ（ハフニウム）からなる群より選択される１以上の元素を１００〜１００００原子ｐｐｍ含むように原料に添加することが好ましい。

各原料粉の純度は、通常９９．９％（３Ｎ）以上、好ましくは９９．９９％（４Ｎ）以上、さらに好ましくは９９．９９５％以上、特に好ましくは９９．９９９％（５Ｎ）以上である。各原料粉の純度が９９．９％（３Ｎ）未満だと、不純物により半導体特性が低下する、信頼性が低下するなどのおそれがある。
原料粉について、酸化インジウム粉の比表面積を８〜１０ｍ^２／ｇ、酸化ガリウム粉の比表面積を５〜１０ｍ^２／ｇ、酸化亜鉛粉の比表面積を２〜４ｍ^２／ｇとすることが好ましい。又は、酸化インジウム粉のメジアン径を１〜２μｍ、酸化ガリウム粉のメジアン径を１〜２μｍ、酸化亜鉛粉のメジアン径を０．８〜１．６μｍとすることが好ましい。
尚、酸化インジウム粉の比表面積と酸化ガリウム粉の比表面積が、ほぼ同じである粉末を使用することが好ましい。これにより、より効率的に粉砕混合できる。具体的には、比表面積の差を５ｍ^２／ｇ以下にすることが好ましい。比表面積が違いすぎると、効率的な粉砕混合が出来ず、焼結体中に酸化ガリウム粒子が残る場合がある。

混合粉体を、例えば、湿式媒体撹拌ミルを使用して混合粉砕する。このとき、粉砕後の比表面積が原料混合粉体の比表面積より１．５〜２．５ｍ^２／ｇ増加する程度か、又は粉砕後の平均メジアン径が０．６〜１μｍとなる程度に粉砕することが好ましい。このように調整した原料粉を使用することにより、仮焼工程を全く必要とせずに、高密度の酸化物焼結体を得ることができる。また、還元工程も不要となる。
尚、原料混合粉体の比表面積の増加分が１．０ｍ^２／ｇ未満又は粉砕後の原料混合粉の平均メジアン径が１μｍを超えると、焼結密度が十分に大きくならない場合がある。一方、原料混合粉体の比表面積の増加分が３．０ｍ^２／ｇを超える場合又は粉砕後の平均メジアン径が０．６μｍ未満にすると、粉砕時の粉砕器機等からのコンタミ（不純物混入量）が増加する場合がある。
ここで、各粉体の比表面積はＢＥＴ法で測定した値である。各粉体の粒度分布のメジアン径は、粒度分布計で測定した値である。これらの値は、粉体を乾式粉砕法、湿式粉砕法等により粉砕することにより調整できる。

粉砕工程後の原料をスプレードライヤー等で乾燥した後、成形する。成形は公知の方法、例えば、加圧成形、冷間静水圧加圧が採用できる。
次いで、得られた成形物を焼結して焼結体を得る。焼結は、１２００〜１６００℃で２〜２０時間焼結することが好ましく、１２５０〜１４００℃がより好ましい。１２００℃未満では、密度が向上せず、また、１６００℃を超えると亜鉛が蒸散し、焼結体の組成が変化したり、ターゲットの平均結晶粒径が大きくなりすぎたり、蒸散により焼結体中にボイド（空隙）が発生したりする場合がある。
また、焼結は酸素を流通することにより酸素雰囲気中で焼結するか、加圧下にて焼結するのがよい。これにより亜鉛の蒸散を抑えることができ、ボイド（空隙）のない焼結体が得られる。

このようにして製造した焼結体は、密度が高いため、使用時におけるノジュールやパーティクルの発生が少ないことから、膜特性に優れた酸化物半導体膜を作製することができる。
酸化物焼結体は、研磨等の加工を施すことによりターゲットとなる。具体的には、焼結体を、例えば、平面研削盤で研削して表面粗さＲａを５μｍ以下とする。さらに、ターゲットのスパッタ面に鏡面加工を施して、平均表面粗さＲａが１０００オングストローム以下としてもよい。この鏡面加工（研磨）は機械的な研磨、化学研磨、メカノケミカル研磨（機械的な研磨と化学研磨の併用）等の、すでに知られている研磨技術を用いることができる。例えば、固定砥粒ポリッシャー（ポリッシュ液：水）で＃２０００以上にポリッシングしたり、又は遊離砥粒ラップ（研磨材：ＳｉＣペースト等）にてラッピング後、研磨材をダイヤモンドペーストに換えてラッピングすることによって得ることができる。このような研磨方法には特に制限はない。

得られたターゲットをバッキングプレートへボンディングすることにより、各種成膜装置に装着して使用できる。成膜法としては、例えば、スパッタリング法、ＰＬＤ（パルスレーザーディポジション）法、真空蒸着法、イオンプレーティング法等が挙げられる。
尚、ターゲットの清浄処理には、エアーブローや流水洗浄等を使用できる。エアーブローで異物を除去する際には、ノズルの向い側から集塵機で吸気を行なうとより有効に除去できる。
エアーブローや流水洗浄の他に、超音波洗浄等を行なうこともできる。超音波洗浄では、周波数２５〜３００ＫＨｚの間で多重発振させて行なう方法が有効である。例えば周波数２５〜３００ＫＨｚの間で、２５ＫＨｚ刻みに１２種類の周波数を多重発振させて超音波洗浄を行なうのがよい。
尚、ターゲットをスパッタリングターゲットとして使用する場合、ターゲットのバルク抵抗は、２０ｍΩｃｍ未満であることが好ましく、１０ｍΩｃｍ未満がより好ましく、５ｍΩｃｍ未満がさらに好ましく、２ｍΩｃｍ未満が特に好ましい。２０ｍΩｃｍ以上の場合、長い時間ＤＣスパッタリングを続けたときに、異常放電によりスパークが発生し、ターゲットが割れたり、スパークにより飛び出した粒子が成膜基板に付着し、酸化物半導体膜としての性能を低下させたりする場合がある。また、放電時にターゲットが割れるおそれもある。
尚、バルク抵抗は抵抗率計を使用し、四探針法により測定した値である。

酸化物焼結体中における各化合物の粒径は、それぞれ２０μｍ以下が好ましく、１０μｍ以下がさらに好ましい。尚、粒径は電子プローブマイクロアナライザ（ＥＰＭＡ）で測定した平均粒径である。結晶粒径は、例えば、原料である酸化インジウム、酸化ガリウム、及び酸化亜鉛の各粉体の配合比や原料粉体の粒径、純度、昇温時間、焼結温度、焼結時間、焼結雰囲気、降温時間を調製することにより得られる。

本発明において、半導体層は非晶質膜であることが好ましい。
非晶質膜であることにより、絶縁膜や保護膜との密着性が改善されたり、大面積でも均一なトランジスタ特性が容易に得られることとなる。
ここで、半導体層が非晶質膜であるかは、Ｘ線結晶構造解析により確認できる。明確なピークが観測されない場合が非晶質である。

非晶質膜を形成するには、成膜時の基板温度が３５０℃以下、全圧が２Ｐａ以下、酸素含有率が５％以下であることが好ましい。また、水又は水素の分圧が１０^−６Ｐａ以上であるとより好ましい。

また、半導体層は非晶質膜であって、半導体層の非局在準位のエネルギー幅（Ｅ_０）が１４ｍｅＶ以下であることが好ましい。非局在準位のエネルギー幅（Ｅ_０）が１４ｍｅＶより大きいと、移動度が低下したり、閾値やＳ値が大きくなりすぎるおそれがある。半導体層の非局在準位のエネルギー幅（Ｅ_０）が大きいことは、非晶質膜の近距離秩序性が悪いことを反映しているものと考えられる。
半導体層の非局在準位のエネルギー幅（Ｅ_０）は１０ｍｅＶ以下がより好ましく、８ｍｅＶ以下がさらに好ましく６ｍｅＶ以下が特に好ましい。
尚、半導体層の非局在準位のエネルギー幅（Ｅ_０）は、温度を４〜３００Ｋまで変化させ、ホール効果を用い測定したキャリア濃度と活性化エネルギーの関係から求めることができる。

非局在準位のエネルギー幅（Ｅ_０）を１４ｍｅＶ以下にするには、窒素やアルゴンなどの不活性ガス中の酸素分圧が１０^−３Ｐａ以下の環境下、あるいは半導体層を保護層で覆った後に７０〜３５０℃で熱処理することが好ましい。
また、成膜時の水分圧は、１０^−３Ｐａ以下であることが好ましい。

また、半導体層が酸化インジウムを含有し、酸化インジウムのビックスバイト構造の稜共有構造の少なくとも一部を維持していることが好ましい。これにより、インジウム原子間の距離が短くなりインジウム原子同士のｓ軌道の重なりが大きくなり移動度が向上することが期待できる。
酸化インジウムを含む非晶質膜が酸化インジウムのビックスバイト構造の稜共有構造の少なくとも一部を維持しているかどうかは、高輝度のシンクロトロン放射等を用いた微小角入射Ｘ線散乱（ＧＩＸＳ）によって求めた動径分布関数（ＲＤＦ）により、Ｉｎ−Ｘ（Ｘは，Ｉｎ，Ｇａ，Ｚｎ）を表すピークが０．３０から０．３６ｎｍの間にあることで確認できる。詳細については、下記の文献を参照すればよい。
Ｆ．Ｕｔｓｕｎｏ， ｅｔ ａｌ．，Ｔｈｉｎ Ｓｏｌｉｄ Ｆｉｌｍｓ，Ｖｏｌｕｍｅ ４９６， ２００６， Ｐａｇｅｓ ９５−９８

ビックスバイト構造の稜共有構造の少なくとも一部を維持するには、窒素やアルゴンなどの不活性ガス中の酸素分圧が１０^−１Ｐａ以下の環境下、あるいは半導体層を保護層で覆った後に７０〜３５０℃で熱処理することが好ましい。また、成膜時の水分圧は、１０^−３Ｐａ以下であることが好ましい。
不活性ガスとしては、Ｎ_２、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅが好ましい。

本発明の半導体層では、さらに、原子間距離が０．３０から０．３６ｎｍの間のＲＤＦの最大値をＡ、原子間距離が０．３６から０．４２の間のＲＤＦの最大値をＢとした場合に、Ａ／Ｂ＞０．７の関係を満たすことが好ましく、Ａ／Ｂ＞０．８５がより好ましく、Ａ／Ｂ＞１がさらに好ましく、Ａ／Ｂ＞１．２が特に好ましい。
Ａ／Ｂが０．７以下だと、半導体層をトランジスタの活性層として用いた場合、移動度が低下したり、閾値やＳ値が大きくなりすぎるおそれがある。Ａ／Ｂが小さいことは、非晶質膜の近距離秩序性が悪いことを反映しているものと考えられる。

また、Ｉｎ−Ｉｎの平均結合距離が０．３〜０．３２２ｎｍであることが好ましく、０．３１〜０．３２ｎｍであることが特に好ましい。Ｉｎ−Ｉｎの平均結合距離はＸ線吸収分光法により求めることができる。Ｘ線吸収分光法による測定では、立ち上がりから数百ｅＶも高いエネルギーのところまで広がったＸ線吸収広域微細構造（ＥＸＡＦＳ）を示す。ＥＸＡＦＳは励起された原子の周囲の原子による電子の後方散乱によって引き起こされる。飛び出していく電子波と後方散乱された波との干渉効果が起こる。干渉は電子状態の波長と周囲の原子へ行き来する光路長に依存する。ＥＸＡＦＳをフーリエ変換することで動径分布関数（ＲＤＦ）が得られる。ＲＤＦのピークから平均結合距離を見積もることができる。

半導体層は、さらに、Ｓｎ（錫）、Ｇｅ（ゲルマニウム）、Ｓｉ（ケイ素）、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）及びＨｆ（ハフニウム）からなる群より選択される１以上の元素を１００〜１００００ｐｐｍ（原子）含むことが好ましく、２００〜２０００ｐｐｍが特に好ましい。これらの元素を含まない場合、半導体層が均一に形成できず、不均一となるおそれがある。

半導体層の膜厚は、通常０．５〜５００ｎｍ、好ましくは１〜１５０ｎｍ、より好ましくは３〜８０ｎｍ、特に好ましくは１０〜６０ｎｍである。０．５ｎｍより薄いと工業的に均一に成膜することが難しい。一方、５００ｎｍより厚いと成膜時間が長くなり工業的に採用できない。また、３〜８０ｎｍの範囲内にあると、移動度やオンオフ比等ＴＦＴ特性が特に良好である。
また、半導体層は、電子キャリア濃度が１０^１３〜１０^１８／ｃｍ^３、バンドギャップが２．０〜５．０ｅＶの非晶質膜であることが好ましい。バンドギャップは、２．８〜４．８ｅＶがより好ましい。２．０ｅＶより小さいと可視光を吸収し電界効果型トランジスタが誤動作するおそれがある。５．０ｅＶより大きいと電界効果型トランジスタが機能しなくなるおそれがある。

また、半導体層は熱活性型を示す非縮退半導体であることが好ましい。縮退半導体であるとキャリアが多すぎてオフ電流・ゲートリーク電流が増加したり、閾値が負になりノーマリーオンとなるおそれがある。

半導体層の表面粗さ（ＲＭＳ）は、１ｎｍ以下が好ましく、０．６ｎｍ以下がさらに好ましく、０．３ｎｍ以下が特に好ましい。１ｎｍより大きいと、移動度が低下するおそれがある。

３．半導体層の保護層
半導体の保護層を形成する材料には特に制限はないが、非晶質酸化物又は非晶質窒化物からなることが好ましい。
例えば、ＳｉＯ_２，ＳｉＮｘ，Ａｌ_２Ｏ_３，Ｔａ_２Ｏ_５，ＴｉＯ_２，ＭｇＯ，ＺｒＯ_２，ＣｅＯ_２，Ｋ_２Ｏ，Ｌｉ_２Ｏ，Ｎａ_２Ｏ，Ｒｂ_２Ｏ，Ｓｃ_２Ｏ_３，Ｙ_２Ｏ_３，Ｈｆ_２Ｏ_３，ＣａＨｆＯ_３，ＰｂＴｉ_３，ＢａＴａ_２Ｏ_６，ＳｒＴｉＯ_３，ＡｌＮ等を用いることができる。これらのなかでも、ＳｉＯ_２，ＳｉＮｘ，Ａｌ_２Ｏ_３，Ｙ_２Ｏ_３，Ｈｆ_２Ｏ_３，ＣａＨｆＯ_３を用いるのが好ましく、より好ましくはＳｉＯ_２，ＳｉＮｘ，Ｙ_２Ｏ_３，Ｈｆ_２Ｏ_３，ＣａＨｆＯ_３であり、特に好ましくはＳｉＯ_２，Ｙ_２Ｏ_３，Ｈｆ_２Ｏ_３，ＣａＨｆＯ_３等の酸化物である。これらの酸化物の酸素数は、必ずしも化学量論比と一致していなくともよい（例えば、ＳｉＯ_２でもＳｉＯｘでもよい）。また、ＳｉＮｘは水素元素を含んでいても良い。

このような保護層は、異なる２層以上の絶縁膜を積層した構造でもよい。
また、保護層は、結晶質、多結晶質、非晶質のいずれであってもよいが、工業的に製造しやすい多結晶質か、非晶質であるのが好ましい。特に、保護層が非晶質であることが好ましい。非晶質膜でないと界面の平滑性が悪く移動度が低下したり、閾値電圧やＳ値が大きくなりすぎるおそれがある。
また、保護層が酸化物でないと半導体中の酸素が保護層側に移動し、オフ電流が高くなったり、閾値電圧が負になりノーマリーオフを示すおそれがある。
また、半導体層の保護層は、ポリ（４−ビニルフェノール）（ＰＶＰ）やパリレン等の有機絶縁膜を用いてもよい。さらに、半導体層の保護層は無機絶縁膜及び有機絶縁膜の２層以上積層構造を有してもよい。

４．ゲート絶縁膜
ゲート絶縁膜を形成する材料には特に制限はない。本発明の効果を失わない範囲で一般に用いられているものを任意に選択できる。例えば、ＳｉＯ_２，ＳｉＮｘ，Ａｌ_２Ｏ_３，Ｔａ_２Ｏ_５，ＴｉＯ_２，ＭｇＯ，ＺｒＯ_２，ＣｅＯ_２，Ｋ_２Ｏ，Ｌｉ_２Ｏ，Ｎａ_２Ｏ，Ｒｂ_２Ｏ，Ｓｃ_２Ｏ_３，Ｙ_２Ｏ_３，Ｈｆ_２Ｏ_３，ＣａＨｆＯ_３，ＰｂＴｉ_３，ＢａＴａ_２Ｏ_６，ＳｒＴｉＯ_３，ＡｌＮ等を用いることができる。これらのなかでも、ＳｉＯ_２，ＳｉＮｘ，Ａｌ_２Ｏ_３，Ｙ_２Ｏ_３，Ｈｆ_２Ｏ_３，ＣａＨｆＯ_３を用いるのが好ましく、より好ましくはＳｉＯ_２，ＳｉＮｘ，Ｙ_２Ｏ_３，Ｈｆ_２Ｏ_３，ＣａＨｆＯ_３であり、特に好ましくはＳｉＯ_２，Ｙ_２Ｏ_３，Ｈｆ_２Ｏ_３，ＣａＨｆＯ_３等の酸化物である。これらの酸化物の酸素数は、必ずしも化学量論比と一致していなくともよい（例えば、ＳｉＯ_２でもＳｉＯｘでもよい）。また、ＳｉＮｘは水素元素を含んでいても良い。
このようなゲート絶縁膜は、異なる２層以上の絶縁膜を積層した構造でもよい。積層した場合は、半導体層と接する側をＳｉＯ_２等の酸化膜とすることが好ましい。また、ゲート絶縁膜は、結晶質、多結晶質、非晶質のいずれであってもよいが、工業的に製造しやすい多結晶質か、非晶質であるのが好ましい。界面が平坦な非晶質膜が特に好ましい。
また、ゲート絶縁膜は、ポリ（４−ビニルフェノール）（ＰＶＰ）やパリレン等の有機絶縁膜を用いてもよい。さらに、ゲート絶縁膜は無機絶縁膜及び有機絶縁膜の２層以上積層構造を有してもよい。

５．電極
ゲート電極、ソ−ス電極及びドレイン電極の各電極を形成する材料に特に制限はなく、本発明の効果を失わない範囲で一般に用いられているものを任意に選択することができる。例えば、インジウム錫酸化物（ＩＴＯ），インジウム亜鉛酸化物，ＺｎＯ，ＳｎＯ_２等の透明電極や、Ａｌ，Ａｇ，Ｃｒ，Ｎｉ，Ｍｏ，Ａｕ，Ｔｉ，Ｔａ、Ｃｕ等の金属電極、又はこれらを含む合金の金属電極を用いることができる。また、それらを２層以上積層して接触抵抗を低減したり、界面強度を向上させることが好ましい。

本発明では、ソース電極、ドレイン電極及びゲート電極の少なくとも１つが銅を含む合金からなることが好ましい。銅を含む合金は、抵抗が低く、移動度の高い半導体層と組み合わせると、大画面高精細のディスプレイを実現させることができる。銅を含む合金としては、Ｃｕ−Ｍｇ、Ｃｕ−Ｍｎ等が挙げられる。なかでも、銅−マンガン合金（Ｃｕ−Ｍｎ）が低抵抗であり、かつ剥離や表面酸化の問題が少なく好ましい。
銅を含まないと配線の抵抗が高くなり、大画面高精細のディスプレイに不適となるおそれがある。また、銅のみだと剥離や表面酸化により接触抵抗の問題が発生するおそれがある。

６．遮光層
遮光層としては、波長５００ｎｍ以下の領域に大きな吸収又は反射を持つ材料を使用することが好ましい。
例えば、Ｃｒ、Ｎｉ−Ｍｏ、Ｎｉ−Ｍｏ−Ｆｅ等の金属や合金の薄膜及びカーボンやＴｉをフォトレジストに分散させた樹脂ブラック等が使用できる。

７．コンタクト層
コンタクト層の形成材料は、上述した半導体層と同様な組成の複合酸化物が使用できる。即ち、コンタクト層はＩｎ，Ｚｎ及びＧａの各元素を含むことが好ましい。これらの元素を含まないと、コンタクト層と半導体層の間で元素の移動が発生し、ストレス試験等を行った際に閾値電圧のシフトが大きくなるおそれがある。

コンタクト層の作製方法に特に制約はないが、成膜条件を変えて半導体層と同じ組成比のコンタクト層を成膜したり、半導体層と組成比の異なる層を成膜したり、半導体層の電極とのコンタクト部分をプラズマ処理やオゾン処理により抵抗を高めることで構成したり、半導体層を成膜する際に酸素分圧等の成膜条件により抵抗を高くなる層を構成してもよい。

尚、本発明の電界効果型トランジスタでは、半導体層とゲート絶縁膜との間、及び／又は半導体層と保護層との間に、半導体層よりも抵抗の高い酸化物抵抗層を有することが好ましい。酸化物抵抗層が無いとオフ電流が発生する、閾値電圧が負となりノーマリーオンとなるおそれがある。また、保護膜成膜やエッチング等の後処理工程時に半導体層が変質し特性が劣化するおそれがある。

酸化物抵抗層としては、以下のものが例示できる。
・半導体膜の成膜時よりも高い酸素分圧で成膜した半導体層と同一組成の非晶質酸化物膜
・Ｉｎ、Ｚｎ及びＧａの各元素を含む酸化物にさらにＣｕ、Ｃｏ、Ｎｉ、Ｍｎ、Ｆｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｇ、Ａｕから選ばれる１種以上の元素を加えた非晶質酸化物膜
・酸化インジウムを主成分とする多結晶酸化物膜
・酸化インジウムを主成分とし、Ｚｎ、Ｃｕ、Ｃｏ、Ｎｉ、Ｍｎ、Ｍｇ等の正二価元素を１種以上ドープした多結晶酸化物膜

Ｉｎ、Ｚｎ及びＧａの各元素を含む酸化物にさらにＣｕ、Ｃｏ、Ｎｉ、Ｍｎ、Ｆｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｇ、Ａｕから選ばれる１種以上の元素を加えた非晶質酸化物膜の場合は、Ｉｎ組成比が半導体層よりも少ないことが好ましい。また、Ｇａ組成比が半導体層よりも多いことが好ましい。
酸化物抵抗層は、Ｉｎ，Ｚｎ及びＧａの各元素を含む酸化物であることが好ましい。これらを含まないと、酸化物抵抗層と半導体層の間で元素の移動が発生し、ストレス試験等を行った際に閾値電圧のシフトが大きくなるおそれがある。

続いて、本発明の電界効果型トランジスタの製造方法について説明する。
本発明の製造方法では、複合酸化物の焼結ターゲットを用い、ＤＣあるいはＡＣスパッタリングにより半導体層を成膜する工程と、半導体層と半導体層の保護層を形成した後に７０〜３５０℃で熱処理する工程を含むことを特徴とする。
尚、上述した電界効果型トランジスタの各構成部材（層）は、本技術分野で公知の手法で形成できる。
具体的に、成膜方法としては、スプレー法、ディップ法、ＣＶＤ法等の化学的成膜方法、又はスパッタ法、真空蒸着法、イオンプレーティング法、パルスレーザーディポジション法等の物理的成膜方法を用いることができる。キャリア密度が制御し易い、及び膜質向上が容易であることから、好ましくは物理的成膜方法を用い、より好ましくは生産性が高いことからスパッタ法を用いる。

スパッタリングでは、複合酸化物の焼結ターゲットを用いる方法、複数の焼結ターゲットを用いコスパッタを用いる方法、合金ターゲットを用い反応性スパッタを用いる方法等が利用できる。但し、複数の焼結ターゲットを用いコスパッタを用いる方法や、合金ターゲットを用い反応性スパッタを用いる方法では、均一性や再現性が悪くなる場合や、非局在準位のエネルギー幅（Ｅ_０）が大きくなる場合等があり、移動度が低下したり、閾値電圧が大きくなる等、トランジスタ特性が低下するおそれがある。好ましくは、複合酸化物の焼結ターゲットを用いる。
形成した膜を各種エッチング法によりパターニングできる。

本発明では半導体層を、複合酸化物の焼結ターゲットを用い、ＤＣ又はＡＣスパッタリングにより成膜する。ＤＣ又はＡＣスパッタリングを用いることにより、ＲＦスパッタリングの場合と比べて、成膜時のダメージを低減できる。このため、電界効果型トランジスタにおいて、閾値電圧シフトの低減、移動度の向上、閾値電圧の減少、Ｓ値の減少等の効果が期待できる。

また、本発明では半導体層と半導体の保護層を形成した後に、７０〜３５０℃で熱処理する。７０℃より低いと得られるトランジスタの熱安定性や耐熱性が低下したり、移動度が低くなったり、Ｓ値が大きくなったり、閾値電圧が高くなるおそれがある。一方、３５０℃より高いと耐熱性のない基板が使用できないおそれや、熱処理用の設備費用がかかるおそれや、保護層、絶縁膜又は半導体層の界面が劣化するおそれや、水分圧を下げて成膜した際に結晶化し非晶質膜が得られないおそれがある。
熱処理温度は８０〜２６０℃が好ましく、９０〜１８０℃がより好ましく、１００〜１５０℃がさらに好ましい。特に、熱処理温度が１８０℃以下であれば、基板としてＰＥＮ等の耐熱性の低い樹脂基板や安価なガラス基板（ソーダライムガラスや低アルカリガラス）を利用できるため好ましい。

熱処理時間は、通常１秒〜２４時間が好ましいが、処理温度により調整することが好ましい。
例えば、７０〜１８０℃では、１０分から２４時間がより好ましく、２０分から６時間がさらに好ましく、３０分〜３時間が特に好ましい。１８０〜２６０℃では、６分から４時間がより好ましく、１５分から２時間がさらに好ましい。２６０〜３００℃では、３０秒から４時間がより好ましく、１分から２時間が特に好ましい。３００〜３５０℃では、１秒から１時間がより好ましく、２秒から３０分が特に好ましい。

熱処理は、不活性ガス中で酸素分圧が１０^−３Ｐａ以下の環境下で行うか、あるいは半導体層を保護層で覆った後に行うことが好ましい。上記条件下だと再現性が向上する。

半導体層の成膜時の水分圧は、１０^−３Ｐａ以下であることが好ましく、１０^−４Ｐａ以下であることがより好ましく、１０^−５Ｐａ以下であることがさらに好ましい。水分圧１０^−３Ｐａより大きいと、非局在準位のエネルギー幅（Ｅ_０）が大きくなったり、Ｉｎ−Ｉｎの平均結合距離が大きくなったり、キャリアの散乱が大きくなるおそれがある。また、トランジスタとして用いた際に、移動度が低下したり、閾値電圧が大きくなりすぎるおそれがある。これは、確認は難しいが酸化インジウム中に水酸基が生成したためと考えられる。

本発明の電界効果トランジスタでは、移動度は１ｃｍ^２／Ｖｓ以上が好ましく、３ｃｍ^２／Ｖｓ以上がより好ましく、８ｃｍ^２／Ｖｓ以上が特に好ましい。１ｃｍ^２／Ｖｓより小さいとスイッチング速度が遅くなり大画面高精細のディスプレイに用いることができないおそれがある。
また、オンオフ比は１０^６以上が好ましく、１０^７以上がより好ましく、１０^８以上が特に好ましい。
オフ電流は、２ｐＡ以下が好ましく、１ｐＡ以下がより好ましい。オフ電流が２ｐＡより大きいとゲートリーク電流は１ｐＡ以下が好ましい。

また、閾値電圧は、０〜１０Ｖが好ましく、０〜４Ｖがより好ましく、０〜３Ｖがさらに好ましい、特に０〜２Ｖが好ましい。閾値電圧が０Ｖより小さいとノーマリーオンとなりオフ時に電圧をかける必要になり消費電力が大きくなるおそれがある。一方、１０Ｖより大きいと駆動電圧が大きくなり消費電力が大きくなったり、高い移動度が必要となるおそれがある。

また、Ｓ値は、０．８Ｖ／ｄｅｃ以下が好ましく、０．３Ｖ／ｄｅｃ以下がより好ましく、０．２５Ｖ／ｄｅｃ以下がさらに好ましく、０．２Ｖ／ｄｅｃ以下が特に好ましい。０．８Ｖ／ｄｅｃより大きいと駆動電圧が大きくなり消費電力が大きくなるおそれがある。特に、有機ＥＬディスプレイで用いる場合は、直流駆動のためＳ値を０．３Ｖ／ｄｅｃ以下にすると消費電力を大幅に低減できるため好ましい。

尚、Ｓ値（Ｓｗｉｎｇ Ｆａｃｔｏｒ）とは、オフ状態からゲート電圧を増加させた際に、オフ状態からオン状態にかけてドレイン電流が急峻に立ち上がるが、この急峻さを示す値である。下記式で定義されるように、ドレイン電流が１桁（１０倍）上昇するときのゲート電圧の増分をＳ値とする。
Ｓ値＝ｄＶｇ／ｄｌｏｇ（Ｉｄｓ）
Ｓ値が小さいほど急峻な立ち上がりとなる（「薄膜トランジスタ技術のすべて」、鵜飼育弘著、２００７年刊、工業調査会）。
Ｓ値が大きいと、オンからオフに切り替える際に高いゲート電圧をかける必要があり、消費電力が大きくなるおそれがある。

また、１０μＡの直流電圧を５０℃で１００時間加えた前後の閾値電圧のシフト量は１．５Ｖ以下が好ましく、１．０Ｖ以下がより好ましく、０．５Ｖ以下が特に好ましい。１．５Ｖより大きいと有機ＥＬディスプレイのトランジスタとして利用した場合、画質が変化してしまうおそれがある。

また、伝達曲線でゲート電圧を昇降させた場合のヒステリシスや大気下で測定した時（周囲の雰囲気の変動）の閾値電圧のばらつきが小さい方が好ましい。
尚、伝達曲線の例を図８に示す。図８（ａ）はヒステリシスの少ない例であり、図８（ｂ）はヒステリシスのある例である。

また、チャンネル幅Ｗとチャンネル長Ｌの比Ｗ／Ｌ（図２参照。）は、通常０．１〜１００、好ましくは０．５〜２０、特に好ましくは１〜８である。Ｗ／Ｌが１００を越えると漏れ電流が増えたり、ｏｎ−ｏｆｆ比が低下したりするおそれがある。０．１より小さいと電界効果移動度が低下したり、ピンチオフが不明瞭になったりするおそれがある。

また、チャンネル長Ｌは通常０．１〜１０００μｍ、好ましくは１〜１００μｍ、さらに好ましくは２〜１０μｍである。０．１μｍ未満は工業的に製造が難しくまた漏れ電流が大きくなるおそれがある、１０００μｍ超では素子が大きくなりすぎて好ましくない。

本発明の電解効果型トランジスタは、論理回路、メモリ回路、差動増幅回路等の集積回路に適用できる。特に、液晶ディスプレイ又は有機ＥＬディスプレイを駆動させるスイッチング素子として使用できる。
本発明の液晶ディスプレイ又は有機ＥＬディスプレイでは、駆動素子に上述した本発明の電解効果型トランジスタを使用する。その他の構成については、液晶ディスプレイ又は有機ＥＬディスプレイの分野において公知であるものを適宜採用できる。

実施例１
Ａ．ターゲットＩの作製
原料として、５Ｎ（純度９９．９９９％）の酸化インジウム（株式会社高純度化学研究所社製 ＩＮＯ０４ＰＢ）、５Ｎの酸化亜鉛（株式会社高純度化学研究所社製 ＺＮＯ０４ＰＢ）及び５Ｎの酸化ガリウム（株式会社高純度化学研究所社製 ＧＡＯ０３ＰＢ）の粉末を、原子比〔Ｉｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）〕が０．４２、原子比〔Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）〕が０．４２、原子比〔Ｇａ／（Ｉｎ＋Ｚｎ＋Ｇａ）〕が０．１６となるように混合した。これを湿式ボールミルに供給し、７２時間混合粉砕して原料微粉末を得た。
得られた原料微粉末を造粒した後、直径１０ｃｍ、厚さ５ｍｍの寸法にプレス成形して、これを焼成炉に入れ、１５００℃、１２時間の条件で焼成して、焼結体（ターゲット）を得た。
尚、ターゲットを粉砕し発光分光分析（ＩＣＰ）で分析したところ、Ｓｎ（錫）、Ｇｅ（ゲルマニウム）、Ｓｉ（シリコン）、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）、Ｈｆ（ハフニウム）等の不純物は１００ｐｐｍ未満であった。また、ターゲットのバルク抵抗は３０ｍΩ、理論相対密度は０．９５であった。

Ｂ．半導体層の評価試料の作製
（１）半導体層の形成
上記Ａで得たスパッタリングターゲットＩを、ＤＣスパッタ法の一つであるＤＣマグネトロンスパッタリング法の成膜装置に装着し、ガラス基板（コーニング１７３７）上に透明導電膜（半導体層）を成膜した。
ここでのスパッタ条件としては、基板温度；２５℃、到達圧力；１×１０^−６Ｐａ、雰囲気ガス；Ａｒ９９％及び酸素１．０％、スパッタ圧力（全圧）；２×１０^−１Ｐａ、投入電力１００Ｗ、成膜時間８分間、Ｓ−Ｔ距離１００ｍｍとした。
成膜前に、チャンバーを十分にベーキングし、到達圧力を十分に下げ、ロードロックを用い基板を投入することで、成膜時の水分圧を低減した。四重極質量分析器（Ｑ−ｍａｓｓ）でスパッタチャンバー中のＨ_２Ｏ（水）を分析し、成膜時の水分圧を測定したところ１×１０^−６Ｐａ以下であった。

この結果、ガラス基板上に、膜厚が７０ｎｍの酸化物薄膜が形成された。
得られた膜の組成をＩＣＰ法で分析したところ、原子比〔Ｉｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）〕が０．４２、原子比〔Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）〕が０．４２、原子比〔Ｇａ／（Ｉｎ＋Ｚｎ＋Ｇａ）〕が０．１６であった。

（２）半導体層の熱処理
半導体層を窒素環境下で、１５０℃で２時間の熱処理を行った。

（３）薄膜物性の評価
上記（２）で得られた半導体層のキャリア濃度、及びホール移動度をホール測定装置により測定した。結果はｎ型を示し、キャリア濃度は８×１０^１６ｃｍ^−３、ホール移動度は１ｃｍ^２／Ｖｓであった。
ホール測定装置、及びその測定条件は下記のとおりであった、
［ホール測定装置］
東陽テクニカ製：Ｒｅｓｉ Ｔｅｓｔ８３１０
［測定条件］
測定温度：室温（２５℃）
測定磁場：０．５Ｔ
測定電流：１０^−１２〜１０^−４Ａ
測定モード：ＡＣ磁場ホール測定

また、Ｘ線結晶構造解析により明確なピークが観測されないことから非晶質であると判断した。原子間力顕微鏡（ＡＭＦ）により測定した表面粗さ（ＲＭＳ）は０．２ｎｍであった。また、光学的に求めたバンドギャップは３．９ｅＶであった。
さらに、７７〜３００Ｋの範囲で測定温度を変化させホール効果を測定すると熱活性型を示し、半導体膜は非縮退半導体であることが確認できた。
また、温度を変化させホール効果を用い測定したキャリア濃度と活性化エネルギーの関係から非局在準位のエネルギー幅（Ｅ_０）は６ｍｅＶ以下であった。
さらに、Ｘ線散乱測定によって求めた動径分布関数（ＲＤＦ）により、Ｉｎ−Ｉｎを表すピークが０．３５ｎｍ付近に観測され、酸化インジウムのビックスバイト構造の稜共有構造が残っていることが確認できた。原子間距離が０．３０から０．３６ｎｍの間のＲＤＦの最大値をＡ、原子間距離が０．３６から０．４２の間のＲＤＦの最大値をＢとした場合のＡ／Ｂは、１．５であった。Ｘ線吸収分光法によって求めたＩｎ−Ｉｎの平均結合距離が０．３１７ｎｍであった。

Ｃ．電界効果型トランジスタの作製
基板にガラス基板を使用した他は、図１に示す電界効果型トランジスタと同様のトランジスタを作製した。
ガラス基板上に、室温のＲＦスパッタリングでモリブデン金属を２００ｎｍ積層した後、ウェットエッチングでパターニングし、ゲート電極を作製した。
次に、ゲート電極を作製した基板にプラズマ化学気相成長装置（ＰＥＣＶＤ）にて、ＳｉＮｘを３００℃で成膜（厚さ２００ｎｍ）し、ゲート絶縁膜とした。
次に、ターゲットＩを用い、上記Ｂ（１）の条件で薄膜を成膜し、その後パターニングして半導体層を形成した。
次に、リフトオフプロセス及びＲＦマグネトロンスパッタリング（室温、Ａｒ１００％）を用い、Ｉｎ_２Ｏ_３−ＺｎＯからなるソース／ドレイン電極を形成した。
その上に、ＳｉＯ_２保護層（パッシベーション膜）を形成し、その後、窒素環境下、１５０℃で２時間熱処理して電界効果型トランジスタを製造した（図２のＷが２０μｍ、Ｌが５μｍのボトムゲート型の電界効果型トランジスタ）。

この電界効果型トランジスタについて、下記の評価を行った。
（１）電界効果移動度（μ）、オンオフ比、オフ電流、ゲートリーク電流、Ｓ値、閾値電圧（Ｖｔｈ）
半導体パラメーターアナライザー（ケースレー４２００）を用い、室温、真空中（１０^−３Ｐａ）、かつ遮光環境下で測定した。
尚、大気下におけるＶｔｈの評価も、同様に半導体パラメーターアナライザーを使用した。
（２）ヒステリシス
半導体パラメーターアナライザーを用い、昇電圧時の伝達曲線（Ｉ−Ｖ特性）と降電圧時の伝達曲線（Ｉ−Ｖ特性）を測定し、昇降時の電圧の差をΔＶｇとする（図８（ｂ）参照）。ΔＶｇの最大値が０．５Ｖ以下であるものを「少ない」、０．５〜３Ｖであるものを「ある」、３Ｖ以上であるものを「大きい」とした。
（３）ストレス試験
ストレス条件は、ゲート電圧１５Ｖで１０μＡの直流電圧を５０℃で１００時間加えることとした。ストレスをかける前後のＶｔｈを比較し、閾値電圧のシフト量（ΔＶｔｈ）を測定した。
測定結果を表１に示す。

実施例２〜１３、比較例１〜１１
原料である酸化インジウム、酸化亜鉛及び酸化ガリウムの混合比を、表１〜４に示す組成となるように調製した他は、実施例１と同様にしてスパッタリングターゲットを製造した。
上記のスパッタリングターゲットを使用し、成膜条件を表１〜４に示すように変更した他は、実施例１と同様にして半導体層の評価及び電界効果型トランジスタを作製し、評価した。

尚、実施例５ではゲート電極に、モリブデン金属に代えてＣｕ−Ｍｎ合金を使用した。また、半導体層とゲート絶縁膜の間に酸化物抵抗層を形成した。さらに、半導体層のソース電極及びドレイン電極の接続箇所をプラズマ処理してコンタクト層を形成した。コンタクト層及び酸化物抵抗層の形成条件は以下のとおりである。
・酸化物抵抗層の形成
原子比〔Ｉｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）〕が０．３４、原子比〔Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）〕が０．３４、原子比〔Ｇａ／（Ｉｎ＋Ｚｎ＋Ｇａ）〕が０．３２のターゲットを用い、雰囲気ガスをＡｒ：９７％、Ｏ_２：３％とした他は半導体層と同じ成膜条件で２０ｎｍ成膜し、酸化物抵抗層とした。
・コンタクト層の形成
処理方法：水素プラズマ、２０Ｗ、３０秒
尚、ＵＶ照射（水銀灯、２０分）を用いコンタクト層を形成してもほぼ同じ効果が得られた。

比較例２，３，５，６，８−１１では、保護層を形成しなかった。この電界効果型トランジスタを図９に示す。

実施例１２及び比較例では、半導体層の形成をＲＦスパッタリングで行った。
具体的に、ターゲットをＲＦマグネトロンスパッタリング成膜装置（神港精機(株)製）に装着し成膜した。スパッタ条件は、基板温度；２５℃、到達圧力；５×１０^−６Ｐａ、雰囲気ガス；Ａｒ９９．５％、酸素０．５％、スパッタ圧力（全圧）；２×１０^−１Ｐａ、投入電力１００Ｗ、成膜時間８分間、Ｓ−Ｔ距離１００ｍｍとした。
成膜前に、チャンバーを十分にベーキングし、到達圧力を十分に下げ、ロードロックを用い基板を投入することで、成膜時の水分圧を低減した。四拾極質量分析器（Ｑ−ｍａｓｓ）でスパッタチャンバー中のＨ_２Ｏ（水）を分析し、成膜時の水分圧を測定したところ１×１０^−６Ｐａ以下であった。

尚、比較例４の薄膜は、Ｘ線吸収分光法によって求めたＩｎ−Ｉｎの平均結合距離が０．３２１ｎｍであった。さらに、ホール効果を用い測定したキャリア濃度と活性化エネルギーの関係から求めた非局在準位のエネルギー幅（Ｅ_０）は２０ｍｅＶであった。
比較例２，８，９，１１は電界効果型トランジスタとして機能しなかった。

実施例１４（ターゲットIIの作製）
原料として、使用済みのＩＴＯターゲットから回収した酸化インジウム、５Ｎの酸化亜鉛（株式会社高純度化学研究所社製ＺＮＯ０４ＰＢ）及び５Ｎの酸化ガリウム（株式会社高純度化学研究所社製ＧＡＯ０３ＰＢ）の粉末を、原子比〔Ｉｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）〕が０．４２、原子比〔Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）〕が０．４２、原子比〔Ｇａ／（Ｉｎ＋Ｚｎ＋Ｇａ）〕が０．１６となるように混合した。これを湿式ボールミルに供給し、７２時間混合粉砕して原料微粉末を得た。
得られた原料微粉末を造粒した後、直径１０ｃｍ、厚さ５ｍｍの寸法にプレス成形して、これを焼成炉に入れ、１５００℃、１２時間の条件で焼成して、焼結体（ターゲット）を得た。
ターゲットを粉砕しＩＣＰで分析したところ、不純物としてＳｎ（錫）５００ｐｐｍが含まれていた。また、ターゲットのバルク抵抗は３ｍΩ、理論相対密度は０．９９であった。また、色むらが無く外観の均一性の高いターゲットが得られた。

実施例１５〜１９（ターゲットIII〜VII）
Ｇｅ，Ｓｉ，Ｔｉ，Ｚｒ又はＨｆ元素を、原料中の金属元素全体に対して５００原子ｐｐｍとなるように酸化物としてそれぞれ添加した他はターゲットIIと同じ工程で作製した。ターゲットはターゲットIIとほぼ同じ品質のものが得られたが、外観はさらに均質で綺麗なものが得られた。

ターゲットII〜VIIを使用した他は、実施例１のＢ（１）と同様にして薄膜を形成した。その結果、ターゲットII〜VIIを用いても、実施例１とほぼ同じ結果が得られた。また、長期間連続放電した際、ターゲットＩを使用した場合に比べ、スパッタリング時の異常放電の頻度やイエローフレークの量の減少が確認できた。

参考例２０
原料である酸化インジウム、酸化亜鉛及び酸化ガリウムの混合比を、表５に示す組成となるように調製した他は、実施例１と同様にしてスパッタリングターゲットを製造した。
上記のスパッタリングターゲットを使用し、成膜条件を表５に示すように変更した他は、実施例１と同様にして半導体層の評価及び電界効果型トランジスタを作製し、評価した。

参考例２１及び実施例２２
原料である酸化インジウム、酸化亜鉛及び酸化ガリウムの混合比を、表５に示す組成となるように調製した他は、実施例１と同様にしてスパッタリングターゲットを製造した。
上記のスパッタリングターゲットを使用し、成膜条件を表５に示すように変更した他は、実施例１と同様にして半導体層の評価及び電界効果型トランジスタを作製し、評価した。
但し、参考例２１及び実施例２２では、図１０に示す構成の半電界効果型トランジスタを作製した。

参考例２３
原料である酸化インジウム、酸化亜鉛及び酸化ガリウムの混合比を、表５に示す組成となるように調製した他は、実施例１と同様にしてスパッタリングターゲットを製造した。
上記のスパッタリングターゲットを使用し、表５に示す条件で半導体層の作製し評価した。また、図１１に示す半電界効果型トランジスタを以下の工程で作製し、実施例１と同様にして評価した。

ガラス基板上に、室温のＲＦスパッタリングでモリブデン金属を２００ｎｍ積層した後、ウェットエッチングでパターニングし、ゲート電極を作製した。
次に、ゲート電極を作製した基板にプラズマ化学気相成長装置（ＰＥＣＶＤ）にて、ＳｉＯｘを３００℃で成膜（厚さ２００ｎｍ）し、ゲート絶縁膜とした。
次に、製造したターゲットを用いて薄膜を成膜し、その後パターニングして半導体層を形成した。
次に、プラズマ化学気相成長装置（ＰＥＣＶＤ）にて、ＳｉＯｘを３００℃で成膜（厚さ２００ｎｍ）し、ポジ型レジストを塗布後、ゲート電極をマスクとして背面露光によりレジストをパターニングした。
次に、プラズマ化学気相成長装置（ＰＥＣＶＤ）でＳｉＮｘ：Ｈ膜を第二の保護膜として成膜した。その際、水素プラズマにより半導体層が還元され抵抗が下がりソース電極・ドレイン電極となった。コンタクトホールを作り、金属配線のコンタクトをとった。
ソース電極・ドレイン電極と半導体層がホモ接合している、コプラナー型のゲート電極と半導体層が自己整合したＷ＝２０μｍ、Ｌ＝１０μｍの電界効果型トランジスタが得られた（図１１）。
得られたトランジスタは、ＳｉＮｘ：Ｈ膜を第二の保護膜としたため、耐湿性が向上した。

参考例２４
水素プラズマの代わりにＡｒプラズマ用いて半導体層を還元し、第二の保護膜としてＳｉＯｘをＴＥＯＳ−ＣＶＤで成膜した他は参考例２３と同様にしてコプラナー型のゲート電極と半導体層が自己整合したＷ＝２０μｍ、Ｌ＝１０μｍの電界効果型トランジスタを製造した。
製造したトランジスタが、参考例２３のトランジスタよりオフ電流やＳ値が改善されたのは、半導体膜に水素が拡散しないためと推測される。

本発明の電解効果型トランジスタは、論理回路、メモリ回路、差動増幅回路等の集積回路に適用できる。特に、液晶ディスプレイ又は有機ＥＬディスプレイを駆動させるスイッチング素子として好適に使用できる。

Claims (12)

1. Ｉｎ（インジウム）元素、Ｚｎ（亜鉛）元素及びＧａ（ガリウム）元素を下記（１）〜（３）の原子比で含む複合酸化物からなり、
   Ｉｎ／（Ｉｎ＋Ｚｎ）＝０．２〜０．８ （１）
   Ｉｎ／（Ｉｎ＋Ｇａ）＝０．５９〜０．９９ （２）
   Ｚｎ／（Ｇａ＋Ｚｎ）＝０．２９〜０．９９ （３）
   前記複合酸化物が、さらに、下記原子比Ｉｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）＝０．４〜０．７を満たす、酸化物半導体膜成膜用スパッタリングターゲット。
2. 前記複合酸化物が、さらに、下記（４）の原子比を満たす請求項１に記載の酸化物半導体膜成膜用スパッタリングターゲット。
   Ｇａ／（Ｉｎ＋Ｚｎ＋Ｇａ）＝０．０１〜０．２ （４）
3. 理論相対密度が０．９５〜０．９９である請求項１又は２に記載の酸化物半導体膜成膜用スパッタリングターゲット。
4. 表面粗さＲａが、５μｍ以下である請求項１〜３のいずれかに記載の酸化物半導体膜成膜用スパッタリングターゲット。
5. バルク抵抗が、２０ｍΩｃｍ未満である請求項１〜４のいずれかに記載の酸化物半導体膜成膜用スパッタリングターゲット。
6. 前記複合酸化物中における各化合物の粒径が、それぞれ２０μｍ以下である請求項１〜５のいずれかに記載の酸化物半導体膜成膜用スパッタリングターゲット。
7. さらに、Ｓｎ（錫）、Ｇｅ（ゲルマニウム）、Ｓｉ（ケイ素）、Ｔｉ（チタン）、Ｚｒ（ジルコニウム）及びＨｆ（ハフニウム）からなる群より選択される１以上の元素を１００〜１００００原子ｐｐｍ含む請求項１〜６のいずれかに記載の複合酸化物からなる酸化物半導体膜成膜用スパッタリングターゲット。
8. 酸化インジウム、酸化亜鉛及び酸化ガリウムを、下記（１）〜（３）の原子比を満たし、さらに、原子比Ｉｎ／（Ｉｎ＋Ｚｎ＋Ｇａ）＝０．４〜０．７を満たすように混合する工程、
   前記混合粉体を粉砕して微粉体化する工程、
   前記微粉体をターゲット状に成形する工程、及び
   前記ターゲット状に成形された微粉体を焼成する工程
   を含む酸化物半導体膜成膜用スパッタリングターゲットの製造方法。
   Ｉｎ／（Ｉｎ＋Ｚｎ）＝０．２〜０．８ （１）
   Ｉｎ／（Ｉｎ＋Ｇａ）＝０．５９〜０．９９ （２）
   Ｚｎ／（Ｇａ＋Ｚｎ）＝０．２９〜０．９９ （３）
9. 前記微粉体化する工程における粉砕を、前記粉砕後の混合粉体の比表面積が、前記原料混合粉体の比表面積より１．５〜２．５ｍ^２／ｇ増加するように行う請求項８に記載の酸化物半導体膜成膜用スパッタリングターゲットの製造方法。
10. 前記微粉体化する工程における粉砕を、前記粉砕後の混合粉体の平均メジアン径が、０．６〜１μｍとなるように行う請求項８に記載の酸化物半導体膜成膜用スパッタリングターゲットの製造方法。
11. 前記焼成する工程を、１２００〜１６００℃で２〜２０時間で行う請求項８〜１０のいずれかに記載の酸化物半導体膜成膜用スパッタリングターゲットの製造方法。
12. 前記焼成する工程を、酸素を流通することにより酸素雰囲気中で行うか、又は加圧下にて行う請求項８〜１１のいずれかに記載の酸化物半導体膜成膜用スパッタリングターゲットの製造方法。
    

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