KR20100094509A - 산화물 반도체를 이용한 전계 효과형 트랜지스터 및 그 제조방법 - Google Patents

산화물 반도체를 이용한 전계 효과형 트랜지스터 및 그 제조방법 Download PDF

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Abstract

기판 상에, 적어도 반도체층과, 반도체층의 보호층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖고, 소스 전극과 드레인 전극이, 반도체층을 통해서 접속되어 있고, 게이트 전극과 반도체층 사이에 게이트 절연막이 있고, 반도체층의 적어도 1면측에 보호층을 갖고, 반도체층이, In(인듐) 원소, Zn(아연) 원소 및 Ga(갈륨) 원소를 하기 (1) 내지 (3)의 원자 비율로 포함하는 복합 산화물로 이루어지는 전계 효과형 트랜지스터.
In/(In+ Zn)= 0.2 내지 0.8 (1)
In/(In+ Ga)= 0.59 내지 0.99 (2)
Zn/(Ga+ Zn)= 0.29 내지 0.99 (3)

Description

산화물 반도체를 이용한 전계 효과형 트랜지스터 및 그 제조방법{FIELD EFFECT TRANSISTOR USING OXIDE SEMICONDUCTOR AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 산화물 반도체막을 채널층에 이용한 전계 효과형 트랜지스터 및 그 제조방법에 관한 것이다.
박막 트랜지스터(TFT) 등의 전계 효과형 트랜지스터는, 반도체 메모리 집적 회로의 단위 전자 소자, 고주파 신호 증폭 소자, 액정 구동용 소자 등으로서 널리 사용되고 있고, 현재, 가장 많이 실용되고 있는 전자 디바이스이다.
특히, 최근 수년간 표시 장치의 놀라운 발전에 따라, 액정 표시 장치(LCD), 전기발광(electroluminescent) 표시 장치(EL), 필드 에미션 디스플레이(FED) 등의 각종의 표시 장치에 있어서, 표시 소자에 구동 전압을 인가하여 표시 장치를 구동시키는 스위칭 소자로서 TFT가 다용되고 있다.
전계 효과형 트랜지스터의 주요 부재인 반도체층(채널층)의 재료로서는, 실리콘 반도체 화합물이 가장 널리 사용되고 있다. 일반적으로, 고속 동작이 필요한 고주파 증폭 소자나 집적 회로용 소자 등에는, 실리콘 단결정이 사용되고 있다. 한편, 액정 구동용 소자 등에는, 대면적화의 요구에서 비결정성 실리콘 반도체(어몰퍼스(amorphous) 실리콘)가 사용되고 있다.
예컨대, TFT로서, 유리 등의 기판 상에 게이트 전극, 게이트 절연층, 수소화 어몰퍼스 실리콘(a-Si:H) 등의 반도체층, 소스 및 드레인 전극을 적층한 역(逆)스태거(inverted-staggerred) 구조의 것이 있다. 이 TFT는, 이미지 센서를 비롯하여, 대면적 디바이스의 분야에서, 액티브 매트릭스형의 액정 디스플레이로 대표되는 플랫 패널 디스플레이 등의 구동 소자로서 사용되고 있다. 이들의 용도로서는, 종래 어몰퍼스 실리콘을 이용한 것이라도 고기능화에 따른 작동의 고속화가 요구되고 있다.
현재, 표시 장치를 구동시키는 스위칭 소자로서는, 실리콘계의 반도체막을 이용한 소자가 주류를 차지하고 있지만, 그것은, 실리콘 박막의 안정성, 가공성의 장점 외에, 스위칭 속도가 빠른 등, 여러 성능이 양호하기 때문이다. 그리고, 이러한 실리콘계 박막은, 일반적으로 화학 증기 석출(CVD)법에 의해 제조되고 있다.
그런데, 결정성의 실리콘계 박막은, 결정화를 꾀할 때에, 예컨대, 800℃ 이상의 고온이 필요해져, 유리 기판 상이나 유기물 기판 상에의 구성이 곤란하다. 이 때문에, 실리콘 웨이퍼나 석영 등의 내열성이 높은 비싼 기판 상에서 밖에 형성할 수 없고, 또한, 제조에 있어서 막대한 에너지와 공정수가 필요한 등의 문제가 있었다.
또한, 결정성의 실리콘계 박막은, 통상 TFT의 소자 구성이 탑 게이트 구성에 한정되기 때문에 마스크 매수의 삭감 등 비용 절감이 곤란했다.
한편, 어몰퍼스 실리콘의 박막은, 비교적 저온에서 형성할 수 있지만, 결정성의 것에 비하여 스위칭 속도가 느리기 때문에, 표시 장치를 구동하는 스위칭 소자로서 사용했을 때에, 고속인 동화(動畵)의 표시에 추종할 수 없는 경우가 있다.
또한, 반도체 활성층에 가시광이 조사되면 도전성을 나타내어, 누설(leak) 전류가 발생하여 오동작의 우려가 있는 등, 스위칭 소자로서의 특성이 열화한다고 하는 문제도 있다. 그 때문에, 가시광을 차단하는 차광층을 설치하는 방법이 알려져 있다. 예컨대, 차광층으로서는 금속 박막이 사용되고 있다.
그러나 금속 박막으로 이루어지는 차광층을 설치하면 공정이 늘어날 뿐만 아니라, 부유(浮遊) 전위를 가지게 되기 때문에, 차광층을 그라운드 레벨로 할 필요가 있어, 그 경우에도 기생 용량이 발생한다고 하는 문제가 있다.
구체적으로, 해상도가 VGA인 액정 텔레비젼에서는, 이동도가 0.5 내지 1cm2/Vs의 어몰퍼스 실리콘이 사용 가능하지만, 해상도가 SXGA, UXGA, QXGA 또는 그 이상으로 되면 2cm2/Vs 이상의 이동도가 요구된다. 또한, 화질을 향상시키기 위해서 구동 주파수를 높이면 더욱 높은 이동도가 필요해진다.
또한, 유기 EL 디스플레이에서는 전류 구동으로 되기 때문에, DC 스트레스에 의해 특성이 변화되는 어몰퍼스 실리콘을 사용하면 장시간의 사용에 의해 화질이 저하된다고 하는 문제가 있었다.
그 밖에, 이들 용도에 결정 실리콘을 사용하면, 대면적에 대응할 수 없거나, 고온의 열처리가 필요하기 때문에 제조 비용이 높아진다고 하는 문제가 있었다.
이러한 상황하에, 최근에는, 실리콘계 반도체 박막보다도 안정성이 우수한 것으로서, 산화물을 이용한 산화물 반도체 박막이 주목되고 있다.
예컨대, 특허문헌 1에는 반도체층으로서 산화아연을 사용한 TFT가 기재되어 있다.
그러나 이 반도체층에서는 전계 효과 이동도가 1cm2/V·sec 정도로 낮고, on-off 비도 작았다. 게다가, 누설 전류가 발생하기 쉽기 때문에, 공업적으로는 실용화가 곤란했다. 또한, 산화아연을 이용한 결정질을 포함하는 산화물 반도체에 관해서는, 다수의 검토가 이루어지고 있지만, 공업적으로 일반적으로 실시되고 있는 스퍼터링법으로 성막한 경우에는, 다음과 같은 문제가 있었다.
즉, 이동도가 낮고, on-off 비가 낮고, 누설 전류가 크고, 핀치 오프(pinch off)가 불명료, 노멀리 온(normally on)으로 되기 쉬운 등, TFT의 성능이 낮게 될 우려가 있었다. 또한, 내약품성이 뒤떨어지기 때문에, 습식 에칭이 어려운 등 제조 프로세스나 사용 환경의 제한이 있었다. 또한, 성능을 높이기 위해서는 높은 압력으로 성막할 필요가 있어 성막 속도가 느리거나, 700℃ 이상의 고온 처리가 필요한 등 공업화에 문제도 있었다. 또한, 바텀 게이트 구성에서의 전해 이동도 등의 TFT 성능이 낮아, 성능을 높이기 위해서는 탑 게이트 구성으로 막 두께를 50nm 이상으로 할 필요가 있는 등 TFT 소자 구성 상의 제한도 있었다.
이러한 문제를 해결하기 위해서, 산화인듐과 산화아연으로 이루어지는 비정질의 산화물 반도체막을 사용한 TFT가 검토되어 있다(특허문헌 2 참조).
그러나, 이 산화물 반도체막에서는 트랜지스터로 했을 때에 오프 전류가 높아 온오프 비가 얻어지기 어려운 등의 문제점이 있었다.
또한, 특허문헌 3에 기재되어 있는 바와 같이, 종래, 투명 도전막으로서 검토되고 있던, 인듐, 아연 및 갈륨 원소를 포함하는 복합 산화물을, TFT에 응용하는 것이 검토되고 있다(비특허문헌 1 참조).
그러나 이 복합 산화물로 이루어지는 반도체막을 사용한 TFT에서, S값을 작게 억제하거나, 스트레스에 의한 역치 쉬프트를 작게 하기 위해서는, 상응하는 열이력(예컨대, 350℃ 이상의 고온에서 1시간 이상 열처리하는 등)을 거는 것이 필요했다. 또한, 빛이나 대기 등의 주위의 영향을 받기 쉽다고 하는 문제도 있었다.
일본 특허공개 2003-86808호 공보 US 2005/0199959 일본 특허공개 2000-44236호 공보
Kim, Chang Jung et al. Highly Stable Ga2O3-In2O3-ZnO TFT for Active-Matrix Organic Light-Emitting Diode Display Application, Electron Devices Meeting, 2006. IEDM '06. International(ISBN:1-4244-0439-8)
본 발명은, 상기의 사정에 비추어 이루어진 것으로, 이동도가 높고, S값이 낮은 전계 효과형 트랜지스터의 제공을 목적으로 한다.
또한, 저온 또는 단시간의 열이력으로도 높은 특성이 얻어지는 전계 효과형 트랜지스터의 제조방법의 제공을 목적으로 한다.
본 발명에 의하면, 이하의 전계 효과형 트랜지스터 등이 제공된다.
1. 기판 상에, 적어도 반도체층, 반도체층의 보호층, 소스 전극, 드레인 전극, 게이트 절연막, 및 게이트 전극을 갖고, 상기 소스 전극과 드레인 전극이 반도체층을 통해서 접속되어 있고, 상기 게이트 전극과 상기 반도체층 사이에 게이트 절연막이 있고, 상기 반도체층의 적어도 일면측에 보호층을 갖고, 상기 반도체층이, In(인듐) 원소, Zn(아연) 원소 및 Ga(갈륨) 원소를 하기 (1) 내지 (3)의 원자비로 포함하는 복합 산화물로 이루어지는 전계 효과형 트랜지스터.
In/(In+ Zn)= 0.2 내지 0.8 (1)
In/(In+ Ga)= 0.59 내지 0.99 (2)
Zn/(Ga+ Zn)= 0.29 내지 0.99 (3)
2. 상기 복합 산화물이, 추가로 하기 (4)의 원자비를 만족시키는 1에 기재된 전계 효과형 트랜지스터.
Ga/(In+ Zn+ Ga)= 0.01 내지 0.2 (4)
3. 상기 반도체층이 비정질막이며, 그 비국재(非局在) 준위의 에너지폭(E0)이 14meV 이하인 1 또는 2에 기재된 전계 효과형 트랜지스터.
4. 상기 반도체층이 비정질막이며, 산화인듐의 빅스바이트(Bixbyite) 구조의 모서리 공유구조의 적어도 일부를 유지하고 있는 1 내지 3의 어느 하나에 기재된 전계 효과형 트랜지스터.
5. 전계 효과 이동도가 1cm2/Vs 이상, 온오프비가 106 이상, 오프 전류가 1pA 이하, S값이 0.8V/dec 이하, 역치 전압이 0V 이상 10V 이하, 10μA의 직류 전압을 50℃에서 100시간 가한 전후의 역치 전압의 쉬프트량이 1.5V 이하인 1 내지 4의 어느 하나에 기재된 전계 효과형 트랜지스터.
6. 상기 반도체층을 차광하는 구조를 갖는 1 내지 5의 어느 하나에 기재된 전계 효과형 트랜지스터.
7. 상기 반도체층의 보호층이 비정질 산화물 또는 비정질 질화물인 1 내지 6의 어느 하나에 기재된 전계 효과형 트랜지스터.
8. 상기 소스 전극, 드레인 전극 및 게이트 전극 중 적어도 하나가 구리를 포함하는 합금으로 이루어지는 1 내지 7의 어느 하나에 기재된 전계 효과형 트랜지스터.
9. 상기 반도체층과, 상기 소스 전극, 드레인 전극 및 게이트 전극 중 적어도 하나와의 사이에, 콘택트층을 갖는 1 내지 8의 어느 하나에 기재된 전계 효과형 트랜지스터.
10. 상기 반도체층과 게이트 절연막의 사이에, 및/또는 상기 반도체층과 보호층의 사이에, 상기 반도체층보다도 저항이 높은 산화물 저항층을 갖는 1 내지 9의 어느 하나에 기재된 전계 효과형 트랜지스터.
11. 상기 반도체층이, 추가로 Sn(주석), Ge(저마늄), Si(규소), Ti(타이타늄), Zr(지르코늄) 및 Hf(하프늄)으로 이루어진 군으로부터 선택되는 1 이상의 원소를 100 내지 10000원자ppm 포함하는 1 내지 10의 어느 하나에 기재된 전계 효과형 트랜지스터.
12. 복합 산화물의 소결 타겟을 이용하여, DC 또는 AC 스퍼터링에 의해 반도체층을 성막하는 공정, 및 반도체층과 반도체의 보호층을 형성한 후에 70 내지 350℃에서 열처리하는 공정을 포함하는 1 내지 11의 어느 하나에 기재된 전계 효과형 트랜지스터의 제조방법.
13. 상기 1 내지 11의 어느 하나에 기재된 전계 효과형 트랜지스터를 사용한 액정 디스플레이 또는 유기 전기발광 디스플레이.
14. In(인듐) 원소, Zn(아연) 원소 및 Ga(갈륨) 원소를 하기 (1) 내지 (3)의 원자비로 포함하는 복합 산화물로 이루어지는 산화물 반도체용 소결 타겟.
In/(In+ Zn)= 0.2 내지 0.8 (1)
In/(In+ Ga)= 0.59 내지 0.99 (2)
Zn/(Ga+ Zn)= 0.29 내지 0.99 (3)
15. 추가로, Sn(주석), Ge(저마늄), Si(규소), Ti(타이타늄), Zr(지르코늄) 및 Hf(하프늄)으로 이루어진 군으로부터 선택되는 1 이상의 원소를 100 내지 10000원자ppm 포함하는 14에 기재된 복합 산화물로 이루어지는 산화물 반도체용 소결 타겟.
본 발명에 의하면, 이동도가 높고, S값이 낮은 전계 효과형 트랜지스터가 얻어진다. 또한, 저온 또는 단시간의 열이력으로 전계 효과형 트랜지스터를 제조할 수 있다.
[도 1] 본 발명의 1실시형태의 전계 효과형 트랜지스터의 개략 단면도이다.
[도 2] 전계 효과형 트랜지스터(1)의 개략 평면도이다.
[도 3] 본 발명의 다른 실시형태의 전계 효과형 트랜지스터의 개략 단면도이다.
[도 4] 본 발명의 다른 실시형태의 전계 효과형 트랜지스터의 개략 단면도이다.
[도 5] 본 발명의 다른 실시형태의 전계 효과형 트랜지스터의 개략 단면도이다.
[도 6] 본 발명의 다른 실시형태의 전계 효과형 트랜지스터의 개략 단면도이다.
[도 7] 본 발명의 다른 실시형태의 전계 효과형 트랜지스터의 개략 단면도이다.
[도 8] 전달 곡선의 예를 나타내는 도면으로, (a)는 히스테리시스(hysteresis)가 적은 예 이며, (b)는 히스테리시스가 있는 예이다.
[도 9] 비교예 2 등에서 제작한 전계 효과형 트랜지스터의 개략 단면도이다.
[도 10] 실시예 21 및 실시예 22에서 제작한 반전계 효과형 트랜지스터의 개략 단면도이다.
[도 11] 실시예 23 및 실시예 24에서 제작한 반전계 효과형 트랜지스터의 개략 단면도이다.
본 발명의 전계 효과형 트랜지스터는, 기판 상에, 적어도 반도체층과, 반도체층의 보호층과, 소스 전극과, 드레인 전극과, 게이트 절연막과, 게이트 전극을 갖는다.
도 1은, 본 발명의 1실시형태의 전계 효과형 트랜지스터의 개략 단면도이다.
전계 효과형 트랜지스터(1)에서는, 열산화막(11)을 갖는 실리콘 기판(10) 상에, 게이트 전극(12)이 스트라이프상으로 형성되어 있다. 이 게이트 전극(12)을 덮도록 게이트 절연막(13)을 갖고, 이 게이트 절연막(13) 상이고, 또한, 게이트 전극(12) 상에 반도체층(14)(활성층)이 형성되어 있다.
반도체층(14)의 일단(14a)에, 게이트 전극(12)과 직교하는 방향으로 소스 전극(15)이 접속되어 있다. 또한, 반도체층(14)의 일단(14a)에 대향하는 다른 단(14b)에 드레인 전극(16)이 접속되어 있다.
반도체층(14), 소스 전극(15) 및 드레인 전극(16)을 덮도록 보호층(17)이 형성되어 있다.
도 2는, 게이트 전극(12), 반도체층(14), 소스 전극(15) 및 드레인 전극(16)의 위치 관계를 나타내는 개략 평면도이다. 위치 관계의 가시화를 위해 일부의 부재를 생략해 놓는다.
본 발명의 전계 효과형 트랜지스터는, 반도체층의 보호층을 갖는 것을 특징으로 한다. 반도체층의 보호층이 없으면, 진공 중이나 저압 하에서 반도체층의 표면층의 산소가 탈리하여, 오프 전류가 높아지거나, 역치 전압이 마이너스가 될 우려가 있다. 또한, 대기 하에서도 습도 등 주위의 영향을 받아, 역치 전압 등의 트랜지스터 특성의 격차가 커질 우려가 있다.
또한, 본 발명에서는 반도체층이, In(인듐) 원소, Zn(아연) 원소 및 Ga(갈륨) 원소를 하기 (1) 내지 (3)의 비율(원자비)로 포함하는 복합 산화물로 이루어지는 것을 특징으로 한다.
In/(In+ Zn)= 0.2 내지 0.8 (1)
In/(In+ Ga)= 0.59 내지 0.99 (2)
Zn/(Ga+ Zn)= 0.29 내지 0.99 (3)
반도체층을 상기의 복합 산화물로부터 형성함으로써, 이동도가 높고, S값이 낮은 전계 효과형 트랜지스터가 얻어진다. 또한, 저온 또는 단시간의 열이력으로도, 높은 특성이 얻어지는 전계 효과형 트랜지스터로 된다.
상기 (1)에 있어서 In의 비율이 0.2보다 작으면, 이동도가 낮게 되거나, S값이 커지거나, 내습성이 저하되거나, 산·알칼리 등에의 내약품성이 저하될 우려가 있다. 한편, 0.8보다 크면, 오프 전류나 게이트 누설 전류가 커지거나, S값이 커지거나, 역치가 마이너스가 되어 노멀리 온이 될 우려가 있다.
In/(In+ Zn)은, 바람직하게는 0.3 내지 0.75이며, 보다 바람직하게는 0.35 내지 0.7이다.
상기 (2)에 있어서 In의 비율이 0.59보다 작으면, 이동도가 낮아지거나, S값이 커지거나, 역치 전압이 높아질 우려가 있다. 한편, 0.99보다 크면, 오프 전류나 게이트 누설 전류가 커지거나, 역치가 마이너스가 되어 노멀리 온이 되거나, 역치 전압의 쉬프트가 커질 우려가 있다.
In/(In+ Ga)는, 바람직하게는 0.6 내지 0.98이며, 보다 바람직하게는 0.65 내지 0.98, 특히 바람직하게는 0.7 내지 0.97이다.
상기 (3)에 있어서 Zn의 비율이 0.29보다 작으면, 이동도가 낮아지거나, S값이 커지거나, 안정화시키는 데 고온 또는 장시간의 열처리가 필요하여 지거나, 웨트 에칭 레이트가 느려질 우려가 있다. 한편, 0.99보다 크면 이동도가 낮아지거나, S값이 커지거나, 열안정성이나 내열성이 저하되거나, 내습성이 저하되거나, 산·알칼리 등에의 내약품성이 저하되거나, 역치 전압의 쉬프트가 커질 우려가 있다.
Zn/(Ga+ Zn)는, 바람직하게는 0.45 내지 0.98, 보다 바람직하게는 0.6 내지 0.98, 특히 바람직하게는 0.7 내지 0.97이다.
본 발명에 있어서는, 반도체층이, 추가로, 하기 (4)의 비율(원자비)을 만족시키는 것이 바람직하다.
Ga/(In+ Zn+ Ga)= 0.01 내지 0.2 (4)
상기 (4)에 있어서 Ga의 비율이 0.2보다 크면, S값이 커지거나, 이동도가 저하되거나, 역치 전압이 커지거나 할 우려가 있다. 한편, 0.01보다 작으면 열안정성이나 내열성이 저하되거나, 내습성이 저하되거나, 산·알칼리 등에의 내약품성이 저하되거나, 역치 전압의 쉬프트가 커질 우려가 있다.
Ga/(In+ Zn+ Ga)는, S값을 저감하고, 또한 온오프비를 향상시키기 위해서는, 0.01 내지 0.05인 것이 보다 바람직하고, 0.02 내지 0.05가 더 바람직하다.
또한, 역치 전압의 쉬프트를 억제하고 또한 온오프비를 향상시키기 위해서는 0.05 내지 0.2가 보다 바람직하고, 0.05 내지 0.12인 것이 더 바람직하고, 0.05 내지 0.1인 것이 특히 바람직하다.
또한, 반도체층이, 하기 (5) 또는 (6)의 비율(원자비)을 만족시키는 것이 용도에 따라 골라 쓸 수 있어 특히 바람직하다.
In/(In+ Zn+ Ga)= 0.3 내지 0.5 (5)
In/(In+ Zn+ Ga)= 0.5 내지 0.7(0.5는 포함하지 않는다) (6)
상기 (5)의 비율은 오프 전류를 저감하기 쉽게 온오프비를 높게 할 수 있다. 또한, 성막 조건이나 후처리 조건의 여유도 넓다. 상기 (6)의 비율이면 이동도를 높게, 역치 전압을 작게 할 수 있다.
본 발명의 전계 효과형 트랜지스터의 구성은, 도 1에 나타낸 전계 효과형 트랜지스터(1)에 한정되지 않는다. 예컨대, 이하의 도 3 내지 도 7에 나타내는 구성을 들 수 있다.
도 3은, 본 발명의 다른 실시형태의 전계 효과형 트랜지스터의 개략 단면도이다. 전계 효과형 트랜지스터(2)는, 반도체층(14) 상에 보호층(21)을 적층한 구성을 하고 있다. 그 밖에는 상기 전계 효과형 트랜지스터(1)와 마찬가지이다.
도 4는, 탑 게이트형의 전계 효과형 트랜지스터의 예를 나타하는 개략 단면도이다.
전계 효과형 트랜지스터(3)에서는, 기판(30) 상에 소스 전극(35) 및 드레인 전극(36)이 형성되고, 그 간극 및 이들 전극의 일부를 덮도록 반도체층(34)이 설치되어 있다. 그리고, 반도체층(34)에 게이트 절연막(33)을 통해서 게이트 전극(32)이 형성되어 있다.
트랜지스터(3)에서는, 기판(30)이 보호층(37)의 역할을 하고 있다.
한편, 보호층은, 도 1 및 3에 나타내는 트랜지스터 같은 바텀 게이트형 구조에 이용하는 것이 바람직하다. 바텀 게이트형의 트랜지스터에서는 보호층이 없으면 반도체층의 주요 부분이 노출되기 때문에 보호층의 효과가 크다.
본 발명의 전계 효과형 트랜지스터에서는, 반도체층을 차광하는 구조(예컨대, 차광층)가 있는 것이 바람직하다.
도 5는, 본 발명의 다른 실시형태의 전계 효과형 트랜지스터의 개략 단면도이다. 전계 효과형 트랜지스터(4)는, 반도체층(14)을 차광하기 위해, 보호층(17) 상에 차광층(22)을 갖고 있다. 그 밖에는 상기 전계 효과형 트랜지스터(1)와 마찬가지이다. 한편, 기판(10) 측에서는, 게이트 전극(12)이 차광층으로서 기능한다.
차광 구조가 없으면, 반도체층(14)에 빛이 닿은 경우에 캐리어 전자가 여기되어, 오프 전류가 높아질 우려가 있다.
차광층은 반도체층의 상부, 하부의 어느 쪽이더라도 상관없지만, 상부 및 하부의 양쪽에 있는 것이 바람직하다. 또한, 차광층은 게이트 절연막이나 블랙 매트릭스 등과 겸용되어 있더라도 상관없다. 한쪽만으로는 차광층이 없는 측으로부터 빛이 조사되지 않도록 구조상 궁리할 필요가 있다.
본 발명의 전계 효과형 트랜지스터로서는, 반도체층과, 소스 전극, 드레인 전극 및 게이트 전극 중 적어도 하나와의 사이에, 콘택트층을 갖는 것이 바람직하다.
도 6은, 본 발명의 다른 실시형태의 전계 효과형 트랜지스터의 개략 단면도이다. 전계 효과형 트랜지스터(5)는, 반도체층(14)과 소스 전극(15)의 사이, 및 반도체층(14)과 드레인 전극(16)의 사이에, 각각 콘택트층(23)을 갖는다. 그 밖에는 상기 전계 효과형 트랜지스터(1)와 마찬가지이다.
한편, 콘택트층은 반도체층(14)의 단부를 변성시키는 것에 의해 형성할 수도 있다.
도 7은, 본 발명의 다른 실시형태의 전계 효과형 트랜지스터의 개략 단면도이다.
이 트랜지스터에서는, 반도체층의 단부(14a, 14b)를 변성하여 콘택트층(23')을 형성하고 있다.
이하, 본 발명의 전계 효과형 트랜지스터를 구성 부재에 대하여 설명한다.
1. 기판
특별히 제한은 없고, 본 기술 분야에서 공지된 것을 사용할 수 있다. 예컨대, 규산 알칼리계 유리, 무알칼리 유리, 석영 유리 등의 유리 기판, 실리콘 기판, 아크릴, 폴리카보네이트, 폴리에틸렌나프탈레이트(PEN) 등의 수지 기판, 폴리에틸렌테레프탈레이트(PET), 폴리아마이드 등의 고분자 필름 기재 등을 사용할 수 있다.
기판이나 기재의 두께는 0.1 내지 10mm가 일반적이고, 0.3 내지 5mm가 바람직하다. 유리 기판의 경우는, 화학적으로, 또는 열적으로 강화시킨 것이 바람직하다.
투명성이나 평활성이 요구되는 경우는, 유리 기판, 수지 기판이 바람직하고, 유리 기판이 특히 바람직하다. 경량화가 요구되는 경우는 수지 기판이나 고분자 기재가 바람직하다.
2. 반도체층
반도체층은, 상술한 바와 같이 In(인듐) 원소, Zn(아연) 원소 및 Ga(갈륨) 원소를 상기 (1) 내지 (3)의 비율, 바람직하게는 (1) 내지 (4)의 비율을 만족시키 도록 함유하는 복합 산화물로 이루어진다.
이러한 반도체층은, 예컨대, 상기 비율 (1) 내지 (3) 또는 (1) 내지 (4)를 만족시키는 타겟을 사용하여 박막을 형성함으로써 제작할 수 있다.
타겟은, 예컨대, 산화인듐, 산화아연 및 산화갈륨을 상기의 원소 비율을 만족시키도록 포함하는 혼합 분체를 원료로 한다. 원료 분체를 볼 밀 등으로 미분체화한 후, 타겟상으로 성형하여 소성하는 것 등에 의해서 제작할 수 있다.
한편, 사용하는 원료 분체는, 타겟의 단재(端材)나 사용이 끝난 타겟 등의 고순도 산화인듐 함유 스크랩으로부터 회수하여 제작한 것이더라도 좋다. 특히, ITO 타겟으로부터 회수한 것은, 불순물로서 Sn(주석)을 적절히 포함하고 있어 바람직하다. 산화인듐의 회수는 일본 특허공개 2002-069544호에 기재된 방법 등, 공지된 방법을 이용할 수 있다.
또한, Sn(주석), Ge(저마늄), Si(규소), Ti(타이타늄), Zr(지르코늄) 및 Hf(하프늄)으로 이루어진 군으로부터 선택되는 하나 이상의 원소를 100 내지 10000원자ppm 포함하도록 원료에 첨가하는 것이 바람직하다.
각 원료 가루의 순도는, 통상 99.9%(3N) 이상, 바람직하게는 99.99%(4N) 이상, 더 바람직하게는 99.995% 이상, 특히 바람직하게는 99.999%(5N) 이상이다. 각 원료 가루의 순도가 99.9%(3N) 미만이면, 불순물에 의해 반도체 특성이 저하되어, 신뢰성이 저하되는 등의 우려가 있다.
원료 가루에 대하여, 산화인듐 가루의 비표면적을 8 내지 10m2/g, 산화갈륨 가루의 비표면적을 5 내지 10m2/g, 산화아연 가루의 비표면적을 2 내지 4m2/g으로 하는 것이 바람직하다. 또는, 산화인듐 가루의 메디안(median) 직경을 1 내지 2μm, 산화갈륨 가루의 메디안 직경을 1 내지 2μm, 산화아연 가루의 메디안 직경을 0.8 내지 1.6μm로 하는 것이 바람직하다.
한편, 산화인듐 가루의 비표면적과 산화갈륨 가루의 비표면적이 거의 같은 분말을 사용하는 것이 바람직하다. 이것에 의해, 보다 효율적으로 분쇄 혼합할 수 있다. 구체적으로는, 비표면적의 차이를 5m2/g 이하로 하는 것이 바람직하다. 비표면적이 지나치게 다르면, 효율적인 분쇄 혼합을 할 수 없고, 소결체 중에 산화갈륨 입자가 남는 경우가 있다.
혼합 분체를, 예컨대, 습식 매체 교반 밀을 사용하여 혼합 분쇄한다. 이 때, 분쇄 후의 비표면적이 원료 혼합 분체의 비표면적보다 1.5 내지 2.5m2/g 증가하는 정도이거나, 또는 분쇄 후의 평균 메디안 직경이 0.6 내지 1μm로 되는 정도로 분쇄하는 것이 바람직하다. 이와 같이 조정한 원료 가루를 사용함으로써 가소 공정을 전혀 필요로 하지 않고서, 고밀도의 산화물 소결체를 얻을 수 있다. 또한, 환원 공정도 불필요하여 진다.
한편, 원료 혼합 분체의 비표면적의 증가분이 1.0m2/g 미만 또는 분쇄 후의 원료 혼합 가루의 평균 메디안 직경이 1μm를 초과하면, 소결 밀도가 충분히 커지지 않는 경우가 있다. 한편, 원료 혼합 분체의 비표면적의 증가분이 3.0m2/g을 넘는 경우 또는 분쇄 후의 평균 메디안 직경이 0.6μm 미만으로 하면, 분쇄 시의 분쇄 기기 등으로부터의 오염물(contaminants; 불순물 혼입량)이 증가하는 경우가 있다.
여기서, 각 분체의 비표면적은 BET법으로 측정한 값이다. 각 분체의 입도 분포의 메디안 직경은, 입도 분포계로 측정한 값이다. 이들 값은, 분체를 건식 분쇄법, 습식 분쇄법 등에 의해 분쇄하는 것에 의해 조정할 수 있다.
분쇄 공정 후의 원료를 스프레이 건조기 등으로 건조한 후, 성형한다. 성형은 공지된 방법, 예컨대, 가압 성형, 냉간 정수압 가압을 채용할 수 있다.
이어서, 수득된 성형물을 소결하여 소결체를 얻는다. 소결은, 1200 내지 1600℃에서 2 내지 20시간 소결하는 것이 바람직하고, 1250 내지 1400℃가 보다 바람직하다. 1200℃ 미만에서는, 밀도가 향상하지 않고, 또한, 1600℃를 초과하면 아연이 증산(蒸散)하여, 소결체의 조성이 변화되거나, 타겟의 평균 결정 입경이 지나치게 커지거나, 증산에 의해 소결체 중에 보이드(void; 공극)가 발생하거나 하는 경우가 있다.
또한, 소결은 산소를 유통하는 것에 의해 산소 분위기 중에서 소결하거나, 가압 하에서 소결하는 것이 좋다. 이것에 의해 아연의 증산을 억제할 수 있어, 보이드(공극)가 없는 소결체가 얻어진다.
이렇게 하여 제조한 소결체는, 밀도가 높기 때문에, 사용시에 노듈(nodule)이나 파티클의 발생이 적기 때문에, 막 특성이 우수한 산화물 반도체막을 제작할 수 있다.
산화물 소결체는, 연마 등의 가공을 실시하는 것에 의해 타겟으로 된다. 구체적으로는, 소결체를, 예컨대, 평면 감삭반으로 감삭하여 표면 조도 Ra를 5μm 이하로 한다. 또한, 타겟의 스퍼터면에 경면 가공을 실시하여, 평균 표면 조도 Ra를 1000옹스트롬 이하로 해도 좋다. 이 경면 가공(연마)은 기계적인 연마, 화학 연마, 메카노케미칼 연마(기계적인 연마와 화학 연마의 병용) 등의, 이미 알려져 있는 연마 기술을 이용할 수 있다. 예컨대, 고정 지립(砥粒) 폴리셔(폴리시액: 물)로 #2000 이상으로 폴리싱하거나, 또는 유리(遊離) 지립 랩(연마재: SiC 페이스트 등)으로 랩핑 후, 연마재를 다이아몬드 페이스트로 바꾸어 랩핑함으로써 얻을 수 있다. 이러한 연마 방법에는 특별히 제한은 없다.
수득된 타겟을 백킹 플레이트에 본딩함으로써 각종 성막 장치에 장착하여 사용할 수 있다. 성막법으로서는, 예컨대, 스퍼터링법, PLD(펄스 레이저 디포지션)법, 진공증착법, 이온 플레이팅법 등을 들 수 있다.
한편, 타겟의 청정 처리에는, 에어 블로우나 유수 세정 등을 사용할 수 있다. 에어 블로우로 이물질을 제거할 때는, 노즐의 맞은 편으로부터 집진기로 흡기를 실시하면 보다 유효하게 제거할 수 있다.
에어 블로우나 유수 세정 외에, 초음파 세정 등을 실시할 수도 있다. 초음파 세정으로서는, 주파수 25 내지 300KHz 사이에서 다중 발진시켜 실시하는 방법이 유효하다. 예컨대 주파수 25 내지 300KHz의 사이에서, 25KHz씩 12종류의 주파수를 다중 발진시켜 초음파 세정을 실시하는 것이 좋다.
한편, 타겟을 스퍼터링 타겟으로서 사용하는 경우, 타겟의 벌크 저항은, 20mΩ cm 미만인 것이 바람직하고, 10mΩ cm 미만이 보다 바람직하고, 5mΩ cm 미만이 더 바람직하고, 2mΩ cm 미만이 특히 바람직하다. 20mΩ cm 이상의 경우, 긴 시간 DC 스퍼터링을 계속했을 때에, 이상 방전에 의해 스파크가 발생하여, 타겟이 깨어지거나, 스파크에 의해 튀어 나간 입자가 성막 기판에 부착하여, 산화물 반도체막으로서의 성능을 저하시키거나 하는 경우가 있다. 또한, 방전시에 타겟이 깨어질 우려도 있다.
한편, 벌크 저항은 저항률계를 사용하여, 4탐침법에 의해 측정한 값이다.
산화물 소결체 중에서의 각 화합물의 입경은, 각각 20μm 이하가 바람직하고, 10μm 이하가 더 바람직하다. 한편, 입경은 전자 프로브 마이크로 애널라이저(EPMA)로 측정한 평균 입경이다. 결정 입경은, 예컨대, 원료인 산화인듐, 산화갈륨, 및 산화아연의 각 분체의 배합비나 원료 분체의 입경, 순도, 승온 시간, 소결 온도, 소결 시간, 소결 분위기, 강온 시간을 조정하는 것에 의해 얻어진다.
본 발명에 있어서, 반도체층은 비정질막인 것이 바람직하다.
비정질막인 것에 의해, 절연막이나 보호막과의 밀착성이 개선되거나, 대면적이라도 균일한 트랜지스터 특성이 용이하게 얻어질 수 있게 된다.
여기서, 반도체층이 비정질막인가는, X선 결정 구조 해석에 의해 확인할 수 있다. 명확한 피크가 관측되지 않는 경우가 비정질이다.
비정질막을 형성하기 위해서는, 성막시의 기판 온도가 350℃ 이하, 전압이 2Pa 이하, 산소 함유율이 5% 이하인 것이 바람직하다. 또한, 물 또는 수소의 분압이 10-6Pa 이상이면 보다 바람직하다.
또한, 반도체층은 비정질막이고, 반도체층의 비국재 준위의 에너지폭(E0)이 14meV 이하인 것이 바람직하다. 비국재 준위의 에너지폭(E0)이 14meV보다 크면, 이동도가 저하되거나, 역치나 S값이 지나치게 커질 우려가 있다. 반도체층의 비국재 준위의 에너지폭(E0)이 큰 것은, 비정질막의 근거리 질서성이 나쁜 것을 반영하고 있는 것으로 생각된다.
반도체층의 비국재 준위의 에너지폭(E0)은 10meV 이하가 보다 바람직하고, 8meV 이하가 더 바람직하고 6meV 이하가 특히 바람직하다.
한편, 반도체층의 비국재 준위의 에너지폭(E0)은, 온도를 4 내지 300K까지 변화시켜, 홀 효과를 이용하여 측정한 캐리어 농도와 활성화 에너지의 관계로부터 구할 수 있다.
비국재 준위의 에너지폭(E0)을 14meV 이하로 하기 위해서는, 질소나 아르곤 등의 불활성 가스 중의 산소 분압이 10-3Pa 이하의 환경하에, 또는 반도체층을 보호층으로 덮은 후에 70 내지 350℃에서 열처리하는 것이 바람직하다.
또한, 성막시의 수(水)분압은 10-3Pa 이하인 것이 바람직하다.
또한, 반도체층이 산화인듐을 함유하고, 산화인듐의 빅스바이트 구조의 모서리 공유구조의 적어도 일부를 유지하고 있는 것이 바람직하다. 이것에 의해, 인듐 원자 사이의 거리가 짧게 되어 인듐 원자끼리의 s 궤도의 겹침이 커져 이동도가 향상될 것을 기대할 수 있다.
산화인듐을 포함하는 비정질막이 산화인듐의 빅스바이트 구조의 모서리 공유구조의 적어도 일부를 유지하고 있는가 여부는, 고휘도의 싱크로트론 방사 등을 이용한 미소각 입사 X선 산란(GIXS)에 의해서 구해진 동경 분포 함수(radial distribution function; RDF)에 의해, In-X(X는 In, Ga, Zn)를 나타내는 피크가 0.30으로부터 0.36nm의 사이에 있는 것으로 확인할 수 있다. 상세 사항에 대해서는, 하기의 문헌을 참조하면 된다.
F. Utsuno, et al., Thin Solid Films, Volume 496, 2006, Pages 95-98
빅스바이트 구조의 모서리 공유구조의 적어도 일부를 유지하기 위해서는, 질소나 아르곤 등의 불활성 가스 중의 산소 분압이 10-1Pa 이하의 환경하에, 또는 반도체층을 보호층으로 덮은 후에 70 내지 350℃에서 열처리하는 것이 바람직하다. 또한, 성막시의 수분압은 10-3Pa 이하인 것이 바람직하다.
불활성 가스로서는, N2, He, Ne, Ar, Kr, Xe가 바람직하다.
본 발명의 반도체층으로서는, 추가로, 원자간 거리가 0.30으로부터 0.36nm의 사이의 RDF의 최대치를 A, 원자간 거리가 0.36으로부터 0.42의 사이의 RDF의 최대치를 B로 한 경우에, A/B>0.7의 관계를 만족시키는 것이 바람직하고, A/B>0.85가 보다 바람직하고, A/B>1이 더 바람직하고, A/B>1.2가 특히 바람직하다.
A/B가 0.7 이하이면, 반도체층을 트랜지스터의 활성층으로서 이용한 경우, 이동도가 저하되거나, 역치나 S값이 지나치게 커질 우려가 있다. A/B가 작은 것은, 비정질막의 근거리 질서성이 나쁜 것을 반영하고 있는 것으로 생각된다.
또한, In-In의 평균 결합 거리가 0.3 내지 0.322nm인 것이 바람직하고, 0.31 내지 0.32nm인 것이 특히 바람직하다. In-In의 평균 결합 거리는 X선 흡수 분광법에 의해 구할 수 있다. X선 흡수 분광법에 의한 측정에서는, 시작으로부터 수백 eV나 높은 에너지까지 넓혀진 X선 흡수 광역 미세 구조(EXAFS)를 나타낸다. EXAFS는 여기된 원자 주위의 원자에 의한 전자의 후방 산란에 의해서 야기된다. 뛰쳐 나가는 전자파와 후방 산란된 파와의 간섭 효과가 일어난다. 간섭은 전자 상태의 파장과 주위의 원자에 갔다 오는 광로 길이에 의존한다. EXAFS를 푸리에 변환하는 것으로 동경 분포 함수(RDF)가 얻어진다. RDF의 피크로부터 평균 결합 거리를 어림할 수 있다.
반도체층은, 추가로, Sn(주석), Ge(저마늄), Si(규소), Ti(타이타늄), Zr(지르코늄) 및 Hf(하프늄)으로 이루어진 군으로부터 선택되는 하나 이상의 원소를 100 내지 10000ppm(원자) 포함하는 것이 바람직하고, 200 내지 2000ppm이 특히 바람직하다. 이들 원소를 포함하지 않는 경우, 반도체층이 균일하게 형성될 수 없어, 불균일하게 될 우려가 있다.
반도체층의 막 두께는, 통상 0.5 내지 500nm, 바람직하게는 1 내지 150nm, 보다 바람직하게는 3 내지 80nm, 특히 바람직하게는 10 내지 60nm이다. 0.5nm보다 얇으면 공업적으로 균일하게 성막하는 것이 어렵다. 한편, 500nm보다 두꺼우면 성막 시간이 길게 되어 공업적으로 채용할 수 없다. 또한, 3 내지 80nm의 범위 내에 있으면, 이동도나 온오프비 등 TFT 특성이 특히 양호하다.
또한, 반도체층은, 전자 캐리어 농도가 1013 내지 1018/cm3, 밴드갭이 2.0 내지 5.0eV의 비정질막인 것이 바람직하다. 밴드갭은, 2.8 내지 4.8eV가 보다 바람직하다. 2.0eV보다 작으면 가시광을 흡수하여 전계 효과형 트랜지스터가 오동작할 우려가 있다. 5.0eV보다 크면 전계 효과형 트랜지스터가 기능하지 않게 될 우려가 있다.
또한, 반도체층은 열활성형을 나타내는 비축퇴 반도체인 것이 바람직하다. 축퇴 반도체이면 캐리어가 지나치게 많아 오프 전류·게이트 누설 전류가 증가하거나, 역치가 마이너스가 되어 노멀리 온이 될 우려가 있다.
반도체층의 표면 조도(RMS)는, 1nm 이하가 바람직하고, 0.6nm 이하가 더 바람직하고, 0.3nm 이하가 특히 바람직하다. 1nm보다 크면, 이동도가 저하될 우려가 있다.
3. 반도체층의 보호층
반도체의 보호층을 형성하는 재료에는 특별히 제한은 없지만, 비정질 산화물 또는 비정질 질화물로 이루어지는 것이 바람직하다.
예컨대, SiO2, SiNx, Al2O3, Ta2O5, TiO2, MgO, ZrO2, CeO2, K2O, Li2O, Na2O, Rb2O, Sc2O3, Y2O3, Hf2O3, CaHfO3, PbTi3, BaTa2O6, SrTiO3, AlN 등을 이용할 수 있다. 이들 중에서도, SiO2, SiNx, Al2O3, Y2O3, Hf2O3, CaHfO3를 이용하는 것이 바람직하고, 보다 바람직하게는 SiO2, SiNx, Y2O3, Hf2O3, CaHfO3이며, 특히 바람직하게는 SiO2, Y2O3, Hf2O3, CaHfO3 등의 산화물이다. 이들 산화물의 산소수는, 반드시 화학량론비와 일치하지 않더라도 좋다(예컨대, SiO2라도 SiOx라도 좋다). 또한, SiNx는 수소 원소를 포함하고 있더라도 좋다.
이러한 보호층은, 다른 2층 이상의 절연막을 적층한 구조라도 좋다.
또한, 보호층은, 결정질, 다결정질, 비정질의 어떤 것이더라도 좋지만, 공업적으로 제조하기 쉬운 다결정질이나, 비정질인 것이 바람직하다. 특히, 보호층이 비정질인 것이 바람직하다. 비정질막이 아니면 계면의 평활성이 나빠 이동도가 저하되거나, 역치 전압이나 S값이 지나치게 커질 우려가 있다.
또한, 보호층이 산화물이 아니면 반도체 중의 산소가 보호층 측으로 이동하여, 오프 전류가 높아지거나, 역치 전압이 마이너스가 되어 노멀리 오프(normally off)를 나타낼 우려가 있다.
또한, 반도체층의 보호층은, 폴리(4-바이닐페놀)(PVP)이나 패릴렌(parylene) 등의 유기 절연막을 사용할 수 있다. 또한, 반도체층의 보호층은 무기 절연막 및 유기 절연막의 2층 이상 적층 구조를 갖더라도 좋다.
4. 게이트 절연막
게이트 절연막을 형성하는 재료에는 특별히 제한은 없다. 본 발명의 효과를 상실하지 않는 범위에서 일반적으로 사용되고 있는 것을 임의로 선택할 수 있다. 예컨대, SiO2, SiNx, Al2O3, Ta2O5, TiO2, MgO, ZrO2, CeO2, K2O, Li2O, Na2O, Rb2O, Sc2O3, Y2O3, Hf2O3, CaHfO3, PbTi3, BaTa2O6, SrTiO3, AlN 등을 이용할 수 있다. 이들 중에서도, SiO2, SiNx, Al2O3, Y2O3, Hf2O3, CaHfO3를 이용하는 것이 바람직하고, 보다 바람직하게는 SiO2, SiNx, Y2O3, Hf2O3, CaHfO3이며, 특히 바람직하게는 SiO2, Y2O3, Hf2O3, CaHfO3 등의 산화물이다. 이들 산화물의 산소수는, 반드시 화학량론비와 일치하지 않더라도 좋다(예컨대, SiO2라도 SiOx라도 좋다). 또한, SiNx는 수소 원소를 포함하고 있더라도 좋다.
이러한 게이트 절연막은, 다른 2층 이상의 절연막을 적층한 구조라도 좋다. 적층한 경우는, 반도체층과 접하는 측을 SiO2 등의 산화막으로 하는 것이 바람직하다. 또한, 게이트 절연막은, 결정질, 다결정질, 비정질의 어떤 것이더라도 좋지만, 공업적으로 제조하기 쉬운 다결정질이나, 비정질인 것이 바람직하다. 계면이 평탄한 비정질막이 특히 바람직하다.
또한, 게이트 절연막은, 폴리(4-바이닐페놀)(PVP)이나 패릴렌 등의 유기 절연막을 사용할 수 있다. 또한, 게이트 절연막은 무기 절연막 및 유기 절연막의 2층 이상 적층 구조를 갖더라도 좋다.
5. 전극
게이트 전극, 소스 전극 및 드레인 전극의 각 전극을 형성하는 재료에 특별히 제한은 없고, 본 발명의 효과를 상실하지 않는 범위에서 일반적으로 사용되고 있는 것을 임의로 선택할 수 있다. 예컨대, 인듐주석 산화물(ITO), 인듐아연 산화물, ZnO, SnO2 등의 투명 전극이나, Al, Ag, Cr, Ni, Mo, Au, Ti, Ta, Cu 등의 금속 전극, 또는 이들을 포함하는 합금의 금속 전극을 이용할 수 있다. 또한, 그들을 2층 이상 적층하여 접촉 저항을 저감하거나, 계면 강도를 향상시키는 것이 바람직하다.
본 발명에서는, 소스 전극, 드레인 전극 및 게이트 전극 중 적어도 하나가 구리를 포함하는 합금으로 이루어지는 것이 바람직하다. 구리를 포함하는 합금은, 저항이 낮아, 이동도가 높은 반도체층과 조합하면, 대화면 고세밀의 디스플레이를 실현시킬 수 있다. 구리를 포함하는 합금으로서는, Cu-Mg, Cu-Mn 등을 들 수 있다. 그 중에서도, 구리-망간 합금(Cu-Mn)이 저저항이며, 또한 박리나 표면 산화의 문제가 적어 바람직하다.
구리를 포함하지 않으면 배선의 저항이 높아져, 대화면 고세밀의 디스플레이에 적당하지 않게 될 우려가 있다. 또한, 구리뿐이면 박리나 표면 산화에 의해 접촉 저항의 문제가 발생할 우려가 있다.
6. 차광층
차광층으로서는, 파장 500nm 이하의 영역에 큰 흡수 또는 반사를 가지는 재료를 사용하는 것이 바람직하다.
예컨대, Cr, Ni-Mo, Ni-Mo-Fe 등의 금속이나 합금의 박막 및 카본이나 Ti를 포토레지스트에 분산시킨 수지 블랙 등을 사용할 수 있다.
7. 콘택트층
콘택트층의 형성 재료는, 상술한 반도체층과 마찬가지 조성의 복합 산화물을 사용할 수 있다. 즉, 콘택트층은 In, Zn 및 Ga의 각 원소를 포함하는 것이 바람직하다. 이들 원소를 포함하지 않으면, 콘택트층과 반도체층 사이에서 원소의 이동이 발생하여, 스트레스 시험 등을 행했을 때에 역치 전압의 쉬프트가 커질 우려가 있다.
콘택트층의 제작 방법에 특별히 제약은 없지만, 성막 조건을 바꾸어 반도체층과 같은 조성비의 콘택트층을 성막하거나, 반도체층과 조성비가 다른 층을 성막하거나, 반도체층의 전극과의 콘택트 부분을 플라즈마 처리나 오존 처리에 의해 저항을 높이는 것으로 구성하거나, 반도체층을 성막할 때에 산소 분압 등의 성막 조건에 의해 저항을 높게 한 층을 구성할 수도 있다.
한편, 본 발명의 전계 효과형 트랜지스터에서는, 반도체층과 게이트 절연막 사이, 및/또는 반도체층과 보호층 사이에, 반도체층보다도 저항이 높은 산화물 저항층을 갖는 것이 바람직하다. 산화물 저항층이 없으면 오프 전류가 발생하거나, 역치 전압이 마이너스가 되어 노멀리 온이 될 우려가 있다. 또한, 보호막 성막이나 에칭 등의 후처리 공정시에 반도체층이 변질되어 특성이 열화될 우려가 있다.
산화물 저항층으로서는, 이하의 것을 예시할 수 있다.
· 반도체막의 성막시보다도 높은 산소 분압으로 성막한 반도체층과 동일 조성의 비정질 산화물막
· In, Zn 및 Ga의 각 원소를 포함하는 산화물에 추가로 Cu, Co, Ni, Mn, Fe, Mg, Ca, Sr, Ba, Ag, Au로부터 선택되는 1종 이상의 원소를 가한 비정질 산화물막
· 산화인듐을 주성분으로 하는 다결정 산화물막
· 산화인듐을 주성분으로 하여, Zn, Cu, Co, Ni, Mn, Mg 등의 +2가 원소를 1종 이상 도핑한 다결정 산화물막
In, Zn 및 Ga의 각 원소를 포함하는 산화물에 추가로 Cu, Co, Ni, Mn, Fe, Mg, Ca, Sr, Ba, Ag, Au로부터 선택되는 1종 이상의 원소를 가한 비정질 산화물막의 경우는, In 조성비가 반도체층보다도 적은 것이 바람직하다. 또한, Ga 조성비가 반도체층보다도 많은 것이 바람직하다.
산화물 저항층은, In, Zn 및 Ga의 각 원소를 포함하는 산화물인 것이 바람직하다. 이들을 포함하지 않으면, 산화물 저항층과 반도체층 사이에서 원소의 이동이 발생하여, 스트레스 시험 등을 행했을 때에 역치 전압의 쉬프트가 커질 우려가 있다.
계속해서, 본 발명의 전계 효과형 트랜지스터의 제조방법에 대하여 설명한다.
본 발명의 제조방법에서는, 복합 산화물의 소결 타겟을 이용하여, DC 또는 AC 스퍼터링에 의해 반도체층을 성막하는 공정과, 반도체층과 반도체층의 보호층을 형성한 후에 70 내지 350℃에서 열처리하는 공정을 포함하는 것을 특징으로 한다.
한편, 상술한 전계 효과형 트랜지스터의 각 구성 부재(층)는, 본 기술 분야에 공지된 수법으로 형성할 수 있다.
구체적으로, 성막 방법으로서는, 스프레이법, 딥법, CVD법 등의 화학적 성막 방법, 또는 스퍼터법, 진공 증착법, 이온 플레이팅법, 펄스 레이저 디포지션법 등의 물리적 성막 방법을 이용할 수 있다. 캐리어 밀도를 제어하기 쉽고, 막질 향상이 용이하기 때문에, 바람직하게는 물리적 성막 방법을 이용하고, 보다 바람직하게는 생산성이 높기 때문에 스퍼터법을 이용한다.
스퍼터링에서는, 복합 산화물의 소결 타겟을 이용하는 방법, 복수의 소결 타겟을 이용하여 코스퍼터를 이용하는 방법, 합금 타겟을 이용하여 반응성 스퍼터를 이용하는 방법 등을 이용할 수 있다. 단, 복수의 소결 타겟을 이용하여 코스퍼터를 이용하는 방법이나, 합금 타겟을 이용하여 반응성 스퍼터를 이용하는 방법에서는, 균일성이나 재현성이 나빠지는 경우나, 비국재 준위의 에너지폭(E0)이 커지는 경우 등이 있어, 이동도가 저하되거나, 역치 전압이 커지는 등, 트랜지스터 특성이 저하될 우려가 있다. 바람직하게는, 복합 산화물의 소결 타겟을 이용한다.
형성한 막을 각종 에칭법에 의해 패터닝할 수 있다.
본 발명에서는 반도체층을, 복합 산화물의 소결 타겟을 이용하여, DC 또는 AC 스퍼터링에 의해 성막한다. DC 또는 AC 스퍼터링을 이용하는 것에 의해, RF 스퍼터링의 경우에 비하여 성막시의 손상을 저감할 수 있다. 이 때문에, 전계 효과형 트랜지스터에 있어서, 역치 전압 쉬프트의 저감, 이동도의 향상, 역치 전압의 감소, S값의 감소 등의 효과를 기대할 수 있다.
또한, 본 발명에서는 반도체층과 반도체의 보호층을 형성한 후에, 70 내지 350℃에서 열처리한다. 70℃보다 낮으면 얻어지는 트랜지스터의 열안정성이나 내열성이 저하되거나, 이동도가 낮아지거나, S값이 커지거나, 역치 전압이 높아질 우려가 있다. 한편, 350℃보다 높으면 내열성이 없는 기판을 사용할 수 없을 우려나, 열처리용의 설비 비용이 들 우려나, 보호층, 절연막 또는 반도체층의 계면이 열화될 우려나, 수분압을 낮추어 성막했을 때에 결정화되어 비정질막이 얻어지지 않을 우려가 있다.
열처리 온도는 80 내지 260℃가 바람직하고, 90 내지 180℃가 보다 바람직하고, 100 내지 150℃가 더 바람직하다. 특히, 열처리 온도가 180℃ 이하이면, 기판으로서 PEN 등의 내열성이 낮은 수지 기판이나 저렴한 유리 기판(소다 라임 유리나 저알칼리 유리)을 이용할 수 있기 때문에 바람직하다.
열처리 시간은, 통상 1초 내지 24시간이 바람직하지만, 처리 온도에 의해 조정하는 것이 바람직하다.
예컨대, 70 내지 180℃에서는 10분으로부터 24시간이 보다 바람직하고, 20분으로부터 6시간이 더 바람직하고, 30분 내지 3시간이 특히 바람직하다. 180 내지 260℃에서는 6분으로부터 4시간이 보다 바람직하고, 15분으로부터 2시간이 더 바람직하다. 260 내지 300℃에서는 30초로부터 4시간이 보다 바람직하고, 1분으로부터 2시간이 특히 바람직하다. 300 내지 350℃에서는 1초로부터 1시간이 보다 바람직하고, 2초로부터 30분이 특히 바람직하다.
열처리는, 불활성 가스 중에서 산소 분압이 10-3Pa 이하의 환경 하에서 행하거나, 또는 반도체층을 보호층으로 덮은 후에 행하는 것이 바람직하다. 상기 조건하이면 재현성이 향상된다.
반도체층의 성막시의 수분압은, 10-3Pa 이하인 것이 바람직하고, 10-4Pa 이하인 것이 보다 바람직하고, 10-5Pa 이하인 것이 더 바람직하다. 수분압 10-3Pa보다 크면, 비국재 준위의 에너지폭(E0)이 커지거나, In-In의 평균 결합 거리가 커지거나, 캐리어의 산란이 커질 우려가 있다. 또한, 트랜지스터로서 이용했을 때에, 이동도가 저하되거나, 역치 전압이 지나치게 커질 우려가 있다. 이것은, 확인은 어렵지만 산화인듐 중에 하이드록실기가 생성되었기 때문이라고 생각된다.
본 발명의 전계 효과 트랜지스터에서는, 이동도는 1cm2/Vs 이상이 바람직하고, 3cm2/Vs 이상이 보다 바람직하고, 8cm2/Vs 이상이 특히 바람직하다. 1cm2/Vs보다 작으면 스위칭 속도가 느려져 대화면 고세밀의 디스플레이에 이용할 수 없을 우려가 있다.
또한, 온오프비는 106 이상이 바람직하고, 107 이상이 보다 바람직하고, 108 이상이 특히 바람직하다.
오프 전류는, 2pA 이하가 바람직하고, 1pA 이하가 보다 바람직하다. 오프 전류가 2pA보다 크면 게이트 누설 전류는 1pA 이하가 바람직하다.
또한, 역치 전압은, 0 내지 10V가 바람직하고, 0 내지 4V가 보다 바람직하고, 0 내지 3V가 더 바람직하고, 특히 0 내지 2V가 바람직하다. 역치 전압이 0V보다 작으면 노멀리 온이 되어 오프시에 전압을 거는 것이 필요하게 되어 소비 전력이 커질 우려가 있다. 한편, 10V보다 크면 구동 전압이 커져 소비 전력이 커지거나, 높은 이동도가 필요해질 우려가 있다.
또한, S값은, 0.8V/dec 이하가 바람직하고, 0.3V/dec 이하가 보다 바람직하고, 0.25V/dec 이하가 더 바람직하고, 0.2V/dec 이하가 특히 바람직하다. 0.8V/dec보다 크면 구동 전압이 커져 소비 전력이 커질 우려가 있다. 특히, 유기 EL 디스플레이로 이용하는 경우는, 직류 구동이기 때문에 S값을 0.3V/dec 이하로 하면 소비 전력을 대폭 저감할 수 있기 때문에 바람직하다.
한편, S값(Swing Factor)이란, 오프 상태로부터 게이트 전압을 증가시켰을 때에, 오프 상태로부터 온 상태에 걸쳐 드레인 전류가 급준하게 상승하는데, 이 급준성을 나타내는 값이다. 다음 수학식으로 정의되는 바와 같이, 드레인 전류가 1자리수(10배) 상승할 때의 게이트 전압의 증가분을 S값으로 한다.
S값= dVg/dlog(Ids)
S값이 작을 수록 급준한 상승이 된다(「박막 트랜지스터 기술의 전부」, 우카이 야스히로 저, 2007년 간행, 공업조사회).
S값이 크면, 온으로부터 오프로 바꿀 때에 높은 게이트 전압을 걸 필요가 있어, 소비 전력이 커질 우려가 있다.
또한, 10μA의 직류 전압을 50℃에서 100시간 가한 전후의 역치 전압의 쉬프트량은 1.5V 이하가 바람직하고, 1.0V 이하가 보다 바람직하고, 0.5V 이하가 특히 바람직하다. 1.5V보다 크면 유기 EL 디스플레이의 트랜지스터로서 이용한 경우, 화질이 변화되어 버릴 우려가 있다.
또한, 전달 곡선에서 게이트 전압을 승강시킨 경우의 히스테리시스나 대기하에서 측정했을 때(주위의 분위기의 변동)의 역치 전압의 격차가 작은 편이 바람직하다.
한편, 전달 곡선의 예를 도 8에 나타낸다. 도 8(a)는 히스테리시스가 적은 예이며, 도 8(b)는 히스테리시스가 있는 예이다.
또한, 채널 폭 W와 채널 길이 L의 비 W/L(도 2 참조)은, 통상 0.1 내지 100, 바람직하게는 0.5 내지 20, 특히 바람직하게는 1 내지 8이다. W/L이 100을 초과하면 누설 전류가 늘어나거나, on-off 비가 저하되거나 할 우려가 있다. 0.1보다 작으면 전계 효과 이동도가 저하되거나, 핀치 오프가 불명료하게 되거나 할 우려가 있다.
또한, 채널 길이 L은 통상 0.1 내지 1000μm, 바람직하게는 1 내지 100μm, 더 바람직하게는 2 내지 10μm이다. 0.1μm 미만은 공업적으로 제조가 어렵고 또 누설 전류가 커질 우려가 있다, 1000μm 초과에서는 소자가 지나치게 커져 바람직하지 못하다.
본 발명의 전계 효과형 트랜지스터는, 논리 회로, 메모리 회로, 차동 증폭 회로 등의 집적 회로에 적용할 수 있다. 특히, 액정 디스플레이 또는 유기 EL 디스플레이를 구동시키는 스위칭 소자로서 사용할 수 있다.
본 발명의 액정 디스플레이 또는 유기 EL 디스플레이에서는, 구동 소자로 상술한 본 발명의 전계 효과형 트랜지스터를 사용한다. 그 밖의 구성에 관해서는, 액정 디스플레이 또는 유기 EL 디스플레이의 분야에서 공지인 것을 적절히 채용할 수 있다.
[실시예]
실시예 1
A. 타겟 I의 제작
원료로서, 5N(순도 99.999%)의 산화인듐(주식회사 고순도화학연구소사제 INO04PB), 5N의 산화아연(주식회사 고순도화학연구소사제 ZNO04PB) 및 5N의 산화갈륨(주식회사 고순도화학연구소사제 GAO03PB)의 분말을, 원자비 〔In/(In+ Zn+ Ga)〕가 0.42, 원자비 〔Zn/(In+ Zn+ Ga)〕가 0.42, 원자비 〔Ga/(In+ Zn+ Ga)〕가 0.16이 되도록 혼합했다. 이것을 습식 볼 밀에 공급하고, 72시간 혼합 분쇄하여 원료 미분말을 수득했다.
수득된 원료 미분말을 과립화한 후, 직경 10cm, 두께 5mm의 치수로 프레스 성형하고, 이것을 소성로에 넣고, 1500℃, 12시간의 조건에서 소성하여, 소결체(타겟)를 수득했다.
한편, 타겟을 분쇄하여 발광 분광 분석(ICP)으로 분석한 바, Sn(주석), Ge(저마늄), Si(실리콘), Ti(타이타늄), Zr(지르코늄), Hf(하프늄) 등의 불순물은 100ppm 미만이었다. 또한, 타겟의 벌크 저항은 30mΩ, 이론 상대 밀도는 0.95였다.
B. 반도체층의 평가 시료의 제작
(1) 반도체층의 형성
상기 A에서 얻은 스퍼터링 타겟 I를, DC 스퍼터법의 하나인 DC 마그네트론 스퍼터링법의 성막 장치에 장착하여, 유리 기판(코닝 1737) 상에 투명 도전막(반도체층)을 성막했다.
여기서의 스퍼터 조건으로서는, 기판 온도; 25℃, 도달 압력; 1×10-6Pa, 분위기 가스; Ar 99% 및 산소 1.0%, 스퍼터 압력(전체압); 2×10-1Pa, 투입 전력 100W, 성막 시간 8분간, S-T 거리 100mm로 했다.
성막 전에, 챔버를 충분히 베이킹하고, 도달 압력을 충분히 낮추고, 로드록(roadlock)을 이용하여 기판을 투입하는 것으로, 성막시의 수분압을 저감했다. 4중극(quadrupole) 질량 분석기(Q-mass)로 스퍼터 챔버 중의 H2O(물)를 분석하여, 성막시의 수분압을 측정한 바 1×10-6Pa 이하였다.
이 결과, 유리 기판 상에, 막 두께가 70nm인 산화물 박막이 형성되었다.
수득된 막의 조성을 ICP법으로 분석한 바, 원자비 〔In/(In+ Zn+ Ga)〕가 0.42, 원자비 〔Zn/(In+ Zn+ Ga)〕가 0.42, 원자비 〔Ga/(In+ Zn+ Ga)〕가 0.16이었다.
(2) 반도체층의 열처리
반도체층을 질소 환경 하에서, 150℃에서 2시간의 열처리를 행했다.
(3) 박막 물성의 평가
상기 (2)에서 수득된 반도체층의 캐리어 농도, 및 홀 이동도를 홀 측정 장치에 의해 측정했다. 결과는 n형을 나타내고, 캐리어 농도는 8×1016cm-3, 홀 이동도는 1cm2/Vs였다.
홀 측정 장치, 및 그 측정 조건은 하기와 같았다.
[홀 측정 장치]
도요 테크니카제: Resi Test8310
[측정 조건]
측정 온도: 실온(25℃)
측정 자장: 0.5T
측정 전류: 10-12 내지 10-4A
측정 모드: AC 자장 홀 측정
또한, X선 결정 구조 해석에 의해 명확한 피크가 관측되지 않았으므로 비정질이라고 판단했다. 원자간력 현미경(AMF)에 의해 측정한 표면 조도(RMS)는 0.2nm였다. 또한, 광학적으로 구한 밴드갭은 3.9eV였다.
또한, 77 내지 300K의 범위로 측정 온도를 변화시켜 홀 효과를 측정하면 열활성형을 나타내어, 반도체막은 비축퇴 반도체인 것을 확인할 수 있었다.
또한, 온도를 변화시켜 홀 효과를 이용하여 측정한 캐리어 농도와 활성화 에너지의 관계로부터 비국재 준위의 에너지폭(E0)은 6meV 이하였다.
또한, X선 산란 측정에 의해서 구해진 동경 분포 함수(RDF)에 의해, In-In을 나타내는 피크가 0.35nm 부근에 관측되어, 산화인듐의 빅스바이트 구조의 모서리 공유구조가 남아 있는 것을 확인할 수 있었다. 원자간 거리가 0.30으로부터 0.36nm의 사이의 RDF의 최대치를 A, 원자간 거리가 0.36으로부터 0.42의 사이의 RDF의 최대치를 B로 한 경우의 A/B는 1.5였다. X선 흡수 분광법에 의해서 구한 In-In의 평균 결합 거리가 0.317nm였다.
C. 전계 효과형 트랜지스터의 제작
기판에 유리 기판을 사용한 것 외에는, 도 1에 나타내는 전계 효과형 트랜지스터와 같은 트랜지스터를 제작했다.
유리 기판 상에, 실온의 RF 스퍼터링으로 몰리브덴 금속을 200nm 적층한 후, 습식 에칭으로 패터닝하여, 게이트 전극을 제작했다.
다음으로 게이트 전극을 제작한 기판에 플라즈마 화학 기상 성장 장치(PECVD)로, SiNx를 300℃에서 성막(두께 200nm)하여, 게이트 절연막으로 했다.
다음으로 타겟 I를 이용하여, 상기 B(1)의 조건에서 박막을 성막하고, 그 후 패터닝하여 반도체층을 형성했다.
다음으로 리프트 오프 프로세스 및 RF 마그네트론 스퍼터링(실온, Ar 100%)을 이용하여, In2O3-ZnO로 이루어지는 소스/드레인 전극을 형성했다.
그 위에, SiO2 보호층(패시베이션막)을 형성하고, 그 후, 질소 환경하에 150℃에서 2시간 열처리하여 전계 효과형 트랜지스터를 제조했다(도 2의 W가 20μm, L이 5μm인 바텀 게이트형의 전계 효과형 트랜지스터).
이 전계 효과형 트랜지스터에 대하여, 하기의 평가를 행했다.
(1) 전계 효과 이동도(μ), 온오프비, 오프 전류, 게이트 누설 전류, S값, 역치 전압(Vth)
반도체 파라미터 애널라이저(케이슬레이(Keithley) 4200)를 이용하여, 실온, 진공 중(10-3Pa), 또한 차광 환경 하에서 측정했다.
한편, 대기하에서의 Vth의 평가도, 마찬가지로 반도체 파라미터 애널라이저를 사용했다.
(2) 히스테리시스
반도체 파라미터 애널라이저를 이용하여, 승전압시의 전달 곡선(I-V 특성)과 강전압시의 전달 곡선(I-V 특성)을 측정하고, 승강시의 전압의 차이를 ΔVg로 한다 (도 8(b) 참조). ΔVg의 최대치가 0.5V 이하인 것을 「적음」, 0.5 내지 3V인 것을「있음」, 3V 이상인 것을 「큼」이라고 했다.
(3) 스트레스 시험
스트레스 조건은, 게이트 전압 15V에서 10μA의 직류 전압을 50℃에서 100시간 가하는 것으로 했다. 스트레스를 거는 전후의 Vth를 비교하여, 역치 전압의 쉬프트량(ΔVth)을 측정했다.
측정 결과를 표 1에 나타낸다.
실시예 2 내지 13, 비교예 1 내지 11
원료인 산화인듐, 산화아연 및 산화갈륨의 혼합비를, 표 1 내지 4에 나타내는 조성이 되도록 조제한 것 외에는, 실시예 1과 같이 하여 스퍼터링 타겟을 제조했다.
상기의 스퍼터링 타겟을 사용하여, 성막 조건을 표 1 내지 4에 나타낸 바와 같이 변경한 것 외에는, 실시예 1과 같이 하여 반도체층의 평가 및 전계 효과형 트랜지스터를 제작하여, 평가했다.
한편, 실시예 5에서는 게이트 전극에, 몰리브덴 금속 대신에 Cu-Mn 합금을 사용했다. 또한, 반도체층과 게이트 절연막 사이에 산화물 저항층을 형성했다. 또한, 반도체층의 소스 전극 및 드레인 전극의 접속 개소를 플라즈마 처리하여 콘택트층을 형성했다. 콘택트층 및 산화물 저항층의 형성 조건은 이하와 같다.
· 산화물 저항층의 형성
원자비 〔In/(In+ Zn+ Ga)〕가 0.34, 원자비 〔Zn/(In+ Zn+ Ga)〕가 0.34, 원자비 〔Ga/(In+ Zn+ Ga)〕가 0.32의 타겟을 이용하여, 분위기 가스를 Ar: 97%, O2: 3%로 한 것 외에는 반도체층과 같은 성막 조건으로 20nm 성막하여, 산화물 저항층으로 했다.
· 콘택트층의 형성
처리 방법: 수소 플라즈마, 20W, 30초
한편, UV 조사(수은등, 20분)를 이용하여 콘택트층을 형성하더라도 거의 같은 효과가 얻어졌다.
비교예 2, 3, 5, 6, 8-11에서는, 보호층을 형성하지 않았다. 이 전계 효과형 트랜지스터를 도 9에 나타낸다.
실시예 12 및 비교예에서는, 반도체층의 형성을 RF 스퍼터링으로 실시했다.
구체적으로, 타겟을 RF 마그네트론 스퍼터링 성막 장치(신코 세이키(주)제)에 장착하여 성막했다. 스퍼터 조건은, 기판 온도; 25℃, 도달 압력; 5×10-6Pa, 분위기 가스; Ar 99.5%, 산소 0.5%, 스퍼터 압력(전체압); 2×10-1Pa, 투입 전력 100W, 성막 시간 8분간, S-T 거리 100mm로 했다.
성막 전에, 챔버를 충분히 베이킹하여, 도달 압력을 충분히 낮추고, 로드록을 이용하여 기판을 투입하는 것으로, 성막시의 수분압을 저감했다. 4중극 질량 분석기(Q-mass)로 스퍼터 챔버 중의 H2O(물)를 분석하여, 성막시의 수분압을 측정한 바 1×10-6Pa 이하였다.
Figure pct00001
Figure pct00002
Figure pct00003
Figure pct00004
한편, 비교예 4의 박막은, X선 흡수 분광법에 의해서 구한 In-In의 평균 결합 거리가 0.321nm였다. 또한, 홀 효과를 이용하여 측정한 캐리어 농도와 활성화 에너지의 관계로부터 구한 비국재 준위의 에너지폭(E0)은 20meV였다.
비교예 2, 8, 9, 11은 전계 효과형 트랜지스터로서 기능하지 않았다.
실시예 14(타겟 II의 제작)
원료로서, 사용이 끝난 ITO 타겟으로부터 회수한 산화인듐, 5N의 산화아연(주식회사 고순도화학연구소사제 ZNO04PB) 및 5N의 산화갈륨(주식회사 고순도화학연구소사제 GAO03PB)의 분말을, 원자비 〔In/(In+ Zn+ Ga)〕가 0.42, 원자비 〔Zn/(In+ Zn+ Ga)〕가 0.42, 원자비 〔Ga/(In+ Zn+ Ga)〕가 0.16이 되도록 혼합했다. 이것을 습식 볼 밀에 공급하고, 72시간 혼합 분쇄하여 원료 미분말을 수득했다.
수득된 원료 미분말을 과립화한 후, 직경 10cm, 두께 5mm의 치수로 프레스 성형하고, 이것을 소성로에 넣어, 1500℃, 12시간의 조건으로 소성하여, 소결체(타겟)를 수득했다.
타겟을 분쇄하여 ICP에서 분석한 바, 불순물로서 Sn(주석) 500ppm이 포함되어 있었다. 또한, 타겟의 벌크 저항은 3mΩ, 이론 상대 밀도는 0.99였다. 또한, 색 얼룩이 없고 외관의 균일성이 높은 타겟이 얻어졌다.
실시예 15 내지 19(타겟 III 내지 VII)
Ge, Si, Ti, Zr 또는 Hf 원소를, 원료 중의 금속 원소 전체에 대하여 500원자ppm이 되도록 산화물로서 각각 첨가한 것 외에는 타겟 II와 같은 공정으로 제작했다. 타겟은 타겟 II와 거의 같은 품질의 것이 얻어졌지만, 외관은 더욱 균질하고 고운 것이 얻어졌다.
타겟 II 내지 VII를 사용한 것 외에는, 실시예 1의 B(1)와 같이 하여 박막을 형성했다. 그 결과, 타겟 II 내지 VII를 이용하더라도, 실시예 1과 거의 같은 결과가 얻어졌다. 또한, 장기간 연속 방전했을 때, 타겟 I을 사용한 경우에 비교하고, 스퍼터링시의 이상 방전의 빈도나 옐로우 플레이크의 양의 감소를 확인할 수 있었다.
실시예 20
원료인 산화인듐, 산화아연 및 산화갈륨의 혼합비를, 표 5에 나타내는 조성이 되도록 조제한 것 외에는, 실시예 1과 같이 하여 스퍼터링 타겟을 제조했다.
상기의 스퍼터링 타겟을 사용하고, 성막 조건을 표 5에 나타낸 바와 같이 변경한 것 외에는, 실시예 1과 같이 하여 반도체층의 평가 및 전계 효과형 트랜지스터를 제작하여, 평가했다.
실시예 21 및 22
원료인 산화인듐, 산화아연 및 산화갈륨의 혼합비를, 표 5에 나타내는 조성이 되도록 조제한 것 외에는, 실시예 1과 같이 하여 스퍼터링 타겟을 제조했다.
상기의 스퍼터링 타겟을 사용하고, 성막 조건을 표 5에 나타낸 바와 같이 변경한 것 외에는, 실시예 1과 같이 하여 반도체층의 평가 및 전계 효과형 트랜지스터를 제작하여, 평가했다.
단, 실시예 21 및 실시예 22에서는, 도 10에 나타내는 구성의 반전계 효과형 트랜지스터를 제작했다.
실시예 23
원료인 산화인듐, 산화아연 및 산화갈륨의 혼합비를, 표 5에 나타내는 조성이 되도록 조제한 것 외에는, 실시예 1과 같이 하여 스퍼터링 타겟을 제조했다.
상기의 스퍼터링 타겟을 사용하여, 표 5에 나타내는 조건으로 반도체층의 제작하여 평가했다. 또한, 도 11에 나타내는 반전계 효과형 트랜지스터를 이하의 공정에서 제작하여, 실시예 1과 같이 하여 평가했다.
유리 기판 상에, 실온의 RF 스퍼터링으로 몰리브덴 금속을 200nm 적층한 후, 습식 에칭으로 패터닝하여, 게이트 전극을 제작했다.
다음으로 게이트 전극을 제작한 기판에 플라즈마 화학 기상 성장 장치(PECVD)로, SiOx를 300℃에서 성막(두께 200nm)하여, 게이트 절연막으로 했다.
다음으로 제조한 타겟을 이용하여 박막을 성막하고, 그 후 패터닝하여 반도체층을 형성했다.
다음으로 플라즈마 화학 기상 성장 장치(PECVD)로, SiOx를 300℃에서 성막(두께 200nm)하고, 포지티브형 레지스트를 도포후, 게이트 전극을 마스크로 하여 배면 노광에 의해 레지스트를 패터닝했다.
다음으로 플라즈마 화학 기상 성장 장치(PECVD)로 SiNx:H막을 제 2 보호막으로서 성막했다. 그 때, 수소 플라즈마에 의해 반도체층이 환원되어 저항이 낮아진 소스 전극·드레인 전극이 되었다. 콘택트 홀을 만들어, 금속 배선의 콘택트를 취했다.
소스 전극·드레인 전극과 반도체층이 호모접합하고 있는, 코플래너(coplanar)형의 게이트 전극과 반도체층이 자기 정합한 W=20μm, L=10μm의 전계 효과형 트랜지스터가 수득되었다(도 11).
수득된 트랜지스터는, SiNx:H막을 제 2 보호막으로 했기 때문에, 내습성이 향상되었다.
실시예 24
수소 플라즈마 대신에 Ar 플라즈마를 이용하여 반도체층을 환원시키고, 제 2 보호막으로서 SiOx를 TEOS-CVD로 성막한 것 외에는 실시예 23과 같이 하여 코플래너형의 게이트 전극과 반도체층이 자기 정합한 W=20μm, L=10μm의 전계 효과형 트랜지스터를 제조했다.
제조한 트랜지스터가, 실시예 23의 트랜지스터보다 오프 전류나 S값이 개선된 것은, 반도체막에 수소가 확산하지 않기 때문으로 추측된다.
Figure pct00005
본 발명의 전계 효과형 트랜지스터는, 논리 회로, 메모리 회로, 차동 증폭 회로 등의 집적 회로에 적용할 수 있다. 특히, 액정 디스플레이 또는 유기 EL 디스플레이를 구동시키는 스위칭 소자로서 적합하게 사용할 수 있다.

Claims (15)

  1. 기판 상에, 적어도 반도체층, 반도체층의 보호층, 소스 전극, 드레인 전극, 게이트 절연막, 및 게이트 전극을 갖고,
    상기 소스 전극과 드레인 전극이 반도체층을 통해서 접속되어 있고,
    상기 게이트 전극과 상기 반도체층 사이에 게이트 절연막이 있고,
    상기 반도체층의 적어도 일면측에 보호층을 갖고,
    상기 반도체층이, In(인듐) 원소, Zn(아연) 원소 및 Ga(갈륨) 원소를 하기 (1) 내지 (3)의 원자비로 포함하는 복합 산화물로 이루어지는 전계 효과형 트랜지스터.
    In/(In+ Zn)= 0.2 내지 0.8 (1)
    In/(In+ Ga)= 0.59 내지 0.99 (2)
    Zn/(Ga+ Zn)= 0.29 내지 0.99 (3)
  2. 제 1 항에 있어서,
    상기 복합 산화물이, 추가로 하기 (4)의 원자비를 만족시키는 전계 효과형 트랜지스터.
    Ga/(In+ Zn+ Ga)= 0.01 내지 0.2 (4)
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 반도체층이 비정질막이고, 그 비국재 준위의 에너지폭(E0)이 14meV 이하인 전계 효과형 트랜지스터.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체층이 비정질막이고, 산화인듐의 빅스바이트 구조의 모서리 공유구조의 적어도 일부를 유지하고 있는 전계 효과형 트랜지스터.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    전계 효과 이동도가 1cm2/Vs 이상, 온오프비가 106 이상, 오프 전류가 1pA 이하, S값이 0.8V/dec 이하, 역치 전압이 0V 이상 10V 이하, 10μA의 직류 전압을 50℃에서 100시간 가한 전후의 역치 전압의 쉬프트량이 1.5V 이하인 전계 효과형 트랜지스터.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 반도체층을 차광하는 구조를 갖는 전계 효과형 트랜지스터.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반도체층의 보호층이 비정질 산화물 또는 비정질 질화물인 전계 효과형 트랜지스터.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 소스 전극, 드레인 전극 및 게이트 전극 중 적어도 하나가 구리를 포함하는 합금으로 이루어지는 전계 효과형 트랜지스터.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 반도체층과, 상기 소스 전극, 드레인 전극 및 게이트 전극 중 적어도 하나와의 사이에, 콘택트층을 갖는 전계 효과형 트랜지스터.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 반도체층과 게이트 절연막의 사이에, 및/또는 상기 반도체층과 보호층의 사이에, 상기 반도체층보다도 저항이 높은 산화물 저항층을 갖는 전계 효과형 트랜지스터.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 반도체층이, 추가로 Sn(주석), Ge(저마늄), Si(규소), Ti(타이타늄), Zr(지르코늄) 및 Hf(하프늄)으로 이루어진 군으로부터 선택되는 하나 이상의 원소를 100 내지 10000원자ppm 포함하는 전계 효과형 트랜지스터.
  12. 복합 산화물의 소결 타겟을 이용하여, DC 또는 AC 스퍼터링에 의해 반도체층을 성막하는 공정, 및
    반도체층과 반도체의 보호층을 형성한 후에 70 내지 350℃에서 열처리하는 공정
    을 포함하는 제 1 항 내지 제 11 항 중 어느 한 항에 기재된 전계 효과형 트랜지스터의 제조방법.
  13. 제 1 항 내지 제 11 항 중 어느 한 항에 기재된 전계 효과형 트랜지스터를 사용한 액정 디스플레이 또는 유기 전기발광 디스플레이.
  14. In(인듐) 원소, Zn(아연) 원소 및 Ga(갈륨) 원소를 하기 (1) 내지 (3)의 원자비로 포함하는 복합 산화물로 이루어지는 산화물 반도체용 소결 타겟.
    In/(In+ Zn)= 0.2 내지 0.8 (1)
    In/(In+ Ga)= 0.59 내지 0.99 (2)
    Zn/(Ga+ Zn)= 0.29 내지 0.99 (3)
  15. 제 14 항에 있어서,
    추가로, Sn(주석), Ge(저마늄), Si(규소), Ti(타이타늄), Zr(지르코늄) 및 Hf(하프늄)으로 이루어진 군으로부터 선택되는 하나 이상의 원소를 100 내지 10000원자ppm 포함하는 복합 산화물로 이루어지는 산화물 반도체용 소결 타겟.
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