KR20120107107A - 반도체 장치 - Google Patents
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Abstract
높은 신뢰성의 트랜지스터 및 이 트랜지스터를 포함하는 반도체 장치를 제공하는 것이 목적이다. 게이트 전극; 게이트 전극 위의 게이트 절연막; 게이트 절연막 위의 산화물 반도체막; 및 산화물 반도체막 위의 소스 전극 및 드레인 전극을 포함하고, 임계 전압 이상의 전압이 게이트 전극에 인가될 때 소스 전극과 드레인 전극 사이에 흐르는 전류(온 전류)의 온도 의존성으로부터 얻어진 산화물 반도체막의 활성화 에너지는 0meV 이상 25meV 이하인 반도체 장치가 제공된다.
Description
본 발명은 박막 트랜지스터(이후 TFT라고 함) 등의 트랜지스터 및 이 트랜지스터를 포함하는 반도체 장치에 관한 것이다.
본 명세서에서, 반도체 장치는 반도체 특성을 이용하여 기능할 수 있는 모든 종류의 장치를 의미하고, 전기 광학 장치, 반도체 회로, 및 전자 장치는 모두 반도체 장치이다.
최근, 절연면을 갖는 기판 위에 형성된 반도체 박막(두께다 거의 수 나노미터 내지 수백 나노미터)을 이용하여 박막 트랜지스터(TFT)를 형성하는 기술이 주목을 받고 있다. 박막 트랜지스터는 IC 또는 전기 광학 장치 등의 광범위한 전자 장치에 적용되고, 특히, 화상 표시 장치에서 스위칭 소자로서 사용될 박막 트랜지스터의 신속한 개발이 이루어지고 있다. 다양한 금속 산화물이 다양한 응용에 사용된다. 산화 인듐이 공지된 재료이고 액정 표시 등에 필요한 투광성 전극 재료로서 이용된다.
몇 가지 금속 산화물은 반도체 특성을 갖는다. 반도체 특성을 갖는 이러한 금속 산화물의 예는 산화 텅스텐, 산화 주석, 산화 인듐, 산화 아연 등을 포함한다. 반도체 특성을 갖는 이러한 금속 산화물을 이용하여 채널 형성 영역이 형성되는 박막 트랜지스터가 이미 공지되어 있다(예를 들어, 특허 문헌 1 및 2 참조).
반도체 장치에 사용되는 트랜지스터는 온 전류, 오프 전류, 전자 이동도 등의 반도체 특성이 양호한 것이 요구된다. 양호한 특성의 반도체를 이용함으로써, 반도체 장치는 더 고속으로 구동될 수 있다. 또한, 트랜지스터의 저하 또는 변동을 방지하여 신뢰성을 향상시킴으로써, 높은 신뢰성의 반도체 장치가 제공될 수 있다.
표시 패널 등의 반도체 장치의 동작 온도 범위는 일반적으로 0℃ 이상 40℃ 이하이다. 또한, -30℃ 이상이고 105℃ 이하인 내열성이 운송 수단 내 표시 패널 등에 요구된다. 따라서, 이러한 반도체 장치 위에 탑재되는 트랜지스터는 넓은 온도 범위에서 안정한 동작 특성을 가지는 것이 요구된다.
그러므로, 본 발명의 실시 형태의 목적은 높은 신뢰성의 트랜지스터 및 그 트랜지스터를 포함하는 반도체 장치를 제공하는 것이다. 또한, 본 발명의 실시 형태의 목적은 넓은 온도 범위에서 안정하게 동작하는 트랜지스터 및 이 트랜지스터를 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 실시 형태에 따른 반도체 장치는 산화물 반도체막을 포함한다. 산화물 반도체막은 불순물, 특히 물 및 수소를 제거함으로써 고순도화되어, 진성(i형) 또는 실질적으로 진성 산화물 반도체막이 실현될 수 있다.
구체적으로, 본 발명의 실시 형태에 따른 반도체 장치는 게이트 전극; 게이트 전극 위의 게이트 절연막; 게이트 절연막 위의 산화물 반도체막; 및 산화물 반도체막 위의 소스 전극 및 드레인 전극을 포함하고, 임계 전압 이상의 전압이 게이트 전극에 인가될 때 소스 전극과 드레인 전극 사이에 흐르는 전류(온 전류)의 온도 의존성으로부터 얻어진 산화물 반도체막의 활성화 에너지는 0meV 이상 25meV 이하이다.
또한, 본 발명의 실시 형태에 따른 반도체 장치는 게이트 전극; 게이트 전극 위의 게이트 절연막; 게이트 절연막 위의 산화물 반도체막; 산화물 반도체막 위의 소스 전극 및 드레인 전극; 및 소스 전극 및 드레인 전극 위에서, 산화물 반도체막의 일부와 접하는 절연막을 포함하고, 임계 전압 이상의 전압이 게이트 전극에 인가될 때 소스 전극과 드레인 전극 사이에 흐르는 전류(온 전류)의 온도 의존성으로부터 얻어진 산화물 반도체막의 활성화 에너지는 0meV 이상 25meV 이하이다.
상술한 본 발명의 실시 형태에 따른 반도체 장치에서, 게이트 절연막의 막 두께는 10nm 이상 500nm 이하이다.
상술한 본 발명의 실시 형태에 따른 반도체 장치에서, 산화물 반도체막의 막 두께는 10nm 이상 300nm 이하이다.
상술한 본 발명의 실시 형태에 따른 반도체 장치에서, 소스 전극 및 드레인 전극은 티타늄, 마그네슘, 알루미늄, 텅스텐, 또는 몰리브덴을 포함한다.
본 발명의 실시예를 구현함으로써, 고 신뢰성의 반도체 장치가 제작될 수 있다. 또한, 저 전력 소비를 하는 반도체 장치가 제작될 수 있다. 더구나, 낮은 오도 의존성으로, 넓은 온도 범위에서 동작할 수 있는 반도체 장치가 제작될 수 있다.
도 1의 (a) 및 (b)는 각각 본 발명의 실시 형태의 반도체 장치를 도시한 단면도 및 상면도.
도 2의 (a) 내지 (e)는 본 발명의 실시 형태의 반도체 장치의 제작 공정을 도시한 단면도.
도 3의 (a) 내지 (c)는 본 발명의 실시 형태의 반도체 장치를 각각 도시한 단면도.
도 4는 산화물 반도체를 포함하는 트랜지스터의 Vg-Id 특성(온도 특성)을 도시한 도면.
도 5의 (a) 내지 (c)는 산화물 반도체막을 포함하는 트랜지스터 및 비정질 실리콘을 포함하는 트랜지스터의 아레니우스 플롯을 도시한 도면.
도 6은 산화물 반도체막을 포함하는 트랜지스터 및 비정질 실리콘을 포함하는 트랜지스터의 활성화 에너지를 도시한 도면.
도 7은 산화물 반도체를 포함하는 역스태거형 트랜지스터의 종단면도.
도 8은 도 7의 선 A-A'를 따라 절개한 단면의 에너지 밴드도(모식도).
도 9의 (a)는 양의 전압(VG>0)이 게이트(GE1)에 인가된 상태를 도시하고, (b)는 음의 전압(VG<0)이 게이트(GE1)에 인가된 상태를 도시한다.
도 10은 진공 준위와 금속의 일함수(φM) 사이와 진공 준위와 산화물 반도체의 전자 친화력(χ) 사이의 관계를 도시한 도면.
도 11의 (a1), (a2), 및 도 11의 (b)는 본 발명의 실시 형태를 도시한 평면도 및 단면도.
도 12는 본 발명의 실시 형태를 도시한 단면도.
도 13은 본 발명의 실시 형태를 도시한 단면도.
도 14는 반도체 장치의 화소의 등가 회로를 도시한 도면.
도 15의 (a) 내지 (c)는 본 발명의 한 실시 형태를 각각 도시한 단면도.
도 16의 (a) 및 (b)는 본 발명의 한 실시 형태를 도시한 평면도 및 단면도.
도 17의 (a) 및 (b)는 전자 페이퍼의 사용 패턴의 예를 도시한 도면.
도 18은 전자 서적 판독기의 한 예를 도시한 외부도.
도 19의 (a) 및 (b)는 각각 텔레비전 장치 및 디지털 액자의 예를 도시한 외부도.
도 20의 (a) 및 (b)는 게임기의 예를 도시한 도면.
도 21의 (a) 및 (b)는 휴대 전화기의 예를 도시한 도면.
도 22의 (a)와 (b)는 산화물 반도체막을 포함하는 트랜지스터 및 비정질 실리콘을 포함하는 트랜지스터의 온도 의존성을 도시한 그래프.
도 23의 (a)와 (b)는 산화물 반도체막을 포함하는 트랜지스터 및 비정질 실리콘을 포함하는 트랜지스터의 온도 의존성을 도시한 그래프.
도 2의 (a) 내지 (e)는 본 발명의 실시 형태의 반도체 장치의 제작 공정을 도시한 단면도.
도 3의 (a) 내지 (c)는 본 발명의 실시 형태의 반도체 장치를 각각 도시한 단면도.
도 4는 산화물 반도체를 포함하는 트랜지스터의 Vg-Id 특성(온도 특성)을 도시한 도면.
도 5의 (a) 내지 (c)는 산화물 반도체막을 포함하는 트랜지스터 및 비정질 실리콘을 포함하는 트랜지스터의 아레니우스 플롯을 도시한 도면.
도 6은 산화물 반도체막을 포함하는 트랜지스터 및 비정질 실리콘을 포함하는 트랜지스터의 활성화 에너지를 도시한 도면.
도 7은 산화물 반도체를 포함하는 역스태거형 트랜지스터의 종단면도.
도 8은 도 7의 선 A-A'를 따라 절개한 단면의 에너지 밴드도(모식도).
도 9의 (a)는 양의 전압(VG>0)이 게이트(GE1)에 인가된 상태를 도시하고, (b)는 음의 전압(VG<0)이 게이트(GE1)에 인가된 상태를 도시한다.
도 10은 진공 준위와 금속의 일함수(φM) 사이와 진공 준위와 산화물 반도체의 전자 친화력(χ) 사이의 관계를 도시한 도면.
도 11의 (a1), (a2), 및 도 11의 (b)는 본 발명의 실시 형태를 도시한 평면도 및 단면도.
도 12는 본 발명의 실시 형태를 도시한 단면도.
도 13은 본 발명의 실시 형태를 도시한 단면도.
도 14는 반도체 장치의 화소의 등가 회로를 도시한 도면.
도 15의 (a) 내지 (c)는 본 발명의 한 실시 형태를 각각 도시한 단면도.
도 16의 (a) 및 (b)는 본 발명의 한 실시 형태를 도시한 평면도 및 단면도.
도 17의 (a) 및 (b)는 전자 페이퍼의 사용 패턴의 예를 도시한 도면.
도 18은 전자 서적 판독기의 한 예를 도시한 외부도.
도 19의 (a) 및 (b)는 각각 텔레비전 장치 및 디지털 액자의 예를 도시한 외부도.
도 20의 (a) 및 (b)는 게임기의 예를 도시한 도면.
도 21의 (a) 및 (b)는 휴대 전화기의 예를 도시한 도면.
도 22의 (a)와 (b)는 산화물 반도체막을 포함하는 트랜지스터 및 비정질 실리콘을 포함하는 트랜지스터의 온도 의존성을 도시한 그래프.
도 23의 (a)와 (b)는 산화물 반도체막을 포함하는 트랜지스터 및 비정질 실리콘을 포함하는 트랜지스터의 온도 의존성을 도시한 그래프.
본 발명의 실시 형태들이 첨부 도면을 참조하여 아래에 설명된다. 그러나, 본 발명은 다음의 설명으로 한정되지 않고, 당업자라면 본 발명의 모드 및 상세는 본 발명의 취지 및 범위를 벗어나지 않고서 다양하게 변형될 수 있다는 것을 쉽게 이해할 것이다. 따라서, 본 발명은 아래의 실시형태들의 모드로 한정되는 것으로 해석되지 않아야 한다.
(실시 형태 1)
본 실시 형태에서, 채널 에치형 구조를 갖는 보텀 게이트형 트랜지스터가 예로서 취해지고, 본 발명의 일 실시 형태에 따른 트랜지스터의 구조가 설명될 것이다.
도 1의 (a)는 트랜지스터(110)의 단면도를 도시하고 도 1의 (b)는 도 1의 (a)에 도시된 트랜지스터(110)의 상면도를 도시한다. 도 1의 (b)의 파선 A1-A2를 따라 절개한 단면도는 도 1의 (a)에 해당한다.
트랜지스터(110)는 절연면을 갖는 기판(100) 위에 형성된 게이트 전극(101), 게이트 전극(101) 위의 게이트 절연막(102), 게이트 절연막(102)을 사이에 두고 게이트 전극(101)과 중첩하는 산화물 반도체막(108), 및 산화물 반도체막(108) 위에 형성된 한 쌍의 소스 전극(106) 및 드레인 전극(107)을 포함한다. 또한, 트랜지스터(110)는 그 성분으로서 산화물 반도체막(108) 위에 형성된 절연막(109)을 포함할 수 있다. 도 1의 (a) 및 (b)에 도시된 트랜지스터(110)는 소스 전극(106)과 드레인 전극(107) 사이의 산화물 반도체막(108)의 일부가 에칭된 채널 에칭형 구조를 갖는다. 하지막으로 되는 절연막이 게이트 전극(101)과 기판(100) 사이에 설치될 수 있다.
도 1의 (a) 및 (b)에 도시된 트랜지스터(110)에서, 산화물 반도체막은 바람직하게는 수소 또는 물 등의 불순물을 그로부터 제거하고 그에 산소를 공급함으로써 순수화된 산화물 반도체이다. 순수화된 산화물 반도체막은 충분히 낮은 캐리어 농도(예를 들어, 1×1012/cm3 미만, 바람직하게는 1×1011/cm3 미만, 가능한 한 제로에 가까운 값)를 갖는다. 우수한 오프 전류 특성을 갖는 트랜지스터(110)는 i형 또는 실질적으로 i형 산화물 반도체 등을 이용하여 얻어질 수 있다. 또한, 온 전류의 온도 의존성으로부터 얻어진 활성화 에너지가 충분히 낮고(예를 들어, 0meV 이상 25meV 이하, 바람직하게는, 0meV 이상 20meV 이하) 온 전류의 온도 의존성이 극도로 낮은 트랜지스터(110)가 얻어질 수 있다.
트랜지스터의 특성이 산화물 반도체막에 포함된 수소, 물 등의 불순물을 가능한 한 많이 제거함으로써 본 실시 형태에서와 같이 진성(i형)으로 되도록 산화물 반도체의 고순도화에 의해 어떻게 영향받는지에 대해 설명할 것이다.
<산화물 반도체를 포함하는 트랜지스터의 전도 기구>
산화물 반도체를 포함하는 트랜지스터의 전도 기구가 도 7, 도 8, 도 9의 (a) 및 (b), 및 도 10을 참조하여 설명된다. 다음의 설명은 단순화를 위해 이상적인 상황의 가정에 기초한 것이고 실제 상황을 반드시 반영하지 않는다. 또한, 다음의 설명은 단지 고찰에 불과하다.
도 7은 산화물 반도체가 이용되는 역스태거형 박막 트랜지스터의 종단면도이다. 산화물 반도체막(OS)은 게이트 절연막(GI)을 사이에 두고 게이트 전극(GE1) 위에 제공되고, 소스 전극(S) 및 드레인 전극(D)이 산화물 반도체막 위에 제공된다. 또한, 절연층이 소스 전극(S) 및 드레인 전극(D)을 덮도록 제공된다.
도 8은 도 7의 선 A-A'을 따라 절개한 단면의 에너지 밴드도(모식도)이다. 도 8에서, 검은 원(●)과 하얀 원(○)은 각각 전자와 전공을 나타내고 전하(-q, +q)를 갖는다. 양의 전압(VD>0)이 드레인 전극에 인가될 때, 파선은 전압이 게이트 전극에 인가되지 않는 경우(VG=0)를 도시하고 실선은 양의 전압이 게이트 전극에 인가되는 경우(VG>0)를 도시한다. 전압이 게이트 전극에 인가되지 않는 경우에, 캐리어(전자)는 고 전위 배리어로 인해 전극으로부터 산화물 반도체측으로 주입되지 않으므로, 전류는 흐르지 않고, 이는 오프 상태를 의미한다. 한편, 양의 전압이 게이트 전극에 인가될 때, 배리어 전위는 낮아지므로, 전류가 흐르고, 이는 온 상태를 의미한다.
도 9의 (a) 및 (b)는 도 7의 선 B-B'를 따라 절개한 단면의 에너지 밴드도(모식도)이다. 도 9의 (a)는 양의 전압(VG>0)이 게이트 전극(GE1)에 인가된 상태 및 캐리어(전자)가 소스 전극과 드레인 전극 사이에 흐르는 온 상태를 도시한다. 음의 전압(VG<0)이 게이트 전극(GE1)에 인가된 상태, 즉, 오프-상태(소수 캐리어가 흐르지 않는 상태)가 도 9의 (b)에 도시된다.
도 10은 진공 준위와 금속의 일함수(φM) 사이와 진공 준위와 산화물 반도체의 전자 친화력(χ) 사이의 관계를 도시한다.
종래의 산화물 반도체는 n형이고, 그 경우의 페르미 준위(EF)는 전도대(Ec)에 가까이에 있고 밴드갭의 중심에 위치한 진성 페르미 준위(Ei)와 떨어져 있다. 산화물 반도체 내의 수소는 도너이고 산화물 반도체가 n형 반도체이게 하는 요인이라는 것은 공지되어 있다.
반대로, 본 발명에 따른 산화물 반도체는 산화물 반도체로부터 n형 반도체이게 하는 요인인 산소를 제거하고 산화물 반도체의 주성분이 아닌 불순물이 가능한 한 적게 포함되도록 산화물 반도체를 고순도화함으로써 얻어진 진성(i형) 또는 실질적으로 진성 산화물 반도체이다. 바꾸어 말하면, 순수화된 i형(진성) 반도체 또는 그에 가까운 반도체는 불순물을 첨가하는 것이 아니라 수소 또는 물 등의 불순물을 가능한 한 많이 제거함으로써 얻어진다. 이것은 페르미 준위(EF)가 진성 페르미 준위(Ei)와 동일한 준위에 있게 한다.
산화물 반도체의 밴드갭(Eg)은 3.15eV이고, 그 전자 친화력(χ)은 4.3eV라고 말할 수 있다. 소스 및 드레인 전극을 형성하는 데 사용되는 티타늄(Ti)의 일함수는 산화물 반도체의 전자 친화력(χ)과 실질적으로 동일하다. 그 경우에, 전자에 대한 쇼트키 배리어는 금속과 산화물 반도체 사이의 계면에 형성되지 않는다.
이 경우에, 도 9의 (a)에 도시한 바와 같이, 전자는 게이트 절연막과 고순도화된 산화물 반도체 사이의 계면에서, 에너지적으로 안정한 산화물 반도체의 최하부를 따라 이동한다.
도 9의 (b)에서, 음 전위가 게이트 전극(GE1)에 인가될 때, 소수 캐리어인 정공은 실질적으로 제로이므로, 전류는 가능한 한 제로에 가깝다.
예를 들어, 박막 트랜지스터가 1×104㎛의 채널 폭(W)과 3㎛의 채널 길이(L)를 가질 때에도, 10-13A 이하의 오프 전류와 0.1V/dec(게이트 절연막의 두께:100nm)의 부임계 스윙(S 값)이 얻어질 수 있다.
상술한 바와 같이, 산화물 반도체는 산화물 반도체 이외의 물 또는 수소 등의 불순물이 가능한 한 적게 포함되도록 고순도화되어, 박막 트랜지스터의 동작이 양호하게 될 수 있다.
<다른 반도체 재료와 비교한 공정의 장점>
탄화 실리콘(예를 들어, 4H-SiC)이 산화물 반도체와 비교할 수 있는 반도체 재료로서 주어진다. 산화물 반도체와 4H-SiC는 공통으로 동일한 것을 갖는다. 한 예가 캐리어 밀도이다. 페르미-디랙 분포에 따라, 산화물 반도체의 소수 캐리어의 밀도는 약 10-7/cm3으로 평가된다. 소수 캐리어 밀도의 값은 4H-SiC에서, 6.7×10-11/cm3의 것과 유사하게 극도로 작다. 산화물 반도체의 소수 캐리어 밀도는 실리콘의 진성 캐리어 밀도(약 1.4×1010/cm3)와 비교될 때, 산화물 반도체의 소수 캐리어 밀도는 상당히 낮다는 것을 쉽게 이해할 수 있다.
또한, 산화물 반도체의 에너지 밴드갭은 3.0eV 내지 3.5eV이고, 4H-SiC의 에너지 밴드갭은 3.26eV인데, 이는 산화물 반도체와 탄화 실리콘 둘 다가 넓은 밴드갭의 트랜지스터이라는 것을 의미한다.
반대로, 산화물 반도체와 탄화 실리콘 사이에 큰 차이가 있는데, 그것은 공정 온도이다. 탄화 실리콘은 일반적으로 1500℃ 내지 2000℃에서 열 처리될 필요가 있기 때문에, 탄화 실리콘과 탄화 실리콘이 아닌 반도체 재료를 이용하여 형성된 반도체 소자의 적층을 형성하기가 어렵다. 왜냐하면, 반도체 기판, 반도체 소자 등은 이러한 고온에 의해 손상받기 때문이다. 한편, 산화물 반도체는 300℃ 내지 500℃(글래스 전이 온도 이하의 온도, 최대 약 700℃)의 열 처리로 형성되므로, 반도체 소자는 집적 회로가 다른 반도체 재료를 이용하여 형성된 후에 산화물 반도체를 이용하여 형성될 수 있다.
산화물 반도체는 글래스 기판 등의 낮은 내열성 기판이 사용될 수 있다는 점에서 탄화 실리콘보다 장점이 있다. 더구나, 산화물 반도체는 또한 고온에서의 열 처리가 필요하지 않기 때문에 탄화 실리콘에 비해 에너지 비용이 충분히 감소될 수 있다는 장점을 갖는다.
또한, 탄화 실리콘에서, 결정 결함 및 의도하지 않게 혼합된 소량의 불순물이 캐리어를 발생시키는 요인으로 된다. 따라서, 본 발명의 산화물 반도체와 동일한 낮은 캐리어 밀도가 이론적으로 탄화 실리콘에서 얻어지지만, 실제로 상기 지적된 이유로 1012/cm3 미만의 캐리어 밀도를 얻기가 어렵다. 상기 사항은 또한 질화 갈륨과 산화물 반도체 사이의 비교에도 또한 적용될 수 있다.
산화물 반도체는 일반적으로 n형 반도체로서 고려되지만, 여기서 개시된 발명의 일 실시 형태에 따라, i형 반도체가 불순물, 특히, 물 및 수소를 제거함으로써 실현될 수 있다. 이런 국면으로부터, 불순물을 첨가함으로써 i형 실리콘으로 만들어질 실리콘의 경우와 다르게, 개시된 발명의 일 실시 형태는 신규한 기술적 아이디어를 포함한다.
이러한 방식으로, 트랜지스터용으로 넓은 갭을 갖는 산화물 반도체를 간단히 이용할 뿐만 아니라 수소 등의, 도너가 될 불순물을 감소시키고, 캐리어 밀도를 1×1012/cm3 미만, 바람직하게는 1.45×1010/cm3 미만으로 설정함으로써, 실제 동작 온도에서 열적으로 여기된 캐리어가 제거될 수 있어서, 트랜지스터는 소스측으로부터 주입된 캐리어만으로 동작될 수 있다. 따라서, 1×10-13A 이하의 오프 전류를 갖는 트랜지스터가 얻어질 수 있다.
<오프 전류의 온도 의존성>
다음에, 본 실시 형태에서 제작된 트랜지스터의 오프 전류의 온도 특성이 평가된다. 온도 특성은 트랜지스터가 사용되는 최종 제품의 내환경성, 성능의 유지 등을 고려하여 중요하다. 이러한 변화가 적을수록 더 바람직하고, 제품의 설계의 자유도를 증가시킨다.
먼저, 측정에 사용된 트랜지스터를 제작하는 방법이 아래에 기술된다. 본 실시 형태에서, 각각 10㎛의 채널 길이(L)와 50㎛의 채널 폭(W)을 갖는 20,000개의 트랜지스터(폭: 100, 길이: 200)가 L/W=10㎛/1,000,000㎛(1m)의 채널 에칭 구조를 갖는 보텀 게이트형 트랜지스터를 형성하기 위해 병렬로 접속되었다.
먼저, 열 처리가 GRTA 장치를 이용하여 6분 동안 650℃에서 글래스 기판 위에서 3번 행해졌다. 다음에, 100nm의 두께를 갖는 질화 실리콘층이 CVD 방법에 의해 글래스 기판 위에 하지막으로서 형성되었고, 150nm의 두께를 갖는 산화 질화 실리콘층이 질화 실리콘층 위에 형성되었다. 후속하여, 100nm의 두께를 갖는 텅스텐층이 게이트 전극으로서 스퍼터링 방법에 의해 산화 질화 실리콘층 위에 형성되었고, 다음에, 텅스텐층이 게이트 전극을 형성하기 위해 선택적으로 에칭되었다.
다음에, 100nm의 두께를 갖는 산화 질화 실리콘층이 CVD 방법에 의해 게이트 전극 위에 게이트 절연막으로서 형성되었다.
다음에, 30nm의 두께를 갖는 산화물 반도체막이 In-Ga-Zn-O계 산화물 반도체막 형성 타겟(몰비로 In2O3:Ga2O3:ZnO=1:1:1)을 이용하는 스퍼터링 방법에 의해 게이트 절연막 위에 형성되었다. 여기서, 섬 형상의 산화물 반도체층이 산화물 반도체막을 에칭함으로써 선택적으로 형성되었다.
다음에, 제1 열 처리가 GRTA 장치를 이용하여 질소 분위기에서 6분 동안 650℃에서 산화물 반도체막에 대해 행해졌다.
다음에, 소스 전극 및 드레인 전극을 형성하는 도전막으로서, 100nm 두께 티타늄층, 200nm 두께 알루미늄층, 및 100nm 두께 티타늄층이 스퍼터링 방법에 의해 산화물 반도체막 위에 적층되었다. 도전막은 소스 전극 및 드레인 전극을 형성하도록 선택적으로 에칭되었다. 각각 10㎛의 채널 길이(L)와 50㎛의 채널 폭(W)을 갖는 20,000개의 트랜지스터(폭: 100, 길이: 200)가 L/W=10㎛/1,000,000㎛(1m)의 채널 에칭 구조를 갖는 보텀 게이트형 트랜지스터를 형성하기 위해 병렬로 접속되었다.
다음에, 300nm의 두께를 갖는 산화 실리콘층이 질소 분위기에서의 1 시간 동안의 열 처리 이후에 스퍼터링 방법에 의해 산화물 반도체막과 접하도록 절연막으로서 형성되었다. 다음에, 1.5㎛의 두께를 갖는 아크릴 수지막이 평탄화막으로서 형성되었다. 여기서, 산화 실리콘층 및 평탄화막이 선택적으로 에칭되어 개구가 소스 전극층 또는 드레인 전극층 위에 형성되었다. 그 후, 인듐 주석 산화물(ITO)층이 소스 전극층 또는 드레인 전극층에 전기적으로 접속된 투명 도전층으로서 110nm의 두께로 형성되었고, 열 처리가 질소 분위기에서 1시간 동안 250℃에서 행해졌다.
상기 공정을 통해 보텀 게이트형 트랜지스터가 제작되었다.
온도 특성의 측정을 위해, Vg-Id 특성이 일정한 온도의 챔버를 이용하여 트랜지스터를 구비한 기판이 -30℃, 0, 25℃, 40℃, 60℃, 80℃, 100℃, 및 120℃의 각각 일정한 온도로 유지되었고; 드레인 전압이 6V로 설정되었고; 게이트 전압이 -20V에서 +20V로 변화된 조건하에서 얻어졌다.
도 4는 상기 온도들 각각에서 측정되고 그래프에 삽입된 Vg-Id 특성을 도시한다. 그래프에서 화살표로 표시된 최우측 곡선은 -30℃에서 얻어진 곡선이고; 최좌측 곡선은 120℃에서 얻어진 곡선이고; 다른 온도들에서 얻어진 곡선들은 그 사이에 위치되어 있다. 오프 전류(Ioff)는 게이트 전압이 약 20V인 경우를 제외하고 모든 온도에서, 측정 장치의 분해능에 가까운 1×10-12A 이하이고, 그 온도 의존성은 관찰되지 않는다. 바꾸어 말하면, -30℃의 저온 또는 120℃의 고온에서도, 오프 전류는 1×10-12A 이하로 유지되고, 채널 폭(W)이 1m인 경우, 오프- 상태 전류는 상당히 작은 것을 알 수 있다.
측정 장치로서, 반도체 파라미터 분석기(에질런트 테크놀로지사에 의해 제조된 Agilent 4156C(분해능:100fA))가 사용되었다.
고순도화된 산화물 반도체(순수화된 OS)를 포함하는 트랜지스터는 거의 오프 전류의 온도 의존성을 나타내지 않는다. 도전형은 진성형에 극도로 가깝게 되고 페르미 준위는 산화물 반도체를 순수화하기 위해 금지대의 중앙에 위치하기 때문에, 순수화된 산화물 반도체는 그 온도 의존성을 보이지 않는다. 이것은 또한 산화물 반도체는 3eV 이상의 에너지 갭을 갖고 매우 적은 수의 열적으로 여기된 캐리어를 포함한다는 사실로부터 나오는 것이다. 또한, 소스 영역 및 드레인 영역은 축퇴된 상태에 있고, 이 또한 온도 의존성을 보이지 않는 한 요인이다. 트랜지스터는 주로 축퇴된 소스 영역으로부터 산화물 반도체로 주입된 캐리어로 동작되고, 상기 특성(오프 전류의 온도 의존성이 없는 것)은 온도에 대한 캐리어 밀도의 독립성에 의해 설명될 수 있다.
(오프 전류에서의 활성화 에너지)
다음에, 그 제작 방법이 본 실시 형태에 기술된 트랜지스터의 온 전류(Ion)의 온도 의존성으로부터 얻어진 활성화 에너지가 평가된다. 활성화 에너지는 아레니우스(Arrhenius) 플롯으로부터 계산된다.
본 실시 형태에서, 드레인 전압(Vd)이 일정하고(구체적으로, 10V), 게이트 전압(Vg)이 임계 전압(Vth) 이상일 때(구체적으로, Vg=Vth+10V)) 트랜지스터의 온 전류(Ion)의 온도 의존성이 측정되고, 활성화 에너지가 아레니우스 플롯의 근사선의 기울기로부터 계산된다. 측정의 온도 범위는 -30℃ 내지 120℃이다.
트랜지스터의 활성화 에너지와 온도 의존성 간에 상관 관계가 있다는 점에 유의한다. 트랜지스터의 온 전류에서의 낮은 활성화 에너지는 아레니우스 플롯의 기울기가 점진적임에 따라 캐리어 전도를 금지하는 배리어 높이가 낮다는 것과 동일한 의미를 갖는다. 즉, 트랜지스터의 온 전류에서의 낮은 활성화 에너지는 캐리어가 열적으로 배리어를 넘기 쉽고, 온 전류의 온도 의존성이 낮다는 것을 표시한다. 예를 들어, 온 전류에서의 활성화 에너지는 0meV 이상 25meV 이하, 바람직하게는, 0meV 이상 20meV 이하이고, 캐리어 전도를 금지하는 배리어 높이는 충분히 낮고, 캐리어가 열적으로 배리어를 넘기 쉽고, 따라서, 온 전류의 온도 의존성이 극도로 낮은 트랜지스터가 얻어지므로, 바람직하다.
이후, 본 실시 형태의 2 종류의 박막 트랜지스터(이후, TFT-1 및 TFT-2라고 함) 및 비정질 실리콘(a-Si)이 비교예로서 활성층으로서 이용된 박막 트랜지스터(비교 TFT-3라고 함)에 대해 설명한다.
평가에 사용되는 TFT들을 제작하는 방법은 다음과 같다.
(TFT-1)
TFT-1로서, 채널 길이(L)가 3㎛이고 채널 폭(W)이 24㎛인 채널 에칭형 구조를 갖는 보텀 게이트형 구조가 제작되었다.
먼저, 열 처리가 GRTA 장치를 이용하여 6분 동안 650℃에서 글래스 기판에 대해 3번 행해졌다. 다음에, 100nm의 두께를 갖는 질화 실리콘층이 CVD 방법에 의해 글래스 기판 위에 하지막으로서 형성되었고, 150nm의 두께를 갖는 산화 질화 실리콘층이 질화 실리콘층 위에 형성되었다. 후속하여, 100nm의 두께를 갖는 텅스텐층이 게이트 전극으로서 스퍼터링 방법에 의해 산화 질화 실리콘층 위에 형성되었고, 다음에, 텅스텐층이 게이트 전극을 형성하기 위해 선택적으로 에칭되었다.
다음에, 100nm의 두께를 갖는 산화 질화 실리콘층이 CVD 방법에 의해 게이트 전극 위에 게이트 절연막으로서 형성되었다.
다음에, 30nm의 두께를 갖는 산화물 반도체막이 In-Ga-Zn-O계 산화물 반도체막 형성 타겟(몰비로 In2O3:Ga2O3:ZnO=1:1:1)을 이용하는 스퍼터링 방법에 의해 게이트 절연막 위에 형성되었다. 여기서, 섬 형상의 산화물 반도체막이 산화물 반도체막을 선택적으로 에칭함으로써 형성되었다.
다음에, 제1 열 처리가 GRTA 장치를 이용하여 질소 분위기에서 6분 동안 650℃에서 산화물 반도체막에 대해 행해졌다.
다음에, 소스 전극 및 드레인 전극을 형성하는 도전막으로서, 100nm 두께 티타늄층, 200nm 두께 알루미늄층, 및 100nm 두께 티타늄층이 스퍼터링 방법에 의해 산화물 반도체막 위에 적층되었다. 도전막은 박막 트랜지스터의 채널 길이(L) 및 채널 폭(W)이 각각 3㎛ 및 24㎛인 소스 전극 및 드레인 전극을 형성하도록 선택적으로 에칭되었다.
다음에, 300nm의 두께를 갖는 산화 실리콘층이 질소 분위기에서의 1시간 동안의 열 처리 이후에 스퍼터링 방법에 의해 산화물 반도체막과 접하도록 절연막으로서 형성되었다. 다음에, 1.5㎛의 두께를 갖는 아크릴 수지막이 평탄화막으로서 형성되었다. 여기서, 산화 실리콘층 및 평탄화막이 선택적으로 에칭되어 개구가 소스 전극층 또는 드레인 전극층 위에 형성되었다. 그 후, ITO층이 소스 전극층 또는 드레인 전극층에 전기적으로 접속된 투명 도전층으로서 110nm의 두께로 형성되었고, 열 처리가 질소 분위기에서 1시간 동안 250℃에서 행해졌다.
상기 공정을 통해 보텀 게이트형 TFT-1이 제작되었다.
(TFT-2)
TFT-2로서, 채널 길이(L)가 3㎛이고 채널 폭(W)이 50㎛인 채널 에칭형 구조를 갖는 보텀 게이트형 구조가 제작되었다.
100nm의 두께를 갖는 질화 실리콘층이 CVD 방법에 의해 글래스 기판 위에 하지막으로서 형성되었고, 150nm의 두께를 갖는 산화 질화 실리콘층이 질화 실리콘층 위에 형성되었다. 후속하여, 100nm의 두께를 갖는 텅스텐층이 게이트 전극으로서 스퍼터링 방법에 의해 산화 질화 실리콘층 위에 형성되었고, 다음에, 텅스텐층이 게이트 전극을 형성하기 위해 선택적으로 에칭되었다.
다음에, 200nm의 두께를 갖는 산화 질화 실리콘층이 CVD 방법에 의해 게이트 전극 위에 게이트 절연막으로서 형성되었다.
다음에, 30nm의 두께를 갖는 산화물 반도체막이 In-Ga-Zn-O계 산화물 반도체막 형성 타겟(몰비로 In2O3:Ga2O3:ZnO=1:1:1)을 이용하는 스퍼터링 방법에 의해 게이트 절연막 위에 형성되었다. 여기서, 섬 형상의 산화물 반도체막이 산화물 반도체막을 선택적으로 에칭함으로써 형성되었다.
다음에, 제1 열 처리가 GRTA 장치를 이용하여 질소 분위기에서 6분 동안 650℃에서 산화물 반도체막에 대해 행해졌다.
다음에, 산화물 반도체막 위에 소스 전극 및 드레인 전극을 형성하는 도전막으로서, 100nm 두께 티타늄층, 200nm 두께 알루미늄층, 및 100nm 두께 티타늄층이 스퍼터링 방법에 의해 산화물 반도체막 위에 적층되었다. 도전막은 박막 트랜지스터의 채널 길이(L) 및 채널 폭(W)이 각각 3㎛ 및 50㎛인 소스 전극 및 드레인 전극을 형성하도록 선택적으로 에칭되었다.
다음에, 300nm의 두께를 갖는 산화 실리콘층이 스퍼터링 방법에 의해 산화물 반도체막과 접하도록 절연막으로서 형성되었다. 아크릴 수지막이 평탄화막으로서 1.5㎛의 두께로 형성되었고 제2 열 처리가 질소 분위기에서 1시간 동안 250℃에서 행해졌다. 마지막으로, ITO 층이 소스 전극층 또는 드레인 전극층에 전기적으로 접속된 투명 도전층으로서 110nm의 두께로 형성되었다.
상기 공정을 통해 보텀 게이트형 TFT-2가 제작되었다.
(비교 TFT-3)
TFT-3으로서, 채널 길이(L)가 3.7㎛이고 채널 폭(W)이 22㎛인 채널 에칭형 구조를 갖는 보텀 게이트형 구조가 제작되었다.
200nm의 두께를 갖는 산화 질화 실리콘층이 CVD 방법에 의해 글래스 기판 위에 하지막으로서 형성되었다. 후속하여, 50nm 두께 티타늄층, 380nm 두께 알루미늄층, 및 120nm 두께 티타늄층이 스퍼터링 방법에 의해 게이트 전극으로서 산화 질화 실리콘층 위에 적층되었고, 다음에 적층된 도전막이 게이트 전극을 형성하도록 선택적으로 에칭되었다.
다음에, 200nm의 두께를 갖는 산화 질화 실리콘층이 CVD 방법에 의해 게이트 전극 위에 게이트 절연막으로서 형성되었고, 다음에, 205nm 두께 비정질 실리콘층 및 인이 첨가된 50nm 두께 비정질 실리콘층의 적층에 의해 형성된 반도체층(이후, a-Si 반도체층이라고 함)이 형성되었다. a-Si 반도체층은 섬 형상의 a-Si 반도체층을 형성하도록 선택적으로 에칭되었다.
다음에, 소스 전극 및 드레인 전극을 형성하는 도전막으로서, 50nm 두께 티타늄층, 200nm 두께 알루미늄층, 및 50nm 두께 티타늄층이 스퍼터링 방법에 의해 a-Si 반도체층 위에 적층되었다. 도전막을 선택적으로 에칭하여 소스 전극 및 드레인 전극을 형성하여 3.7㎛의 채널 길이(L) 및 22㎛의 채널 폭(W)을 갖는 박막 트랜지스터를 제작하였다.
후속하여, 질화 실리콘층이 스퍼터링 방법에 의해 보호막으로서 300nm의 두께로 형성되었다.
상기 공정을 통해 보텀 게이트형 TFT-3이 제작되었다.
도 5의 (a) 내지 (c)는 TFT-1, TFT-2, 및 비교 TFT-3의 아레니우스 플롯을 도시한 도면이다. 도 5의 (a)는 비교 TFT-3의 아레니우스 플롯을 도시하고, 도 5의 (b)는 TFT-1의 아레니우스 플롯을 도시하고, 도 5의 (c)는 TFT-2의 아레니우스 플롯을 도시한다. 도 5의 (a) 내지 (c)에서, 수직 축은 드레인 전압(Vd)이 10V이고 게이트 전압(Vg)이 임계 전압(Vth)+10V일 때 소스와 드레인 사이의 전류(TFT의 온 전류(Ion))를 나타내고, 수평 축은 측정된 절대 온도의 역수를 나타낸다.
도 5의 (a) 내지 (c)에 도시한 아레니우스 플롯의 선형 근사식의 기울기로부터, 각 TFT의 활성화 에너지가 얻어진다. 도 6은 각 TFT의 Ion에서의 활성화 에너지를 도시한다.
도 6으로부터, Ion에서의 비교 TFT-3의 활성화 에너지가 78.5meV인 반면, 본 발명의 실시 형태의 TFT-2의 활성화 에너지는 16.1meV이고, 본 발명의 실시 형태의 TFT-1의 것은 6.15meV이다. 즉, TFT-1 및 TFT-2의 활성화 에너지는 상당히 감소될 수 있다. 상술한 바와 같이, 낮은 활성화 에너지는 트랜지스터의 온 전류의 온도-의존성이 낮다는 것을 나타내므로, 본 실시 형태의 트랜지스터는 온 전류가 온도 변화에 따라 거의 변화하지 않는 극도로 안정한 트랜지스터라는 것을 이해할 수 있다.
(트랜지스터의 제작 방법)
다음에, 도 1의 (a) 및 (b)에 도시된 보텀 게이트형 트랜지스터가 사용되고, 반도체 장치의 보다 상세한 구성 및 그 제작 방법이 도 2의 (a) 내지 (e)를 참조하여 설명될 것이다.
도 2의 (a)에 도시한 바와 같이, 게이트 전극(101)이 기판(100) 위에 형성된다. 기판(100)으로서, 다음이 사용될 수 있다: 바륨 보로실리케이트 글래스 기판, 알루미노보로실리케이트 글래스 기판, 또는 알루미노실리케이트 글래스 기판 등의, 퓨젼 방법 또는 플로팅 방법에 의해 제작된 무알칼리 글래스 기판; 세라믹 기판; 본 제작 공정의 처리 온도에 견딜 수 있는 내열성 플라스틱 기판 등. 대안으로, 절연층을 구비한 표면을 갖는, 스테인레스 스틸 합금 등의 금속 기판이 또한 적용될 수 있다.
하지막으로 되는 절연막은 기판(100)과 게이트 전극(101) 사이에 형성될 수 있다. 하지막으로서, 예를 들어, 산화 실리콘막, 산화 질화 실리콘막, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 또는 질화 산화 알루미늄막의 단층 또는 복수의 이들 막의 적층이 사용될 수 있다. 특히, 높은 배리어 특성을 갖는 절연막, 예를 들어, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 또는 질화 산화 알루미늄막이 하지막용으로 사용되어, 수분 또는 수소 등의 분위기 내의 불순물, 또는 알칼리 금속 또는 중금속 등의, 기판(100)에 포함된 불순물이 산화물 반도체막, 게이트 절연막 또는 산화물 반도체막과 다른 절연막 사이의 계면에서 및 그 근방에 들어오는 것을 방지할 수 있다.
본 명세서에서, 산화 질화물은 질소보다 산소를 더 많이 포함하는 물질을 말하고, 질화 산화물은 산소보다 질소를 더 많이 포함하는 물질을 말한다.
게이트 전극(101)은 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 또는 스칸듐 등의 금속 재료; 이들 금속 재료를 그 주성분으로서 포함하는 합금 재료; 또는 이들 금속 중 어느 것을 포함하는 질화물을 이용한 하나의 도전막의 단층 또는 복수의 도전막의 적층을 갖도록 형성될 수 있다. 나중 공정에서 행해지는 열 처리의 온도에 견딜 수 있다면 알루미늄 또는 구리가 또한 그러한 금속 재료로서 이용될 수 있다는 점에 유의한다. 알루미늄 또는 구리는 바람직하게는 내열성 및 부식의 문제를 피하기 위해 내화성 금속과 조합하여 사용된다. 내화성 금속 재료로서, 몰리브덴, 티타늄, 크롬, 탄탈, 텅스텐, 네오디뮴, 스칸듐 등이 사용될 수 있다.
예를 들어, 게이트 전극(101)의 2층 구조로서, 다음의 구조가 양호하다: 몰리브덴막이 알루미늄막 위에 적층된 2층 구조, 몰리브덴막이 구리막 위에 적층된 2층 구조, 질화 티타늄막 또는 질화 탄탈막이 구리막 위에 적층된 2층 구조, 및 질화 티타늄막과 몰리브덴막이 적층된 2층 구조. 게이트 전극(101)의 3층 구조로서, 다음의 구조가 양호하다: 알루미늄막, 알루미늄과 실리콘의 합금막, 알루미늄과 티타늄의 합금막, 또는 중간층에 알루미늄과 네오디뮴의 합금막 및 상부층과 하부층에 텅스텐막, 질화 텅스텐막, 질화 티타늄막, 및 티타늄막 중 어느 것을 포함하는 적층 구조.
게이트 전극(101)은 10nm 내지 400nm, 바람직하게는 100nm 내지 200nm의 두께로 형성된다. 본 실시 형태에서, 게이트 전극용으로 100nm의 두께를 갖는 도전막이 텅스텐 타겟을 이용하는 스퍼터링 방법에 의해 형성된 후, 도전막이 원하는 형상을 갖도록 에칭에 의해 가공(패터닝)되어, 게이트 전극(101)이 형성된다.
다음에, 게이트 절연막(102)이 게이트 전극(101) 위에 형성된다.
게이트 절연막(102)은 플라즈마 CVD 방법, 스퍼터링 방법 등에 의해 형성될 수 있고 바람직하게는 고밀도 플라즈마를 이용하는 증착 처리에 의해 형성된다. 고밀도 플라즈마를 이용함으로써, 게이트 절연막(102)에의 플라즈마 손상이 감소될 수 있다. 따라서, 게이트 절연막(102)에서의 댕글링 결합이 감소될 수 있고 결함이 감소될 수 있으므로, 나중에 형성되는 산화물 반도체와의 계면이 상당히 양호해질 수 있다. 게이트 절연막(102)은 수분, 수소, 또는 산소 등의 불순물을 가능한 한 적게 포함하는 것이 바람직하다.
게이트 절연막(102)은 산화 실리콘막, 질화 실리콘막, 산화 질화 실리콘막, 및 질화 산화 실리콘막 등의 재료 중 어느 것을 이용하는 단층 또는 적층 구조를 갖도록 형성될 수 있다. 예를 들어, 산화 질화 실리콘막을 포함하는 게이트 절연막(102)은 증착 가스로서 실란 및 일산화 질소를 이용하여 형성될 수 있다. 게이트 절연막(102)의 두께는 10nm 이상 500nm 이하, 바람직하게는 100nm 이상 500nm 이하이다. 적층 구조의 경우에, 예를 들어, 50nm 이상 200nm 이하의 두께를 갖는 제1 게이트 절연막과 5nm 이상 300nm 이하의 두께를 갖는 제2 게이트 절연막이 이 순서로 적층된다.
또한, 게이트 절연막(102)은 산화 실리콘막 또는 산화 질화 실리콘막 등의 산화물막, 및 질화 실리콘막 또는 질화 산화 실리콘막 등의 질화물막을 기판(100) 측으로부터 순서대로 적층함으로써 형성될 수 있다. 또한, 게이트 절연막(102)은 질화 실리콘막 또는 질화 산화 실리콘막, 산화 실리콘막 또는 산화 질화 실리콘막, 및 질화 실리콘막 또는 질화 산화 실리콘막을 기판(100) 측으로부터 순서대로 적층함으로써 형성될 수 있다.
본 실시 형태에서, 게이트 절연막(102)으로서, 100nm 두께의 산화 질화 실리콘막이 고밀도 플라즈마로서 2.45GHz의 마이크로파를 이용하는 플라즈마 CVD에 의해 형성된다. 본 명세서에서, 마이크로파는 300MHz 내지 300GHz의 주파수 범위의 파를 말한다.
다음에, 산화물 반도체막이 게이트 절연막(102) 위에 형성된다. 산화물 반도체막은 산화물 반도체 타겟을 이용하는 스퍼터링 방법에 의해 형성된다. 또한, 산화물 반도체막이 희가스(예를 들어, 아르곤) 분위기, 산소 분위기, 또는 희가스(예를 들어, 아르곤)와 산소를 포함하는 분위기 하에서 형성될 수 있다.
산화물 반도체막이 스퍼터링 방법에 의해 형성되기 전에, 게이트 절연막(102)의 표면에 부착된 먼지가 바람직하게는 아르곤 가스가 도입되고 플라즈마가 발생되는 역스퍼터링에 의해 제거된다는 점에 유의한다. 역스퍼터링은 타겟측에 전압을 가하지 않고, RF 전원이 표면을 개질하기 위해 기판 근방에 플라즈마를 발생시키도록 아르곤 분위기에서 기판 측에 전압을 가하는 데 이용되는 방법을 말한다. 아르곤 분위기 대신에, 질소 분위기, 헬륨 분위기 등이 이용될 수 있다는 점에 유의한다. 대안으로, 산소, 아산화 질소 등이 첨가된 아르곤 분위기가 이용될 수 있다. 또는, 염소, 3불화 탄소 등이 첨가된 아르곤 분위기가 이용될 수 있다.
산화물 반도체막으로서, In-Sn-Ga-Zn-O 막 등의 4 성분 금속 산화물; In-Ga-Zn-O 막, In-Sn-Zn-O 막, In-Al-Zn-O 막, Sn-Ga-Zn-O 막, Al-Ga-Zn-O 막, 또는 Sn-Al-Zn-O 막 등의 3성분 금속 산화물; 또는 In-Zn-O 막, Sn-Zn-O 막, Al-Zn-O 막, Zn-Mg-O 막, Sn-Mg-O 막, In-Mg-O 막 등의 2성분 금속 산화물, In-O 막, Sn-O 막, 또는 Zn-O 막이 이용될 수 있다. 또한, 상기 산화물 반도체막은 SiO2를 포함할 수 있다. 본 명세서에서, 예를 들어, In-Sn-Ga-Zn-O 막은 인듐(In), 주석(Sn), 갈륨(Ga), 및 아연(Zn)을 포함하는 산화물막을 의미하고, 화학양론적 비율에 특정한 제한은 없다.
산화물 반도체막으로서, InMO3(ZnO)m(m>0)로 표현되는 박막이 사용될 수 있다. 여기서, M은 Ga, Al, Mn, 및 Co로부터 선택된 하나 이상의 금속 원소를 나타낸다. 예를 들어, M은 Ga, Ga와 Al, Ga와 Mn, Ga와 Co 등일 수 있다.
산화물 반도체막의 두께는 10nm 내지 300nm, 바람직하게는, 20nm 내지 100nm로 설정된다. 본 실시 형태에서, 산화물 반도체막으로서, 인듐(In), 갈륨(Ga), 아연(Zn)을 포함하는 산화물 반도체 타겟(예를 들어, 몰비가 In2O3:Ga2O3:ZnO=1:1:1 또는 1:1:2)을 이용하는 스퍼터링 방법으로 얻어진, 30nm의 두께를 갖는 In-Ga-Zn-O 산화물 반도체막이 이용된다. 본 실시 형태에서, DC 스퍼터링 방법이 이용되고, 아르곤의 유량은 30sccm이고, 산소의 유량은 15sccm이고, 기판 온도는 실온이다.
게이트 절연막(102) 및 산화물 반도체막은 대기에 노출하지 않고 연속으로 형성될 수 있다. 대기에 노출하지 않는 연속 형성은 게이트 절연막(102)과 산화물 반도체막 간의 계면이 대기 성분 또는 습기 또는 탄화수소 등 대기 중에 부유하는 불순물 원소에 의해 오염되지 않고 형성되게 한다. 따라서, 트랜지스터의 특성의 변화가 감소될 수 있다.
다음에, 도 2의 (a)에 도시한 바와 같이, 산화물 반도체막은 에칭 등에 의해 원하는 형상으로 가공(패터닝)되어, 섬 형상의 산화물 반도체막(103)이 게이트 전극(101)과 중첩하는 위치에서 게이트 절연막(102) 위에 섬 형상의 산화물 반도체막(103)이 형성된다.
다음에, 산화물 반도체막(103)은 불활성 가스(헬륨, 네온, 또는 아르곤 등) 분위기 하에서 제1 열 처리된다. 열 처리가 산화물 반도체막(103)에 대해 행해질 때, 수분(수산기를 포함) 또는 수소가 제거된 산화물 반도체막(104)이 형성된다(도 2의 (b)). 구체적으로, 열 처리가 1분 내지 10분 동안 450℃ 이상 750℃ 이하(또는 글래스 기판의 왜곡점 이하의 온도)에서 불활성 가스(질소, 헬륨, 네온, 또는 아르곤 등)의 분위기에서 행해진다. 급속 열 어닐링(RTA) 방법에 의한 열 처리가 본 공정에서 행해질 수 있다. 탈수화 또는 탈수소화가 RTA 방법으로 단시간에 행해질 수 있기 때문에, 제1 열 처리는 글래스 기판의 왜곡점 위의 온도에서도 행해질 수 있다. RTA 방법으로서, 가열된 가스를 이용하는 가스 급속 열 어닐링(GRTA), 또는 램프 광을 이용하는 램프 급속 열 어닐링(LRTA)을 들 수 있다. 열 처리는 반드시 섬 형상의 산화물 반도체막(103)이 형성된 후에 행해지지 않아도 되며, 열 처리는 섬 형상의 반도체막(103)이 형성되기 전에 산화물 반도체막에 대해 행해져도 된다는 점에 유의한다. 열 처리는 또한 산화물 반도체막(103)의 형성 후에 복수 회 행해질 수 있다.
산화물 반도체막(103)에 포함된 물(수산기를 포함), 수소 등이 제1 열 처리에 의해 제거될 수 있다. 따라서, 불순물이 감소되고, i형 또는 실질적으로 i형 산화물 반도체막(104)이 형성될 수 있다.
본 실시 형태에서, 열 처리는 기판 온도가 설정 온도에 도달한 상태에서 6분 동안 650℃에서 질소 분위기에서 행해진다. 예를 들어, 전기로를 이용하여 열 처리를 행하는 경우에, 승온 특성이 바람직하게는 0.1℃/min 이상 20℃/min 이하로 설정되고 강온 특성은 바람직하게는 0.1℃/min 이상 15℃/min 이하로 설정된다.
열 처리시, 물, 수소 등이 질소 또는 헬륨, 네온, 또는 아르곤 등의 희가스에 포함되지 않는 것이 바람직하다. 대안으로, 열 처리 장치용 장치 내로 도입된 질소 또는 헬륨, 네온, 또는 아르곤 등의 희가스는 6N(99.9999%) 이상, 바람직하게는, 7N(99.99999%) 이상(즉, 불순물 농도는 1ppm 이하, 바람직하게는 0.1ppm 이하)의 순도를 갖는 것이 바람직하다.
대안으로, 열 처리는 질소 분위기 등의 불활성 가스 분위기 또는 희가스 분위기 대신에, 대기압 하에서 노점이 -60℃ 이하이고 수분 함량이 적은 대기 하에서 행해질 수 있다.
불활성 가스 분위기에서 열 처리된 섬 형상의 산화물 반도체막(104)은 바람직하게는 비정질 상태에 있지만, 부분적으로 결정화될 수 있다.
다음에, 도 2의 (c)에 도시한 바와 같이, 소스 전극 및 드레인 전극용으로 이용되는 도전막(105)이 섬 형상의 산화물 반도체막(104) 위에 단층 또는 적층으로 형성된다. 도전막(105)은 스퍼터링 방법 등의 PVD 방법 또는 플라즈마 CVD 방법 등의 CVD 방법에 의해 형성될 수 있다. 도전막(105)은 티타늄, 마그네슘, 이트륨, 알루미늄, 텅스텐, 및 몰리브덴으로부터 선택된 원소, 상기 원소들 중 어느 것을 성분으로 포함하는 합금 등을 이용하여 형성될 수 있다. 또한, 산화 인듐, 산화 인듐-산화 주석 합금, 산화 인듐-산화 아연 합금, 산화 아연, 산화 아연 알루미늄, 산화 질화 아연 알루미늄, 산화 아연 갈륨 등의 투광성 산화물 도전막이 사용될 수 있다. 투광성 산화물 도전막을 이용함으로써, 화소의 개구율이 증가될 수 있다.
도전막(105)의 두께는 100nm 내지 500nm일 수 있다는 점에 유의한다. 본 실시 형태에서, 스퍼터링 방법에 의해 형성된 100nm 두께 티타늄막, 스퍼터링 방법에 의해 형성된 200nm 두께 알루미늄막, 및 스퍼터링 방법에 의해 형성된 100nm 두께 티타늄막이 이 순서로 산화물 반도체막(104) 위에 적층되어, 3개 층의 적층 구조를 갖는 도전막(105)이 형성된다.
다음에, 도 2의 (d)에 도시한 바와 같이, 도전막(105)이 에칭 등에 의해 원하는 형상으로 가공(패터닝)되어, 소스 전극(106) 및 드레인 전극(107)이 형성된다.
섬 형상의 산화물 반도체막(104)이 도전막(105)의 에칭 시에 제거되는 것을 방지하기 위해, 도전막(105) 및 산화물 반도체막(104)의 재료 및 에칭 조건이 적절히 조정된다. 재료 및 에칭 조건에 따라, 소스 전극(106) 및 드레인 전극(107)을 형성하는 패터닝에서, 섬 형상의 산화물 반도체막(104)의 노출된 부분이 부분적으로 에칭되어, 홈(오목부)을 갖는 섬 형상의 산화물 반도체막(108)이 형성되는 경우도 있다.
소스 전극(106) 및 드레인 전극(107)이 형성된 후에, 절연막(109)이 소스 전극(106), 드레인 전극(107), 및 산화물 반도체막(108)을 덮도록 형성된다(도 2의 (e)). 절연막(109)은 바람직하게는 수분 또는 수소 등의 불순물을 가능한 한 적게 포함하고, 절연막(109)은 단층 절연막 또는 적층된 복수의 절연막을 이용하여 형성될 수 있다. 적층된 복수의 절연막을 이용하는 경우에, 산화 실리콘막, 질화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막, 산화 하프늄막, 또는 산화 탄탈막이 산화물 반도체막(108)과 접하도록 형성되고, 다음에, 질화 실리콘막, 질화 산화 실리콘막, 질화 알루미늄막, 또는 질화 산화 알루미늄막 등의, 높은 배리어 특성을 갖는, 상기 언급된 절연막보다 높은 비율의 질소를 갖는 절연막이 형성되는 것이 바람직하다. 높은 배리어 특성을 갖는 절연막을 사용함으로써, 수분 또는 수소 등의 불순물이 산화물 반도체막(108), 게이트 절연막(102), 또는 산화물 반도체막(108)과 다른 절연막 사이의 계면 및 그 근방에 들어가는 것을 방지할 수 있다. 또한, 산화 실리콘막 또는 산화 질화 실리콘막 등의 낮은 비율의 질소를 갖는 절연막이 산화물 반도체막(108)과 접하도록 형성되어, 높은 배리어 특성을 갖는 재료를 이용하여 형성된 절연막이 산화물 반도체막(108)과 직접 접촉하는 것을 방지할 수 있다. 증착 시의 기판 온도는 실온 내지 300℃이다.
절연막(109)의 막 두께는 특정하게 한정되지 않고, 예를 들어, 10nm 이상 500nm 이하, 바람직하게는 50nm 이상 200nm 이하라는 점에 유의한다.
본 실시 형태에서, 300nm의 두께를 갖는 산화 실리콘막이 절연막(109)으로서 스퍼터링 방법에 의해 형성된다. 스퍼터링 방법에 의한 산화 실리콘막의 형성은 희가스(대표적으로 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로 아르곤)와 산소의 분위기에서 행해질 수 있다. 타겟으로서, 산화 실리콘 타겟 또는 실리콘 타겟이 이용될 수 있다. 예를 들어, 실리콘 타겟을 이용하여, 산소와 희가스의 분위기에서 스퍼터링 방법에 의해 형성될 수 있다.
다음에, 제2 열 처리가 바람직하게는 200℃ 이상 400℃ 이하, 예를 들어, 250℃ 이상 350℃ 이하에서 불활성 가스(질소, 헬륨, 네온, 또는 아르곤 등) 분위기에서 행해진다. 예를 들어, 제2 열 처리는 1시간 동안 250℃에서 질소 분위기에서 행해진다. 대안으로, RTA 처리는 제1 열 처리에서와 같이 단시간 동안 고온에서 행해질 수 있다. 제2 열 처리에 의해, 산화물 반도체막(108)은 절연막(109)을 형성하는 산화물과 접하면서 가열되고, 산소가 제1 열 처리에 의해 저저항화되는 산화물 반도체막(108)에 공급되어, 산화물 반도체막(108)은 고저항화될 수 있다(i형으로 된다). 따라서, 트랜지스터의 전기 특성이 향상될 수 있고 전기 특성의 변화가 감소될 수 있다. 열 처리는 절연막(109)이 형성된 이후 어느 시간에나 행해질 수 있다. 열 처리가 또한 다른 단계에서 가능할 때, 단계의 수는 증가되지 않는다.
이 열 처리는 고정된 가열 온도에서 행해질 수 있다. 대안으로, 가열 온도의 다음의 변화가 반복적으로 복수 회 행해질 수 있다: 가열 온도는 실온에서 100℃ 내지 200℃의 온도까지 올라갔다가 그 다음 실온으로 떨어진다. 또한, 이 열 처리는 감압 하에서 절연막(109)의 형성 전에 행해질 수 있다. 감압 하에서, 열 처리는 단축될 수 있다. 이 열 처리로, 노멀리-오프 트랜지스터가 얻어질 수 있다. 따라서, 반도체 장치의 신뢰성이 향상될 수 있다.
상술한 공정을 통해, 수소, 수분, 수산기, 또는 수소화물의 농도가 감소된 산화물 반도체막(108)을 포함하는 트랜지스터(110)가 형성될 수 있다(도 10e 참조).
도면에 도시하지 않았지만, 도전막이 절연막(109) 위에 형성된 후, 도전막은 패터닝되어, 백 게이트 전극이 산화물 반도체막(108)과 중첩하도록 형성될 수 있다. 백 게이트 전극은 게이트 전극(101) 또는 소스 전극(106) 및 드레인 전극(107)의 것들과 유사한 재료 및 구조를 이용하여 형성될 수 있다. 백 게이트 전극의 두께는 10nm 내지 400nm, 바람직하게는 100nm 내지 200nm로 설정된다.
또한, 백 게이트 전극은 전기적으로 절연되고 플로팅 상태에 있거나, 또는 백 게이트 전극에 전위가 공급되는 상태에 있을 수 있다. 후자의 경우에, 백 게이트 전극에는 게이트 전극(101)과 동일한 전위가 공급될 수 있거나, 또는 접지 전위 등의 고정 전위가 공급될 수 있다. 백 게이트 전극(111)에 인가된 전위의 레벨이 제어되어, 트랜지스터(110)의 임계 전압이 제어될 수 있다.
상술한 실시 형태에 따른 제작 방법에 의해, 온 전류에서의 활성화 에너지가 0meV 이상 25meV 이하, 바람직하게는, 0meV 이상 20meV 이하인 높은 신뢰성의 트랜지스터가 얻어질 수 있다. 또한, 본 실시 형태의 트랜지스터에서, 우수한 전기 특성인 10-13A 이하의 오프 전류가 얻어질 수 있다. 상술한 바와 같이, 산화물 반도체는 산화물 반도체 내의 불순물이 가능한 한 적게 포함되도록 순수화되어, 트랜지스터의 양호한 동작이 가능하다. 또한, 온도 의존성이 낮고 고온 또는 저온에서도 안정하게 동작할 수 있는 트랜지스터가 형성될 수 있다.
보텀 게이트형 트랜지스터(110)를 제작하는 방법이 본 실시 형태에서 설명되었지만, 본 실시 형태의 구조는 이로 한정되지 않는다. 도 3의 (a)에 도시된 것과 같은 보텀 게이트형 구조를 갖는 보텀 컨택트형(역코플래너형이라고도 함) 트랜지스터(160), 도 3의 (b)에 도시한 것과 같은 채널 보호층(113)을 포함하는 채널 보호형(채널 스톱형이라고도 함) 트랜지스터(170)가 동일한 재료 및 동일한 방법을 이용하여 형성될 수 있다. 도 3의 (c)는 도 2의 (e)에 도시된 트랜지스터와 다른 채널 에치형 트랜지스터의 예를 도시한다. 도 3의 (c)에 도시된 트랜지스터(180)는 게이트 전극층(101)이 산화물 반도체층(108)의 에지부를 지나 외측으로 연장하는 구조를 갖는다.
트랜지스터의 채널 길이(도 1의 (b)에서 L)는 소스 전극(106)과 드레인 전극(107) 사이의 거리에 의해 정해지고, 채널 보호형 트랜지스터의 채널 길이(L)는 캐리어 흐름 방향과 평행인 방향으로 채널 보호층(도 3의 (b)에서 L)의 폭으로서 정해진다. 채널 보호층(113)은 절연막(109)을 형성하는 데 이용된 것들과 동일한 재료 및 방법을 이용하여 형성될 수 있다. 채널 형성 영역 위에 채널 보호층(113)을 설치함으로써, 산화물 반도체막의 채널 형성 영역에의 손상(예를 들어, 에칭 시의 플라즈마 및 에칭액으로 인한 두께의 감소)이 제작 공정에서 방지될 수 있으므로, 트랜지스터의 신뢰성이 더욱 향상될 수 있다.
도 3의 (a) 내지 (c)에 도시된 트랜지스터는 도 2의 (a) 내지 (e)의 것과 유사한 제작 공정에 의해 형성될 수 있다. 즉, n형 불순물인 수소가 제1 열 처리에 의해 산화물 반도체로부터 제거되고 산소가 제2 열 처리에 의해 산소 결손부로 도입되어 산화물 반도체는 산화물 반도체의 주성분이 아닌 불순물이 진성(i형) 또는 실질적으로 진성 산화물 반도체로 되게끔 포함되도록 고순도화된다.
본 실시 형태에 기술된 트랜지스터에서, 순수화된 i형(진성) 또는 그에 가까운 반도체는 불순물을 첨가하는 것이 아니라 수소 또는 물 등의 불순물을 가능한 한 많이 제거함으로써 얻어진다. 산화물 반도체막을 고순도화함으로써, 트랜지스터의 임계 전압이 양일 수 있고, 소위 노멀리-오프 트랜지스터가 실현될 수 있다.
상술한 바와 같이, i형 또는 실질적으로 i형 산화물 반도체(예를 들어, 캐리어 밀도가 1×1012/cm3 미만, 바람직하게는 1.45×1010/cm3 미만)로 되는 산화물 반도체를 이용함으로써, 극도로 양호한 오프 전류 특성을 갖는 트랜지스터가 얻어질 수 있다. 또한, 온 전류의 온도 의존성으로부터 얻어진 활성화 에너지가 극도로 낮은 트랜지스터가 얻어질 수 있다.
본 실시 형태는 다른 실시예들 중 어느 것과 적절히 조합하여 구현될 수 있다.
(실시 형태 2)
실시 형태 1에 기술된 트랜지스터를 제작하고, 트랜지스터를 화소부에 그리고 또한 구동 회로에 이용하여 표시 기능을 갖는 반도체 장치(표시 장치라고도 부름)를 제작할 수 있다. 또한, 실시 형태 1에 기술된 트랜지스터를 이용하여, 구동 회로의 일부 또는 전체를 화소부와 동일 기판 위에 형성함으로써, 시스템-온-패널을 얻을 수 있다.
표시 장치는 표시 소자를 포함한다. 표시 소자로서는, 액정 소자(액정 표시 소자라고도 부름) 또는 발광 소자(발광 표시 소자라고도 부름)를 이용할 수 있다. 발광 소자는 전류 또는 전압에 의해 휘도가 제어되는 소자를 그의 카테고리에 포함하고, 구체적으로는 그의 카테고리에 유기 전계발광(EL) 소자, 무기 EL 소자 등을 포함한다. 또한, 전자 잉크 등, 전기적 작용에 의해 콘트라스트가 변화되는 표시 매체도 이용될 수 있다.
또한, 표시 장치는, 표시 소자가 밀봉되어 있는 패널, 및 컨트롤러를 포함하는 IC 등을 패널에 실장한 모듈을 포함한다. 또한, 표시 장치를 제작하는 공정에 있어서의, 표시 소자가 완성되기 전의 한 실시 형태에 상당하는 소자 기판에는, 전류를 표시 소자에 공급하기 위한 수단을 복수의 화소 각각에 설치한다. 소자 기판은, 구체적으로는, 표시 소자의 화소 전극만이 형성된 상태이어도 되며, 또는 화소 전극이 되는 도전막을 형성한 후, 도전막이 에칭되어 화소 전극을 형성하기 전의 상태이어도 되고, 임의의 형태를 가질 수 있다.
"표시 장치"는 그의 카테고리에 다음의 모듈들, 즉, 플렉시블 인쇄 회로(FPC), 테이프 자동 접합(tape automated bonding)(TAB) 테이프, 또는 테이프 캐리어 패키지(tape carrier package)(TCP) 등이 부착된 커넥터를 포함하는 모듈, 인쇄 배선 보드가 단부에 설치된 TAB 테이프 또는 TCP를 갖는 모듈, 및 표시 소자에 칩 온 글래스(chip on glass)(COG) 방법에 의해 집적 회로(IC)가 직접 실장된 모듈을 포함한다.
본 실시 형태에 있어서, 반도체 장치의 일 실시 형태에 상당하는 액정 표시 패널의 외관 및 단면에 대해서 도 11의 (a1), 도 11의 (a2), 및 도 11의 (b)를 참조하여 설명한다. 도 11의 (a1) 및 도 11의 (a2)는, 실시 형태 1에 나타낸 In-Ga-Zn-O계 막을 산화물 반도체층으로서 각각 포함하는 신뢰성이 매우 높은 트랜지스터(4010, 4011) 및 액정 소자(4013)를, 제1 기판(4001)과 제2 기판(4006) 사이에 밀봉재(4005)에 의해 밀봉한 패널의 상면도이다. 도 11의 (b)는 도 11의 (a1) 및 도 11의 (a2)의 선 M-N을 따라 절개한 단면도이다.
제1 기판(4001) 위에 설치된 화소부(4002)와 주사선 구동 회로(4004)를 둘러싸도록 밀봉재(4005)가 설치된다. 화소부(4002)와 주사선 구동 회로(4004) 위에 제2 기판(4006)이 설치된다. 따라서, 화소부(4002)와 주사선 구동 회로(4004)는, 제1 기판(4001)과 밀봉재(4005)와 제2 기판(4006)에 의해, 액정층(4008)과 함께 밀봉된다. 제1 기판(4001) 위의 밀봉재(4005)에 의해 둘러싸인 영역과는 상이한 영역에, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 이용하여 형성된 신호선 구동 회로(4003)가 실장된다.
별도 형성된 구동 회로의 접속 방법은 특별히 한정되지 않고, COG 방법, 와이어 본딩 방법, 또는 TAB 방법 등을 이용할 수 있다는 것을 유의한다. 도 11의 (a1)은 COG 방법에 의해 신호선 구동 회로(4003)를 실장하는 예를 도시하며, 도 11의 (a2)는 TAB 방법에 의해 신호선 구동 회로(4003)를 실장하는 예를 도시한다.
제1 기판(4001) 위에 설치된 화소부(4002)와 주사선 구동 회로(4004)는 각각, 복수의 트랜지스터를 포함한다. 도 11의 (b)는, 화소부(4002)에 포함되는 트랜지스터(4010)와, 주사선 구동 회로(4004)에 포함되는 트랜지스터(4011)를 예로서 도시한다. 트랜지스터(4010, 4011) 위에는 절연층(4020, 4021)이 설치된다.
도전층(4042, 4043)은 각각 화소부용의 트랜지스터(4010) 및 구동 회로부 내의 트랜지스터(4011)에서 산화물 반도체막의 채널 형성 영역과 중첩하도록 절연층(4020)의 일부 위에 설치된다. 도전층(4042, 4043)은 산화물 반도체막의 채널 형성 영역과 중첩하는 위치에 설치되어, BT 시험 전과 후 간의 트랜지스터(4010, 4011)의 임계 전압의 변화량이 감소될 수 있다. 도전층(4042, 4043)의 전위는 트랜지스터(4010, 4011)의 게이트 전극의 것과 동일하거나 다를 수 있다. 도전층(4042, 4043)은 또한 제2 게이트 전극으로서 기능할 수 있다. 또한, 도전층(4042, 4043)의 전위는 GND 또는 0V일 수 있고, 또는 도전층(4042, 4043)은 플로팅 상태에 있을 수 있다. 도전층(4042, 4043)은 트랜지스터(4010, 4011)의 게이트 전극의 것과 동일한 재료를 이용하여 형성될 수 있다.
트랜지스터(4010, 4011)로서는, In-Ga-Zn-O계 막을 산화물 반도체층으로서 각각 포함하는 실시 형태 1에 기술된 신뢰성이 매우 높은 트랜지스터를 이용할 수 있다. 본 실시 형태에 있어서, 트랜지스터(4010, 4011)는 n채널 트랜지스터이다.
액정 소자(4013)에 포함되는 화소 전극층(4030)은 트랜지스터(4010)에 전기적으로 접속된다. 액정 소자(4013)의 대향 전극층(4031)은 제2 기판(4006) 위에 설치된다. 화소 전극층(4030)과 대향 전극층(4031)과 액정층(4008)이 서로 중첩하는 부분이 액정 소자(4013)에 해당한다. 화소 전극층(4030)과 대향 전극층(4031)에는 배향막으로서 기능하는 절연층(4032)과 절연층(4033)이 각각 설치되고, 액정층(4008)은 화소 전극층과 대향 전극층 사이에 절연층(4032, 4033)을 개재하여 끼워진다는 점에 유의한다. 도시되지는 않았지만, 컬러 필터는 제1 기판(4001)측 또는 제2 기판(4006)측 중 어느 측에 설치해도 된다.
제1 기판(4001)과 제2 기판(4006)은 글래스, 금속(대표적으로는, 스테인레스 스틸), 세라믹, 또는 플라스틱을 이용할 수 있다는 것을 유의한다. 플라스틱으로서는, 유리섬유 강화 플라스틱(fiberglass-reinforced plastics)(FRP) 플레이트, 폴리비닐 플루오라이드(PVF) 필름, 폴리에스테르 필름, 또는 아크릴 수지 필름을 이용할 수 있다. 또한, 알루미늄 호일을 PVF 필름들이나 폴리에스테르 필름들 사이에 끼운 구조의 시트를 이용할 수 있다.
참조 번호(4035)는 절연막을 선택적으로 에칭함으로써 얻어지는 주상 스페이서(columnar spacer)이며, 화소 전극층(4030)과 대향 전극층(4031) 사이의 거리(셀 갭)을 제어하기 위해 설치된다. 대안으로, 구형의 스페이서를 이용해도 된다. 또한, 대향 전극층(4031)은, 트랜지스터(4010)가 형성되는 기판 위에 형성되는 공통 전위선에 전기적으로 접속된다. 공통 접속부를 이용하여, 한 쌍의 기판 사이에 배치되는 도전성 입자에 의해 대향 전극층(4031)과 공통 전위선을 서로 전기적으로 접속할 수 있다. 도전성 입자는 밀봉재(4005)에 포함된다는 것을 유의한다.
대안으로, 배향막을 필요로 하지 않는 블루 상(blue phase)을 나타내는 액정을 이용해도 된다. 블루 상은 액정 상들 중 하나이며, 콜레스테릭 액정을 승온하는 동안, 콜레스테릭 상이 등방 상으로 전이하기 직전에 나타난다. 블루 상은 좁은 온도 범위 내에서만 나타나기 때문에, 온도 범위를 개선하기 위해서 5 중량% 이상의 카이럴제를 함유하는 액정 조성물을 액정층(4008)에 이용한다. 블루 상을 나타내는 액정과 카이럴제를 포함하는 액정 조성물은, 응답 속도가 10μsec 이상 100μsec 이하로 짧고, 광학적으로 등방성이기 때문에, 배향 처리가 불필요하고, 시야각 의존성이 작다.
본 실시 형태에 있어서 투과형 액정 표시 장치의 예를 설명하지만, 본 발명은 반사형 액정 표시 장치 또는 반투과형 액정 표시 장치에도 적용할 수 있다는 것을 유의한다.
기판의 외측 표면(시인측)에 편광판을 설치하고, 기판의 내측 표면에 착색층, 및 표시 소자용 전극층을 그 순서로 설치한 액정 표시 장치의 예가 본 실시 형태에서 설명되지만, 편광판은 기판의 내측 표면에 설치해도 된다. 편광판과 착색층의 적층 구조는 본 실시 형태에 한정되지 않고, 편광판 및 착색층의 재료나 제작 공정의 조건에 따라서 적절히 설정될 수 있다. 또한, 블랙 매트릭스로서 기능하는 차광막을 설치할 수 있다.
본 실시 형태에서는, 박막 트랜지스터의 표면 요철을 감소시키기 위해, 그리고 박막 트랜지스터의 신뢰성을 향상시키기 위해, 실시 형태 1에서 얻어진 박막 트랜지스터를 보호막 및 평탄화 절연막으로서 기능하는 절연층(절연층(4020, 4021))으로 덮는다. 보호막은, 대기 중에 존재하는 유기물, 금속, 및 수분 등의 오염 불순물의 침입을 방지하기 위해 설치되고, 치밀한 막인 것이 바람직하다는 것을 유의한다. 보호막은 산화 실리콘막, 질화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 산화 알루미늄막, 질화 알루미늄막, 산화 질화 알루미늄막, 및 질화 산화 알루미늄막 중 임의의 것을 이용한 단층 구조 또는 적층 구조를 갖도록 스퍼터링 방법에 의해 형성될 수 있다. 본 실시 형태에서는 보호막을 스퍼터링 방법에 의해 형성하는 예를 설명하지만, 임의의 다른 방법이 사용될 수도 있다.
본 실시 형태에서는, 보호막으로서 적층 구조를 갖는 절연층(4020)을 형성한다. 여기에서는, 절연층(4020)의 제1 층으로서, 스퍼터링 방법에 의해 산화 실리콘막을 형성한다. 보호막으로서 산화 실리콘막을 이용하면, 소스 전극층 및 드레인 전극층으로서 이용되는 알루미늄막의 힐록 방지에 효과가 있다.
보호막의 제2 층으로서 절연층을 형성한다. 여기에서는, 절연층(4020)의 제2 층으로서, 스퍼터링 방법에 의해 질화 실리콘막을 형성한다. 보호막으로서 질화 실리콘막을 이용하면, 나트륨 등의 이동 가능한 이온들이 반도체 영역에 침입하여 TFT의 전기 특성을 변화시키는 것을 억제할 수 있다.
보호막을 형성한 후, 산화물 반도체층의 어닐링(300℃ 이상 400℃ 이하)을 행해도 된다.
평탄화 절연막으로서 절연층(4021)을 형성한다. 절연층(4021)은 아크릴, 폴리이미드, 벤조시클로부텐, 폴리아미드, 또는 에폭시 등의 내열성을 갖는 유기 재료를 이용하여 형성할 수 있다. 그러한 유기 재료 외에, 저유전율 재료(로우-k 재료), 실록산계 수지, PSG(phosphosilicate glass), 또는 BPSG(borophosphosilicate glass) 등을 이용할 수도 있다. 절연층(4021)은, 이 재료를 이용하여 형성된 복수의 절연막을 적층함으로써 형성될 수 있다는 것을 유의한다.
실록산계 수지는, 실록산계 재료를 출발 재료로서 이용하여 형성된 Si-O-Si 결합을 포함하는 수지에 상당하다는 것을 유의한다. 실록산계 수지는 치환기로서 유기기(예를 들면, 알킬기나 아릴기) 또는 플루오로기를 포함할 수 있다. 또한, 유기기는 플루오로기를 포함할 수 있다.
절연층(4021)의 형성 방법은 특별히 한정되지 않고, 절연층(4021)은 재료에 따라서 스퍼터링 방법, SOG 방법, 스핀 코팅 방법, 디핑 방법, 스프레이 코팅 방법, 또는 액적 토출 방법(예를 들면, 잉크 제트 방법, 스크린 인쇄, 또는 오프셋 인쇄)에 의해, 또는 닥터 나이프(doctor knife), 롤 코터(roll coater), 커튼 코터(curtain coater), 또는 나이프 코터(knife coater) 등의 도구에 의해 형성될 수 있다. 절연층(4021)을 액체 재료를 이용하여 형성할 경우, 베이킹 단계와 동시에, 산화물 반도체층의 어닐링(300℃ 이상 400℃ 이하)을 행해도 된다. 절연층(4021)의 베이킹 단계는 산화물 반도체층의 어닐링도 겸함으로써, 효율적으로 반도체 장치를 제작할 수 있다.
화소 전극층(4030)과 대향 전극층(4031)은, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 티타늄을 함유하는 인듐 산화물, 산화 티타늄을 함유하는 인듐 주석 산화물, 인듐 주석 산화물(이하, 간단하게는 ITO로 표기됨), 인듐 아연 산화물, 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성 도전 재료를 이용하여 형성될 수 있다.
화소 전극층(4030)과 대향 전극층(4031)으로서, 도전성 고분자(도전성 폴리머라고도 부름)를 포함하는 도전성 조성물을 이용할 수 있다. 도전성 조성물을 이용해서 형성된 화소 전극은, 시트 저항이 10000 ohms/square 이하이고, 파장 550nm에 있어서의 투광률이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항률은 0.1Ωㆍ㎝ 이하인 것이 바람직하다.
도전성 고분자로서는, 소위 π-전자 공액계 도전성 고분자를 이용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 및 이들 중 2종 이상의 공중합체 등을 들 수 있다.
또한, 별도 형성된 신호선 구동 회로(4003)와, 주사선 구동 회로(4004) 또는 화소부(4002)에 공급되는 각종 신호 및 전위는 FPC(4018)로부터 공급된다.
본 실시 형태에서, 접속 단자 전극(4015)은, 액정 소자(4013)에 포함된 화소 전극층(4030)에 이용된 것과 동일한 도전막을 이용하여 형성되고, 단자 전극(4016)은, 트랜지스터(4010, 4011)의 소스 전극층 및 드레인 전극층에 이용된 것과 동일한 도전막을 이용하여 형성된다.
접속 단자 전극(4015)은, FPC(4018)에 포함된 단자에 이방성 도전막(4019)을 통해서 전기적으로 접속된다.
도 11의 (a1), 도 11의 (a2), 및 도 11의 (b)는 신호선 구동 회로(4003)를 별도 형성하여, 제1 기판(4001)에 실장하는 예를 도시하지만, 본 실시 형태는 이 구성에 한정되지 않는다. 주사선 구동 회로를 별도 형성해서 실장해도 되며, 또는 신호선 구동 회로의 일부만 또는 주사선 구동 회로의 일부만을 별도 형성해서 실장해도 된다.
도 12는 실시 형태 1에 기술된 TFT를 이용해서 제작되는 TFT 기판(2600)을 이용하여 반도체 장치로서 액정 표시 모듈을 형성하는 예를 도시한다.
도 12는 액정 표시 모듈의 예를 도시하며, TFT 기판(2600)과 대향 기판(2601)이 밀봉재(2602)에 의해 서로 고착되고, 그 기판들 사이에, TFT 등을 포함하는 화소부(2603), 액정층을 포함하는 표시 소자(2604), 및 착색층(2605)이 설치되어, 표시 영역을 형성한다. 또한, (TFT 기판(2600)에 대향하는) 대향 기판(2601) 위에는, 표시 영역을 형성하도록 편광판(2606)이 설치된다. 착색층(2605)은 컬러 표시를 행할 경우에 필요하다. RGB 방식의 경우, 레드, 그린, 및 블루에 대응하는 각 착색층이 각 화소에 설치된다. TFT 기판(2600)의 외측에는, 편광판(2607), 및 확산판(2613)이 설치된다. 대향 기판(2601)의 외측에는, 편광판(2606)이 설치된다. 광원은 냉음극관(2610)과 반사판(2611)을 포함하고, 회로 기판(2612)은 플렉시블 배선 보드(2609)에 의해 TFT 기판(2600)의 배선 회로부(2608)에 접속되고, 제어 회로나 전원 회로 등의 외부 회로를 포함한다. 편광판과 액정층은 그 사이에 위상차판을 개재하여 적층될 수 있다.
액정 표시 모듈은, TN(twisted nematic) 모드, IPS(in-plane-switching) 모드, FFS(fringe field switching) 모드, MVA(multi-domain vertical alignment) 모드, PVA(patterned vertical alignment) 모드, ASM(axially symmetric aligned micro-cell) 모드, OCB(optical compensated birefringence) 모드, FLC(ferroelectric liquid crystal) 모드, 또는 AFLC(antiferroelectric liquid crystal) 모드 등을 채택할 수 있다.
이상의 공정을 통해, 반도체 장치로서 신뢰성이 매우 높은 액정 표시 패널을 제작할 수 있다. 실시 형태 1에서 기술된 넓은 온도 범위에서 안정한 특성이 얻어질 수 있는 트랜지스터가 사용되기 때문에, 본 실시 형태에서 얻어진 액정 표시 패널은 넓은 온도 범위에서 사용될 수 있고, 예를 들어, 바람직하게는 운송 수단 내 표시 장치용으로 사용될 수 있다.
본 실시 형태에 기술된 구성은, 다른 실시 형태들에 기술된 구성 중 임의의 것과 적절히 조합될 수 있다는 것을 유의한다.
(실시 형태 3)
본 실시 형태에서는, 실시 형태 1에 기술된 트랜지스터를 적용한 반도체 장치로서 전자 페이퍼의 예를 설명한다.
도 13은 반도체 장치의 예로서 액티브 매트릭스 전자 페이퍼를 도시한다. 실시 형태 1에 나타낸 트랜지스터는 반도체 장치에 이용되는 트랜지스터(581)에 적용할 수 있다.
도 13의 전자 페이퍼는, 트위스팅 볼 표시 방식(twisting ball display system)을 이용한 표시 장치의 예이다. 트위스트 볼 표시 방식은, 블랙과 화이트로 각각 착색된 구형 입자들을 표시 소자에 이용되는 전극층들인 제1 전극층과 제2 전극층 사이에 배치하고, 제1 전극층과 제2 전극층에 전위차를 발생시켜서 구형 입자의 방향을 제어함으로써, 표시를 행하는 방법을 일컫는다.
트랜지스터(581)는 보텀 게이트 구조이며, 트랜지스터(581)의 소스 전극층 또는 드레인 전극층이 절연층(585)에 형성된 개구에서 제1 전극층(587)에 전기적으로 접속된다. 제1 전극층(587)과 제2 전극층(588) 사이에는 구형 입자들(589)이 설치된다. 각각의 구형 입자(589)는 블랙 영역(590a) 및 화이트 영역(590b)을 포함하고, 또한 블랙 영역(590a) 및 화이트 영역(590b) 주위의 액체로 채워져 있는 캐비티(594)를 포함한다. 구형 입자(589)의 주변은 수지 등의 충전재(595)로 충전된다. 본 실시 형태에서는, 제1 전극층(587)이 화소 전극에 해당하고, 제2 전극층(588)이 공통 전극에 해당한다. 제2 전극층(588)은 트랜지스터(581)와 동일 기판 위에 설치되는 공통 전위선에 전기적으로 접속된다. 공통 접속부를 이용하여, 한 쌍의 기판 사이에 배치되는 도전성 입자들에 의해 제2 전극층(588)이 공통 전위선에 전기적으로 접속될 수 있다.
또한, 트위스팅 볼 대신에, 전기 영동 소자도 이용할 수 있다. 투명한 액체와, 포지티브로 대전된 화이트 미립자와, 네거티브로 대전된 블랙 미립자를 봉입한 직경 10㎛ 이상 200㎛ 이하 정도의 마이크로캡슐을 이용한다. 제1 전극층과 제2 전극층 사이에 설치되는 마이크로캡슐은, 제1 전극층과 제2 전극층에 의해 전계가 인가되면, 화이트 미립자와, 블랙 미립자가 반대측으로 이동하여, 화이트 또는 블랙을 표시할 수 있다. 이 원리를 이용한 표시 소자가 전기 영동 표시 소자이며, 일반적으로 전자 페이퍼라고 불린다. 전기 영동 표시 소자는, 액정 표시 소자보다 반사율이 높기 때문에, 보조광이 불필요해서, 전력 소비가 작고, 어둑어둑한 장소에서도 표시부가 인식될 수 있다. 또한, 표시부에 전원이 공급되지 않는 경우에도, 일단 표시된 화상이 유지될 수 있다. 따라서, 전파 발신원으로부터 표시 기능을 갖는 반도체 장치(간단히 표시 장치, 또는 표시 장치를 구비하는 반도체 장치라고 부를 수 있음)가 멀리 있는 경우에도, 표시된 화상이 저장될 수 있다.
이상의 공정을 통해, 반도체 장치로서 신뢰성이 매우 높은 전자 페이퍼가 제작될 수 있다.
본 실시 형태에 기술된 구성은, 다른 실시 형태들에 기술된 구성 중 임의의 것과 적절히 조합될 수 있다는 것을 유의한다.
(실시 형태 4)
본 실시 형태에서는, 실시 형태 1에 기술된 트랜지스터를 적용한 반도체 장치로서 발광 표시 장치의 예를 설명한다. 표시 장치에 포함된 표시 소자로서, 여기에서는 전계발광을 이용하는 발광 소자를 설명한다. 전계발광을 이용하는 발광 소자는, 발광 재료가 유기 화합물인지 또는 무기 화합물인지에 따라 분류된다. 일반적으로, 전자는 유기 EL 소자라고 불리고, 후자는 무기 EL 소자라고 불린다.
유기 EL 소자에 있어서, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 전자와 정공이 각각 발광 유기 화합물을 함유하는 층에 주입되어, 전류가 흐른다. 캐리어들(전자와 정공)이 재결합하여, 발광 유기 화합물이 여기된다. 발광 유기 화합물은 여기 상태로부터 기저 상태로 되돌아감으로써 발광한다. 이러한 메커니즘 때문에, 이 발광 소자는 전류 여기형 발광 소자라고 불린다.
무기 EL 소자들은 그들의 소자 구성에 따라, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자들을 바인더 중에 분산시킨 발광층을 갖고, 그 발광 메커니즘은 도너(donor) 준위와 억셉터(acceptor) 준위를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는, 발광층을 유전체층들 사이에 끼우고 또한 그것을 전극들 사이에 끼운 구조이며, 그 발광 메커니즘은 금속 이온의 내각 전자 천이를 이용하는 국지형 발광이다. 여기에서는 발광 소자로서 유기 EL 소자의 예를 설명한다는 것을 유의한다.
도 14는 본 발명을 적용한 반도체 장치의 예로서 디지털 시간 계조 구동을 적용할 수 있는 화소 구성의 예를 도시한다. 디지털 시간 계조 구동을 행하는 경우에, 고속 스위칭이 요구된다. 그런 이유로, 비정질 실리콘을 이용하는 박막 트랜지스터가 이용될 수 없다. 그러나, In-Ga-Zn-O계 산화물 반도체막의 전계 효과 이동도는 목적을 위해 바람직한 10cm2/Vs 이상이다.
디지털 시간 계조 구동을 적용을 적용할 수 있는 화소의 구성 및 화소의 동작에 대해서 설명한다. 여기에서는, 1개의 화소가, 실시 형태 1에 기술된, 산화물 반도체층(In-Ga-Zn-O계 막)을 채널 형성 영역에 각각 포함하는 2개의 n채널 트랜지스터를 포함하는 예를 설명한다.
화소(6400)는 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404), 및 용량 소자(6403)를 포함한다. 스위칭용 트랜지스터(6401)의 게이트가 주사선(6406)에 접속되고, 스위칭용 트랜지스터(6401)의 제1 전극(소스 전극 및 드레인 전극 중 하나)이 신호선(6405)에 접속되고, 스위칭용 트랜지스터(6401)의 제2 전극(소스 전극 및 드레인 전극 중 다른 하나)이 구동용 트랜지스터(6402)의 게이트에 접속된다. 구동용 트랜지스터(6402)의 게이트가 용량 소자(6403)를 통해 전원선(6407)에 접속되고, 구동용 트랜지스터(6402)의 제1 전극이 전원선(6407)에 접속되고, 구동용 트랜지스터(6402)의 제2 전극이 발광 소자(6404)의 제1 전극(화소 전극)에 접속된다. 발광 소자(6404)의 제2 전극은 공통 전극(6408)에 해당한다. 공통 전극(6408)은, 동일 기판 위에 설치되는 공통 전위선에 전기적으로 접속된다. 그 접속부를 공통 접속부로서 이용할 수 있다.
발광 소자(6404)의 제2 전극(공통 전극(6408))은 저전원 전위로 설정된다. 저전원 전위는, 전원선(6407)에 설정되는 고전원 전위를 기준으로 하여 저전원 전위 < 고전원 전위를 충족시키는 전위라는 것을 유의한다. 저전원 전위로서는, 예를 들면, GND 전위 또는 0V 등이 채택될 수 있다. 고전원 전위와 저전원 전위 사이의 전위차를 발광 소자(6404)에 인가하고, 발광 소자(6404)에 전류를 공급하여 발광 소자(6404)를 발광시킨다. 여기에서, 발광 소자(6404)를 발광시키기 위해, 고전원 전위와 저전원 전위 사이의 전위차가 발광 소자(6404)의 순방향 임계값 전압 이상이 되도록 각각의 전위가 설정된다.
용량 소자(6403)의 대체물로서 구동용 트랜지스터(6402)의 게이트 용량을 사용할 수 있기 때문에, 용량 소자(6403)는 생략될 수 있다는 것을 유의한다. 실시형태 1에 기술된 극도로 작은 오프 전류를 갖는 트랜지스터가 특정하게 사용되기 때문에 용량 소자(6403)가 설치되지 않아도 표시 성능에는 많은 경우에 악 영향을 주지 않는다. 구동용 트랜지스터(6402)의 게이트 용량은 채널 영역과 게이트 전극 사이에 형성될 수 있다.
전압-입력 전압 구동 방법의 경우에, 구동용 트랜지스터(6402)의 게이트에는, 구동용 트랜지스터(6402)가 충분히 턴온되거나 또는 턴오프되는 2개의 상태 중 어느 하나로 되도록 하는 비디오 신호가 입력된다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작한다. 구동용 트랜지스터(6402)가 선형 영역에서 동작하기 때문에, 전원선(6407)의 전압보다 높은 전압이 구동용 트랜지스터(6402)의 게이트에 인가된다. 신호선(6405)에는, (전원선 전압 + 구동용 트랜지스터(6402)의 Vth) 이상의 전압이 인가된다는 것을 유의한다.
또한, 디지털 시간 계조 구동 대신에, 아날로그 계조 구동을 행할 경우에, 신호의 입력을 변경함으로써, 도 14와 동일한 화소 구성을 이용할 수 있다.
아날로그 계조 구동을 행할 경우, 구동용 트랜지스터(6402)의 게이트에 (발광 소자(6404)의 순방향 전압 + 구동용 트랜지스터(6402)의 Vth) 이상의 전압이 인가된다. 발광 소자(6404)의 순방향 전압은, 원하는 휘도가 얻어지는 경우의 전압을 가리키고, 적어도 순방향 임계값 전압을 포함한다. 또한, 구동용 트랜지스터(6402)가 포화 영역에서 동작하게 하는 비디오 신호가 입력됨으로써, 발광 소자(6404)에 전류가 공급될 수 있다. 구동용 트랜지스터(6402)를 포화 영역에서 동작시키기 위해, 전원선(6407)의 전위는, 구동용 트랜지스터(6402)의 게이트 전위보다 높게 설정된다. 아날로그 비디오 신호를 이용하는 경우, 발광 소자(6404)에 비디오 신호에 따른 전류를 흘려서, 아날로그 계조 구동을 행할 수 있다.
화소 구성은 도 14에 도시된 것에 한정되지 않는다는 것을 유의한다. 예를 들면, 도 14에 도시된 화소에 스위치, 저항, 용량 소자, 트랜지스터, 또는 논리 회로 등을 추가할 수 있다.
다음으로, 발광 소자의 구성에 대해서, 도 15의 (a) 내지 (c)를 참조하여 설명한다. 여기에서, 구동용 트랜지스터가 n채널 트랜지스터인 경우를 예시하며, 화소의 단면 구조에 대해서 설명한다. 도 15의 (a) 내지 (c)에 도시된 반도체 장치에 이용되는 구동용 트랜지스터(7001, 7011, 7021)는, 실시 형태 1에 기술된 트랜지스터와 마찬가지로 제작될 수 있고, 각각 In-Ga-Zn-O계 막을 산화물 반도체층으로서 포함하는 신뢰성이 매우 높은 트랜지스터이다.
발광 소자로부터 발광된 광을 추출하기 위해, 적어도 애노드 및 캐소드 중 하나가 광을 투과시키는 것이 요구된다. 기판 위에 트랜지스터 및 발광 소자를 형성한다. 발광 소자는, 기판측에 대향하는 측의 표면을 통해 광을 추출하는 톱 이미션 구조, 기판측의 표면을 통해 광을 추출하는 보텀 이미션 구조, 및 기판측 표면, 및 기판측과는 반대측의 표면을 통해 광을 추출하는 듀얼 이미션 구조를 가지는 발광 소자가 있다. 본 발명의 화소 구성은 이 이미션 구조들 중 임의의 것을 갖는 발광 소자에 적용될 수 있다.
다음에, 보텀 이미션 구조의 발광 소자에 대해서 도 15의 (a)를 참조하여 설명한다.
도 15의 (a)는, 구동용 트랜지스터(7011)가 n형이고, 발광 소자(7012)에서 발생되는 광이 제1 전극(7013)측으로 방출되는 경우의 화소의 단면도이다. 도 15의 (a)에서, 구동용 트랜지스터(7011)의 드레인 전극층에 전기적으로 접속된 투광성 도전막(7017) 위에, 발광 소자(7012)의 제1 전극(7013)이 형성되고, 제1 전극(7013) 위에 EL층(7014) 및 제2 전극(7015)이 그 순서로 적층된다.
투광성 도전막(7017)으로서는, 예를 들어, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 티타늄을 함유하는 인듐 산화물, 산화 티타늄을 함유하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘을 첨가한 인듐 주석 산화물의 막 등의 투광성 도전막을 이용할 수 있다.
발광 소자의 제1 전극(7013)에는 다양한 재료들 중 임의의 것을 이용할 수 있다. 예를 들면, 제1 전극(7013)이 캐소드로서 기능할 경우에는, 구체적으로, 일함수가 작은 재료, 예를 들면, Li 또는 Cs 등의 알칼리 금속, Mg, Ca, 또는 Sr 등의 알칼리 토류 금속, 이 금속들 중 임의의 것을 함유하는 합금(예를 들면, Mg:Ag 또는 Al:Li), 또는 Yb 또는 Er 등의 희토류 금속 등을 이용하여 제1 전극(7013)을 형성하는 것이 바람직하다. 도 15의 (a)에서, 제1 전극(7013)은 광을 투과시키기에 충분한 두께(바람직하게는, 5nm 내지 30nm 정도)로 형성된다. 예를 들면, 20nm의 막 두께를 갖는 알루미늄막을 제1 전극(7013)으로서 이용한다.
투광성 도전막과 알루미늄막을 적층하고, 그 후 선택적으로 에칭하여 투광성 도전막(7017)과 제1 전극(7013)을 형성할 수 있다는 점에 유의한다. 이 경우, 같은 마스크를 이용해서 에칭을 행할 수 있기 때문에, 바람직하다.
또한, 제1 전극(7013)의 주연부는 격벽(7019)으로 덮여진다. 격벽(7019)은, 폴리이미드, 아크릴, 폴리아미드, 또는 에폭시 등의 유기 수지막, 무기 절연막, 또는 유기 폴리실록산을 이용해서 형성된다. 격벽(7019)은, 감광성의 수지 재료를 이용하여, 제1 전극(7013) 위에 개구부를 갖도록 형성됨으로써, 그 개구부의 측벽이 연속한 곡률을 갖는 경사면으로서 형성되는 것이 특히 바람직하다. 격벽(7019)으로서 감광성 수지 재료를 이용할 경우, 레지스트 마스크를 형성하는 단계를 생략할 수 있다.
제1 전극(7013) 및 격벽(7019) 위에 형성되는 EL층(7014)으로서, 적어도 발광층을 포함하는 EL층이 가능하다. 또한, EL층(7014)은 단층 또는 적층된 복수의 층을 이용하여 형성될 수 있다. EL층(7014)이 복수의 층을 이용하여 형성되는 경우, 캐소드로서 기능하는 제1 전극(7013) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 및 홀 주입층이 이 순서로 적층된다. 이 층들을 모두 형성할 필요는 없다는 것을 유의한다.
적층 순서는 상기의 적층 순서에 한정되지 않는다. 제1 전극(7013)은 애노드로서 기능할 수 있고, 애노드로서 기능하는 제1 전극(7013) 위에, 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 및 전자 주입층을 이 순서로 적층해도 된다. 그러나, 전력 소비를 비교하는 경우, 제1 전극(7013)이 캐소드로서 기능하고, 제1 전극(7013) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 및 홀 주입층을 이 순서로 적층하는 것이, 구동 회로부의 전압 상승을 억제할 수 있고, 전력 소비를 효과적으로 감소시킬 수 있기 때문에 바람직하다.
또한, EL층(7014) 위에 형성된 제2 전극(7015)으로서는, 다양한 재료를 이용할 수 있다. 예를 들면, 제2 전극(7015)을 애노드로서 이용할 경우, ZrN, Ti, W, Ni, Pt, Cr 등의 일함수가 큰 재료나, 또는 ITO, IZO, 또는 ZnO 등의 투광성 도전 재료를 이용하는 것이 바람직하다. 또한, 제2 전극(7015) 위에 차광막(7016), 예를 들면 광을 차단하는 금속, 또는 광을 반사하는 금속 등을 설치한다. 본 실시 형태에서는, 제2 전극(7015)으로서 ITO막을 이용하고, 차광막(7016)으로서 Ti막을 이용한다.
제1 전극(7013)과 제2 전극(7015) 사이에, 발광층을 포함하는 EL층(7014)을 끼운 영역이 발광 소자(7012)에 해당한다. 도 15의 (a)에 도시된 소자 구조의 경우, 발광 소자(7012)로부터 발광된 광은, 화살표로 나타낸 바와 같이 제1 전극(7013)측으로 방출된다.
도 15의 (a)에 있어서, 발광 소자(7012)로부터 발광된 광은, 컬러 필터층(7033), 절연층(7032), 산화물 절연층(7031), 게이트 절연층(7030), 및 기판(7010)을 통과해서 외부에 방출된다.
컬러 필터층(7033)은 잉크제트 방법 등의 액적 토출 방법, 인쇄 방법, 또는 포토리소그래피 기술을 이용한 에칭 방법 등에 의해 형성한다.
컬러 필터층(7033)은 오버코트층(7034)으로 덮여지고, 또한 보호 절연층(7035)으로 덮여진다. 도 15의 (a)에 있어서, 오버코트층(7034)은 얇은 두께를 갖는 것으로 도시되지만, 오버코트층(7034)은, 아크릴 수지 등의 수지 재료를 이용하여, 컬러 필터층(7033)에 의해 유발된 요철을 감소시키는 기능을 갖는다.
보호 절연층(7035) 및 절연층(7032)에 형성되며 드레인 전극층에 도달하는 컨택트 홀은, 격벽(7019)과 중첩하는 부분에 설치된다.
다음으로, 듀얼 이미션 구조를 갖는 발광 소자에 대해서, 도 15의 (b)를 참조하여 설명한다.
도 15의 (b)에서, 구동용 트랜지스터(7021)의 드레인 전극층에 전기적으로 접속된 투광성 도전막(7027) 위에 발광 소자(7022)의 제1 전극(7023)이 형성되고, 제1 전극(7023) 위에 EL층(7024)과 제2 전극(7025)이 이 순서로 적층된다.
투광성 도전막(7027)으로서, 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 티타늄을 함유하는 인듐 산화물, 산화 티타늄을 함유하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘을 첨가한 인듐 주석 산화물로 이루어진 막 등의 투광성 도전막을 이용할 수 있다.
제1 전극(7023)에는 다양한 재료들 중 임의의 것을 이용할 수 있다. 예를 들면, 제1 전극(7023)이 캐소드로서 기능할 경우에는, 구체적으로, 일함수가 작은 재료, 예를 들면, Li 또는 Cs 등의 알칼리 금속, Mg, Ca, 또는 Sr 등의 알칼리 토류 금속, 이 금속들 중 임의의 것을 함유하는 합금(예를 들면, Mg:Ag 또는 Al:Li), 또는 Yb 또는 Er 등의 희토류 금속 등을 이용하여 제1 전극(7023)을 형성하는 것이 바람직하다. 본 실시 형태에 있어서, 제1 전극(7023)은 캐소드로서 기능하고, 제1 전극(7023)은 광을 투과시키기에 충분한 두께(바람직하게는, 5nm 내지 30nm 정도)를 갖도록 형성된다. 예를 들면, 20nm의 두께를 갖는 알루미늄막을 캐소드로서 이용할 수 있다.
투광성 도전막과 알루미늄막을 적층하고, 그 후 선택적으로 에칭하여 투광성 도전막(7027)과 제1 전극(7023)을 형성할 수 있다는 점에 유의한다. 이 경우, 같은 마스크를 이용해서 에칭할 수 있어서 바람직하다.
또한, 제1 전극(7023)의 주연부는 격벽(7029)으로 덮여진다. 격벽(7029)은, 폴리이미드, 아크릴, 폴리아미드, 또는 에폭시 등의 유기 수지막, 무기 절연막, 또는 유기 폴리실록산을 이용해서 형성될 수 있다. 격벽(7029)은, 감광성 재료를 이용하여, 제1 전극(7023) 위에 개구부를 갖도록 형성됨으로써, 그 개구부의 측벽이 연속한 곡률을 갖는 경사면으로서 형성되는 것이 특히 바람직하다. 격벽(7029)으로서 감광성 수지 재료를 이용할 경우, 레지스트 마스크를 형성하는 단계를 생략할 수 있다.
제1 전극(7023) 및 격벽(7029) 위에 형성되는 EL층(7024)은, 적어도 발광층을 포함할 수 있고, 단층 또는 적층된 복수의 층을 이용하여 형성될 수 있다. EL층(7024)이 복수의 층을 이용하여 형성되는 경우, 캐소드로서 기능하는 제1 전극(7023) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 및 홀 주입층이 이 순서로 적층된다. 이 층들을 모두 형성할 필요는 없다.
적층 순서는 상기의 것에 한정되지 않고, 제1 전극(7023)을 애노드로서 이용하고, 제1 전극(7023) 위에 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 및 전자 주입층을 이 순서로 적층해도 된다. 그러나, 전력 소비를 비교하는 경우, 제1 전극(7023)이 캐소드로서 기능하고, 이 캐소드 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 및 홀 주입층을 이 순서로 적층하는 것이 제1 전극(7023)을 애노드로서 사용하고 층들이 상기 순서로 적층된 경우보다 더 효과적으로 전력 소비를 감소시킬 수 있기 때문에 바람직하다.
또한, EL층(7024) 위에 형성된 제2 전극(7025)으로서는, 다양한 재료를 이용할 수 있다. 예를 들면, 제2 전극(7025)을 애노드로서 이용할 경우, 일함수가 큰 재료, 예를 들면, ITO, IZO, 또는 ZnO 등의 투광성 도전 재료 등을 이용하는 것이 바람직하다. 본 실시 형태에서는, 제2 전극(7025)이 애노드로서 이용되고, 산화 실리콘을 함유하는 ITO막이 형성된다.
제1 전극(7023)과 제2 전극(7025) 사이에, 발광층을 포함하는 EL층(7024)을 끼운 영역이 발광 소자(7022)에 해당한다. 도 15의 (b)에 도시된 소자 구조의 경우, 발광 소자(7022)로부터 발광된 광은, 화살표로 나타낸 바와 같이 제2 전극(7025)측 및 제1 전극(7023)측 양측으로부터 방출된다.
도 15의 (b)에 있어서, 발광 소자(7022)로부터 제1 전극(7023)측으로 방출된 광은, 컬러 필터층(7043), 절연층(7042), 산화물 절연층(7041), 게이트 절연층(7040), 및 기판(7020)을 통과해서 외부에 방출된다는 것을 유의한다.
컬러 필터층(7043)은 잉크제트 방법 등의 액적 토출 방법, 인쇄 방법, 또는 포토리소그래피 기술 등을 이용한 에칭 방법 등에 의해 형성된다.
컬러 필터층(7043)은 오버코트층(7044)으로 덮여지고, 또한 보호 절연층(7045)으로 덮여진다.
보호 절연층(7045) 및 절연층(7042)에 형성되며 드레인 전극층에 도달하는 컨택트 홀은, 격벽(7029)과 중첩하는 부분에 설치된다.
듀얼 이미션 구조를 갖는 발광 소자를 이용하여, 양쪽 표시면에서 풀 컬러 표시를 행하는 경우, 제2 전극(7025)측으로부터의 광은 컬러 필터층(7043)을 통과하지 않기 때문에, 다른 컬러 필터층을 구비한 밀봉 기판을 제2 전극(7025) 위에 설치하는 것이 바람직하다는 것을 유의한다.
다음으로, 톱 이미션 구조를 갖는 발광 소자에 대해서 도 15의 (c)를 참조하여 설명한다.
도 15의 (c)는, 구동용 트랜지스터(7001)가 n채널 트랜지스터이고, 발광 소자(7002)에서 발광된 광이 제2 전극(7005)을 통과해서 방출되는 경우의 화소의 단면도이다. 도 15의 (c)에서, 구동용 트랜지스터(7001)의 드레인 전극층에 전기적으로 접속되도록 발광 소자(7002)의 제1 전극(7003)이 형성되고, 제1 전극(7003) 위에 EL층(7004) 및 제2 전극(7005)이 이 순서로 적층된다.
제1 전극(7003)은 다양한 재료들 중 임의의 것을 이용하여 형성될 수 있다. 예를 들면, 제1 전극(7003)이 캐소드로서 이용될 경우에는, 일함수가 작은 재료, 예를 들면, Li 또는 Cs 등의 알칼리 금속, Mg, Ca, 또는 Sr 등의 알칼리 토류 금속, 이 금속들 중 임의의 것을 함유하는 합금(예를 들면, Mg:Ag 또는 Al:Li), 또는 Yb 또는 Er 등의 희토류 금속 등을 이용하는 것이 바람직하다.
제1 전극(7003) 및 격벽(7009) 위에 형성되는 EL층(7004)으로서, 적어도 발광층을 포함하는 EL층이 가능하다. 또한, EL층(7004)은 단층 또는 적층된 복수의 층을 이용하여 형성될 수 있다. EL층(7004)이 복수의 층을 이용하여 형성되는 경우, 캐소드로서 이용된 제1 전극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 및 홀 주입층을 이 순서로 적층된다. 이 층들을 모두 형성할 필요는 없다.
적층 순서는 상기의 적층 순서에 한정되지 않는다. 애노드로서 이용되는 제1 전극(7003) 위에 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 및 전자 주입층을 이 순서로 적층해도 된다.
도 15의 (c)에서는, Ti막, 알루미늄막, 및 Ti막이 이 순서로 적층된 적층막 위에, 홀 주입층, 홀 수송층, 발광층, 전자 수송층, 및 전자 주입층이 이 순서로 적층되고, 그 위에, Mg:Ag 합금 박막과 ITO막의 적층을 형성한다.
트랜지스터(7001)가 n채널 트랜지스터인 경우, 제1 전극(7003) 위에 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 및 홀 주입층을 이 순서로 적층하는 것이, 구동 회로에 있어서의 전압 상승을 억제할 수 있고, 전력 소비를 감소시킬 수 있기 때문에 바람직하다는 것을 유의한다.
제2 전극(7005)은 산화 텅스텐을 함유하는 인듐 산화물, 산화 텅스텐을 함유하는 인듐 아연 산화물, 산화 티타늄을 함유하는 인듐 산화물, 산화 티타늄을 함유하는 인듐 주석 산화물, 인듐 주석 산화물, 인듐 아연 산화물, 또는 산화 실리콘을 첨가한 인듐 주석 산화물 등의 투광성 도전 재료를 이용하여 형성된다.
제1 전극(7003)과 제2 전극(7005) 사이에, 발광층을 포함하는 EL층(7004)을 끼운 영역이 발광 소자(7002)에 해당한다. 도 15의 (c)에 도시된 소자 구조의 경우, 발광 소자(7002)로부터 발광된 광은, 화살표로 나타낸 바와 같이 제2 전극(7005)측으로 방출된다.
도 15의 (c)에 있어서, 트랜지스터(7001)의 드레인 전극층은 산화물 절연층(7051), 보호 절연층(7052), 및 절연층(7055)에 형성된 컨택트 홀을 통해서 제1 전극(7003)에 전기적으로 접속된다. 평탄화 절연층(7053)은 폴리이미드, 아크릴, 벤조시클로부텐, 폴리아미드, 또는 에폭시 등의 수지 재료를 이용하여 형성될 수 있다. 그러한 수지 재료 외에도, 저유전율 재료(로우-k 재료), 실록산계 수지, PSG(phosphosilicate glass), 또는 BPSG(borophosphosilicate glass) 등을 이용할 수도 있다. 평탄화 절연층(7053)은, 이 재료로 형성된 복수의 절연막을 적층함으로써 형성될 수 있다는 점에 유의한다. 평탄화 절연층(7053)의 형성 방법은 특별히 한정되지 않고, 평탄화 절연층(7053)은 그 재료에 따라서, 스퍼터링 방법, SOG 방법, 스핀 코팅, 디핑, 스프레이 코팅, 또는 액적 토출 방법(예를 들면, 잉크 제트 방법, 스크린 인쇄, 또는 오프셋 인쇄)에 의해, 또는 닥터 나이프, 롤 코터, 커튼 코터, 또는 나이프 코터 등의 도구(장비)에 의해 형성될 수 있다.
제1 전극(7003)과 인접한 화소의 제1 전극(7008)을 절연시키기 위해 격벽(7009)이 설치된다. 격벽(7009)은 폴리이미드, 아크릴, 폴리아미드, 또는 에폭시 등의 유기 수지막, 무기 절연막, 또는 유기 폴리실록산을 이용해서 형성된다. 격벽(7009)은, 감광성 수지 재료를 이용하여, 제1 전극(7003) 위에 개구부를 갖도록 형성됨으로써, 그 개구부의 측벽이 연속한 곡률을 갖는 경사면으로서 형성되는 것이 특히 바람직하다. 격벽(7009)으로서 감광성 수지 재료를 이용할 경우, 레지스트 마스크를 형성하는 단계를 생략할 수 있다.
도 15의 (c)에 도시된 구조에 있어서, 풀 컬러 표시를 행하기 위해, 발광 소자(7002), 인접한 발광 소자들 중 하나, 및 그 인접한 발광 소자들 중 다른 하나는 각각, 예를 들면, 그린 발광 소자, 레드 발광 소자, 및 블루 발광 소자이다. 대안으로, 3종류의 발광 소자 외에도 화이트 발광 소자를 포함하는 4종류의 발광 소자를 이용하여 풀 컬러 표시를 행할 수 있는 발광 표시 장치를 제작해도 된다.
도 15의 (c)의 구조에 있어서 또한 대안으로, 배치되는 복수의 발광 소자는 모두 화이트 발광 소자이고, 컬러 필터 등을 갖는 밀봉 기판을 발광 소자(7002) 위에 배치하는 방식으로 풀 컬러 표시를 행할 수 있는 발광 표시 장치를 제작해도 된다. 화이트 등의 단색을 나타내는 재료를 형성하고, 컬러 필터나 색 변환층과 조합함으로써, 풀 컬러 표시를 행할 수 있다.
물론 단색 광의 표시를 행할 수도 있다. 예를 들면, 화이트 발광을 이용해서 조명 장치를 형성해도 되며, 또는 단색 발광을 이용해서 에어리어-컬러 발광 장치를 형성해도 된다.
필요하다면, 원편광판을 포함하는 편광 필름 등의 광학 필름을 설치해도 된다.
여기에서는, 발광 소자로서 유기 EL 소자에 대해서 설명하지만, 발광 소자로서 무기 EL 소자를 설치할 수도 있다는 것을 유의한다.
발광 소자의 구동을 제어하는 트랜지스터(구동용 트랜지스터)가 발광 소자에 전기적으로 접속되는 예를 나타냈지만, 구동용 트랜지스터와 발광 소자 사이에 전류 제어용 트랜지스터가 접속되는 구성이 채택될 수도 있다는 것을 유의한다.
본 실시 형태에서 나타내는 반도체 장치의 구성은, 도 15의 (a) 내지 도 15의 (c)에 나타낸 구성에 한정되는 것이 아니라, 본 발명의 기술적 사상에 기초하여 다양한 방식으로 변형될 수 있다.
다음으로, 실시 형태 1에 나타내는 트랜지스터를 적용한 반도체 장치의 일 실시 형태에 상당하는 발광 표시 패널(발광 패널이라고도 부름)의 외관 및 단면에 대해서, 도 16의 (a) 및 도 16의 (b)를 참조하여 설명한다. 도 16의 (a)는, 제1 기판 위에 형성된 트랜지스터 및 발광 소자를, 제1 기판과 제2 기판 사이에 밀봉재에 의해 밀봉한 패널의 상면도이다. 도 16의 (b)는 도 16의 (a)의 선 H-I를 따라 절개한 단면도이다.
제1 기판(4501) 위에 설치된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)를 둘러싸도록 밀봉재(4505)가 설치된다. 또한, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b) 위에 제2 기판(4506)이 설치된다. 따라서, 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는, 제1 기판(4501), 밀봉재(4505), 및 제2 기판(4506)에 의해 충전재(4507)와 함께 밀봉된다. 이러한 방식으로, 패널이 외부 공기에 노출되지 않도록 기밀성이 높고, 탈가스가 적은 보호 필름(접합 필름 또는 자외선 경화 수지 필름 등)이나 커버 재료로 패널을 패키징(밀봉)하는 것이 바람직하다.
제1 기판(4501) 위에 형성된 화소부(4502), 신호선 구동 회로(4503a, 4503b), 및 주사선 구동 회로(4504a, 4504b)는 각각, 복수의 트랜지스터를 포함하고, 도 16의 (b)에서는, 화소부(4502)에 포함되는 트랜지스터(4510)와, 신호선 구동 회로(4503a)에 포함되는 트랜지스터(4509)의 예를 도시한다.
트랜지스터(4509, 4510)로서는, In-Ga-Zn-O계 막을 산화물 반도체층으로서 포함하는 실시 형태 1에 기술된 신뢰성이 매우 높은 트랜지스터를 이용할 수 있다. 본 실시 형태에 있어서, 트랜지스터(4509, 4510)는 n채널 트랜지스터이다.
절연층(4544)의 일부 위에는, 트랜지스터(4509, 4510)의 산화물 반도체층의 채널 형성 영역과 중첩하는 위치에 각각 도전층(4539, 4540)이 설치된다. 도전층(4539, 4540)을 산화물 반도체층의 채널 형성 영역과 중첩하도록 설치함으로써, BT 시험 전과 후의 사이에 있어서 트랜지스터(4509, 4510)의 임계값 전압의 변화량을 감소시킬 수 있다. 또한, 도전층(4539, 4540)의 전위는, 트랜지스터(4509, 4510)의 게이트 전극층과 같을 수도 있거나 또는 상이할 수도 있다. 도전층(4539, 4540)은 각각 트랜지스터(4509, 4510)의 제2 게이트 전극층으로서도 기능할 수 있다. 대안으로, 도전층(4539, 4540)의 전위는 GND 전위 또는 0V일 수 있거나, 또는 도전층(4539, 4540)은 플로팅 상태일 수 있다.
또한, 참조 번호(4511)은 발광 소자를 나타낸다. 발광 소자(4511)에 포함되는 화소 전극인 제1 전극층(4517)은, 트랜지스터(4510)의 소스 전극층 또는 드레인 전극층에 전기적으로 접속된다. 발광 소자(4511)의 구성은, 제1 전극층(4517), 전계발광층(4512), 및 제2 전극층(4513)의 적층 구조이지만, 특별히 이 구성에 한정되지 않는다는 것을 유의한다. 발광 소자(4511)의 구성은, 발광 소자(4511)로부터 추출되는 광의 방향 등에 따라서 적절히 변경될 수 있다.
격벽(4520)은 유기 수지막, 무기 절연막, 또는 유기 폴리실록산을 이용해서 형성된다. 격벽(4520)은 감광성 재료를 이용하여 형성되고, 개구부가 제1 전극층(4517) 위에 형성되어, 그 개구부의 측벽이 연속한 곡률을 갖는 경사면으로서 형성되는 것이 특히 바람직하다.
전계발광층(4512)은 단층 또는 적층된 복수의 층으로 형성될 수 있다.
발광 소자(4511)에 산소, 수소, 수분, 또는 이산화탄소 등이 침입하는 것을 방지하기 위해, 제2 전극층(4513) 및 격벽(4520) 위에 보호막을 형성해도 된다. 보호막으로서는, 질화 실리콘막, 질화 산화 실리콘막, 또는 DLC막 등을 형성할 수 있다.
또한, 신호선 구동 회로(4503a, 4503b), 주사선 구동 회로(4504a, 4504b), 또는 화소부(4502)에 각종 신호 및 전위가 FPC(4518a, 4518b)로부터 공급된다.
본 실시 형태에서, 접속 단자 전극(4515)은, 발광 소자(4511)에 포함된 제1 전극층(4517)에 이용된 것과 동일한 도전막을 이용하여 형성된다. 단자 전극(4516)은, 트랜지스터(4509, 4510)에 포함된 소스 전극층 및 드레인 전극층에 이용된 것과 동일한 도전막을 이용하여 형성된다.
접속 단자 전극(4515)은, FPC(4518a)에 포함되는 단자에 이방성 도전막(4519)을 통해서 전기적으로 접속된다.
발광 소자(4511)로부터 광이 추출되는 방향에 위치하는 제2 기판은 투광성을 가져야 한다. 그 경우에, 제2 기판(4506)용으로, 글래스판, 플라스틱판, 폴리에스테르 필름, 또는 아크릴 필름 등의 투광성 재료를 이용한다.
충전재(4507)로서는, 질소나 아르곤 등의 불활성 가스 외에도, 자외선 경화 수지 또는 열경화성 수지를 이용할 수 있다. 예를 들면, 폴리비닐 클로라이드(PVC), 아크릴, 폴리이미드, 에폭시 수지, 실리콘 수지, 폴리비닐 부티랄(PVB), 또는 에틸렌 비닐 아세테이트(EVA)를 이용할 수 있다. 본 실시 형태에 있어서, 충전재로서 질소를 이용한다.
또한, 필요하다면, 발광 소자의 발광 표면 위에 편광판, 원편광판(타원편광판을 포함함), 위상차판(1/4 파장판 또는 1/2 파장판), 또는 컬러 필터 등의 광학 필름을 적절히 설치해도 된다. 또한, 편광판 또는 원편광판에 반사 방지막을 설치해도 된다. 예를 들면, 눈부심을 감소시키기 위해 표면의 요철에 의해 반사광을 확산시키는 안티글래어 처리(anti-glare treatment)를 행할 수 있다.
신호선 구동 회로(4503a, 4503b) 및 주사선 구동 회로(4504a, 4504b)는, 별도 준비된 기판 위에 단결정 반도체막 또는 다결정 반도체막을 이용하여 형성된 구동 회로로서 실장될 수 있다. 또한, 신호선 구동 회로나 그 일부만, 또는 주사선 구동 회로나 그 일부만을 별도 형성해서 실장해도 된다. 본 실시 형태는 도 16의 (a) 및 도 16의 (b)에 도시된 구성에 한정되지 않는다.
이상의 공정을 통해, 반도체 장치로서 신뢰성이 매우 높은 발광 표시 장치(표시 패널)를 제작할 수 있다.
본 실시 형태에 기술된 구성은, 다른 실시 형태들에 기술된 구성 중 임의의 것과 적절히 조합될 수 있다는 것을 유의한다.
(실시 형태 5)
실시 형태 1에 기술된 트랜지스터를 적용한 반도체 장치는, 전자 페이퍼로서 이용될 수 있다. 전자 페이퍼는 데이터를 표시할 수 있는 것인 한, 각종 분야의 전자 장치에 이용될 수 있다. 예를 들면, 전자 페이퍼는 전자 서적(e-book) 판독기(전자 서적), 포스터, 전철 등의 운송 수단 내의 광고, 또는 신용 카드 등의 각종 카드에 있어서의 표시에 적용될 수 있다. 전자 장치의 예들이 도 17의 (a), 도 17의 (b), 및 도 18에 도시된다.
도 17의 (a)는 전자 페이퍼를 이용한 포스터(2631)를 도시한다. 광고 매체가 종이 인쇄물일 경우에는, 광고의 교환은 수작업에 의해 행해지지만, 전자 페이퍼를 이용하면 단시간에 광고 표시를 바꿀 수 있다. 또한, 표시 결함이 없이 안정적인 화상이 얻어질 수 있다. 포스터는 무선으로 데이터를 송수신할 수 있는 구성을 가질 수 있다는 것을 유의한다.
도 17의 (b)는 전철 등의 운송 수단 내의 광고(2632)를 도시한다. 광고 매체가 종이 인쇄물일 경우에는, 광고의 교환은 수작업에 의해 행해지지만, 광고 매체가 전자 페이퍼인 경우에는, 많은 수고를 필요로 하지 않고 단시간에 광고 표시를 바꿀 수 있다. 또한, 표시 결함이 없이 안정적인 화상이 얻어질 수 있다. 운송 수단 내의 광고는 무선으로 데이터를 송수신할 수 있는 구성을 가질 수 있다는 것을 유의한다.
도 18은 전자 서적(electronic book) 판독기의 예를 도시한다. 예를 들면, 전자 서적 판독기(2700)는 2개의 하우징, 즉, 하우징(2701) 및 하우징(2703)을 포함한다. 하우징(2701) 및 하우징(2703)은 힌지(2711)에 결합되어, 힌지(2711)를 축으로 하여 전자 서적 판독기(2700)를 개폐할 수 있다. 그러한 구성에 의해, 전자 서적 판독기(2700)가 종이 서적과 마찬가지로 동작할 수 있다.
하우징(2701)에는 표시부(2705)가 조립되고, 하우징(2703)에는 표시부(2707)가 조립된다. 표시부(2705)와 표시부(2707)는 하나의 화상 또는 상이한 화상들을 표시할 수 있다. 표시부(2705)와 표시부(2707)가 상이한 화상들을 표시하는 구성에 있어서, 예를 들면, 우측의 표시부(도 18의 표시부(2705))는 텍스트를 표시할 수 있고, 좌측의 표시부(도 18의 표시부(2707))는 화상을 표시할 수 있다.
도 18에 도시된 예에서는, 하우징(2701)에 조작부 등을 설치한다. 예를 들면, 하우징(2701)에, 전원 스위치(2721), 조작 키(2723), 및 스피커(2725) 등을 설치한다. 조작 키(2723)에 의해 페이지를 넘길 수 있다. 하우징의 표시부와 동일 표면에 키보드 및 포인팅 장치 등을 설치할 수 있다는 것을 유의한다. 또한, 하우징의 이면이나 측면에, 외부 접속 단자(이어폰 단자, USB 단자, 또는 AC 어댑터 및 USB 케이블 등의 각종 케이블에 접속 가능한 단자 등) 및 기록 매체 삽입부 등을 설치할 수도 있다. 또한, 전자 서적 판독기(2700)는 전자 사전의 기능을 가질 수도 있다.
전자 서적 판독기(2700)는 무선으로 데이터를 송수신할 수 있는 구성을 가질 수 있다. 무선 통신을 통해, 전자 서적 서버로부터, 원하는 북 데이터 등을 구입할 수 있고, 다운로드할 수 있다.
본 실시 형태에 기술된 구성은, 다른 실시 형태들에 기술된 구성 중 임의의 것과 적절히 조합될 수 있다는 것을 유의한다.
(실시 형태 6)
실시 형태 1에 기술된 트랜지스터를 이용한 반도체 장치는 각종 전자 기기들(게임기를 포함함)에 적용할 수 있다. 그러한 전자 장치들의 예들은, 텔레비전 장치(텔레비전 또는 텔레비전 수신기라고도 부름), 컴퓨터 등의 모니터, 디지털 카메라 또는 디지털 비디오 카메라 등의 카메라, 디지털 액자, 휴대 전화기(휴대 전화 핸드셋 또는 휴대 전화 장치라고도 부름), 휴대형 게임 콘솔, 휴대형 정보 단말기, 음향 재생 장치, 및 빠찡고 머신 등의 대형 게임기 등이다.
도 19의 (a)는 텔레비전 장치(9600)의 예를 도시한다. 텔레비전 장치(9600)에 있어서, 표시부(9603)는 하우징(9601)에 통합된다. 표시부(9603)는 화상을 표시할 수 있다. 여기에서, 하우징(9601)은 스탠드(9605)에 의해 지지된다.
텔레비전 장치(9600)는, 하우징(9601)의 조작 스위치 또는 별도의 리모트 콘트롤러(9610)에 의해 조작될 수 있다. 리모트 콘트롤러(9610)의 조작 키(9609)에 의해 채널 및 음량이 제어될 수 있어서, 표시부(9603)에 표시되는 영상이 제어될 수 있다. 또한, 리모트 콘트롤러(9610)는, 리모트 콘트롤러(9610)로부터 출력되는 데이터를 표시하는 표시부(9607)를 구비할 수 있다.
텔레비전 장치(9600)는 수신기 및 모뎀 등을 구비한다는 것을 유의한다. 수신기를 이용하여, 일반적인 텔레비전 방송을 수신할 수 있다. 또한, 표시 장치가 모뎀을 통해 유선 또는 무선으로 통신 네트워크에 접속될 경우, 일 방향(송신자로부터 수신자에게로) 또는 쌍방향(송신자와 수신자 사이에 또는 수신자들 사이에) 정보 통신을 행할 수 있다.
도 19의 (b)는 디지털 액자(9700)의 예를 도시한다. 예를 들면, 디지털 액자(9700)에 있어서, 표시부(9703)는 하우징(9701)에 통합된다. 표시부(9703)는 각종 화상을 표시할 수 있다. 예를 들면, 표시부(9703)는 디지털 카메라 등으로 촬영한 화상 데이터를 표시할 수 있고, 통상적인 액자와 마찬가지로 기능할 수 있다.
디지털 액자(9700)는 조작부, 외부 접속부(USB 단자, 또는 USB 케이블 등의 각종 케이블에 접속 가능한 단자 등), 및 기록 매체 삽입부 등을 구비한다는 점에 유의한다. 이 컴포넌트들은 표시부가 설치된 표면에 설치될 수 있지만, 그들을 측면이나 이면에 설치하는 것이 디지털 액자(9700)의 디자인을 위해서 바람직하다. 예를 들면, 디지털 액자의 기록 매체 삽입부에, 디지털 카메라로 촬영한 화상 데이터를 저장한 메모리를 삽입함으로써, 화상 데이터를 전송시킬 수 있고, 그 후 표시부(9703)에 표시시킬 수 있다.
디지털 액자(9700)는, 무선으로 데이터를 송수신할 수 있다. 원하는 화상 데이터를 무선으로 전송시켜 표시하는 구성이 채택될 수 있다.
도 20의 (a)는 휴대형 게임기이며, 휴대형 게임기가 열리거나 접히는 것이 가능하도록 연결부(9893)에 연결된 2개의 하우징, 즉, 하우징(9881)과 하우징(9891)을 포함한다. 하우징(9881)에는 표시부(9882)가 통합되고, 하우징(9891)에는 표시부(9883)가 통합된다. 또한, 도 20의 (a)에 도시된 휴대형 게임기는, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 및 입력 수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액체, 자기, 온도, 화학 물질, 음향, 시간, 경도, 전계, 전류, 전압, 전력, 방사선, 유량, 습도, 기울기, 진동, 냄새, 또는 적외선을 측정하는 기능을 구비함), 및 마이크로폰(9889)) 등을 구비한다. 물론, 휴대형 게임기의 구성은 전술한 것에 한정되지 않고, 적어도 본 발명의 반도체 장치를 구비한 다른 구성이 채택될 수 있다. 휴대형 게임기는 다른 액세서리를 적절히 포함할 수 있다. 도 20의 (a)에 도시된 휴대형 게임기는, 기록 매체에 저장되어 있는 프로그램 또는 데이터를 판독해서 그것을 표시부에 표시하는 기능, 및 다른 휴대형 게임기와 무선 통신에 의해 정보를 공유하는 기능을 갖는다. 도 20의 (a)에 도시된 휴대형 게임기의 기능은 전술한 것에 한정되지 않고, 휴대형 게임기는 다양한 기능을 가질 수 있다는 것을 유의한다.
도 20의 (b)는 대형 게임기인 슬롯 머신(9900)의 예를 도시한다. 슬롯 머신(9900)에 있어서, 하우징(9901)에 표시부(9903)가 통합된다. 또한, 슬롯 머신(9900)은 스타트 레버나 스톱 스위치 등의 조작 수단, 동전 투입구, 및 스피커 등을 포함한다. 물론, 슬롯 머신(9900)의 구성은 상기의 구성에 한정되지 않고, 적어도 본 발명의 반도체 장치를 구비한 다른 구성이 채택될 수 있다. 슬롯 머신(9900)은 다른 액세서리를 적절히 포함할 수 있다.
도 21의 (a)는 휴대 전화기(1000)의 예를 도시한다. 휴대 전화기(1000)는, 하우징(1001)에 통합된 표시부(1002), 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 및 마이크로폰(1006) 등을 포함한다.
도 21의 (a)에 도시된 휴대 전화기(1000)의 표시부(1002)를 손가락 등으로 접촉하는 경우, 데이터가 휴대 전화기(1000)에 입력될 수 있다. 또한, 전화를 걸거나 메일을 작성하는 등의 조작이, 표시부(1002)를 손가락 등으로 접촉함으로써 행해질 수 있다.
표시부(1002)의 화면은 주로 3개의 모드가 있다. 제1 모드는 화상 표시를 주로 하는 표시 모드이다. 제2 모드는 텍스트 등의 데이터 입력을 주로 하는 입력 모드이다. 제3 모드는 표시 모드와 입력 모드의 2개의 모드가 결합된 표시 및 입력 모드이다.
예를 들면, 전화를 걸거나 메일을 작성하는 경우, 표시부(1002)에 대해 텍스트 입력을 주로 하는 텍스트 입력 모드가 선택되어 화면에 표시되는 텍스트가 입력될 수 있다. 그 경우, 표시부(1002)의 화면의 거의 모든 영역에 키보드 또는 번호 버튼을 표시하는 것이 바람직하다.
휴대 전화기(1000) 내부에, 자이로스코프 또는 가속도 센서 등의 기울기를 검출하는 센서를 포함하는 검출 장치를 설치하는 경우, 휴대 전화기(1000)의 설치 방향(휴대 전화기(1000)가 가로 모드 또는 세로 모드용으로 수평하게 또는 수직하게 배치되는지)을 판단하여, 표시부(1002)의 화면의 표시를 자동적으로 전환할 수 있다.
화면 모드는, 표시부(1002)를 접촉함으로써, 또는 하우징(1001)의 조작 버튼(1003)을 조작함으로써 전환된다. 대안으로, 표시부(1002)에 표시되는 화상의 종류에 따라 화면 모드가 전환될 수도 있다. 예를 들면, 표시부에 표시되는 화상의 신호가 동화상 데이터의 신호인 경우, 화면 모드는 표시 모드로 전환된다. 신호가 텍스트 데이터의 신호인 경우, 화면 모드는 입력 모드로 전환된다.
또한, 입력 모드에 있어서, 표시부(1002)에서 광 센서에 의해 검출되는 신호를 검지하는 동안, 표시부(1002)의 터치에 의한 입력이 특정 기간 행해지지 않을 경우에는, 화면 모드를 입력 모드로부터 표시 모드로 전환하도록 제어할 수 있다.
표시부(1002)는 이미지 센서로서 기능할 수 있다. 예를 들면, 표시부(1002)에 손바닥이나 손가락으로 접촉할 때, 장문 또는 지문 등을 촬상함으로써, 본인 인증을 행할 수 있다. 또한, 표시부에 근적외광을 발광하는 백라이트 또는 센싱용 광원을 설치함으로써, 손가락 정맥 또는 손바닥 정맥 등을 촬상할 수도 있다.
도 21의 (b)도 휴대 전화기의 예를 도시한다. 도 21의 (b)의 휴대 전화기는 하우징(9411)에 표시부(9412) 및 조작 버튼(9413)을 포함하는 표시 장치(9410), 하우징(9401)에 조작 버튼(9402), 외부 입력 단자(9403), 마이크로폰(9404), 스피커(9405), 및 전화 콜의 수신시에 발광하는 발광부(9406)를 포함하는 통신 장치(9400)를 포함한다. 표시 기능을 갖는 표시 장치(9410)는 전화 기능을 갖는 통신 장치(9400)와 화살표로 표시된 2방향으로 착탈 가능하다. 따라서, 표시 장치(9410)의 단축이 통신 장치(9400)의 단축에 부착될 수 있고, 또는 표시 장치의 장축이 통신 장치(9400)의 장축에 부착될 수 있다. 또한, 표시 기능만을 필요로 할 경우, 통신 장치(9400)로부터 표시 장치(9410)를 탈착시킬 수 있고 단독으로 이용할 수 있다. 통신 장치(9400)와 표시 장치(9410) 사이에 무선 통신 또는 유선 통신에 의해 화상 또는 입력 정보를 송수신할 수 있고, 이들 각각은 충전 가능한 배터리를 갖는다.
본 실시 형태에 기술된 구성은, 다른 실시 형태들에 기술된 구성 중 임의의 것과 적절히 조합될 수 있다는 것을 유의한다.
[예 1]
실시 형태 1에 기술된 본 발명의 일 형태의 박막 트랜지스터가 제작되었고, -25℃ 내지 150℃의 환경에서의 박막 트랜지스터의 특성이 평가되었다. 그 평가 결과에 대해 본 예에서 설명한다.
본 예에서, 그 제작 방법이 실시 형태 1에 기술된, 활성층으로서 산화물 반도체막을 이용하는 TFT-1(L/W=3㎛/24㎛)이 박막 트랜지스터의 특성의 평가용으로 사용되었다. 또한, 비교예로서 실시 형태 1에 기술된, 활성층으로서 비정질 실리콘을 이용하는 비교 TFT-3(L/W=3.7㎛/22㎛)이 사용되었다.
도 22의 (a)는 TFT-1 및 비교 TFT-3의 온 전류(Ion)의 온도 의존성을 도시한다. 도 22의 (a)에서, 수직 축은 TFT의 드레인 전압(Vd)는 10V이고, 게이트 전압(Vg)은 임계 전압(Vth)+10V일 때 로그 스케일로 도시된 TFT의 온 전류(Ion)를 나타내고, 수직 축은 온도(℃)를 나타낸다.
도 22의 (a)에서, 활성층으로서 비정질 실리콘을 이용하는 비교 TFT-3에서, 온 전류는 온도가 증가하면 증가되고, 온 전류의 증가율은 100℃ 이상에서 피크를 친다. 한편, 본 발명의 일 형태에 따른 활성층으로서 산화물 반도체막을 이용하는 TFT-1에서, 일정한 온 전류가 온도의 변화에 관계없이 주어지고, 온 전류의 온도 의존성은 거의 관찰되지 않는다.
또한, 도 22의 (b)는 TFT-1 및 비교 TFT-3의 오프 전류(Ioff)의 온도 의존성을 도시한다. 도 22의 (b)에서, 수직 축은, TFT의 드레인 전압(Vd)이 10V이고 게이트 전압(Vg)이 최소 오프 전류에서의 게이트 전압(Vg) - 10V 일 때 로그 스케일로 도시된 TFT의 오프 전류(Ioff)를 나타내고, 수평 축은 온도(℃)를 나타낸다.
도 22의 (b)에서, 활성층으로서 비정질 실리콘을 이용하는 비교 TFT-3에서, 오프 전류는 온도가 증가하면 증가된다. 한편, 본 발명의 일 형태에 따른 활성층으로서 산화물 반도체막을 이용하는 TFT-1에서, 오프 전류는 검출 하한 이하로 극도로 낮고, 오프 전류의 온도 의존성은 거의 관찰되지 않는다.
또한, 도 23의 (a)는 TFT-1 및 비교 TFT-3의 이동도의 온도 의존성을 도시한다. 도 23의 (a)에서, 수직 축은 드레인 전압이 10V일 때 이동도(cm2/Vs)를 나타내고, 수평 축은 온도(℃)를 나타낸다.
도 23의 (a)에서, 활성층으로서 비정질 실리콘을 이용하는 비교 TFT-3에서, 이동도는 온도가 증가하면 증가된다. 한편, 본 발명의 일 형태에 따른 활성층으로서 산화물 반도체막을 이용하는 TFT-1에서, 온도 의존성은 비교 TFT-3보다 낮다.
또한, 도 23의 (b)는 TFT1 및 비교 TFT-3의 S 값의 온도 의존성을 도시한다. 도 23의 (a)에서, 수직 축은 TFT의 드레인 전압이 10V일 때 S 값(V/dec.)을 나타내고, 수평 축은 온도(℃)를 나타낸다.
도 23의 (b)에서, 활성층으로서 a-Si를 이용하는 비교 TFT-3에서, S 값은 온도의 증가에 따라 급속히 저하된다. 한편, 본 발명의 일 형태에 따른 활성층으로서 산화물 반도체막을 이용하는 TFT-1에서, 온도 의존성은 비교 TFT-3보다 낮다.
따라서, 본 발명의 일 형태에 다른 박막 트랜지스터에서, 온 전류, 오프 전류, 이동도, 및 S 값 등의 특성에 대한 온도 변화의 효과는 활성층으로서 비정질 실리콘을 이용하는 박막 트랜지스터를 사용하는 경우에 비해 극도로 낮다.
본 출원은 2009년 12월 4일자로 일본 특허청에 출원된 일본 특허 출원 제2009-276740호에 기초하며, 그 전체 내용이 본 명세서에 참고로 원용된다.
100: 기판, 101: 게이트 전극, 102: 게이트 절연막, 103: 산화물 반도체막, 104: 산화물 반도체막, 105: 도전막, 106: 소스 전극, 107: 드레인 전극, 108: 산화물 반도체막, 109: 절연막, 110: 박막 트랜지스터, 111: 백 게이트 전극, 113: 채널 보호층, 160: 박막 트랜지스터, 170: 박막 트랜지스터, 180: 박막 트랜지스터, 581: 박막 트랜지스터, 585: 절연층, 587: 전극층, 588: 전극층, 589: 구형 입자, 590a: 블랙 영역, 590b: 화이트 영역, 594: 캐비티, 595: 충전재, 1000: 휴대 전화기, 1001: 하우징, 1002: 표시부, 1003: 조작 버튼, 1004: 외부 접속 포트, 1005: 스피커, 1006: 마이크로폰, 2600: TFT 기판, 2601: 대향 기판, 2602: 밀봉재, 2603: 화소부, 2604: 표시 소자, 2605: 착색층, 2606: 편광판, 2607: 편광판, 2608: 배선 회로부, 2609: 플렉시블 배선 보드, 2610: 냉음극관, 2611: 반사판, 2612: 회로 기판, 2613: 확산판, 2631: 포스터, 2632: 운송 수단 내의 광고, 2700: 전자 서적 판독기, 2701: 하우징, 2703: 하우징, 2705: 표시부, 2707: 표시부, 2711: 힌지, 2721: 전원 스위치, 2723: 조작 키, 2725: 스피커, 4001: 기판, 4002: 화소부, 4003: 신호선 구동 회로, 4004: 주사선 구동 회로, 4005: 밀봉재, 4006: 기판, 4008: 액정층, 4010: 박막 트랜지스터, 4011: 박막 트랜지스터, 4013: 액정 소자, 4015: 접속 단자 전극, 4016: 단자 전극, 4018: FPC, 4019: 이방성 도전막, 4020: 절연층, 4021: 절연층, 4030: 화소 전극층, 4031: 대향 전극층, 4032: 절연층, 4042: 도전층, 4501: 기판, 4502: 화소부, 4503a: 신호선 구동 회로, 4504a: 주사선 구동 회로, 4505: 밀봉재, 4506: 기판, 4507: 충전재, 4509: 박막 트랜지스터, 4510: 박막 트랜지스터, 4511: 발광 소자, 4512: 전계발광층, 4513: 전극층, 4515: 접속 단자 전극, 4516: 단자 전극, 4517: 전극층, 4518a: FPC, 4519: 이방성 도전막, 4520: 격벽, 4539: 도전층, 4544: 절연층, 6400: 화소, 6401: 스위칭용 트랜지스터, 6402: 구동용 트랜지스터, 6403: 용량 소자, 6404: 발광 소자, 6405: 신호선, 6406: 주사선, 6407: 전원선, 6408: 공통 전극, 7001: TFT, 7002: 발광 소자, 7003: 전극, 7004: EL층, 7005: 전극, 7008: 전극, 7009: 격벽, 7010: 기판, 7011: 구동용 TFT, 7012: 발광 소자, 7013: 전극, 7014: EL층, 7015: 전극, 7016: 차광막, 7017: 도전막, 7019: 격벽, 7020: 기판, 7021: 구동용 트랜지스터, 7022: 발광 소자, 7023: 전극, 7024: EL층, 7025: 전극, 7026: 전극, 7027: 도전막, 7029: 격벽, 7030: 게이트 절연막, 7031: 산화물 절연층, 7032: 절연층, 7033: 컬러 필터층, 7034: 오버코트층, 7035: 보호 절연층, 7040: 게이트 절연층, 7041: 산화물 절연층, 7042: 절연층, 7043: 컬러 필터층, 7044: 오버코트층, 7045: 보호 절연층, 7051: 산화물 절연층, 7052: 보호 절연층, 7053: 평탄화 절연층, 7055: 절연층, 9400: 통신 장치, 9401: 하우징, 9402: 조작 버튼, 9403: 외부 입력 단자, 9404: 마이크로폰, 9405: 스피커, 9406: 발광부, 9410: 표시 장치, 9411: 하우징, 9412: 표시부, 9413: 조작 버튼, 9600: 텔레비전 장치, 9601: 하우징, 9603: 표시부, 9605: 스탠드, 9607: 표시부, 9609: 조작 키, 9610: 리모트 콘트롤러, 9700: 디지털 액자, 9701: 하우징, 9703: 표시부, 9881: 하우징, 9882: 표시부, 9883: 표시부, 9884: 스피커부, 9885: 조작 키, 9886: 기록 매체 삽입부, 9887: 접속 단자, 9888: 센서, 9889: 마이크로폰, 9890: LED 램프, 9891: 하우징, 9893: 연결부, 9900: 슬롯 머신, 9901: 하우징, 9903: 표시부.
Claims (22)
- 반도체 장치로서,
게이트 전극;
상기 게이트 전극 위의 게이트 절연막;
상기 게이트 절연막 위의 산화물 반도체막; 및
상기 산화물 반도체막 위의 소스 전극 및 드레인 전극을 포함하고,
상기 산화물 반도체막의 활성화 에너지의 값은 0meV 이상 25meV 이하인, 반도체 장치. - 제1항에 있어서,
상기 산화물 반도체막의 활성화 에너지는 0meV 이상 20meV 이하인, 반도체 장치. - 제1항에 있어서,
상기 게이트 절연막의 막 두께는 10nm 이상 500nm 이하인, 반도체 장치. - 제1항에 있어서,
상기 산화물 반도체막의 막 두께는 10nm 이상 300nm 이하인, 반도체 장치. - 제1항에 있어서,
상기 소스 전극 및 상기 드레인 전극은 티타늄, 마그네슘, 이트륨, 알루미늄, 텅스텐, 또는 몰리브덴을 포함하는, 반도체 장치. - 제1항에 있어서,
상기 게이트 전극, 상기 게이트 절연막, 상기 산화물 반도체막, 상기 소스 전극 및 상기 드레인 전극을 포함하는 트랜지스터를 더 포함하고,
상기 트랜지스터의 오프 전류는 1×10-13A 이하인, 반도체 장치. - 제1항에 있어서,
상기 활성화 에너지의 값은 임계 전압 이상의 전압이 상기 게이트 전극에 인가될 때 상기 소스 전극과 상기 드레인 전극 사이에 흐르는 전류의 온도 의존성으로부터 얻어지는, 반도체 장치. - 반도체 장치로서,
게이트 전극;
상기 게이트 전극 위의 게이트 절연막;
상기 게이트 절연막 위의 산화물 반도체막;
상기 산화물 반도체막 위의 소스 전극 및 드레인 전극; 및
상기 소스 전극과 상기 드레인 전극 위에서 상기 산화물 반도체막의 일부와 접하는 절연막을 포함하고,
상기 산화물 반도체막의 활성화 에너지의 값은 0meV 이상 25meV 이하인, 반도체 장치. - 제8항에 있어서,
상기 산화물 반도체막의 활성화 에너지는 0meV 이상 20meV 이하인, 반도체 장치. - 제8항에 있어서,
상기 게이트 절연막의 막 두께는 10nm 이상 500nm 이하인, 반도체 장치. - 제8항에 있어서,
상기 산화물 반도체막의 막 두께는 10nm 내지 300nm인, 반도체 장치. - 제8항에 있어서,
상기 소스 전극 및 상기 드레인 전극은 티타늄, 마그네슘, 이트륨, 알루미늄, 텅스텐, 또는 몰리브덴을 포함하는, 반도체 장치. - 제8항에 있어서,
상기 게이트 전극, 상기 게이트 절연막, 상기 산화물 반도체막, 상기 소스 전극 및 상기 드레인 전극을 포함하는 트랜지스터를 더 포함하고,
상기 트랜지스터의 오프 전류는 1×10-13A 이하인, 반도체 장치. - 제8항에 있어서,
상기 활성화 에너지의 값은 임계 전압 이상의 전압이 상기 게이트 전극에 인가될 때 상기 소스 전극과 상기 드레인 전극 사이에 흐르는 전류의 온도 의존성으로부터 얻어지는, 반도체 장치. - 반도체 장치로서,
게이트 전극, 게이트 절연막, 소스 전극, 드레인 전극, 및 산화물 반도체막을 포함하는 트랜지스터를 포함하고,
상기 산화물 반도체막의 활성화 에너지의 값은 0meV 이상 25meV 이하인, 반도체 장치. - 제15항에 있어서,
상기 산화물 반도체막의 활성화 에너지는 0meV 이상 20meV 이하인, 반도체 장치. - 제15항에 있어서,
상기 게이트 절연막의 막 두께는 10nm 이상 500nm 이하인, 반도체 장치. - 제15항에 있어서,
상기 산화물 반도체막의 막 두께는 10nm 내지 300nm인, 반도체 장치. - 제15항에 있어서,
상기 소스 전극 및 상기 드레인 전극은 티타늄, 마그네슘, 이트륨, 알루미늄, 텅스텐, 또는 몰리브덴을 포함하는, 반도체 장치. - 제15항에 있어서,
상기 트랜지스터의 오프 전류는 1×10-13A 이하인, 반도체 장치. - 제15항에 있어서,
상기 활성화 에너지의 값은 임계 전압 이상의 전압이 상기 게이트 전극에 인가될 때 상기 소스 전극과 상기 드레인 전극 사이에 흐르는 전류의 온도 의존성으로부터 얻어지는, 반도체 장치. - 제15항에 있어서,
상기 트랜지스터는 보텀 게이트형 트랜지스터인, 반도체 장치.
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