KR20180010939A - P형 산화물 반도체, p형 산화물 반도체 제조 방법 및 이를 포함하는 트랜지스터 - Google Patents
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Abstract
본 발명의 실시예들에 따른 p형 산화물 반도체는 알칼리 금속 및 주석 산화물을 포함한다.
Description
본 발명은 P형 산화물 반도체, P형 산화물 반도체 제조 방법 및 이를 포함하는 트랜지스터에 관한 것으로서, 보다 구체적으로 알칼리 금속을 포함하는 주석 산화물을 갖는 P형 산화물 반도체에 관한 것이다.
산화물 반도체는 일반적으로 실리콘 계열의 반도체에 비해 큰 밴드갭을 갖는다. 따라서 산화물 반도체를 이용하여 전자 소자를 구성하면, 가시광역 평균 투과율 50% 이상의 투명한 회로를 구현할 수 있고 상대적으로 낮은 온도에서 전자 소자 제작이 가능하며 유리 혹은 플라스틱과 같이 저렴하고 대면적 제작이 쉬운 기판을 활용할 수 있다
산화물 반도체 중 N형 산화물 반도체에 대한 연구가 활발히 진행되고, 우수한 특성을 갖는 N형 산화물 반도체들이 알려져 있다. 이에 따라, 이에 준하는 P형 산화물 반도체에 대한 연구가 필요하다. 산화물 반도체 물질들 중, Sn은 SnO2 (Sn4+) 혹은 SnO (Sn2 +) 형태로 존재할 수 있고, 각각의 산화 상태에 따른 결정 구조 및 밴드갭이 전혀 다르고, SnO 형태로 존재할 때는 p형의 특성을, SnO2의 형태로 존재할 때는 n형의 특성을 나타내는 것으로 알려져 있다.
본 발명이 해결하고자 하는 과제는 우수한 특성을 갖는 P형 산화물 반도체를 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위한 p형 산화물 반도체는 알칼리 금속 및 주석 산화물을 포함한다.
일 실시예에 따르면, 하기 화학식 1의 조성을 갖되,
<화학식 1>
M2xSn3-xO3
M은 알칼리 금속, 0.015075 ≤ x ≤ 1.285714, 1 at% ≤ [K]/([Sn]+[K]) ≤ 60 at%일 수 있다.
일 실시예에 따르면, 5 at% ≤ [K]/([Sn]+[K]) ≤ 30 at% 일 수 있다.
일 실시예에 따르면, 10 at% ≤ [K]/([Sn]+[K]) ≤ 20 at% 일 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 p형 산화물 반도체 제조 방법은, 알칼리 금속 화합물과 주석 화합물을 반응시키는 것, 기판 상에 반응 생성물로 박막을 형성하는 것 및 상기 박막을 열처리하여 p형 산화물 반도체를 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 박막을 형성하는 것은, Sputtering Deposition, Plasma Enhanced Chemical Vapor Deposition (PECVD), Metal Organic Chemical Vapor Deposition (MOCVD), Atomic Layer Deposition (ALD), Pulsed Laser Deposition (PLD), Spin Coating, Spray Coating, Dip Coating, Inkjet Coating, Electro-Hydro-Dynamic (EHD) Coating 중 어느 하나를 이용하여 형성할 수 있다.
일 실시예에 따르면, 상기 p형 산화물 반도체는 하기 화학식 1의 조성을 갖되,
<화학식 1>
M2xSn3-xO3
M은 알칼리 금속, 0.015075 ≤ x ≤ 1.285714, 1 at% ≤ [K]/([Sn]+[K]) ≤ 60 at%을 만족할 수 있다.
일 실시예에 따르면, 5 at% ≤ [K]/([Sn]+[K]) ≤ 30 at% 일 수 있다.
일 실시예에 따르면, 10 at% ≤ [K]/([Sn]+[K]) ≤ 20 at% 일 수 있다.
일 실시예에 따르면, 상기 박막은 약 5 nm 내지 약 1000 nm의 두께를 갖도록 형성할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 트랜지스터는, 기판, 상기 기판 상의 게이트 전극, 상기 게이트 전극을 덮는 게이트 절연막, 상기 게이트 절연막 상의 소스 드레인 전극들 및 상기 게이트 절연막 상에 형성되고 상기 소스 드레인 전극들과 전기적으로 연결되는 반도체막을 포함하되, 상기 반도체막은 하기 화학식 1의 조성을 갖는 p형 산화물 반도체를 포함하고,
<화학식 1>
M2xSn3-xO3
M은 알칼리 금속, 0.015075 ≤ x ≤ 1.285714, 1 at% ≤ [K]/([Sn]+[K]) ≤ 60 at% 일 수 있다.
일 실시예에 따르면, 5 at% ≤ [K]/([Sn]+[K]) ≤ 30 at% 일 수 있다.
일 실시예에 따르면, 10 at% ≤ [K]/([Sn]+[K]) ≤ 20 at% 일 수 있다.
일 실시예에 따르면, 상기 반도체막은 상기 소스 드레인 전극들 사이에 노출된 상기 게이트 절연막 상에 배치될 수 있다.
일 실시예에 따르면, 상기 반도체막 상에 형성되는 식각 보호막을 더 포함하되,
상기 소스 드레인 전극들은 상기 반도체막 상에 형성되고, 상기 식각 보호막은 상기 소스 드레인 전극들 사이에 배치될 수 있다.
일 실시예에 따르면, 상기 소스 드레인 전극들과 상기 반도체 막을 덮는 절연막을 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 우수한 특성을 갖는 새로운 조성의 P형 산화물 반도체를 제공할 수 있다. 또한 이러한 p형 산화물 반도체 박막을 스핀 코팅과 같은 저가의 용액 공정 및 저온 공정으로 구현할 수 있다.
도 1은 본 발명의 일 실시예에 따른 p형 산화물 반도체를 제조하는 제조 방법을 나타내는 플로우차트이다.
도 2는 도1의 제조 방법에 따라 형성된 p형 산화물 반도체를 도시한다.
도 3a 내지 도 3c는 도 2의 p형 산화물 반도체의 XPS (X-ray Photoelectron Spectroscopy) 스펙트럼을 보여주는 도면이다.
도 4는 도 2의 p형 산화물 반도체의 XRD(X-ray Diffraction) 스펙트럼을 보여주는 도면이다.
도 5는 도 2의 p형 산화물 반도체의 [K]/([Sn]+[K])의 함량에 따른 투과 스펙트럼을 보여준다.
도 6은 도 2의 p형 산화물 반도체의 [K]/([Sn]+[K])의 함량에 따른 광학 밴드갭들을 보여준다.
도 7은 본 발명의 일 실시예에 따른 p형 산화물 반도체를 포함하는 테스트용 트랜지스터를 도시한다.
도 8a 내지 도 8f는 각각 도 7의 박막 트랜지스터의 [K]/([Sn]+[K]) 함량에 따른 전달 및 출력 특성을 도시한다.
도 9는 일 실시예에 따른 본 발명의 p형 산화물 반도체를 포함하는 박막 트랜지스터를 도시한다.
도 10은 일 실시예에 따른 본 발명의 p형 산화물 반도체를 포함하는 박막 트랜지스터를 도시한다.
도 2는 도1의 제조 방법에 따라 형성된 p형 산화물 반도체를 도시한다.
도 3a 내지 도 3c는 도 2의 p형 산화물 반도체의 XPS (X-ray Photoelectron Spectroscopy) 스펙트럼을 보여주는 도면이다.
도 4는 도 2의 p형 산화물 반도체의 XRD(X-ray Diffraction) 스펙트럼을 보여주는 도면이다.
도 5는 도 2의 p형 산화물 반도체의 [K]/([Sn]+[K])의 함량에 따른 투과 스펙트럼을 보여준다.
도 6은 도 2의 p형 산화물 반도체의 [K]/([Sn]+[K])의 함량에 따른 광학 밴드갭들을 보여준다.
도 7은 본 발명의 일 실시예에 따른 p형 산화물 반도체를 포함하는 테스트용 트랜지스터를 도시한다.
도 8a 내지 도 8f는 각각 도 7의 박막 트랜지스터의 [K]/([Sn]+[K]) 함량에 따른 전달 및 출력 특성을 도시한다.
도 9는 일 실시예에 따른 본 발명의 p형 산화물 반도체를 포함하는 박막 트랜지스터를 도시한다.
도 10은 일 실시예에 따른 본 발명의 p형 산화물 반도체를 포함하는 박막 트랜지스터를 도시한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 일 실시예에 따른 p형 산화물 반도체를 제조하는 제조 방법을 나타내는 플로우차트이다. 도 2는 도1의 제조 방법에 따라 형성된 p형 산화물 반도체를 도시한다. 도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 p형 산화물 반도체 제조 방법을 설명한다.
먼저, 알칼리 금속 화합물과 주석 화합물을 반응시킨다(S100). 알칼리 금속 화합물과 주석 화합물을 용매에 넣어 반응시킴으로써, 알칼리 금속과 주석을 포함하는 용액을 형성할 수 있다. 일 예로, 알칼리 금속 화합물은 KCl이고, 주석 화합물은 SnCl2이며, 용매는 2-methoxy ethanol일 수 있다. KCl 및 SnCl2을 2-methoxy ethanol에 넣고 상온에서 반응시켜 반응 생성물인 KsnO 용액을 형성할 수 있다.
기판(10) 상에 반응 생성물로 박막을 형성할 수 있다(S200). 기판(10)은 실리콘 기판일 수 있으나, 이에 제한되지 않는다. 박막을 형성하는 것은 Sputtering Deposition, Plasma Enhanced Chemical Vapor Deposition (PECVD), Metal Organic Chemical Vapor Deposition (MOCVD), Atomic Layer Deposition (ALD), Pulsed Laser Deposition (PLD), Spin Coating, Spray Coating, Dip Coating, Inkjet Coating, Electro-Hydro-Dynamic (EHD) Coating 중 어느 하나를 이용할 수 있다. 일 예로, 기판(10) 위에 반응 생성물을 Spin coating하여 형성할 수 있다. 박막은 약 5 nm 내지 약 1000 nm의 두께를 갖도록 형성할 수 있다. 일 예로, 박막은 약 49 nm 내지 약 100 nm의 두께를 갖도록 형성할 수 있다.
이후에, 박막을 열처리함으로써 p형 산화물 반도체(20)를 형성할 수 있다(S300). 일 예로, 박막에 자외선을 조사하고, 열처리 공정을 진행할 수 있다. 일 예로, 약 200℃ 내지 약 500℃의 온도로 열처리 공정을 진행할 수 있다. 이로 인해, 박막 내의 용매가 분해 및/또는 증발되어 박막이 경화될 수 있다.
이하, 도 3a 내지 도 6을 참조하여, 본 발명의 제조 방법에 의해 형성된 p형 산화물 반도체(20)의 특성에 대해 설명한다. 본 발명의 p형 산화물 반도체는 알칼리 금속을 포함하나, 이하에서는 알칼리 금속들 중 K를 포함하는 것을 예로 들어 설명한다.
도 3a 내지 도 3c는 도 2의 p형 산화물 반도체(20)의 XPS (X-ray Photoelectron Spectroscopy) 스펙트럼을 보여주는 도면이다. 도 3a는 [K]/([Sn]+[K])의 함량에 따른 K 2p, 도 3b는 [K]/([Sn]+[K])의 함량에 따른 O 2p, 도 3c는 [K]/([Sn]+[K])의 함량에 따른 Sn 3d5 /2의 결합 에너지를 나타낸다. 도 3a 내지 도 3c는 [K]/([Sn]+[K])의 함량에 따른 데이터들을 보여주고, ① 내지 ⑦은 각각 [K]/([Sn]+[K])가 0(K 미첨가시), 5 at%, 10 at%, 15 at%, 20 at%, 25 at%, 30 at%인 경우를 도시한다. 본 명세서에서, [K]/([Sn]+[K])는 Sn과 K를 포함하는 물질계에서의 K의 몰분율을 의미한다. 마찬가지로, [Sn]/([Sn]+[K])는 Sn과 K를 포함하는 물질계에서의 Sn의 몰분율을 의미한다.
도 3a를 참조하면, K 2p 피크값을 통해, [K]/([Sn]+[K])의 함량이 증가할수록 p형 산화물 반도체(20) 내의 K 함량이 증가하는 것을 알 수 있다. 다시 말해서, K 함량이 증가함에 따라 p형 산화물 반도체(20) 내에서 K가 반응에 참여하는 것을 알 수 있다. 이 때, C 1s 피크값은 XPS 스펙트럼에서 결합 에너지 조정을 위한 레퍼런스 값일 수 있다.
도 3b를 참조하면, [K]/([Sn]+[K])의 함량이 증가할수록 O 2p 피크값이 작아지는 것을 알 수 있다. 일 예로, K을 첨가하지 않은 ①의 경우 약 531.5 eV의 결합 에너지를 갖는 Sn4 +를 의미하나, K를 첨가하여 약 531.1 eV의 결합 에너지를 갖는 Sn2+로 변하는 것을 확인할 수 있다. 마찬가지로, 도 3c를 참조하면, [K]/([Sn]+[K])의 함량이 증가할수록 Sn 3d5 /2 피크값이 작아지는 것을 알 수 있다. 일 예로, K을 첨가하지 않은 ①의 경우 약 487.5 eV의 결합 에너지를 가지나 갖는 K를 첨가하는 경우 약 487.1 eV의 결합 에너지로 변하는 것을 확인할 수 있고, Sn4 +에서 Sn2+로 산화수가 변화한 것과 일치하는 것을 확인할 수 있다.
도 4는 도 2의 p형 산화물 반도체(20)의 XRD(X-ray Diffraction) 스펙트럼을 보여주는 도면이다. 도 4는 [K]/([Sn]+[K])의 함량에 따른 데이터들을 보여주고, ① 내지 ⑦은 각각 [K]/([Sn]+[K])가 0(K 미첨가시), 5 at%, 10 at%, 15 at%, 20 at%, 25 at%, 30 at%인 경우를 도시한다.
도 4를 참조하면, K를 첨가하지 않는 ①의 경우 SnO2 결정의 (110) 및 (101) 피크가 주로 관측되는 반면, 첨가되는 K의 양이 증가함에 따라, Sn+2에 해당하는 K2XSn3-XO3의 결정상 피크들, 28.27도, 40.42도에서 강도가 증가하는 것을 관측할 수 있다. 즉, 본 발명의 일 실시예에 따른 p형 반도체 산화물(20)은 하기의 <화학식 1>로 정의될 수 있다.
<화학식 1>
M2xSn3-xO3
이 때, M은 알칼리 금속, 0.015075 ≤ x ≤ 1.285714, 1 at% ≤ [K]/([Sn]+[K]) ≤ 60 at%을 만족한다. 바람직하게, 5 at% ≤ [K]/([Sn]+[K]) ≤ 30 at%를 만족할 수 있고, 보다 바람직하게는, 10 at% ≤ [K]/([Sn]+[K]) ≤ 20 at%를 만족할 수 있다.
하기의 <표 1>은 도 2의 p형 산화물 반도체(20)의 [K]/([Sn]+[K])의 함량에 따른 Hall effect 측정 결과를 보여준다. <표 1>은 [K]/([Sn]+[K])이 0(K 미첨가시), 5 at%, 10 at%, 15 at%, 20 at%, 25 at%, 30 at%인 경우를 나타낸다. K를 첨가하지 않은 경우 캐리어 타입이 전자인 n형 반도체 특성을 나타내는 반면, K를 첨가하면 캐리어 타입이 정공인 p형 반도체 특성을 나타내는 것을 확인할 수 있다.
<표 1>
도 5는 도 2의 p형 산화물 반도체(20)의 [K]/([Sn]+[K])의 함량에 따른 투과율 스펙트럼을 보여준다. 도 5를 참조하면, 약 380 nm 내지 약 770 nm의 가시광선 영역에서, p형 산화물 반도체(20)의 평균 투과율은 약 75 % 내지 약 84 % 에 해당함을 알 수 있다. 이 때, p형 산화물 반도체(20)는 약 49 nm 내지 약 100 nm의 두께를 가질 수 있다.
도 6은 도 2의 p형 산화물 반도체(20)의 [K]/([Sn]+[K])의 함량에 따른 광학 밴드갭들을 보여준다. A 및 B는 각각 indirect-allowed optical bandgap과 direct-allowed optical bandgap을 나타낸다. 도 6을 참조하면, K 함량이 증가할수록 광학 밴드갭들이 감소하고 있음을 알 수 있고, 이는 도 3a 내지 도 4와 같이 K 함량이 증가함에 따라 SnO2에서 SnO 조성으로 변화되는 결과와 일치하는 것을 보여준다.
도 7은 본 발명의 실시예에 따른 p형 산화물 반도체를 포함하는 테스트용 트랜지스터(100)를 도시한다. 테스트용 트랜지스터(100)는 박막 트랜지스터일 수 있다. 도 7을 참조하면, 박막 트랜지스터(100)는 기판(110), 절연막(120), 반도체막(130), 및 소스 드레인 전극들(140)을 포함한다.
기판(110)은 투명할(transparent) 수 있다. 예를 들어, 기판(110)은 유리 기판 또는 투명한 플라스틱 기판일 수 있다. 기판(110) 상에는 절연막(120)이 배치될 수 있다. 절연막(120)은 투명할 수 있다. 예를 들어, 절연막(120)은 알루미늄 산화물, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에서 적어도 하나를 포함할 수 있다. 반도체막(130)은 절연막(120) 상에 배치될 수 있다. 반도체막(130)은 도 2를 참조하여 설명한 p형 산화물 반도체(20)일 수 있다. 반도체막(130)은 박막 트랜지스터(100)의 채널 역할을 할 수 있다. 박막 트랜지스터(100)가 턴-온(turn-on)된 경우, 소스 드레인 전극들(140)은 반도체막(130)을 통해 전기적으로 연결될 수 있다. 소스 드레인 전극들(140)은 반도체막(130) 상에 배치될 수 있다. 소스 드레인 전극들(140)은 반도체막(130) 상에 직접(directly on) 배치될 수 있다. 소스 드레인 전극들(140)과 반도체막(130)이 접하는 면은 오믹 컨택(ohmic contact)을 이룰 수 있다.
도 8a 내지 도 8f는 각각 도 7의 박막 트랜지스터(100)의 [K]/([Sn]+[K]) 함량에 따른 전달 및 출력 특성을 도시한다. 도 8a 내지 도 8f는 각각 [K]/([Sn]+[K])가 0(K 미첨가시), 5 at%, 10 at%, 20 at%, 25 at%, 30 at%인 경우를 도시한다. 도 8a 및 도 8b를 참조하면, 박막 트랜지스터(100)에 인가되는 게이트 전압(Vg)이 높아질수록 전달 및 출력 특성이 향상되어, 반도체막(130)이 n형 반도체 특성을 나타내는 것을 알 수 있다. 반면에, 도 8c 내지 도 8f를 참조하면, 박막 트랜지스터(100)에 인가되는 게이트 전압(Vg)이 낮아질수록 전달 및 출력 특성이 향상되어, 반도체막(130)이 p형 반도체 특성을 나타내는 것을 알 수 있다.
도 9는 본 발명의 일 실시예에 따른 p형 산화물 반도체를 포함하는 박막 트랜지스터(100a)를 도시한다. 도 9를 참조하면, 박막 트랜지스터(100a)는 기판(110), 게이트 전극(115), 절연막(120), 반도체막(130), 소스 드레인 전극들(140), 및 보호 절연막(150)을 포함한다. 도 7을 참조하여 설명한 박막 트랜지스터(100)와 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다.
게이트 전극(115)은 기판(110) 상에 배치될 수 있다. 게이트 전극(115)은 기판(110)의 상면의 일부를 덮을 수 있다. 게이트 전극(115)은 외부로부터 제공되는 빛을 통과시키지 않을 수 있다. 게이트 전극(115)은 금속으로 이루어질 수 있다. 예를 들어, 게이트 전극(115)은 텅스텐(W), 알루미늄(Al), 구리(Cu), 백금(Pt), 금(Au), 은(Ag), 티타늄(Ti), 및 몰리브덴(Mo) 중에서 적어도 하나를 포함할 수 있다.
절연막(120)은 기판(110) 및 게이트 전극(115)을 덮을 수 있다. 반도체막(130)의 일부는 게이트 전극(115)과 수직적으로 중첩될 수 있으며, 반도체막(130)의 나머지 부분은 소스 드레인 전극들(140) 상으로 연장될 수 있다. 다시 말해서, 반도체막(130)은 소스 드레인 전극들(140) 사이에 노출된 절연막(120) 상에 배치될 수 있다. 반도체막(130)과 게이트 전극(115)은 절연막(120)에 의해 전기적으로 절연될 수 있다.
보호 절연막(150)은 반도체막(130), 소스 드레인 전극들(140)을 덮을 수 있다. 보호 절연막(150)은 알루미늄 산화물, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에서 적어도 하나를 포함할 수 있다.
도 10은 일 실시예에 따른 본 발명의 p형 산화물 반도체를 포함하는 박막 트랜지스터(100b)를 도시한다. 도 9를 참조하여 설명한 박막 트랜지스터(100a)와 실질적으로 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다. 도 10의 박막 트랜지스터(100b)는 식각 보호막(135)을 더 포함할 수 있다.
절연막(120) 상에 반도체막(130)이 형성될 수 있다. 반도체막(130) 상에 식각 보호막(135)이 배치될 수 있다. 일 예로, 반도체막(130)의 일부는 식각 보호막(135)에 의해 덮이고, 반도체막(130)의 나머지 부분은 소스 드레인 전극들(140)에 의해 덮일 수 있다. 식각 보호막(135)과 게이트 전극(115)은 수직적으로 중첩될 수 있다.
본 발명의 개념에 따르면, 우수한 특성을 갖는 새로운 조성의 P형 산화물 반도체를 제공할 수 있다. 또한 이러한 p형 산화물 반도체 박막을 스핀 코팅과 같은 저가의 용액 공정 및 저온 공정으로 구현할 수 있다.
본 발명의 개념에 따른 P형 산화물 반도체는 박막 트랜지스터 (TFT, Thin-Film Transistor), 디스플레이나 이미지 센서와 같은 대면적 전자 소자, PN 접합 다이오드, PN 접합 발광 다이오드, 투명 태양 전지, 투명 센서 및 정밀 영상 진단 소자 등 다양한 투명 전자 회로 구현이 가능할 수 있다.
도 7, 도 9 및 도 10에 도시된 박막 트랜지스터들(100,100a,100b)은 예시적인 구조를 나타낼 뿐, 본 발명의 실시예에 따른 P형 산화물 반도체를 포함하는 박막 트랜지스터의 구조 및 형상은 이에 제한되지 않는다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (16)
- 알칼리 금속; 및
주석 산화물을 포함하는 p형 산화물 반도체.
- 제 1 항에 있어서,
하기 화학식 1의 조성을 갖되,
<화학식 1>
M2xSn3-xO3
M은 알칼리 금속, 0.015075 ≤ x ≤ 1.285714, 1 at% ≤ [K]/([Sn]+[K]) ≤ 60 at%인 p형 산화물 반도체.
- 제 2 항에 있어서,
5 at% ≤ [K]/([Sn]+[K]) ≤ 30 at% 인 p형 산화물 반도체.
- 제 3 항에 있어서,
10 at% ≤ [K]/([Sn]+[K]) ≤ 20 at% 인 p형 산화물 반도체.
- 알칼리 금속 화합물과 주석 화합물을 반응시키는 것;
기판 상에 반응 생성물로 박막을 형성하는 것; 및
상기 박막을 열처리하여 p형 산화물 반도체를 형성하는 것을 포함하는 p형 산화물 반도체 제조 방법.
- 제 5 항에 있어서,
상기 박막을 형성하는 것은, Sputtering Deposition, Plasma Enhanced Chemical Vapor Deposition (PECVD), Metal Organic Chemical Vapor Deposition (MOCVD), Atomic Layer Deposition (ALD), Pulsed Laser Deposition (PLD), Spin Coating, Spray Coating, Dip Coating, Inkjet Coating, Electro-Hydro-Dynamic (EHD) Coating 중 어느 하나를 이용하여 형성하는 p형 산화물 반도체 제조 방법.
- 제 5 항에 있어서,
상기 p형 산화물 반도체는 하기 화학식 1의 조성을 갖되,
<화학식 1>
M2xSn3-xO3
M은 알칼리 금속, 0.015075 ≤ x ≤ 1.285714, 1 at% ≤ [K]/([Sn]+[K]) ≤ 60 at%을 만족하는 p형 산화물 반도체 제조 방법.
- 제 7 항에 있어서,
5 at% ≤ [K]/([Sn]+[K]) ≤ 30 at% 인 p형 산화물 반도체 제조 방법.
- 제 8 항에 있어서,
10 at% ≤ [K]/([Sn]+[K]) ≤ 20 at% 인 p형 산화물 반도체 제조 방법.
- 제 5 항에 있어서,
상기 박막은 약 5 nm 내지 약 1000 nm의 두께를 갖도록 형성하는 p형 반도체 산화물 제조 방법.
- 기판;
상기 기판 상의 게이트 전극;
상기 게이트 전극을 덮는 절연막;
상기 절연막 상의 소스 드레인 전극들; 및
상기 절연막 상에 형성되고 상기 소스 드레인 전극들과 전기적으로 연결되는 반도체막을 포함하되,
상기 반도체막은 하기 화학식 1의 조성을 갖는 p형 산화물 반도체를 포함하고,
<화학식 1>
M2xSn3-xO3
M은 알칼리 금속, 0.015075 ≤ x ≤ 1.285714, 1 at% ≤ [K]/([Sn]+[K]) ≤ 60 at% 인 트랜지스터.
- 제 11 항에 있어서,
5 at% ≤ [K]/([Sn]+[K]) ≤ 30 at% 인 트랜지스터.
- 제 12 항에 있어서,
10 at% ≤ [K]/([Sn]+[K]) ≤ 20 at% 인 트랜지스터.
- 제 11 항에 있어서,
상기 반도체막은 상기 소스 드레인 전극들 사이에 노출된 상기 절연막 상에 배치되는 트랜지스터.
- 제 11 항에 있어서,
상기 반도체막 상에 형성되는 식각 보호막을 더 포함하되,
상기 소스 드레인 전극들은 상기 반도체막 상에 형성되고, 상기 식각 보호막은 상기 소스 드레인 전극들 사이에 배치되는 트랜지스터.
- 제 11 항에 있어서,
상기 소스 드레인 전극들과 상기 반도체 막을 덮는 보호 절연막을 더 포함하는 트랜지스터.
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