KR102011614B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

안정적인 전기적 특성을 갖는 높은 개구율의 박막 트랜지스터를 포함하는 고도로 신뢰성있는 표시 장치를 제조하고 제공하는 것이 목적이다. 산화물 반도체막을 이용하여 채널 형성 영역을 포함한 반도체층을 형성하는 박막 트랜지스터를 갖는 반도체 장치의 제조 방법에 있어서, 산화물 반도체막의 순도를 높이고 불순물인 수분 등을 저감하기 위한 열 처리(탈수화 또는 탈수소화를 위한 열 처리)를 수행한다. 또한, 개구율은, 투광성을 갖는 도전막을 이용하여 게이트 전극층, 소스 전극층, 및 드레인 전극층을 형성함으로써 개선된다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 박막 트랜지스터(이하, TFT라 언급됨)를 이용하여 형성된 회로를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다. 예를 들어, 본 발명은, 액정 표시 패널로 대표되는 전기 광학 장치, 또는 유기 발광 소자를 부품으로서 포함하는 발광 표시 장치를 구비한 전자 장치에 관한 것이다.
본 명세서에서, 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 모든 장치를 말한다는 점에 유의해야 한다. 전기 광학 장치, 반도체 회로, 및 전자 기기는 모두 반도체 장치이다.
전기 광학 소자의 투명 전극에 대한 금속 보조 배선을 제공하기 위한 방법으로서, 투명 전극의 상하면 중 임의의 면과 중첩하고 투명 전극과 전기적으로 접속되도록 금속 보조 배선을 제공하는 방법이 알려져 있다는 점에 유의한다(예를 들어, 특허 문헌 1 참조).
액티브 매트릭스 기판에 제공되는 추가 커패시터 전극을 ITO, SnO2 등의 투광성을 갖는 도전막으로 형성하고 추가 커패시터 전극의 전기 저항을 작게 하기 위하여 금속막으로 형성된 보조 배선을 추가 커패시터 전극에 접하여 제공하는 구조가 알려져 있다(특허 문헌 2 참조).
아몰퍼스 산화물 반도체막을 이용하여 형성된 전계 효과형 트랜지스터의 게이트 전극, 소스 전극 및 드레인 전극 각각으로서, 인듐 주석 산화물(ITO), 인듐 아연 산화물, ZnO, SnO2등의 투명 전극이나, Al, Ag, Cr, Ni, Mo, Au, Ti, Ta 등의 금속 전극이나, 이들을 포함한 합금의 금속 전극 등을 사용할 수 있고, 이들 층을 2층 이상 적층해 접촉 저항을 저감하여 계면 강도를 향상시키는 것이 알려져 있다는 점에 유의한다(특허 문헌 3 참조).
아몰퍼스 산화물 반도체를 이용하여 형성된 트랜지스터의 소스 전극, 드레인 전극 및 게이트 전극, 보조 커패시터 전극 각각의 재료로서, 인듐(In), 알루미늄(Al), 금(Au), 은(Ag)과 같은 금속이나, 산화 인듐(In2O3), 산화 주석(SnO2), 산화 아연(ZnO), 산화 카드뮴(CdO), 산화 인듐 카드뮴(CdIn2O4), 산화 카드뮴 주석(Cd2SnO4), 산화 아연 주석(Zn2SnO4)과 같은 산화물 재료를 사용할 수가 있고, 게이트 전극, 소스 전극 및 드레인 전극에 대해 동일하거나 상이한 재료를 사용할 수 있는 것이 알려져 있다는 점에 유의한다(특허 문헌 4 및 특허 문헌 5 참조).
일본 공개 특허 출원 제H02-82221 일본 공개 특허 출원 제H02-310536 일본 공개 특허 출원 제2008-243928 일본 공개 특허 출원 제2007-109918 일본 공개 특허 출원 제2007-115807
그러나, 산화물 반도체를 이용한 종래의 표시 패널에서는 단지 전극 재료로서 투광성을 갖는 도전막이 이용되었기 때문에, 개구율은 개선될 수 없었다. 또한, 금속 산화물을 이용하여 표시 장치를 제조할 때, 그 신뢰성은 고려되지 않았다.
전술된 사항에 비추어, 본 발명의 한 목적은, 금속 산화물을 이용하여 형성된 표시 장치의 개구율과 신뢰성 모두를 향상시키는 것이다.
산화물 반도체막을 이용하여 채널 형성 영역을 포함한 반도체층을 형성하는 박막 트랜지스터를 갖는 반도체 장치의 제조 방법에 있어서, 산화물 반도체막의 순도를 높이고 불순물인 수분 등을 저감하기 위한 열 처리(탈수화 또는 탈수소화를 위한 열 처리)를 수행한다. 또한, 산화물 반도체막내 뿐만이 아니라, 게이트 절연층내, 및 접하여 형성되는 상부막 및 하부막과 산화물 반도체막 사이의 계면들에 존재하는 수분 등의 불순물이 저감된다.
본 명세서에서 개시되는 본 발명의 한 실시예는, 절연 표면을 갖는 기판 위에 금속 산화물을 포함하는 게이트 전극층을 형성하는 단계; 상기 게이트 전극층 위에 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 위에 산화물 반도체층을 형성하는 단계; 상기 산화물 반도체층을 탈수화 또는 탈수소화하는 단계; 상기 탈수화 또는 탈수소화된 산화물 반도체층 위에 금속 산화물을 포함하는 소스 전극층 및 드레인 전극층을 형성하는 단계; 상기 게이트 절연층, 상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위에 상기 산화물 반도체층의 일부와 접하여 보호 절연층을 형성하는 단계; 상기 보호 절연층 위에 금속 산화물을 포함하는 화소 전극층을 형성하는 단계를 포함하는 반도체 장치의 제조 방법이다.
탈수화 또는 탈수소화의 경우, 열 처리는, 산소 분위기하, 질소 또는 희가스(아르곤, 헬륨 등)의 불활성 기체 분위기하, 또한 감압하에서, 350℃ 이상, 바람직하게는 400℃ 이상, 기판의 변형점 미만의 온도에서 수행되어, 산화물 반도체층에 포함된 수분과 같은 불순물을 저감한다.
산화물 반도체의 탈수화 또는 탈수소화는, 탈수화 또는 탈수소화된 산화물 반도체층에 대해서 승온 이탈 가스 분석법(TDS：Thermal Desorption Spectroscopy)으로 450℃까지 측정을 수행할 때 물의 2개의 피크들 중 적어도 300℃부근에 나타나는 1개의 피크는 검출되지 않는 정도의 열처리 조건으로 수행된다. 따라서, 탈수화 또는 탈수소화된 산화물 반도체층을 이용한 박막 트랜지스터에 대해서 TDS로 450℃까지 측정을 수행해도 적어도 300℃ 부근에 나타나는 물의 피크는 검출되지 않는다.
그 다음, 산화물 반도체층이 탈수화 또는 탈수소화되는 가열 온도 T로부터, 다시 물이 들어가지 않도록 방지하기에 충분한 온도까지, 구체적으로는, 가열 온도 T보다 100℃ 이상, 바람직하게는 100℃ 이하까지 서랭한다.
가열 온도 T로부터 온도를 내릴 때의 가스 분위기는, 가열 온도 T까지 온도를 상승시킬 때의 가스 분위기와는 상이한 가스 분위기로 전환될 수도 있다.
탈수화 또는 탈수소화를 실시하는 열 처리에 의해 막 내의 함유 수분을 저감시킨 다음, 수분을 포함하지 않는 분위기(이슬점이 -40℃ 이하, 바람직하게는 -60℃ 이하) 하에서 서랭(또는 냉각)하여 형성된 산화물 반도체막을 이용함으로써, 박막 트랜지스터의 전기적 특성을 향상시키고 양산성 및 고성능을 실현한다.
본 명세서에서는, 산소 분위기 하에서, 질소 또는 희가스(아르곤, 헬륨 등)와 같은 불활성 기체 분위기 하에서, 또는 감압하에서의 열 처리를, 탈수화 또는 탈수소화를 위한 열 처리라고 부른다. 편의상, 본 명세서에서의 탈수화 또는 탈수소화란, 열 처리에 의한 H2의 제거뿐만 아니라, 열 처리에 의한 H, OH 등의 제거를 말하는 것이다.
질소, 또는 희가스(아르곤, 헬륨 등)와 같은 불활성 기체 분위기 하에서 또는 감압 하에서 열 처리를 수행하는 경우, i형인 산화물 반도체층은, 열 처리에 의해 산소 결핍형 층이 되어, 저저항, 즉 n형(n- , n＋등)이 되고, 그 후, 산화물 반도체층에 접하는 산화물 절연막을 형성함으로써 산화물 반도체층을 산소 과잉인 상태로 두어, 고저항, 즉 i형화된다고 말할 수 있다. 따라서, 양호한 전기적 특성과 높은 신뢰성을 갖는 박막 트랜지스터를 포함하는 반도체 장치를 제조 및 제공할 수 있다.
질소, 또는 희가스(아르곤, 헬륨 등)와 같은 불활성 기체 분위기하에서 또는 감압하에서 열 처리를 수행한 다음, 분위기를 바꾸어 산소 분위기로 서랭을 수행하는 경우, 산화물 반도체층은 열 처리에 의해 산소 결핍형 층이 되어 저저항, 즉 n형(n- , n＋등)이 되고, 그 후, 산소 분위기에서의 서랭에 의해 산화물 반도체층을 산소 과잉인 상태로 두어, 고저항, 즉 i형화된다고 말할 수 있다.
또한, 산소 분위기에서 탈수화 또는 탈수소화를 위한 열 처리를 수행하는 경우, 산화물 반도체층 내의 수분이 빠짐으로써, 산화물 반도체층은 산소 과잉 상태가 될 수 있다.
본 명세서에서 사용되는 용어 "산화물 반도체"는, InMO3(ZnO)m (m＞0)로 표기되고, 산화물 반도체의 박막을 산화물 반도체층으로서 이용하는 박막 트랜지스터가 제조된다. 게다가, M은, Ga, Fe, Ni, Mn 및 Co로부터 선택된 하나 이상의 금속 원소를 나타낸다는 점에 유의해야 한다. 예를 들어, M은 Ga이거나, Ga에 추가하여 상기 금속 원소를 포함할 수 있다. 예를 들어, M은 Ga 및 Ni이거나, Ga 및 Fe일 수 있다. 게다가, 상기 산화물 반도체에 있어서, 일부 경우에는, M으로서 포함되는 금속 원소 외에, 불순물 원소로서 Fe, Ni와 같은 천이 금속, 또는 천이 금속의 산화물이 포함된다. 본 명세서에 있어서, InMO3(ZnO)m (m＞0)로 표기되는 구조의 산화물 반도체 중에서, M으로서 Ga를 포함하는 산화물 반도체를 In-Ga-Zn-O계 산화물 반도체라고 부르며, In-Ga-Zn-O계 산화물 반도체의 박막을 In-Ga-Zn-O계 비-단결정 막이라고 부른다.
산화물 반도체층에 적용되는 금속 산화물로서 상기 외에도, In-Sn-Zn-O-계의 금속 산화물; In-Al-Zn-O-계의 금속 산화물; Sn-Ga-Zn-O-계의 금속 산화물; Al-Ga-Zn-O-계의 금속 산화물; Sn-Al-Zn-O-계의 금속 산화물; In-Zn-O-계의 금속 산화물; Sn-Zn-O-계의 금속 산화물; Al-Zn-O-계의 금속 산화물; In-O-계의 금속 산화물; Sn-O-계의 금속 산화물; Zn-O-계의 금속 산화물을 적용할 수 있다. 대안으로서, 상기 금속 산화물을 이용하여 형성된 산화물 반도체층에는 산화 규소가 포함될 수도 있다.
산화물 반도체는, 바람직하게는 In을 포함하고, 더 바람직하게는, In 및 Ga를 포함한다. 산화물 반도체층을 i형(진성)으로 변화시키는데 있어서, 탈수화 또는 탈수소화가 효과적이다.
산화물 반도체층을 형성한 후 탈수화 또는 탈수소화를 위한 열 처리를 수행하는 경우, 열 처리의 조건 또는 산화물 반도체층의 재료에 따라, 산화물 반도체층이 아몰퍼스 상태로부터 미정질막 또는 다결정막이 된다. 또한, 몇몇 경우, 산화물 반도체층은 부분적으로 결정화된다. 예를 들어 아몰퍼스 구조 내에 결정립(나노 크리스탈)이 포함될 수도 있다. 산화물 반도체층이 미정질막 또는 다결정막으로 변하는 경우에도, 산화물 반도체층을 산소 과잉 상태로 두어 고저항, 즉, i형화할 수 있는 한, 박막 트랜지스터는 스위칭 특성을 얻을 수 있다.
그러나, TFT의 오프 전류를 저감하고 낮은 소비 전력을 달성하기 위해서는, 산화물 반도체층이 아몰퍼스 상태인 것이 바람직하다.
산화물 반도체층의 형성 후에 탈수화 또는 탈수소화를 위한 열 처리를 수행한 후에도 아몰퍼스 상태가 되기 위해서는, 산화물 반도체층이 50 nm 이하의 얇은 두께를 갖는 것이 바람직하다. 산화물 반도체층의 두께를 얇게 함으로써, 산화물 반도체층의 형성 후 열 처리시 산화물 반도체층의 결정화를 억제할 수 있다.
대안으로서, 산화물 반도체층의 형성 후에 탈수화 또는 탈수소화를 위한 열 처리를 수행해도 산화물 반도체층을 아몰퍼스 상태로 하기 위해서는, 결정화를 저해하는 산화 규소(SiOx (X＞0))를 산화물 반도체층에 포함시켜, 제조 공정에 있어 산화물 반도체층의 형성 후 열 처리할 때 결정화되는 것을 억제할 수 있다.
본 명세서에서, 오프 전류란, 트랜지스터가 오프 상태일 때 소스 전극과 드레인 전극 사이에 흐르는 전류를 말한다는 점에 유의한다. 예를 들어, n 채널 트랜지스터에서, 오프 전류는, 게이트 전압이 트랜지스터의 임계 전압보다 낮을 때 소스 전극과 드레인 전극 사이에 흐르는 전류이다.
또한, 게이트 전극층, 소스 전극층, 드레인 전극층, 화소 전극층, 또는 그 외의 전극층이나, 그 외의 배선층은, 스퍼터링법이나 진공 증착법(전자빔 증착법등)이나, 아크 방전 이온 도금법이나, 스프레이법을 이용해 가시광 투광성을 갖는 도전 재료, 예를 들어 In-Sn-Zn-O계의 금속 산화물; In-Al-Zn-O계의 금속 산화물; Sn-Ga-Zn-O계의 금속 산화물; Al-Ga-Zn-O계의 금속 산화물; Sn-Al-Zn-O계의 금속 산화물; In-Zn-O계의 금속 산화물; Sn-Zn-O계의 금속 산화물; Al-Zn-O계의 금속 산화물; In-O계의 금속 산화물; Sn-O계의 금속 산화물; Zn-O계의 금속 산화물을 이용하여 형성될 수 있다. 또한, 상기 금속 산화물로 형성되는 배선층 또는 전극층에는 산화 규소가 포함될 수도 있다.
게이트 전극층, 소스 전극층, 드레인 전극층, 화소 전극층, 또는 그 외의 전극층이나, 그 외의 배선층에 사용될 수 있는 다른 재료로서, 질소를 포함하는 Al-Zn-O계 비-단결정 막, 즉 Al-Zn-O-N계 비-단결정 막이나, 질소를 포함하는 Zn-O-N계 비-단결정 막이나, 질소를 포함하는 Sn-Zn-O-N계 비-단결정 막을 이용할 수도 있다. Al-Zn-O-N계 산화물 반도체막에서의 아연의 상대적 비율(원자%)은 47 원자% 이하이고, 산화물 반도체막 내의 알루미늄의 상대적 비율(원자%)보다 크다는 점에 유의한다. 산화물 반도체막 내의 알루미늄의 상대적 비율(원자%)은, 투광성을 갖는 도전막 내의 질소의 상대적 비율(원자%)보다 크다. 투광성을 갖는 도전막의 상대적 비율의 단위는 원자%이고, 전자선 마이크로 애널라이저(EPMA：Electron Probe X-ray MicroAnalyzer)를 이용한 분석에 의해 평가된다는 점에 유의한다.
게이트 전극층, 소스 전극층, 드레인 전극층, 화소 전극층, 또는 그 외의 전극층이나, 그 외의 배선층에 대해 가시광 투광성을 갖는 도전막을 이용함으로써, 표시 장치의 개구율을 향상시킬 수 있다. 또한, 산화물 반도체층에 대해서도 투광성을 갖는 재료를 이용하면, 개구율을 더욱 향상시킬 수 있다. 박막 트랜지스터의 구성요소들(배선 및 반도체층)에 대해 투광성을 갖는 막을 사용함으로써, 특히 소형의 액정 표시 장치에서, 주사선의 개수를 늘리는 등의 표시 화상의 고품질화를 실현하기 위해 화소 크기를 미세화해도, 높은 개구율을 달성할 수 있다. 또한, 박막 트랜지스터의 구성요소들에 대해 투광성을 갖는 막을 이용함으로써, 광시야각을 달성하기 위해 하나의 화소를 복수의 부화소로 분할하는 경우에도 높은 개구율을 달성할 수 있다. 즉, 박막 트랜지스터군을 고밀도로 배치해도 개구율을 높일 수 있고 표시 영역의 면적을 충분히 확보할 수 있다. 예를 들어, 하나의 화소가 2 내지 4개의 부화소를 갖는 경우, 박막 트랜지스터 뿐만 아니라 각각의 스토리지 커패시터도 투광성을 가지기 때문에, 개구율을 향상시킬 수 있다.
또한, 발광 표시 장치에서, 박막 트랜지스터의 구성요소들(배선 및 반도체층)에 대해 투광성을 갖는 막을 이용함으로써, 1개의 화소에 복수의 박막 트랜지스터를 배치해도 높은 개구율을 실현할 수 있다. 발광 소자를 이용한 발광 표시 장치에서, 복수의 박막 트랜지스터가 화소부에 포함되고, 박막 트랜지스터의 게이트 전극과 다른 트랜지스터의 소스 배선 또는 드레인 배선을 전기적으로 접속시키는 부분도 역시 화소부에 포함된다. 예를 들어, 발광 표시 장치에서 하나의 화소에 2 내지 7개의 박막 트랜지스터 및 스토리지 커패시터가 포함되어도, 박막 트랜지스터 및 스토리지 커패시터가 투광성을 가지고 있기 때문에, 높은 개구율을 달성할 수 있다.
또한, 게이트 전극층, 소스 전극층, 드레인 전극층, 화소 전극층, 또는 그 외의 전극층이나, 그 외의 배선층을 동일한 재료를 이용하여 형성하면, 공통의 스퍼터링 타겟이나 공통의 제조 장치를 이용할 수가 있어서, 이들 층들의 재료 및 에칭시에 사용하는 에칭제(또는 에칭 가스)의 비용을 저감하게 되어, 결과적으로 제조 비용을 절감할 수 있다.
본 명세서에 있어서, 가시광 투광성을 갖는 막이란, 가시광 투과율이 75% 내지 100%인 두께를 갖는 막을 말한다. 이와 같은 막은 투명 도전막이라고도 불린다. 또한, 게이트 전극층, 소스 전극층, 드레인 전극층, 화소 전극층, 또는 그 외의 전극층이나, 그 외의 배선층에 대한 금속 산화물로서, 가시광선에 대해서 반투명의 도전막을 이용할 수도 있다. 도전막이 가시광선에 대해 반투명인 경우, 그 도전막의 가시광선 투과율은 50% 내지 75%이다.
게이트 전극층, 소스 전극층, 드레인 전극층, 화소 전극층, 또는 그 외의 전극층이나, 그 외의 배선층 각각의 두께는, 30 nm이상, 200 nm이하로 설정된다. 각각의 층이 투광성을 갖거나 가시광에 대해 반투명이 되도록 하는 두께를 선택할 수 있다.
또한, 게이트 절연층 및 산화물 반도체막은, 대기에 노출되지 않고 연속적으로 처리(연속 처리, 인 시츄(in situ) 공정, 연속 성막이라고도 부름)될 수도 있다. 게이트 절연층 및 산화물 반도체막을 대기에 노출시키지 않고 연속 처리할 때, 게이트 절연층 및 산화물 반도체막의 계면이, 습기나 하이드로 카본등의, 대기 성분이나 대기중에 부유하는 불순물 원소에 오염되지 않고, 게이트 절연층 및 산화물 반도체막을 형성할 수 있다. 따라서, 박막 트랜지스터들간의 특성 격차를 저감할 수 있다.
본 명세서에서 "연속 처리"란, PCVD법 또는 스퍼터링법에 의한 제1 처리 단계로부터 PCVD법 또는 스퍼터링법에 의한 제2 처리 단계까지의 일련의 공정 동안에, 피처리 기판이 놓여 있는 분위기가 대기등의 오염 분위기에 오염되지 않고, 진공, 불활성 가스 분위기(질소 분위기 또는 희가스 분위기), 또는 산소 분위기에 있도록 항상 제어됨을 말한다는 점에 유의해야 한다. 연속 처리에 의해, 세정된 피처리 기판에 수분 등이 재부착되는 것을 피하면서 막 형성 등이 수행될 수 있다.
동일한 챔버에서 제1 처리 단계로부터 제2 처리 단계까지의 공정을 수행하는 것은, 본 명세서에서의 연속 처리의 범위 내에 있다.
또한, 상이한 챔버에서 제1 처리 단계로부터 제2 처리 단계까지의 공정을 수행하는 경우, 제1 처리 단계를 끝낸 후, 대기에 접하지 않고 또 다른 챔버로 기판을 반송하여 제2 처리를 가하는 것도 본 명세서에서의 연속 처리의 범위 내에 있다.
제1 처리 단계와 제2 처리 단계 사이에, 기판 반송 단계, 정렬 단계, 서랭 단계, 또는 제2 단계에 필요한 온도로 기판을 가열 또는 냉각하는 단계 등이 제공될 수 있다는 점에 유의한다. 이와 같은 공정도 역시 본 명세서에서의 연속 처리의 범위 내에 있다.
세정 단계, 습식 에칭, 저항 형성과 같은 액체를 이용하는 공정이 제1 처리 단계와 제2 처리 단계 사이에 제공될 수 있다. 이와 같은 경우는, 본 명세서에서의 연속 처리의 범위 내에 있지 않다.
또한, 상기 제조 방법으로 얻을 수 있는 구조를 갖는 반도체 장치는, 절연 표면을 갖는 기판 위의 게이트 전극층; 상기 게이트 전극층 위의 게이트 절연층; 상기 게이트 절연층 위의 산화물 반도체층; 상기 산화물 반도체층 위의 소스 전극층 및 드레인 전극층; 상기 게이트 절연층, 상기 산화물 반도체층, 상기소스 전극층, 및 상기 드레인 전극층 위의, 상기 산화물 반도체층의 일부와 접하는 보호 절연층; 상기 보호 절연층 위의 금속 산화물을 포함하는 화소 전극층을 포함한다. 상기 구조에서, 게이트 전극층, 게이트 절연층, 산화물 반도체층, 소스 전극층, 드레인 전극층, 보호 절연층, 및 화소 전극층은 투광성을 갖는다. 화소 전극층은, 산화물 반도체층 및 게이트 전극층과 중첩한다.
상기 구조를 통해, 전술된 문제점들 중 적어도 하나가 해결된다.
상기 구조에서, 화소 전극층은, 산화물 반도체층 및 게이트 전극층과 중첩되지만, 중첩하는 영역도 표시 영역으로서 이용할 수가 있어, 높은 개구율을 실현할 수 있다. 산화물 반도체층 및 게이트 전극층과 중첩하는 화소 전극층은, 인접 화소의 화소 전극층이 될 수도 있다. 즉, 소스 전극층 및 드레인 전극층이 사이에 개재된 채 산화물 반도체층에 전기적으로 접속된 화소 전극층이, 산화물 반도체층의 채널 형성 영역과 중첩하지 않고 인접 화소의 화소 전극층과 중첩하는 구조를 이용할 수 있다.
FPC와 같은 외부 단자에 접속된 복수의 단자 전극이 배치되는 단자부에서, 단자 전극은 게이트 전극층, 소스 전극층, 드레인 전극층, 또는 화소 전극층과 동일한 재료 및 공정으로 형성될 수 있다.
또한, 액정 표시 장치 또는 발광 표시 장치의 화소부의 스토리지 커패시터는, 가시광 투광성을 갖는 도전 재료로 형성된 커패시터 배선층과, 가시광 투광성을 갖는 도전 재료로 형성된 커패시터 전극층과, 유전체로서 사용되는 게이트 전극층을 포함한다. 이 경우 커패시터 배선층은, 게이트 전극층과 동일한 재료 및 공정을 이용하여 형성될 수가 있음에 유의한다. 또한, 커패시터 전극층은, 소스 전극층 또는 드레인 전극층과 동일한 재료 및 공정을 이용하여 형성될 수 있다.
대안으로서, 액정 표시 장치 또는 발광 표시 장치의 화소부의 스토리지 커패시터는, 가시광 투광성을 갖는 도전 재료로 형성된 커패시터 배선층과, 가시광 투광성을 갖는 도전 재료로 형성된 화소 전극층과, 유전체로서 사용되는 보호 절연층을 포함할 수 있다. 이 경우 커패시터 배선층은, 소스 전극층 또는 드레인 전극층과 동일한 재료 및 공정을 이용하여 형성될 수 있다.
게다가, 박막 트랜지스터를 포함하는 표시 장치로서, 액정 표시 장치 외에도, 발광 소자를 이용하는 발광 표시 장치, 및 전기 영동(electrophoretic) 표시 소자를 이용하는 전자 페이퍼라고도 칭해지는 표시 장치를 들 수 있다.
전술한 액정 표시 장치에는 특별한 제한이 없으며, TN 액정, IPS 액정, OCB 액정, STN 액정, VA 액정, ECB 액정, GH 액정, 고분자 분산형 액정, 디스코텍 액정 등을 이용할 수 있다. 그 중에서, 수직 배향(VA) 모드를 이용하는 투과형 액정 표시 장치와 같은 노멀리-블랙 액정 패널이 바람직하다. 수직 배향 모드로서 몇가지 예가 있다. 예를 들어, MVA(Multi- Domain Vertical Alignment) 모드, PVA(Patterned Vertical Alignment) 모드, ASV 모드 등을 이용할 수 있다. 구체적으로는, 하나의 화소가 복수의 부화소로 분할되고, 각 부화소의 중앙에 대응하는 대향 기판의 위치에 볼록부가 제공되어, 멀티-도메인 화소가 형성된다. 한 개 화소를 복수의 부화소로 분할하고 각 부화소의 중앙에 대응하는 대향 기판의 위치에 볼록부를 제공하여, 한 개 화소의 배향 분할(멀티-도메인)이 행해지고 광시야각을 달성하는 구동 방법은, 부화소 구동이라 불린다. 볼록부는, 대향 기판 및 소자 기판 중 하나 또는 양쪽 모두에 제공될 수 있다. 볼록부는, 액정 분자를 방사상으로 배향시켜, 배향 제어력을 개선시킨다.
또한, 액정 구동용 전극, 즉, 화소 전극은, 전압이 인가되는 방향이 변동될 수 있도록 빗살 모양이나 지그재그 모양과 같은 상부면 형상을 가질 수도 있다. 또한, 멀티-도메인 화소는, 광배향을 이용하여 형성될 수도 있다.
박막 트랜지스터는 정전기 등으로 인해 파괴되기 쉽기 때문에, 화소부의 박막 트랜지스터를 보호하기 위한 보호 회로를 게이트선 또는 소스선에 대해 동일한 기판 위에 제공하는 것이 바람직하다. 보호 회로는, 산화물 반도체를 포함하는 비선형 소자로 형성하는 것이 바람직하다.
표시 장치의 화소부에 있어서, 박막 트랜지스터의 구성요소들에 대해 투광성을 갖는 막을 사용함으로써, 주사선의 개수를 늘리는 등의 표시 화상의 고품질화를 실현하기 위해 화소 크기를 미세화해도, 높은 개구율을 달성할 수 있다. 또한, 박막 트랜지스터의 구성요소들에 대해 투광성을 갖는 막을 이용함으로써, 광시야각을 달성하기 위해 하나의 화소를 복수의 부화소로 분할하는 경우에도 높은 개구율을 달성할 수 있다.
첨부된 도면에서,
도 1a 내지 도 1c는 본 발명의 한 실시예의 제조 단계들을 도시하는 단면도.
도 2a 및 도 2b는 각각 본 발명의 한 실시예를 도시하는 평면도 및 단면도.
도 3a 내지 도 3d는 본 발명의 한 실시예의 제조 단계들을 도시하는 단면도.
도 4a 내지 도 4c는 본 발명의 한 실시예의 제조 단계들을 도시하는 단면도.
도 5a 내지 5c는 본 발명의 한 실시예의 제조 단계들을 도시하는 단면도.
도 6a 및 도 6b는 각각 본 발명의 한 실시예를 도시하는 평면도 및 단면도.
도 7a 및 도 7b는 본 발명의 한 실시예의 제조 단계들을 도시하는 단면도이고, 도 7c는 본 발명의 한 실시예를 도시하는 평면도.
도 8의 (A) 내지 (D)는, 본 발명의 한 실시예의 제조 단계들을 도시하는 단면도.
도 9의 (A) 내지 (C)는, 본 발명의 한 실시예의 제조 단계들을 도시하는 단면도.
도 10은 본 발명의 한 실시예를 도시하는 평면도.
도 11은 본 발명의 한 실시예를 도시하는 평면도.
도 12a 및 도 12c는 본 발명의 한 실시예를 도시하는 단면도이고, 도 12b 및 도 12d는 본 발명의 한 실시예를 도시하는 평면도.
도 13a 내지 13c는 본 발명의 한 실시예를 도시하는 사시도.
도 14a 및 도 14b는 본 발명의 한 실시예를 도시하는 블록도.
도 15는 본 발명의 한 실시예를 도시하는 타이밍도.
도 16은 반도체 장치에서 화소의 등가 회로도.
도 17a 내지 도 17c는 각각 반도체 장치를 도시하는 단면도.
도 18a 및 도 18b는 각각 반도체 장치를 도시하는 도면.
도 19a 및 도 19b는 각각 반도체 장치를 도시하는 도면.
도 20은 반도체 장치를 도시하는 도면.
본 발명의 실시를 위한 최상의 모드
이하에서는, 본 발명의 실시예들이 첨부된 도면들을 참조하여 상세히 설명될 것이다. 그러나, 본 발명은 이하의 설명으로만 제한되는 것은 아니며, 당업자라면 본 명세서에서 개시된 모드들과 세부사항들이 다양한 방식으로 수정될 수 있다는 것을 용이하게 이해할 것이다. 따라서, 본 발명은 실시예들의 설명으로만 제한되는 것으로 해석되어서는 안된다.
[실시예 1]
반도체 장치 및 반도체 장치의 제조 방법을, 도 1a 내지 도 1c, 및 도 2a 및 도 2b를 참조하여 설명한다. 도 2b에는, 채널-에칭형이라 불리는 구조의 한 유형인 박막 트랜지스터(470)가 예시되어 있다.
도 2a는 반도체 장치에 포함된 박막 트랜지스터(470)의 평면도이고, 도 2b는 도 2a의 라인 C1-C2를 따라 취해진 단면도이다. 박막 트랜지스터(470)는 바텀 게이트 박막 트랜지스터(bottom gate thin film transistor)이며, 절연 표면을 갖는 기판(400) 위에, 게이트 전극층(401), 게이트 절연층(402), 산화물 반도체층(403), 소스 전극층(405a), 및 드레인 전극층(405b)을 포함한다. 또한, 박막 트랜지스터(470)를 피복하고 산화물 반도체층(403)과 접하도록 산화물 절연막(407)이 제공된다.
절연 표면을 갖는 기판(400), 게이트 전극층(401), 게이트 절연층(402), 산화물 반도체층(403), 소스 전극층(405a), 드레인 전극층(405b), 및 산화물 절연막(407)은 모두 가시광 투과성을 갖는 재료를 이용하여 형성된다. 따라서, 박막 트랜지스터(470)는 투광성을 가지며, 박막 트랜지스터(470)가 디스플레이 장치의 화소부에 위치하는 경우 개구율이 개선될 수 있다.
산화물 반도체층(403)에 관한 한, 적어도 산화물 반도체막이 형성된 후에, 불순물인 수분 등을 저감시키기 위한 열 처리(탈수화 또는 탈수소화를 위한 열처리)가 수행된다. 탈수화 또는 탈수소화를 위한 열처리 및 서랭(slow cooling)이, 산화물 반도체층 등과 접하는 산화물 절연막의 형성에 뒤따른다. 따라서, 산화물 반도체층의 캐리어가 감소되어 박막 트랜지스터(470)의 신뢰성이 개선된다.
산화물 반도체층(403)내 뿐만 아니라, 게이트 절연층(402)내, 및 산화물 반도체층(403)의 상하에 접해 설치되는 막과 산화물 반도체층(403)의 계면들, 구체적으로는 게이트 절연층(402)과 산화물 반도체층(403)의 계면, 및 산화물 절연막(407)과 산화물 반도체층(403)의 계면에 존재하는 수분 등의 불순물을 저감한다.
이하, 도 2b에 도시된 박막 트랜지스터(470)의 제작 공정을 설명하는 단면도가 도 1a 내지 도 1c에 있다.
도 1a에서, 절연 표면을 갖는 기판(400) 위에 게이트 전극층(401)이 제공된다.
절연 표면을 갖는 기판(400)으로서 사용될 수 있는 기판에 관해 특별한 제한은 없지만, 적어도, 이후에 수행되는 열 처리를 견딜만한 내열성(heat resistance)을 갖는 것이 필요하다. 절연 표면을 갖는 기판(400)으로서, 바륨 보로실리케이트 유리(barium borosilicate glass), 알루미노보로실리케이트 유리(aluminoborosilicate glass) 등으로 형성된 유리 기판을 이용할 수 있다.
유리 기판이 이용되고, 이후에 수행될 열 처리의 온도가 높은 경우에는, 바람직하게는, 변형점(strain point)이 730℃ 이상인 유리 기판이 이용된다. 유리 기판으로서, 예를 들어, 알루미노실리케이트 유리(aluminosilicate glass), 알루미노보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 유리 재료가 이용된다. 붕산(boric acid)보다 산화 바륨(BaO)을 더 많이 포함함으로써, 보다 실용적인 내열 유리를 얻을 수 있다는 점에 유의한다. 따라서, B2O3보다 BaO를 더 많이 포함한 유리 기판을 이용하는 것이 바람직하다.
상기의 유리 기판에 대신에, 세라믹 기판, 석영 기판, 사파이어 기판과 같은 절연체로 형성된 기판을 이용해도 좋다는 점에 유의한다. 대안으로서, 결정화된 유리 등을 이용할 수 있다.
또한, 기초막(base film) 역할을 하는 절연막을, 기판(400)과 게이트 전극층(401)의 사이에 제공할 수도 있다. 기초막은, 기판(400)으로부터의 불순물 원소의 확산을 방지하는 기능을 갖고 있어, 질화 규소막, 산화 규소막, 질화 산화 규소막, 또는 산화 질화 규소막 중 하나 이상을 단층으로 또는 적층하여 형성할 수 있다.
게이트 전극층(401)의 재료로서, 가시광 투광성을 갖는 도전 재료, 예를 들어 In-Sn-Zn-O-계의 금속 산화물; In-Al-Zn-O-계의 금속 산화물; Sn-Ga-Zn-O-계의 금속 산화물; Al-Ga-Zn-O-계의 금속 산화물, Sn-Al-Zn-O-계의 금속 산화물; In-Zn-O-계의 금속 산화물; Sn-Zn-O-계의 금속 산화물; Al-Zn-O-계의 금속 산화물; In-O-계의 금속 산화물; Sn-O-계의 금속 산화물; Zn-O-계의 금속 산화물을 사용할 수 있다. 게이트 전극층(401)의 두께는 30 nm 내지 200 nm의 범위내에서 적절하게 선택한다. 게이트 전극층(401)에 대해 이용되는 금속 산화물의 피착 방법으로서, 스퍼터링법, 진공 증착법(전자빔 증착법등), 아크 방전 이온 도금법, 스프레이법이 이용된다.
그 다음, 게이트 전극층(401) 위에 게이트 절연층(402)을 형성한다.
게이트 절연층(402)은, 플라스마 CVD법 또는 스퍼터링법등에 의해, 산화 규소층, 질화 규소층, 산화 질화 규소층 또는 질화 산화 규소층을 단층으로 또는 적층해 형성할 수 있다. 예를 들어, 막 형성 가스(film formation gas)로서 SiH4, 산소 및 질소를 이용해 플라스마 CVD법에 의해 산화 질화 규소층(silicon oxynitride layer)을 형성할 수도 있다.
그 다음, 게이트 절연층(402) 위에, 막두께 2 nm 이상, 200 nm이하의 산화물 반도체막을 형성한다.
스퍼터링법에 의해 산화물 반도체막을 형성하기 전에, 아르곤 가스를 도입해 플라스마를 발생시키는 역스퍼터링에 의해, 게이트 절연층(402) 표면의 먼지를 제거하는 것이 바람직하다는 점에 유의한다. 역스퍼터링이란, 타겟 측에 전압을 인가하지 않고, RF 전원을 이용해 아르곤 분위기에서 기판측에 전압을 인가해 기판 근방에 플라스마를 생성해 표면을 바꾸는 방법이다. 아르곤 대신에, 질소, 헬륨, 산소 등을 이용할 수도 있다는 점에 유의한다.
산화물 반도체막은, In-Ga-Zn-O-계 산화물 반도체 타겟을 이용한 스퍼터링법에 의해 형성한다. 대안으로서, 산화물 반도체막은, 희가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희가스(대표적으로는 아르곤) 및 산소 분위기 하에서 스퍼터링법에 의해 형성할 수 있다.
게이트 절연층(402) 및 산화물 반도체막을 대기에 노출시키지 않고 연속적으로 형성할 수도 있다. 게이트 절연층(402) 및 산화물 반도체막을 대기에 노출시키지 않고 연속적으로 형성할 때, 게이트 절연층(402) 및 산화물 반도체막의 계면이, 습기나 하이드로 카본등의, 대기 성분이나 대기중에 부유하는 불순물 원소에 오염되지 않고, 게이트 절연층(402) 및 산화물 반도체막을 형성할 수 있다. 따라서, 박막 트랜지스터들간의 특성 격차를 저감할 수 있다.
그 다음, 산화물 반도체막을, 포토리소그래피 단계에 의해 섬-형상의 산화물 반도체층인 산화물 반도체층(제1 산화물 반도체층(430))으로 가공한다(도 1a 참조).
그 다음, 제1 산화물 반도체층(430)을 탈수화 또는 탈수소화한다. 탈수화 또는 탈수소화를 수행하는 제1 열 처리의 온도는, 350℃ 이상, 기판의 변형점 미만이며, 바람직하게는 400℃ 이상이다. 여기서는, 열 처리 장치들 중 하나인 전기로(electric furnace) 내에 기판을 도입해, 제1 산화물 반도체층(430)에 대해 산소 분위기 하에서 열 처리를 수행한 다음, 산소 분위기 하에서 서랭을 수행하여, 제2 산화물 반도체층(431)을 형성한다(도 1b 참조). 산화물 반도체층을 탈수화 또는 탈수소화하는 가열 온도 T로부터, 다시 물이 들어가지 않도록 방지하기에 충분한 온도까지, 구체적으로는, 가열 온도 T보다 100℃ 이상 내릴 때까지 서랭한다. 대안으로서, 이후에 수행되는 제2 열 처리 온도보다 낮은 온도까지 서랭을 수행한 다음, 열 처리 장치로부터 기판을 꺼낸다. 산화물 반도체층을 산소 분위기에서 열 처리함으로써, 산화물 반도체층에 포함되는 수분 등의 불순물을 제거할 수가 있는 동시에 제2 산화물 반도체층(431)을 산소 과잉 상태로 두게 된다. 제1 열 처리의 조건 또는 산화물 반도체층의 재료에 따라, 산화물 반도체층이 결정화되어, 미정질막(microcrystalline film) 또는 다결정막(polycrystalline film)이 된다.
제1 열 처리에 있어서, 산소 가스에는, 물, 수소 등이 포함되지 않는 것이 바람직하다는 점에 유의한다. 대안으로서, 열 처리 장치 내에 도입하는 산소 가스의 순도는, 바람직하게는 6 N(99.9999%) 이상, 더욱 바람직하게는 7 N(99.99999%) 이상, (즉 산소중의 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)이다.
제1 열 처리는, 0.5시간 이상, 10시간 이하 동안 수행되고, 전기로(electric furnace)의 승온율은 바람직하게는 0.1℃／min 이상, 20℃／min 이하이다. 또한, 전기로의 온도 감소율은, 바람직하게는 0.1℃／min 이상, 15℃／min 이하이다.
그 결과, 이후에 형성되는 박막 트랜지스터의 신뢰성을 높일 수 있다.
또한, 제1 열 처리에 대해, 전기로를 이용한 가열 방법 대신에, 가열된 기체를 이용하는 GRTA(Gas Rapid Thermal Anneal) 법 또는 램프광을 이용하는 LRTA(Lamp Rapid Thermal Anneal)법과 같은 순간 가열 방법을 이용할 수 있다.
열 처리 장치가 멀티-챔버 방식인 경우, 제1 열 처리를 위한 챔버는 냉각 처리를 위한 챔버와 상이할 수 있다. 전형적으로는, 산소 가스로 충전되고 400℃ 이상, 기판의 변형점 미만의 온도로 가열된 제1 챔버에서, 기판 위의 산화물 반도체층을 가열한다. 다음으로, 산소 가스가 도입된 반송 챔버(transfer chamber)를 거쳐, 산소로 충전되고 100℃ 이하, 바람직하게는 실온인 제2 챔버로, 상기 제1 열 처리를 한 기판을 이동하여, 냉각 처리를 수행한다. 전술된 단계들을 통해, 처리율을 향상시킬 수 있다.
대안으로서, 섬-형상의 산화물 반도체층으로 가공하기 이전의 산화물 반도체막에, 산소 분위기 하에서 제1 열 처리를 실시할 수도 있다. 그 경우에는, 산화물 반도체막의 제1 열 처리와 냉각 처리의 후에, 가열 장치로부터 기판을 꺼내, 포토리소그래피 단계를 수행한다.
산화물 반도체막의 형성 이전에, 불활성 가스(질소, 또는 헬륨, 네온, 아르곤등의 희가스) 분위기에서, 산소 분위기에서, 또는 감압하에서, 게이트 절연층에 열 처리(400℃ 이상, 기판의 변형점 미만의 온도에서)를 수행하여, 층내의 수소 및 물과 같은 불순물을 제거할 수도 있다.
그 다음, 게이트 절연층(402) 및 제2 산화물 반도체층(431) 위에 도전막을 형성한다. 도전막의 피착 방법으로서, 스퍼터링법, 진공 증착법(전자빔 증착법등), 아크 방전 이온 도금법, 또는 스프레이법을 이용한다.
도전막의 재료로서, 가시광 투광성을 갖는 도전 재료, 예를 들어 In-Sn-Zn-O-계의 금속 산화물; In-Al-Zn-O-계의 금속 산화물; Sn-Ga-Zn-O-계의 금속 산화물; Al-Ga-Zn-O-계의 금속 산화물, Sn-Al-Zn-O-계의 금속 산화물; In-Zn-O-계의 금속 산화물; Sn-Zn-O-계의 금속 산화물; Al-Zn-O-계의 금속 산화물; In-O-계의 금속 산화물; Sn-O-계의 금속 산화물; Zn-O-계의 금속 산화물을 사용할 수 있다. 도전막의 두께는 30 nm 내지 200 nm의 범위내에서 적절하게 선택한다.
그 다음, 제2 산화물 반도체층(431) 및 도전막을 포토리소그래피 단계에 의해 선택적으로 에칭하여, 산화물 반도체층(403), 소스 전극층(405a), 및 드레인 전극층(405b)을 형성한다. 산화물 반도체층의 일부만이 에칭되어 그루브(함몰부)를 갖는 산화물 반도체층이 된다는 점에 유의한다. 이 포토리소그래피 단계에서 이용되는 저항 마스크(resist mask)를 제거할 때 산소 애싱(ashing)을 수행하면, 산화물 반도체층의 노출된 영역에 산소가 도입된다.
그 다음, 보호 절연층의 역할을 하는 산화물 절연막(407)을 산화물 반도체층(403)의 일부와 접하게 형성하여, 박막 트랜지스터(470)를 제조할 수 있다(도 1c 참조). 산화물 절연막(407)은, 적어도 1 nm 이상의 두께를 갖도록 형성되고, 산화물 절연막(407)에 물, 수소와 같은 불순물을 혼입시키지 않는 방법, 예를 들어, CVD법, 스퍼터링법을 적절하게 이용해 형성될 수 있다. 여기서는, 산화물 절연막(407)은, 스퍼터링법을 이용해 형성한다. 저저항 산화물 반도체층에 접하여 형성되는 산화물 절연막(407)은, 수분이나, 수소 이온이나, OH- 와 같은 불순물을 포함하지 않으며, 이것들이 외부로부터 침입하지 못하게 하는 무기 절연막을 이용해 형성된다. 전형적으로는, 산화 규소막, 질화 산화 규소막, 산화 알루미늄막, 또는 산화 질화 알루미늄막을 이용한다. 대안으로서, 질화 규소막이나 질화 알루미늄막을 산화물 절연막(407) 위에 접하여 형성할 수도 있다. 질화 규소막은, 수분이나, 수소 이온이나, OH-와 같은 불순물을 포함하지 않으며, 이것들이 외부로부터 침입하는 것을 방지한다.
본 실시예에서는, 산화물 절연막(407)으로서 두께 300 nm의 산화 규소막을 형성한다. 막 형성시의 기판 온도는, 실온 이상, 300℃ 이하일 수 있으며; 이 실시예에서는, 기판 온도는 100℃이다. 산화 규소막은, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소를 포함하는 분위기 하에서 스퍼터링법에 의해 형성할 수도 있다. 타겟으로서, 산화 규소 타겟 또는 규소 타겟을 이용할 수 있다. 예를 들어, 규소 타겟을 이용해, 산소 및 질소를 포함하는 분위기 하에서 스퍼터링법에 의해 산화 규소막을 형성할 수 있다.
또한, 산화물 절연막(407)의 형성 후, 질소 분위기 하에서 또는 산소 분위기 하에서 박막 트랜지스터(470)에 제2 열 처리(바람직하게는 150℃ 이상, 350℃ 미만)를 수행할 수도 있다. 예를 들어, 질소 분위기에서 250℃, 1시간의 제2 열 처리를 수행할 수 있다. 제2 열 처리에 의해, 산화물 반도체층(403)이 산화물 절연막(407)에 접한 상태로 가열되어, 박막 트랜지스터(470)의 전기적 특성의 격차를 저감할 수 있다.
[실시예 2]
실시예 1과 상이한 반도체 장치 및 반도체 장치의 제조 방법을 도 3a 내지 도 3d를 참조하여 설명한다. 실시예 1과 동일하거나 유사한 기능을 가지는 부분은, 실시예 1에서 설명된 방식과 유사한 방식으로 형성할 수 있다. 따라서, 반복 설명은 생략한다.
도 3a 내지 도 3d는 박막 트랜지스터(480)의 제조 공정을 나타내는 단면도이다. 도 3d에 도시된 박막 트랜지스터(480)의 구조는 역 코플래너형(바텀-컨택트형)이라고 불린다.
실시예 1과 유사하게, 절연 표면을 갖는 기판(400) 위에 게이트 전극층(401)을 제공한다. 또한, 기초막(base film)의 역할을 하는 절연막을, 기판(400)과 게이트 전극층(401) 사이에 제공할 수도 있다.
그 다음, 실시예 1과 유사하게, 게이트 전극층(401) 위에 게이트 절연층(402)을 형성한다. 그 다음, 게이트 절연층(402) 위에, 산화물 반도체막을 형성한다.
그 다음, 산화물 반도체막이, 포토리소그래피 단계에 의해 섬-형상의 산화물 반도체층인 산화물 반도체층(제1 산화물 반도체층(430))으로 가공된다(도 3a 참조). 도 3a는 도 1a와 동일하다는 점에 유의한다.
그 다음, 제1 산화물 반도체층(430)이 탈수화 또는 탈수소화된다. 탈수화 또는 탈수소화를 수행하는 제1 열 처리의 온도는, 350℃ 이상, 기판의 변형점 미만이며, 바람직하게는 400℃ 이상이다. 여기서는, 열 처리 장치들 중 하나인 전기로(electric furnace) 내에 기판을 도입해, 제1 산화물 반도체층(430)에 대해 불활성 가스(질소, 또는 헬륨, 네온, 아르곤등의 희가스) 분위기 하에서 또는 감압 하에서 열 처리를 수행하여, 제2 산화물 반도체층(442)을 형성한다(도 3b 참조). 불활성 가스 분위기 하에서 또는 감압 하에서의 열 처리에 의해, 산화물 반도체층의 저항은 감소되고(캐리어 농도가, 바람직하게는 1×1018/cm3 이상으로 증가), 저저항 산화물 반도체층(제2 산화물 반도체층(442))이 형성될 수 있다.
제1 열 처리에 있어서, 질소, 또는 헬륨, 네온, 아르곤등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다는 점에 유의한다. 대안으로서, 열 처리 장치에 도입되는 질소, 또는 헬륨, 네온, 아르곤등의 희가스의 순도는, 바람직하게는 6 N이상, 더욱 바람직하게는 7 N이상이다(즉, 불순물 농도는 1 ppm 이하, 바람직하게는 0.1 ppm 이하). 본 실시예에서는, 기판이 도입되는 전기로를 질소 분위기하에서, 350℃ 이상, 600℃ 이하, 바람직하게는 400℃ 이상으로 가열하여 탈수화 또는 탈수소화를 수행한 다음; 질소 또는 희가스의 도입을 중단하고 히터를 오프 상태로 한다.
가열 후, 산소 분위기 하에서 서랭을 수행하여, 제3 산화물 반도체층(481)을 형성한다(도 3c 참조). 산화물 반도체층이 탈수화 또는 탈수소화되는 가열 온도 T로부터, 다시 물이 들어가지 않도록 방지하기에 충분한 온도까지, 구체적으로는, 가열 온도 T보다 100℃ 이상 내릴 때까지, 산소 분위기에서 서랭한다. 대안으로서, 이후에 수행되는 제2 열 처리의 온도보다 낮은 온도까지 산소 분위기에서 서랭을 수행한 다음, 열 처리 장치로부터 기판을 꺼낸다. 본 실시예에서는, 전기로의 히터를 오프 상태로 한 후, 산소를 전기로 내에 도입한 후에, 서랭한다. 도입되는 산소에, 물, 수소와 같은 불순물이 포함되지 않는 것이 바람직하다. 대안으로서, 가스 공급원으로부터 챔버내에 도입되는 산소의 순도는 6 N이하, 바람직하게는 7 N이하이다(즉, 산소중의 불순물 농도는 1 ppm 이하, 바람직하게는 0.1 ppm 이하).
그 결과, 이후에 형성되는 박막 트랜지스터의 신뢰성을 높일 수 있다.
감압하에서 제1 열 처리를 수행하는 경우, 열 처리 후에 전기로 내에 산소를 도입하고 압력을 대기압으로 되돌림으로써 냉각할 수 있다는 점에 유의한다.
또한, 열 처리 장치가 멀티-챔버 방식인 경우, 제1 열 처리를 위한 챔버는 냉각 처리를 위한 챔버와 상이할 수 있다. 전형적으로, 질소 또는 희가스로 충전되고 400℃ 이상, 기판의 변형점 미만의 온도로 가열된 제1 챔버에서, 기판 위의 산화물 반도체층을 가열한다. 그 다음, 다시 물이 들어가지 않도록 하기에 충분한 온도까지, 구체적으로는, 가열 온도 T보다 100℃ 이상 내릴 때까지 서랭한다. 다음으로, 질소 또는 희가스가 도입된 반송실을 거쳐, 산소로 충전되고 100℃ 이하, 바람직하게는 실온인 제2 챔버 내에 상기 제1 열 처리를 한 기판을 이송하여, 냉각 처리를 수행한다. 전술된 단계들을 통해, 처리율을 향상시킬 수 있다.
대안으로서, 섬-형상의 산화물 반도체층으로 가공하기 이전의 산화물 반도체막을, 불활성 가스 분위기 하에서 또는 감압하에서 제1 열 처리할 수도 있다. 그 경우에는, 제1 열 처리와 냉각 처리 후에, 가열 장치로부터 기판을 꺼내, 포토리소그래피 단계를 수행한다.
산화물 반도체막의 형성 이전에, 불활성 가스(질소, 또는 헬륨, 네온, 아르곤등의 희가스) 분위기에서, 산소 분위기에서, 또는 감압하에서, 게이트 절연층에 열 처리(400℃ 이상, 기판의 변형점 미만의 온도에서)를 수행하여, 층내의 수소 및 물등의 불순물을 제거할 수 있다.
그 다음, 게이트 절연층(402) 및 제3 산화물 반도체층(481) 위에 도전막을 형성한다.
도전막의 재료로서, 가시광 투광성을 갖는 도전 재료, 예를 들어 In-Sn-Zn-O-계의 금속 산화물; In-Al-Zn-O-계의 금속 산화물; Sn-Ga-Zn-O-계의 금속 산화물; Al-Ga-Zn-O-계의 금속 산화물; Sn-Al-Zn-O-계의 금속 산화물; In-Zn-O-계의 금속 산화물; Sn-Zn-O-계의 금속 산화물; Al-Zn-O-계의 금속 산화물; In-O-계의 금속 산화물; Sn-O-계의 금속 산화물; Zn-O-계의 금속 산화물을 사용할 수 있다. 도전막의 두께는 30 nm 내지 200 nm의 범위 내에서 적절하게 선택한다.
그 다음, 제3 산화물 반도체층(481) 및 도전막을 포토리소그래피 단계에 의해 선택적으로 에칭하여, 산화물 반도체층(483), 소스 전극층(405a), 및 드레인 전극층(405b)을 형성한다. 산화물 반도체층의 일부만이 에칭되어 그루브(함몰부)를 갖는 산화물 반도체층이 된다는 점에 유의한다. 이 포토리소그래피 단계에서 이용되는 저항 마스크를 제거할 때 산소 애싱(ashing)을 수행하면, 산화물 반도체층의 노출된 영역에 산소가 도입된다.
그 다음, 보호 절연층의 역할을 하는 산화물 절연막(407)을 산화물 반도체층(483)의 일부와 접하게 형성하여, 박막 트랜지스터(480)를 제조할 수 있다(도 3d 참조). 산화물 절연막(407)은, 적어도 1 nm 이상의 두께를 갖도록 형성되고, 산화물 절연막(407)에 물, 수소와 같은 불순물을 혼입시키지 않는 방법, 예를 들어, CVD법, 스퍼터링법을 적절하게 이용해 형성될 수 있다. 여기서는, 산화물 절연막(407)은, 스퍼터링법을 이용해 형성한다. 저저항 산화물 반도체층에 접하여 형성하는 산화물 절연막(407)은, 수분이나, 수소 이온이나, OH- 와 같은 불순물을 포함하지 않으며, 이것들이 외부로부터 침입하지 못하게 하는 무기 절연막을 이용해 형성된다. 전형적으로는, 산화 규소막, 질화 산화 규소막, 산화 알루미늄막, 또는 산화 질화 알루미늄막을 이용한다. 대안으로서, 질화 규소막이나 질화 알루미늄막을 산화물 절연막(407) 위에 접하여 형성할 수도 있다. 질화 규소막은, 수분이나, 수소 이온이나, OH-와 같은 불순물을 포함하지 않으며, 이것들이 외부로부터 침입하는 것을 방지한다.
본 실시예에서는, 산화물 절연막(407)으로서 두께 300 nm의 산화 규소막을 형성한다. 막 형성시의 기판 온도는, 실온 이상, 300℃ 이하일 수 있으며; 이 실시예에서는, 기판 온도는 100℃이다. 산화 규소막은, 희가스(대표적으로는 아르곤) 분위기하, 산소 분위기하, 또는 희가스(대표적으로는 아르곤) 및 산소를 포함하는 분위기 하에서 스퍼터링법에 의해 형성할 수도 있다. 타겟으로서, 산화 규소 타겟 또는 규소 타겟을 이용할 수 있다. 예를 들어, 규소 타겟을 이용해, 산소 및 질소를 포함하는 분위기 하에서 스퍼터링법에 의해 산화 규소막을 형성할 수 있다.
또한, 산화물 절연막(407)의 형성 후, 질소 분위기 하에서 또는 산소 분위기 하에서 박막 트랜지스터(480)에 제2 열 처리(바람직하게는 150℃ 이상, 350℃ 미만)를 수행할 수도 있다. 예를 들어, 질소 분위기에서 250℃, 1시간의 제2 열 처리를 수행할 수 있다. 제2 열 처리에 의해, 산화물 반도체층(483)이 산화물 절연막(407)에 접한 상태로 가열되어, 박막 트랜지스터(480)의 전기적 특성의 격차를 저감할 수 있다.
이 실시예는 실시예 1과 자유로이 결합될 수 있다.
[실시예 3]
실시예 1 및 2와는 상이한 반도체 장치 및 반도체 장치의 제조 방법을, 도 4a 내지 도 4c를 참조하여 설명한다. 실시예 1 및 2와 동일하거나 유사한 기능을 가지는 부분은, 실시예 1 및 2에서 설명된 방식과 유사한 방식으로 형성할 수 있다. 따라서, 반복 설명은 생략한다.
도 4a 내지 도 4c는, 박막 트랜지스터(440)의 제조 공정을 나타내는 단면도이다. 도 4c에 도시된 박막 트랜지스터(440)의 구조는 채널 스톱형(channel stop type)이라고 불린다.
실시예1과 유사하게, 절연 표면을 갖는 기판(400) 위에 게이트 전극층(401)이 제공된다. 또한, 기초막의 역할을 하는 절연막을, 기판(400)과 게이트 전극층(401)의 사이에 제공할 수도 있다.
그 다음, 실시예 1과 유사하게, 게이트 전극층(401) 위에 게이트 절연층(402)을 형성한다. 그 다음, 게이트 절연층(402) 위에, 산화물 반도체막을 형성한다.
그 다음, 산화물 반도체막이, 포토리소그래피 단계에 의해 섬-형상의 산화물 반도체층인 산화물 반도체층(제1 산화물 반도체층(430))으로 가공된다(도 4a 참조). 도 4a는 도 1a와 동일하다는 점에 유의한다.
그 다음, 제1 산화물 반도체층(430)이 탈수화 또는 탈수소화된다. 탈수화 또는 탈수소화를 수행하는 제1 열 처리의 온도는, 350℃ 이상, 기판의 변형점 미만이며, 바람직하게는 400℃ 이상이다. 여기서는, 열 처리 장치들 중 하나인 전기로(electric furnace) 내에 기판을 도입해, 제1 산화물 반도체층(430)에 대해 불활성 가스(질소, 또는 헬륨, 네온, 아르곤등의 희가스) 분위기 하에서 또는 감압 하에서 열 처리를 수행하여, 제2 산화물 반도체층(444)을 형성한다(도 4b 참조).
제1 열 처리에 있어서, 질소, 또는 헬륨, 네온, 아르곤등의 희가스에, 물, 수소 등이 포함되지 않는 것이 바람직하다는 점에 유의한다. 대안으로서, 열 처리 장치 내에 도입되는 질소, 또는 헬륨, 네온, 아르곤등의 희가스의 순도는, 바람직하게는 6 N((99.9999 %)) 이상, 더욱 바람직하게는 7 N((99.99999 %)) 이상이다(즉, 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하). 본 실시예에서는, 기판이 도입된 전기로를 질소 분위기 하에서, 350℃ 이상, 600℃ 이하, 바람직하게는 400℃ 이상으로 가열해 탈수화 또는 탈수소화를 수행한 후, 히터를 오프 상태로 해, 서랭한다. 불활성 가스 분위기 하에서 또는 감압 하에서의 열 처리 및 서랭에 의해, 산화물 반도체층의 저항은 감소되고(캐리어 농도가, 바람직하게는 1×1018/cm3 이상으로 증가하고), 저저항 산화물 반도체층(제2 산화물 반도체층(444))이 형성될 수 있다.
감압하에서 열 처리를 수행하는 경우, 열 처리 후에 전기로 내에 불활성 가스를 도입하고 압력을 대기압으로 되돌림으로써 냉각할 수 있다는 점에 유의한다.
또한, 열 처리 장치가 멀티-챔버 방식인 경우, 열 처리를 위한 챔버는 냉각 처리를 위한 챔버와 상이할 수 있다. 전형적으로는, 질소 또는 희가스로 충전되고 200℃ 이상, 600℃ 이하, 바람직하게는 400℃ 이상, 450℃ 이하로 가열된 제1 챔버에서, 기판 위의 산화물 반도체층을 가열한다. 그 다음, 다시 물이 들어가지 않도록 하기에 충분한 온도까지, 구체적으로는, 가열 온도 T보다 100℃ 이상 내릴 때까지 서랭한다. 다음으로, 질소 또는 희가스가 도입된 반송실을 거쳐, 질소 또는 희가스가 충전되고 100℃ 이하, 바람직하게는 실온인 제2 챔버 내에 상기 열 처리를 한 기판을 이송하여, 냉각 처리를 수행한다. 전술된 단계들을 통해, 처리율을 향상시킬 수 있다.
대안으로서, 섬-형상의 산화물 반도체층으로 가공하기 이전의 산화물 반도체막을, 불활성 가스 분위기 하에서 또는 감압하에서 열 처리할 수도 있다. 그 경우, 불활성 가스 분위기 하에서 또는 감압 하에서 산화물 반도체막을 열 처리한 후, 실온 이상, 100℃ 미만까지 서랭을 수행한 다음, 가열 장치로부터 기판을 꺼내, 포토리소그래피 단계를 수행한다.
산화물 반도체막의 형성 이전에, 불활성 가스(질소, 또는 헬륨, 네온, 아르곤등의 희가스) 분위기에서, 산소 분위기에서, 또는 감압하에서, 게이트 절연층에 열 처리(400℃ 이상, 기판의 변형점 미만의 온도에서)를 수행하여, 층내의 수소 및 물과 같은 불순물을 제거할 수 있다.
그 다음, 게이트 절연층(402) 및 제2 산화물 반도체층(444) 위에 도전막을 형성한다.
도전막의 재료로서, 가시광 투광성을 가지는 도전 재료, 예를 들어 In-Sn-Zn-O-계의 금속 산화물; In-Al-Zn-O-계의 금속 산화물; Sn-Ga-Zn-O-계의 금속 산화물; Al-Ga-Zn-O-계의 금속 산화물; Sn-Al-Zn-O-계의 금속 산화물; In-Zn-O-계의 금속 산화물; Sn-Zn-O-계의 금속 산화물; Al-Zn-O-계의 금속 산화물; In-O-계의 금속 산화물; Sn-O-계의 금속 산화물; Zn-O-계의 금속 산화물을 사용할 수 있다. 도전막의 두께는 30 nm 내지 200 nm의 범위 내에서 적절하게 선택한다.
그 다음, 제2 산화물 반도체층(444) 및 도전막을 포토리소그래피 단계에 의해 선택적으로 에칭하여, 산화물 반도체층(403), 소스 전극층(405a), 및 드레인 전극층(405b)을 형성한다. 산화물 반도체층의 일부만이 에칭되어 그루브(함몰부)를 갖는 산화물 반도체층이 된다는 점에 유의한다. 이 포토리소그래피 단계에서 이용되는 저항 마스크(resist mask)를 제거할 때 산소 애싱(ashing)을 수행하면, 산화물 반도체층의 노출된 영역에 산소가 도입된다.
그 다음, 보호 절연층의 역할을 하는 산화물 절연막(407)을 산화물 반도체층의 일부와 접하게 형성한다. 산화물 절연막(407)은 적어도 1 nm 이상의 두께를 갖도록 형성되고, 산화물 절연막(407)에 물, 수소와 같은 불순물을 혼입시키지 않는 방법, 예를 들어, CVD법, 스퍼터링법을 적절하게 이용해 형성될 수 있다. 여기서는, 산화물 절연막(407)은, 스퍼터링법을 이용해 형성한다. 저저항 산화물 반도체층에 접하여 형성하는 산화물 절연막(407)은, 수분이나, 수소 이온이나, OH- 와 같은 불순물을 포함하지 않으며, 이것들이 외부로부터 침입하지 못하게 하는 무기 절연막을 이용해 형성된다. 전형적으로는, 산화 규소막, 질화 산화 규소막, 산화 알루미늄막, 또는 산화 질화 알루미늄막을 이용한다. 대안으로서, 질화 규소막이나 질화 알루미늄막을 산화물 절연막(407) 위에 접하여 형성할 수도 있다. 질화 규소막은, 수분이나, 수소 이온이나, OH-와 같은 불순물을 포함하지 않으며, 이것들이 외부로부터 침입하는 것을 방지한다.
스퍼터링법 또는 PCVD법등에 의해 저저항 제2 산화물 반도체층(444)에 접하게 산화물 절연막(407)을 형성함으로써, 적어도 산화물 절연막(407)과 접하는 저저항 산화물 반도체층(444) 영역의 저항을 증가시켜(캐리어 농도가, 바람직하게는 1×1018/cm3 미만까지 감소됨), 고저항 산화물 반도체 영역을 형성할 수 있다. 또한, 소스 전극층(405a) 및 드레인 전극층(405b)과 중첩하는 저저항 산화물 반도체(444) 영역의 저항은, 여전히 낮은 상태이므로, 이들 사이에 고저항 산화물 반도체 영역을 끼워 2개의 저저항 산화물 반도체 영역을 얻는다. 반도체 장치의 제조 공정 동안에, 불활성 기체 분위기 하에서의(또는 감압 하에서의) 가열, 서랭 및 산화물 절연막의 형성 등에 의해 산화물 반도체층의 캐리어 농도를 증가 및 감소시키는 것이 중요하다. 산화물 반도체층(444)은, 고저항 산화물 반도체 영역 및 저저항 산화물 반도체 영역을 갖는 산화물 반도체층(443)( 제3 산화물 반도체층)이 되어, 박막 트랜지스터(440)가 형성될 수 있다. 고저항 산화물 반도체 영역은 박막 트랜지스터(440)의 채널 형성 영역의 역할을 한다는 점에 유의한다.
드레인 전극층 및 소스 전극층과 중첩하는 산화물 반도체층(443)에 저저항 산화물 반도체 영역을 형성함으로써, 구동 회로를 형성할 때 신뢰성을 향상시킬 수 있다는 점에 유의한다. 구체적으로는, 저저항 산화물 반도체 영역을 형성함으로써, 드레인 전극층, 저저항 산화물 반도체 영역, 채널 형성 영역의 도전성을 이 순서대로 변화시킬 수 있는 구조를 실현한다. 드레인 전극층에 고전원 전위 VDD를 공급하는 배선에 접속되어 동작하는 트랜지스터에서, 게이트 전극층과 드레인 전극층 사이에 고전계가 인가되어도 저저항 산화물 반도체 영역이 버퍼로서 역할을 하여 국소적인 고전계가 인가되지 않는다. 이런 식으로, 트랜지스터는 내압을 향상시킨 구조를 가질 수 있다.
또한, 드레인 전극층 및 소스 전극층과 중첩하는 산화물 반도체층(443)에서 저저항 산화물 반도체 영역을 형성함으로써, 구동 회로를 형성할 때 채널 형성 영역에서의 누설 전류가 저감될 수 있다는 점에 유의한다. 구체적으로는, 저저항 산화물 반도체 영역을 형성함으로써, 드레인 전극층과 소스 전극층 사이에 흐르는 누설 전류는, 드레인 전극층, 드레인 전극층측의 저저항 산화물 반도체 영역, 채널 형성 영역, 소스 전극층측의 저저항 산화물 반도체 영역, 및 소스 전극층을 통과한다. 이때, 드레인 전극층측의 저저항 산화물 반도체 영역으로부터 채널 형성 영역으로 흐르는 누설 전류는, 트랜지스터 오프시에 고저항을 갖는 게이트 절연층과 채널 형성 영역 사이의 계면 근방에 집중될 수 있어, 백 채널부(게이트 전극층으로부터 멀리 있는 채널 형성 영역의 표면의 일부)에서의 누설 전류가 저감될 수 있다.
또한, 산화물 절연막(407)의 형성 후, 질소 분위기 하에서 또는 산소 분위기 하에서 박막 트랜지스터(440)에 제2 열 처리(바람직하게는 150℃ 이상, 350℃ 미만)를 수행할 수도 있다. 예를 들어, 질소 분위기에서 250℃, 1시간의 제2 열 처리를 수행할 수 있다. 제2 열 처리에 의해, 산화물 반도체층(443)이 산화물 절연막(407)에 접한 상태로 가열되어, 박막 트랜지스터(440)의 전기적 특성의 격차를 저감할 수 있다.
이 실시예는 실시예 1 또는 2와 자유로이 결합될 수 있다.
[실시예 4]
반도체 장치 및 반도체 장치의 제조 방법을, 도 5a 내지 도 5c와 도 6a 및 도 6b를 참조하여 설명한다.
도 6a는, 반도체 장치에 포함된 박막 트랜지스터(460)의 평면도이고, 도 6b는, 도 6a의 라인 D1-D2를 따라 취해진 단면도이다. 박막 트랜지스터(460)는 바텀 게이트 박막 트랜지스터이며, 절연 표면을 갖는 기판(450) 위에, 게이트 전극층(451), 게이트 절연층(452), 소스 전극층(455a), 및 드레인 전극층(455b), 및 산화물 반도체층(453)을 포함한다. 또한, 박막 트랜지스터(460)를 피복하고 산화물 반도체층(453)과 접촉하도록 산화물 절연막(457)이 제공된다. 산화물 반도체층(453)을 위해, In-Ga-Zn-O계 비-단결정 막을 이용한다.
박막 트랜지스터(460)에서, 박막 트랜지스터(460)를 포함한 전체 영역에는 게이트 절연층(452)이 존재하고, 게이트 절연층(452)과, 절연 표면을 갖는 기판인 기판(450) 사이에는 게이트 전극층(451)이 제공되고 있다. 게이트 절연층(452) 위에는 소스 전극층(455a) 및 드레인 전극층(455b)이 제공되고 있다. 또한, 게이트 절연층(452), 소스 전극층(455a) 및 드레인 전극층(455b) 위에는 산화물 반도체층(453)이 제공되고 있다. 도시되지는 않았지만, 게이트 절연층(452) 위에는 소스 전극층(455a) 및 드레인 전극층(455b) 외에도 배선층이 제공되며, 이 배선층은 산화물 반도체층(453)의 외주부를 지나 연장되고 있다.
절연 표면을 갖는 기판(450), 게이트 전극층(451), 게이트 절연층(452), 산화물 반도체층(453), 소스 전극층(455a), 드레인 전극층(455b), 및 산화물 절연막(457)은 모두 가시광 투과성을 갖는 재료를 이용하여 형성된다. 따라서, 박막 트랜지스터(460)는 투광성을 가지며, 박막 트랜지스터(460)가 디스플레이 장치의 화소부에 위치하는 경우 개구율이 개선될 수 있다.
산화물 반도체층(453)은, 적어도 산화물 반도체막이 형성된 후에 불순물인 수분 등을 저감하는 열 처리(탈수화 또는 탈수소화를 위한 열 처리) 및 서랭처리된다. 그 다음, 산화물 절연막(457)이 산화물 반도체층(453)과 접하여 형성된다. 이런 식으로, 산화물 반도체막은 채널 형성 영역으로서 이용된다.
도 5a 내지 도 5c는, 도 6b에 도시된 박막 트랜지스터(460)를 제조하는 단계들을 도시하는 단면도이다.
절연 표면을 갖는 기판인 기판(450) 위에 게이트 전극층(451)이 제공된다. 또한, 기초막 역할을 하는 절연막을, 기판(450)과 게이트 전극층(451)의 사이에 제공할 수도 있다. 기초막은, 기판(450)으로부터의 불순물 원소의 확산을 방지하는 기능을 갖고 있어, 질화 규소막, 산화 규소막, 질화 산화 규소막, 또는 산화 질화 규소막 중 하나 이상을 단층으로 또는 적층하여 형성할 수 있다.
게이트 전극층(451)의 재료로서, 가시광 투광성을 갖는 도전 재료, 예를 들어 In-Sn-Zn-O-계의 금속 산화물; In-Al-Zn-O-계의 금속 산화물; Sn-Ga-Zn-O-계의 금속 산화물; Al-Ga-Zn-O-계의 금속 산화물, Sn-Al-Zn-O-계의 금속 산화물; In-Zn-O-계의 금속 산화물; Sn-Zn-O-계의 금속 산화물; Al-Zn-O-계의 금속 산화물; In-O-계의 금속 산화물; Sn-O-계의 금속 산화물; Zn-O-계의 금속 산화물을 사용할 수 있다. 게이트 전극층(451)의 두께는 30 nm 내지 200 nm의 범위 내에서 적절하게 선택한다.
그 다음, 게이트 전극층(451) 위에 게이트 절연층(452)을 형성한다.
게이트 절연층(452)은, 플라스마 CVD법 또는 스퍼터링법등에 의해, 산화 규소층, 질화 규소층, 산화 질화 규소층 또는 질화 산화 규소층을 단층으로 또는 적층해 형성할 수 있다. 예를 들어, 막 형성 가스(film formation gas)로서 SiH4, 산소 및 질소를 이용해, 플라스마 CVD법에 의해, 산화 질화 규소층(silicon oxynitride layer)을 형성할 수도 있다.
그 다음, 게이트 절연층(452) 위에 도전막을 형성해, 포토리소그래피 단계에 의해 섬-형상의 소스 전극층(455a) 및 드레인 전극층(455b)으로 가공한다(도 5a 참조).
도전막의 재료로서, 가시광 투광성을 갖는 도전 재료, 예를 들어 In-Sn-Zn-O-계의 금속 산화물; In-Al-Zn-O-계의 금속 산화물; Sn-Ga-Zn-O-계의 금속 산화물; Al-Ga-Zn-O-계의 금속 산화물, Sn-Al-Zn-O-계의 금속 산화물; In-Zn-O-계의 금속 산화물; Sn-Zn-O-계의 금속 산화물; Al-Zn-O-계의 금속 산화물; In-O-계의 금속 산화물; Sn-O-계의 금속 산화물; Zn-O-계의 금속 산화물을 사용할 수 있다. 도전막의 두께는 30 nm 내지 200 nm의 범위내에서 적절하게 선택한다.
그 다음, 게이트 절연층(452), 소스 전극층(455a), 및 드레인 전극층(455b) 위에 산화물 반도체막을 형성해, 포토리소그래피 단계에 의해 섬-형상의 산화물 반도체층(483)(제1 산화물 반도체층)으로 가공한다(도 5b 참조). 이 포토리소그래피 단계에서 이용되는 저항 마스크(resist mask)를 제거할 때 산소 애싱(ashing)을 실시하면, 산화물 반도체층의 노출된 영역에 산소가 도입된다.
산화물 반도체막을 스퍼터링법에 의해 형성하기 전에, 아르곤 가스를 도입해 플라스마를 발생시키는 역스퍼터링에 의해, 게이트 절연층(452) 표면의 먼지를 제거하는 것이 바람직하다는 점에 유의한다.
산화물 반도체층(483)에 대해 탈수화 또는 탈수소화를 위한 제1 열 처리를 수행한다. 탈수화 또는 탈수소화를 수행하는 제1 열 처리의 온도는, 350℃ 이상, 기판의 변형점 미만이며, 바람직하게는 400℃ 이상이다.
탈수화 또는 탈수소화를 위한 제1 열 처리로서, 불활성 가스(질소, 또는 헬륨, 네온, 아르곤등의 희가스) 분위기하, 산소 분위기하, 또한 감압하의 열 처리가 수행된다. 산화물 반도체층이 탈수화 또는 탈수소화되는 가열 온도 T로부터, 다시 물이 들어가지 않도록 방지하기에 충분한 온도까지, 구체적으로는, 가열 온도 T보다 100℃ 이상 내릴 때까지 서랭한다. 대안으로서, 이후에 수행되는 제2 열 처리 온도보다 낮은 온도까지 서랭한 다음, 열 처리 장치로부터 기판을 꺼낸다.
본 실시예에서는, 실시예 1과 유사하게, 산소 분위기 하에서 제1 열 처리를 수행하고 산소 분위기하에서 서랭을 수행하여, 층 내의 수분 등의 불순물이 저감된 산화물 반도체층(453)을 형성한다. 제1 열 처리 및 서랭의 조합에는 특별한 제한은 없고, 실시예 1, 실시예 2 내지 실시예 3 중 어느 하나에서 설명된 조합과 순서를 이용할 수 있다.
제1 열 처리에 있어서, 불활성 가스(질소, 또는 헬륨, 네온, 아르곤등의 희가스) 분위기 또는 산소 분위기에, 물, 수소 등이 포함되지 않는 것이 바람직하다는 점에 유의한다. 대안으로서, 열 처리 장치 내에 도입되는 산소 가스의 순도는, 바람직하게는 6 N(99.9999%) 이상, 더욱 바람직하게는 7 N(99.99999%) 이상(즉, 산소중의 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)이다.
그 결과, 이후에 형성되는 박막 트랜지스터의 신뢰성을 높일 수 있다.
대안으로서, 섬-형상의 산화물 반도체층으로 가공하기 이전의 산화물 반도체막에, 산소 분위기 하에서의 제1 열 처리를 실시할 수도 있다. 그 경우에는, 산화물 반도체막의 제1 열 처리와 냉각 처리 후에, 가열 장치로부터 기판을 꺼내, 포토리소그래피 단계를 수행한다.
산화물 반도체막의 형성 이전에, 불활성 가스(질소, 또는 헬륨, 네온, 아르곤등의 희가스) 분위기에서, 산소 분위기에서, 또는 감압하에서, 게이트 절연층에 열 처리(400℃ 이상, 기판의 변형점 미만의 온도에서)를 수행하여, 층내의 수소 및 물과 같은 불순물을 제거할 수 있다.
그 다음, 스퍼터링법 또는 PCVD법에 의해 산화물 반도체층(453)에 접하여 산화물 절연막(457)을 형성함으로써 박막 트랜지스터(460)을 제조할 수 있다(도 5c 참조). 본 실시예에서는, 산화물 절연막(457)으로서 두께 300 nm의 산화 규소막을 형성한다. 막 형성시의 기판 온도는, 실온 이상, 300℃ 이하일 수 있으며; 이 실시예에서는, 기판 온도는 100℃이다.
또한, 산화물 절연막(457)의 형성 후, 질소 분위기 하에서 또는 산소 분위기 하에서 박막 트랜지스터(460)에 제2 열 처리(바람직하게는 150℃ 이상, 350℃ 미만)를 수행할 수도 있다. 예를 들어, 질소 분위기 하에서 250℃, 1시간의 제2 열 처리를 수행한다. 제2 열 처리에 의해, 산화물 반도체층(453)이 산화물 절연막(457)에 접한 상태로 가열되어, 박막 트랜지스터(460)의 전기적 특성의 변동을 저감할 수 있다.
이 실시예는 실시예 1, 2 또는 3과 자유로이 결합될 수 있다.
[실시예 5]
본 실시예에서는, 채널 스톱형의 박막 트랜지스터(1430)의 일례를 도 7a 내지 도 7c를 참조하여 설명한다. 박막 트랜지스터의 평면도의 일례가 도 7c에 도시되어 있고, 점선 Z1-Z2를 따라 취해진 단면도가 도 7b에 해당한다. 본 실시예는 박막 트랜지스터(1430)의 산화물 반도체층에 갈륨이 포함되지 않는 일례이다.
우선, 게이트 전극층(1401)이 기판(1400) 위에 제공된다.
또한, 기초막 역할을 하는 절연막을, 기판(1400)과 게이트 전극층(1401) 사이에 제공할 수 있다. 기초막은, 기판(1400)으로부터의 불순물 원소의 확산을 방지하는 기능을 갖고 있어, 질화 규소막, 산화 규소막, 질화 산화 규소막, 또는 산화 질화 규소막 중 하나 이상을 단층으로 또는 적층하여 형성할 수 있다.
게이트 전극층(1401)의 재료로서, 가시광 투광성을 갖는 도전 재료, 예를 들어 In-Sn-Zn-O-계의 금속 산화물; In-Al-Zn-O-계의 금속 산화물; Sn-Ga-Zn-O-계의 금속 산화물; Al-Ga-Zn-O-계의 금속 산화물, Sn-Al-Zn-O-계의 금속 산화물; In-Zn-O-계의 금속 산화물; Sn-Zn-O-계의 금속 산화물; Al-Zn-O-계의 금속 산화물; In-O-계의 금속 산화물; Sn-O-계의 금속 산화물; Zn-O-계의 금속 산화물을 사용할 수 있다. 게이트 전극층(1401)의 두께는 30 nm 내지 200 nm의 범위내에서 적절하게 선택한다.
그 다음, 게이트 전극층(1401)을 피복하도록 게이트 절연층(1402)을 형성한다. 게이트 절연층(1402) 위에 산화물 반도체층을 형성한다.
본 실시예에서는, Sn-Zn-O계의 산화물 반도체를 이용하여 스퍼터링법에 의해 산화물 반도체층을 형성한다. 산화물 반도체층에 대해 갈륨을 이용하지 않을 경우, 산화물 반도체층의 형성에 값비싼 타겟을 이용하지 않을 수 있어서, 비용이 절감될 수 있다.
산화물 반도체막의 피착 직후 또는 산화물 반도체층을 섬-형상으로 가공한 후에, 탈수화 또는 탈수소화를 수행한다.
탈수화 또는 탈수소화를 위한 제1 열 처리로서, 불활성 가스(질소, 또는 헬륨, 네온, 아르곤등의 희가스) 분위기하, 산소 분위기하, 또한 감압하의 열 처리가 수행된다. 제1 열 처리를 수행하는 온도는, 350℃ 이상, 기판의 변형점 미만이며, 바람직하게는 400℃ 이상이다. 그 후, 산화물 반도체층이 탈수화 또는 탈수소화되는 가열 온도 T로부터, 다시 물이 들어가지 않도록 방지하기에 충분한 온도까지, 구체적으로는, 가열 온도 T보다 100℃ 이상 내릴 때까지 서랭한다. 대안으로서, 이후에 수행되는 제2 열 처리 온도보다 낮은 온도까지 서랭을 수행한 다음, 열 처리 장치로부터 기판을 꺼낸다.
본 실시예에서는, 실시예 1과 유사하게, 산소 분위기 하에서 제1 열 처리를 수행하고 산소 분위기 하에서 서랭을 수행하여, 층 내의 수분 등의 불순물이 저감된 산화물 반도체층(1403)을 형성한다(도 7a 참조). 제1 열 처리 및 서랭의 조합에는 특별한 제한은 없고, 실시예 1 내지 실시예 3 중 어느 하나에서 설명된 조합과 순서를 이용할 수 있다.
제1 열 처리에 있어서, 불활성 가스(질소, 또는 헬륨, 네온, 아르곤등의 희가스) 분위기, 또는 산소 분위기에, 물, 수소 등이 포함되지 않는 것이 바람직하다는 점에 유의한다. 대안으로서, 열 처리 장치에 도입되는 산소 가스의 순도는, 바람직하게는 6 N(99.9999%) 이상, 더욱 바람직하게는 7 N(99.99999%) 이상(즉, 분위기 중의 불순물 농도를 1 ppm 이하, 바람직하게는 0.1 ppm 이하)이다.
그 결과, 이후에 형성되는 박막 트랜지스터의 신뢰성을 높일 수 있다.
대안으로서, 섬-형상의 산화물 반도체층으로 가공하기 이전의 산화물 반도체막에, 산소 분위기 하에서의 제1 열 처리를 실시할 수도 있다. 그 경우에는, 산화물 반도체막의 제1 열 처리와 냉각 처리 후에, 가열 장치로부터 기판을 꺼내, 포토리소그래피 단계를 수행한다.
산화물 반도체막의 형성 이전에, 불활성 가스(질소, 또는 헬륨, 네온, 아르곤등의 희가스) 분위기에서, 산소 분위기에서, 또는 감압하에서, 게이트 절연층에 열 처리(400℃ 이상, 기판의 변형점 미만의 온도에서)를 수행하여, 층내의 수소 및 물과 같은 불순물을 제거할 수 있다.
그 다음, 산화물 반도체층(1403) 위에 접하여 채널 보호층(1418)을 제공한다. 채널 보호층(1418)을 제공함으로써, 제조 공정시에 산화물 반도체층(1403)의 채널 형성 영역에 대한 손상(예를 들어, 에칭시의 플라스마나 에칭제에 의한 두께 감소)를 방지할 수 있다. 따라서, 박막 트랜지스터(1430)의 신뢰성을 향상시킬 수 있다.
또한, 탈수화 또는 탈수소화를 위한 열 처리 후, 대기에 노출시키지 않고 연속적으로 채널 보호층(1418)을 형성할 수 있다. 대기에 노출시키지 않고 연속적으로 막을 형성함으로써, 물이나 하이드로 카본과 같은 대기 성분이나 대기중에 부유하는 불순물 원소에 그 계면이 오염되지 않고, 산화물 반도체층(1403) 및 채널 보호층(1418)을 형성할 수 있다. 따라서, 박막 트랜지스터들간의 특성 격차를 저감할 수 있다.
채널 보호층(1418)은, 산소를 포함한 무기 재료(산화 규소, 산화 질화 규소, 질화 산화 규소등)를 이용하여 형성될 수 있다. 채널 보호층(1418)의 형성 방법으로서, 플라스마 CVD법이나 열 CVD법과 같은 증착법, 또는 스퍼터링법을 이용할 수 있다. 채널 보호층(1418)의 형성 후, 그 형상을 에칭에 의해 가공한다. 여기서는, 스퍼터링법에 의해 산화 규소막을 형성하고 포토리소그래피에 의해 형성된 마스크를 이용한 에칭에 의해 가공하는 방식으로, 채널 보호층(1418)을 형성한다. 이 포토리소그래피 단계에서 이용되는 저항 마스크를 제거할 때 산소 애싱(ashing)을 수행하면, 산화물 반도체층의 노출된 영역에 산소가 도입된다.
그 다음, 채널 보호층(1418) 및 산화물 반도체층(1403) 위에 도전막을 형성한다.
도전막의 재료로서, 가시광 투광성을 갖는 도전 재료, 예를 들어 In-Sn-Zn-O-계의 금속 산화물; In-Al-Zn-O-계의 금속 산화물; Sn-Ga-Zn-O-계의 금속 산화물; Al-Ga-Zn-O-계의 금속 산화물, Sn-Al-Zn-O-계의 금속 산화물; In-Zn-O-계의 금속 산화물; Sn-Zn-O-계의 금속 산화물; Al-Zn-O-계의 금속 산화물; In-O-계의 금속 산화물; Sn-O-계의 금속 산화물; Zn-O-계의 금속 산화물을 사용할 수 있다. 도전막의 두께는 30 nm 내지 200 nm의 범위 내에서 적절하게 선택한다.
그 다음, 채널 보호층(1418) 및 산화물 반도체층(1403) 위에 소스 전극층(1405a) 및 드레인 전극층(1405b)을 형성하도록, 포토리소그래피에 의해 형성된 마스크를 이용해 도전막을 선택적으로 에칭한다. 따라서, 박막 트랜지스터(1430)가 제조된다(도 7b 참조).
이 실시예는 실시예 1, 2 또는 3과 자유로이 결합될 수 있다.
[실시예 6]
본 실시예에서는, 실시예 1에 설명된 박막 트랜지스터를 화소부에 배치하는 액정 표시 장치의 제조예를, 도 8의 (A) 내지 (D), 도 9의 (A) 내지 (C), 도 10, 도 11, 도 12a 내지 12d, 도 13a 내지 도 13c, 도 14a 및 도 14b, 및 도 15를 참조하여 설명한다.
도 8의 (A)에서, 투광성을 갖는 기판(100)으로서 바륨 보로실리케이트 유리, 알루미노보로실리케이트 유리 등을 이용할 수 있다. 투광성을 갖는 기판(100)으로서, 예를 들어, 1000 mm×1200 mm, 1100 mm×1250 mm, 1150 mm×1300 mm의 크기를 갖는 대면적 기판을 사용할 수도 있다. 이와 같은 대면적 기판을 사용할 때, 한개의 기판을 이용해 복수의 액정 표시 장치를 제조할 수 있어서, 제조 비용을 저감할 수 있다. 본 실시예에서는, 600 mm×720 mm의 크기를 갖는 유리 기판을 이용한다.
그 다음, 가시광 투광성을 갖는 도전막을 기판(100)의 전체 표면 위에 형성한 후, 제1 포토리소그래피 단계를 수행하여 저항 마스크를 형성하고, 에칭에 의해 도전막의 불필요한 부분을 제거하여, 배선 및 전극(게이트 전극층(101)을 포함한 게이트 배선, 커패시터 배선(108), 및 제1 단자(121))을 형성한다. 이때, 적어도 게이트 전극층(101)의 단부가 점점 가늘어지는 형상(tapered shape)을 갖도록 에칭을 수행한다.
대면적 기판을 이용하는 경우, 포토리소그래피를 위한 값비싼 포토마스크를 이용하는 것 대신에, 잉크젯법으로 저항 마스크를 형성할 수도 있다. 저항 마스크를 잉크젯법으로 형성하면, 제조 비용을 저감할 수 있다. 제조 비용을 절감하기 위하여, 이후의 포토리소그래피 공정 중 적어도 한 단계에서 잉크젯법에 의해 저항 마스크를 형성할 수도 있다는 점에 유의한다.
게이트 전극층(101)을 포함하는 게이트 배선, 커패시터 배선(108), 및 단자부의 제1 단자(121)의 재료로서, 가시광 투광성을 갖는 도전 재료, 예를 들어 In-Sn-Zn-O-계의 금속 산화물; In-Al-Zn-O-계의 금속 산화물; Sn-Ga-Zn-O-계의 금속 산화물; Al-Ga-Zn-O-계의 금속 산화물; Sn-Al-Zn-O-계의 금속 산화물; In-Zn-O-계의 금속 산화물; Sn-Zn-O-계의 금속 산화물; Al-Zn-O-계의 금속 산화물; In-O-계의 금속 산화물; Sn-O-계의 금속 산화물; Zn-O-계의 금속 산화물을 사용할 수 있다. 게이트 전극층(101)을 포함하는 게이트 배선, 커패시터 배선(108), 및 단자부의 제1 단자(121) 각각의 두께는, 30 nm이상, 200 nm이하의 범위 내에서 적절하게 선택한다. 도전막의 피착 방법으로서, 스퍼터링법, 진공 증착법(전자빔 증착법등), 아크 방전 이온 도금법, 스프레이법, 또는 잉크젯법을 이용한다. 도전막을 잉크젯법으로 형성하는 경우에는, 포토리소그래피 단계가 불필요해져 추가의 비용 절감을 달성할 수 있다.
본 실시예에서는, 스퍼터링법에 의해 In-Sn-O계 타겟을 이용하여 In-Sn-O계 도전막을 도전막으로서 형성한다. 도전막을 형성한 후, 저저항을 갖도록 도전막에 열 처리를 수행할 수도 있다. 타겟은, 백킹 플레이트(타겟을 부착하기 위한 기판)에 타겟 재료를 부착함으로써 형성된다. 백킹 플레이트에 타겟을 부착할 때, 타겟을 분할하여 하나의 백킹 플레이트에 부착할 수도 있다. 타겟을 분할하면, 백킹 플레이트에 타겟을 부착할 때 타겟의 뒤틀림을 완화할 수 있다. 특히, 대형 기판 위에 박막을 형성하는 경우, 이러한 분할된 타겟은, 대형 기판의 크기에 따라 대형화하는 타겟에 대해 적합하게 이용될 수 있다. 물론, 하나의 백킹 플레이트에 하나의 타겟을 부착할 수도 있다.
스퍼터링법의 예로서, 스퍼터링용 전원으로서 고주파 전원을 이용하는 RF 스퍼터링법과, DC 스퍼터링법, 바이어스가 펄스화된 방식으로 인가되는 펄스 DC 스퍼터링법이 포함된다. RF 스퍼터링법은 주로 절연막을 형성하는 경우에 이용되고, DC 스퍼터링법은 주로 금속막을 형성하는 경우에 이용된다.
또한, 상이한 재료의 복수개 타겟이 셋팅될 수 있는 멀티-소스 스퍼터링 장치도 있다. 멀티-소스 스퍼터링 장치를 이용하여, 동일한 챔버에서 상이한 재료의 막을 적층하여 형성하거나, 동일한 챔버에서 복수 종류의 재료를 동시에 방전시켜 형성할 수도 있다.
또한, 챔버 내부에 자석 시스템을 갖추고 마그네트론 스퍼터링에 이용되는 스퍼터링 장치와, 글로우 방전을 사용하지 않고 마이크로파를 이용해 발생시킨 플라스마를 이용하는 ECR 스퍼터링에 이용되는 스퍼터링 장치가 있다.
또한, 스퍼터링에 의한 피착 방법으로서, 피착 동안에 타겟 물질과 스퍼터링 가스 성분을 화학반응시켜 그 화합물 박막을 형성하는 리액티브 스퍼터링법과, 피착 동안에 기판에도 전압을 인가하는 바이어스 스퍼터링법도 있다.
그 다음, 게이트 전극층(101)의 전체 표면 위에 게이트 절연층(102)을 형성한다. 게이트 절연층(102)을, 스퍼터링법, 또는 PCVD법등에 의해 50 nm이상, 250 nm이하의 두께로 형성한다. 산화 실리콘막, 산화 질화 실리콘막, 질화 산화 실리콘막, 질화 실리콘막, 산화 탄 탈막과 같은 무기 절연막을 이용한 단층 또는 적층 구조를 갖도록 게이트 절연층(102)을 형성한다.
본 실시예에서는, 게이트 전극층(101) 위에 두께 100 nm의 두께를 갖는 게이트 절연층(102)을 다음과 같은 방식으로 형성한다. 고밀도 플라스마 장치의 챔버 내에 재료 가스로서 모노실란 가스(SiH4)와 아산화 질소(N2O)와 희가스를 도입하여, 10 Pa 내지 30 Pa의 압력하에서 고밀도 플라스마를 발생시킨다. 게이트 절연층(102)은, 산화 질화 실리콘막이다. 본 실시예에서는, 고밀도 플라스마 장치란, 1×1011/cm3 이상의 플라스마 밀도를 달성할 수 있는 장치를 말한다. 예를 들어, 3 kW 내지 6 kW의 마이크로파 전력을 인가해 플라스마를 발생시켜, 절연막을 형성한다. 절연막의 형성때, 챔버에 도입되는 모노실란 가스(SiH4)와 아산화 질소(N2O)의 유량비는, 1：10 내지 1：200의 범위 내에 있다. 또한, 챔버에 도입되는 희가스로서, 헬륨, 아르곤, 크립톤, 크세논 등을 이용할 수 있다. 특히, 바람직하게는, 값이 비싸지 않은 아르콘이 사용된다.
또한, 고밀도 플라스마 장치로 형성된 게이트 절연층(102)은 균일한 두께를 갖기 때문에, 그러한 게이트 절연층(102)은 뛰어난 단차 피복성(step coverage)을 갖는다. 또한, 고밀도 플라스마 장치를 이용하여 절연막을 형성함으로써, 절연막의 두께를 정밀하게 제어할 수 있다.
고밀도 플라스마 장치로 얻어지는 절연막은, 종래의 평행 평판형의 PCVD 장치로 얻을 수 있는 절연막과는 크게 다르다. 동일한 에칭제를 이용한 에칭 속도를 서로 비교하는 경우, 고밀도 플라즈마 장치로 얻어지는 절연막은, 종래의 평행 평판형의 PCVD 장치로 얻을 수 있는 절연막보다, 10% 이상 또는 20% 이상 낮은 에칭 속도를 갖는다. 따라서, 고밀도 플라스마 장치에 의해 얻어지는 절연막은 치밀한 막(dense film)이라고 말할 수 있다.
그 다음, 게이트 절연층(102) 위에, 산화물 반도체막(In-Ga-Zn-O계 비-단결정 막)을 형성한다. 플라스마 처리 후 대기에 노출하지 않고 In-Ga-Zn-O계 비-단결정 막을 형성하는 것은, 게이트 절연층과 반도체막 사이의 계면에 먼지나 수분이 부착되는 것을 방지하기 때문에 유용하다. 여기서는, 직경 8 인치의 In, Ga, 및 Zn을 포함한 산화물 반도체 타겟(In-Ga-Zn-O계 산화물 반도체 타겟(In2O3：Ga2O3：ZnO=1：1：1))을 이용해, 기판과 타겟의 사이의 거리를 170 mm, 압력 0.4 Pa, 직류(DC) 전원 0.5 kW의 조건에서, 산소, 아르곤, 또는 아르곤 및 산소 분위기 하에서 산화물 반도체막을 형성한다. 펄스 직류(DC) 전원을 이용하면, 먼지를 경감할 수 있어 막두께를 균일하게 할 수 있기 때문에 바람직하다는 점에 유의한다. In-Ga-Zn-O계 비-단결정 막은, 2 nm 내지 200 nm의 두께를 갖도록 형성된다. 산화물 반도체막으로서 In-Ga-Zn-O계 산화물 반도체 타겟을 이용해 스퍼터링법에 의해 두께 50 nm의 In-Ga-Zn-O계 비-단결정 막을 형성한다. 아몰퍼스 상태를 유지하기 위해서 산화물 반도체막은 50 nm이하의 두께를 갖는 것이 바람직하다. 특히 채널-에칭형 박막 트랜지스터에서는, 산화물 반도체막이 더욱 더 에칭되어 얇은 두께의 영역, 즉 채널 형성 영역의 막두께는 30 nm이하가 되어, 최종적으로 제조된 박막 트랜지스터의 얇은 영역의 막두께는 5 nm 이상 20 nm 이하가 된다. 또한, 완성된 박막 트랜지스터의 채널폭은 0.5 μm이상, 10 μm 이하로 하는 것이 바람직하다.
타겟은, 백킹 플레이트(타겟을 부착하기 위한 기판)에 타겟 재료를 부착하고 진공 팩킹함으로써 형성된다. 산화물 반도체층의 형성에 있어서, 박막 트랜지스터의 양호한 전기적 특성을 얻기 위해서는, 가능한 한 대기의 수분 등에 접하게 하지 않으면서 타겟재를 부착한 백킹 플레이트를 스퍼터링 장치에 제공하는 것이 바람직하다. 스퍼터링 장치에의 타겟재의 제공시 뿐만 아니라, 진공 팩킹할 때나, 타겟 제조때나, 타겟재를 백킹 플레이트에 부착할 때, 가능한 한 대기의 수분 등에 타겟이 접하지 않게 하는 것이 바람직하다.
다음으로, 제2 포토리소그래피 단계를 수행하여 저항 마스크를 형성한 다음, 산화물 반도체막을 에칭한다. 예를 들어, 인산과 초산과 질산을 혼합한 용액을 이용한 습식 에칭에 의해 불필요한 부분들을 제거하여, 제1 산화물 반도체층(133)을 형성한다(도 8의 (A) 참조). 여기서의 에칭은 습식 에칭으로 한정되지 않고 건식 에칭을 이용해도 좋다는 점에 유의한다.
건식 에칭을 위한 에칭 가스로서, 염소를 포함하는 가스(염소(Cl2), 염화 붕소(BCl3), 염화 규소(SiCl4), 사염화탄소(CCl4)와 같은 염소계 가스)가 바람직하게 사용된다.
대안으로서, 불소를 포함하는 가스(4 불화 탄소(CF4), 6 불화 유황(SF6), 3 불화 질소(NF3), 3 불화 메탄(CHF3)과 같은 불소계 가스); 산소(O2); 이러한 가스에 헬륨(He)이나 아르곤(Ar)등의 희가스를 첨가한 가스 등을 이용할 수 있다.
건식 에칭법으로서, 평행 평판형 RIE(Reactive Ion Etching) 법이나, ICP(Inductively Coupled Plasma：유도 결합형 플라스마) 에칭법을 이용할 수 있다. 희망하는 형상으로 막을 에칭하기 위하여, 에칭 조건(코일형의 전극에 인가되는 전력량, 기판측의 전극에 인가되는 전력량, 기판측의 전극 온도등)을 적절하게 조절한다.
습식 에칭을 위해 이용하는 에칭제로서는, 인산과 초산과 질산을 혼합한 용액 등을 이용할 수 있다. 대안으로서, (KANTO CHEMICALCO., INC에 의해 생산되는) ITO07N을 이용할 수도 있다.
습식 에칭에서 사용되는 에칭제는, 에칭된 재료와 함께 세정에 의해 제거된다. 에칭제 및 제거된 재료를 포함하는 폐수를 정제하여, 폐수에 포함된 재료를 재이용할 수도 있다. 에칭후의 폐수로부터 산화물 반도체층에 포함된 인듐과 같은 재료를 회수해 재이용하면, 자원을 효율적으로 사용하여 비용을 절감할 수 있다.
희망하는 형상으로 막을 에칭할 수 있도록 재료에 따라 에칭 조건(에칭제, 에칭 시간, 온도)을 적절하게 조절한다.
제1 산화물 반도체층(133)에 대해 탈수화 또는 탈수소화를 위한 제1 열 처리를 수행한다. 제1 산화물 반도체층(133)에 대해 산소 분위기 하에서 제1 열 처리를 수행한 후, 산소 분위기하에서 서랭한다.
제1 열 처리는, 예를 들어, 산소 분위기 하에서 650℃의 온도에서 1시간 동안 수행된다. 산화물 반도체층이 탈수화 또는 탈수소화되는 가열 온도 T로부터, 다시 물이 들어가지 않도록 방지하기에 충분한 온도까지, 구체적으로는, 가열 온도 T보다 100℃ 이상 내릴 때까지 서랭하여, 제2 산화물 반도체층(134)을 형성한다. 대안으로서, 이후에 수행되는 제2 열 처리 온도보다 낮은 온도까지 서랭한 다음, 열 처리 장치로부터 기판을 꺼낸다. 산화물 반도체층을 산소 분위기에서 열 처리함으로써, 산화물 반도체층에 포함된 물과 같은 불순물을 제거할 수가 있는 동시에, 제2 산화물 반도체층(134)을 산소 과잉 상태로 두게 된다(도 8의 (B) 참조). 제1 열 처리의 조건 또는 산화물 반도체층의 재료에 따라, 산화물 반도체층이 결정화되어, 미정질막(microcrystalline film) 또는 다결정막(polycrystalline film)이 된다.
그 다음, 제2 산화물 반도체층(134) 위에 투광성을 갖는 도전막(132)을, 스퍼터링법, 진공 증착법(전자빔 증착법등), 아크 방전 이온 도금법, 스프레이법, 또는 잉크젯법으로 형성한다(도 8의 (C) 참조).
가시광 투광성을 갖는 도전 재료로는, 예를 들어, In-Sn-Zn-O-계의 금속 산화물; In-Al-Zn-O-계의 금속 산화물; Sn-Ga-Zn-O-계의 금속 산화물; Al-Ga-Zn-O-계의 금속 산화물; Sn-Al-Zn-O-계의 금속 산화물; In-Zn-O-계의 금속 산화물; Sn-Zn-O-계의 금속 산화물; Al-Zn-O-계의 금속 산화물; In-O-계의 금속 산화물; Sn-O-계의 금속 산화물; Zn-O-계의 금속 산화물을, 투광성을 갖는 도전막(132)의 재료로서 사용할 수 있다. 가시광 투광성을 갖는 도전막(132)의 두께는 30nm 내지 200nm의 범위 내에서 적절하게 선택한다.
본 실시예에서는, 투광성을 갖는 도전막(132)을 형성하기 이전에 탈수화 또는 탈수소화를 위한 제1 열 처리를 수행하는 예를 설명하였지만; 본 발명은 이것으로만 한정되지 않고, 투광성을 갖는 도전막(132)을 형성한 이후에 제1 열 처리를 수행할 수도 있다. 투광성을 갖는 도전막(132)의 형성 후에 제1 열 처리를 수행할 때, 산화물 반도체층의 탈수화 또는 탈수소화와 동시에, 투광성을 갖는 도전막(132)의 결정성을 개선하고 저저항화하는 열처리를 할 수 있다.
그 다음, 제3 포토리소그래피 단계를 수행하여 저항 마스크를 형성한 다음 에칭에 의해 불필요한 부분을 제거해, 소스 전극층(105a), 드레인 전극층(105b), 커패시터 전극(135), 및 제2 단자(122)를 형성한다. 이 때의 에칭 방법으로서 습식 에칭 또는 건식 에칭을 이용한다. 이 에칭 단계에서, 산화물 반도체층의 노출 영역이 부분적으로 에칭되어 함몰부를 갖는 산화물 반도체층(103)이 형성된다. 따라서, 소스 전극층(105a) 및 드레인 전극층(105b)과 중첩되지 않는 산화물 반도체층(103)의 영역은 얇은 두께를 갖는다. 도 8의 (D)에서, 소스 전극층(105a), 드레인 전극층(105b), 및 산화물 반도체층을 형성하기 위한 에칭은 건식 에칭에 의해 한 번에 수행된다. 따라서, 산화물 반도체층(103) 및 소스 전극층(105a)의 단부가 서로 정렬되고 연속적으로 되는 한편, 산화물 반도체층(103) 및 드레인 전극층(105b)의 단부(게이트 전극층(101) 윗쪽에 위치하는 단부)가 서로 정렬되고 연속적으로 된다.
제3 포토리소그래피 단계에 있어서, 소스 전극층(105a) 또는 드레인 전극층(105b)과 동일한 재료를 이용하여 형성된 제2 단자(122)를 단자부에 남긴다. 제2 단자(122)는 소스 배선(소스 전극층(105a)을 포함한 소스 배선)과 전기적으로 접속되고 있다는 점에 유의한다.
또한, 제3 포토리소그래피 단계에 있어서, 소스 전극층(105a) 또는 드레인 전극층(105b)과 동일한 재료를 이용하여 형성된 커패시터 전극(135)과 커패시터 배선(108)에 의해, 게이트 절연층(102)을 유전체로서 이용하는 스토리지 커패시터를 형성한다.
또한, 다계조 마스크(multi-tone)에 의해 형성한 복수 두께(전형적으로는 2개의 상이한 두께)의 영역을 갖는 저항 마스크를 이용하면, 저항 마스크의 수를 줄일 수가 있기 때문에, 공정 간략화, 저비용화를 꾀할 수 있다.
그 다음, 저항 마스크가 제거된다. 저항 마스크를 제거할 때 산소 애싱을 수행하면, 산화물 반도체층(103)의 노출된 영역 내에 산소가 도입된다. 그 다음, 보호 절연층 역할을 하는 제1 보호 절연층(107)을 산화물 반도체층(103)의 일부와 접하게 형성한다. 제1 보호 절연층(107)은, 전형적으로는 산화 규소막, 산화 질화 규소막, 산화 알루미늄막, 또는 산화 질화 알루미늄막 등을 이용하여 형성된다. 물론, 제1 보호 절연층(107)은 투광성을 갖는 절연막이다.
그 다음, 제1 보호 절연층(107)을 형성한 후, 열 처리를 수행할 수도 있다. 열 처리는, 산소 분위기 하에서 또는 질소 분위기 하에서, 150℃ 이상, 350℃ 미만에서 수행할 수 있다. 열 처리에 의해, 산화물 반도체층(103)이 제1 보호 절연층(107)과 접한 상태로 가열되어, 산화물 반도체층(103)을 더욱 고저항화함으로써, 트랜지스터의 전기적 특성이 향상될 수 있고 트랜지스터의 전기적 특성의 격차를 저감할 수 있다. 이 열 처리(바람직하게는 150℃ 이상, 350℃ 미만)의 타이밍은, 제1 보호 절연층(107)의 형성 이후라면, 특별히 제한되지 않는다. 이 열 처리가, 또 다른 단계에서의 열처리, 예를 들어 수지막 형성시의 열 처리나 투광성을 갖는 도전막을 저저항화하기 위한 열 처리로서 기능할 때, 공정 수를 늘리는 일 없이 실시할 수 있다.
이상의 단계들을 통해 박막 트랜지스터(170)를 완성할 수 있다.
그 후, 제2 보호 절연층(131)을 형성한다(도 9의 (A) 참조). 제2 보호 절연층(131)은, 수분, 수소 이온, OH- 와 같은 불순물을 포함하지 않고, 이것들이 외부로부터 침입하는 것을 차단하는 무기 절연막을 이용하여 형성된다. 전형적으로는, 질화 규소막, 질화 알루미늄막, 질화 산화 규소막, 산화 질화 알루미늄막 등을 이용한다. 물론, 제2 보호 절연층(131)은 투광성을 갖는 절연막이다.
또한, 제2 보호 절연층(131)은, 바람직하게는, 제2 보호 절연층(131)의 하부에 제공되는 게이트 절연층(102) 또는 베이스 역할을 하는 절연막과 접함으로써, 기판의 측면으로부터의 수분이나, 수소 이온이나, OH-와 같은 불순물이 침입하는 것을 차단한다. 상기 구조는, 제2 보호 절연층(131)과 접하는 게이트 절연층(102) 또는 베이스 역할을 하는 절연막에 대해 질화 규소막을 사용할 때 특히 효과적이다.
그 다음, 제4 포토리소그래피 단계를 수행하여 저항 마스크를 형성한다. 제1 보호 절연층(107), 제2 보호 절연층(131), 및 게이트 절연층(102)이 에칭되어, 드레인 전극층(105b)에 이르는 컨택트 홀(125)을 형성한다. 또한, 동일한 에칭 단계에서, 제2 단자(122)에 이르는 컨택트 홀(127)과 제1 단자(121)에 이르는 컨택트 홀(126)도 형성한다. 이 단계에서의 단면도를 도 9의 (B)에 나타낸다. 도 10은 이 단계에서의 평면도이며, 라인 A1-A2 및 라인 B1-B2의 점선을 따른 단면도가 도 9의 (B)에 대응한다는 점에 유의한다. 또한, 도 10에 도시된 바와 같이, 동일한 에칭 단계에서, 커패시터 전극(135)에 이르는 컨택트 홀(124)도 형성한다.
그 다음, 저항 마스크를 제거한 후, 투광성을 갖는 도전막을 형성한다. 투광성을 갖는 도전막은, 산화 인듐(In2O3)이나 산화 인듐 산화 주석 합금(In2O3-SnO2, ITO로 약기한다) 등을 스퍼터링법이나 진공 증착법등을 이용하여 형성된다. 도전막의 다른 재료로서, 질소를 포함하는 Al-Zn-O-N계 비-단결정 막, Zn-O-N계 비-단결정 막과 같은, 질소를 포함하는 Al-Zn-O계 비-단결정 막과, 질소를 포함하는 Sn-Zn-O-N계 비-단결정막을 이용할 수도 있다. Al-Zn-O-N계 산화물 반도체막에서의 아연의 상대적 비율(원자%)은 47 원자% 이하이고, 산화물 반도체막 내의 알루미늄의 상대적 비율(원자%)보다 크다는 점에 유의한다. 산화물 반도체막 내의 알루미늄의 상대적 비율(원자%)은, 투광성을 갖는 도전막 내의 질소의 상대적 비율(원자%)보다 크다. 이와 같은 재료는 염산계의 용액에 의해 에칭된다. 그러나, 특히 ITO의 에칭시에는 찌꺼기가 발생하기 쉽기 때문에, 에칭 가공성을 개선하기 위해서 산화 인듐 산화 아연 합금(In2O3-ZnO)을 이용할 수도 있다. 또한, 투광성을 갖는 도전막의 저항을 낮추기 위한 열 처리를 수행하는 경우, 이 열 처리는, 산화물 반도체층(103)의 저항을 증가시키는 열 처리로서 역할하여, 그 결과, 트랜지스터의 전기적 특성이 향상되고 전기적 특성의 격차가 저감된다.
그 다음, 제5 포토리소그래피 단계를 수행하여 저항 마스크를 형성한다. 그 다음, 불필요한 부분을 에칭 제거하여, 화소 전극층(110)을 형성한다. 화소 전극층(110)은, 제1 보호 절연층(107) 및 제2 보호 절연층(131)에 형성된 컨택트 홀을 통해 커패시터 전극(135)에 전기적으로 접속된다는 점에 유의한다.
또한, 제5 포토리소그래피 단계에 있어서, 제1 단자(121) 및 제2 단자(122)를 저항 마스크로 덮고, 투광성을 갖는 도전막(128 및 129)을 단자부에 남긴다. 투광성을 갖는 도전막(128 및 129)은, FPC와의 접속에 이용되는 전극 또는 배선의 역할을 한다. 제1 단자(121) 위에 형성된 투광성을 갖는 도전막(128)은, 게이트 배선의 입력 단자로서 기능하는 접속용 단자 전극이 된다. 제2 단자(122) 위에 형성된 투광성을 갖는 도전막(129)은, 소스 배선의 입력 단자로서 기능하는 접속용 단자 전극이 된다.
그 다음, 저항 마스크가 제거된다. 이 단계에서의 단면도를 도 9의 (C)에 나타낸다. 이 단계에서의 평면도가 도 11에 도시되어 있고, 점선 A1-A2 및 B1- B2를 따라 취해진 단면도가 도 9의 (C)에 대응한다. 본 실시예에서는, 화소 전극층(110)이 전기적으로 접속되어 있는 박막 트랜지스터(170)의 채널 형성 영역 및 게이트 전극층(101)과 화소 전극층(110)이 중첩하는 예를 설명하였지만, 본 발명은 특별히 이것으로만 한정되지 않으며, 박막 트랜지스터(170)의 채널 형성 영역은, 채널 형성 영역에 전기적으로 접속되어 있지 않은 근처 화소의 화소 전극층과 중첩할 수도 있다. 박막 트랜지스터(170)의 채널 형성 영역과 중첩하도록, 투광성을 갖는 도전막, 즉, 화소 전극층(110)을 형성할 때, 박막 트랜지스터의 신뢰성을 조사하기 위한 바이어스-온도 스트레스 시험(이하, BT시험이라고 함)에 있어서, BT시험 전과 후 사이에서 박막 트랜지스터(170)의 임계 전압 변화량을 저감할 수 있다.
도 12a 및 도 12b는 각각, 이 단계에서의 게이트 배선 단자부의 평면도 및 단면도이다. 도 12a는 도 12b의 라인 E1- E2를 따라 취해진 단면도이다. 도 12a에서, 제1 보호 절연층(154) 및 제2 보호 절연층(157) 위에 형성되는 투광성을 갖는 도전막(155)은, 입력 단자로서 기능하는 접속용 단자 전극이다. 또한, 도 12a의 단자부에 있어서, 게이트 배선과 동일한 재료로 형성되는 제1 단자(151)와, 소스 배선과 동일한 재료로 형성되는 접속 전극층(153)은, 그 사이에 게이트 절연층(152)이 개재된 채 서로 중첩하며, 투광성을 갖는 도전막(155)을 통해 서로 전기적으로 접속된다. 도 9의 (C)에서 투광성을 갖는 도전막(128)이 제1 단자(121)와 접촉하고 있는 부분은, 도 12a에서 투광성을 갖는 도전막(155)이 제1 단자(151)와 접촉하고 있는 부분에 대응하고 있다는 점에 유의한다.
도 12c 및 도 12d는 각각, 도 9의 (C)에 도시된 것과는 상이한 소스 배선 단자부의 단면도 및 평면도이다. 도 12c는, 도 12d의 라인 F1-F2를 따라 취해진 단면도이다. 도 12c에서, 제1 보호 절연층(154) 및 제2 보호 절연층(157) 위에 형성된 투광성을 갖는 도전막(155)은, 입력 단자로서 기능하는 접속용 단자 전극이다. 또한, 도 12c의 단자부에서, 게이트 배선과 동일한 재료로 형성되는 전극층(156)이, 소스 배선과 전기적으로 접속되는 제2 단자(150)의 아래에 위치해 있으며, 제2 단자(150)와의 사이에 게이트 절연층(152)이 개재된 채 제2 단자(150)와 중첩된다. 전극층(156)은 제2 단자(150)에 전기적으로 접속되지 않고, 전극층(156)의 전위를 제2 단자(150)와는 상이한 전위, 예를 들어, 플로팅, GND, 0 V 등으로 설정하면, 노이즈 또는 정전기 방지를 위한 커패시터를 형성할 수 있다. 또한, 제2 단자(150)는 투광성을 갖는 도전막(155)에 전기적으로 접속되며, 그 사이에는 제1 보호 절연층(154) 및 제2 보호 절연층(157)이 개재되어 있다.
화소 밀도에 따라, 복수의 게이트 배선, 소스 배선, 및 커패시터 배선이 제공된다. 또한, 단자부에서, 게이트 배선과 동일한 전위의 제1 단자, 소스 배선과 동일한 전위의 제2 단자, 커패시터 배선과 동일한 전위의 제3의 단자 등이 각각 복수 배치된다. 단자들 각각의 수는, 임의의 개수일 수 있으며, 단자들의 수는 실시자에 의해 적절하게 결정될 수 있다.
이들 5회의 포토리소그래피 단계를 통해, 5개의 포토마스크를 사용해, 바텀-게이트 스태거형 박막 트랜지스터인 박막 트랜지스터(170)을 포함하는 화소 박막 트랜지스터부 및 스토리지 커패시터를 완성할 수 있다. 화소들이 매트릭스 형태로 배열되어 있는 화소부의 각 화소에 박막 트랜지스터 및 스토리지 커패시터를 배치함으로써, 액티브 매트릭스 표시 장치를 제조하기 위한 기판들 중 하나가 얻어진다. 본 명세서에서는, 편의상, 이러한 기판을 액티브 매트릭스 기판이라고 부른다.
액티브 매트릭스 액정 표시 장치를 제조하는 경우, 액티브 매트릭스 기판과 대향 전극이 제공된 대향 기판은 서로 접합되며, 그 사이에 액정층이 개재된다. 대향 기판 위의 대향 전극과 전기적으로 접속된 공통 전극은, 액티브 매트릭스 기판 위에 제공되며, 공통 전극과 전기적으로 접속된 제4 단자가 단자부에 제공된다는 점에 유의한다. 이 제4 단자는, 공통 전극을, 예를 들어, GND 또는 0V와 같은 고정 전위로 설정하기 위해 제공된다.
대안으로서, 스토리지 커패시터의 구조는, 본 실시예에 설명된 것으로만 한정되지 않고, 예를 들어, 커패시터 배선을 제공하는 것 대신에, 화소 전극층이 인접 화소의 게이트 배선과 중첩하고, 그 사이에 게이트 절연층 및 보호 절연층이 개재되어, 스토리지 커패시터를 형성할 수도 있다.
액티브 매트릭스 기판과 대향 기판 사이에 액정층을 제공하기 위한 방법으로서, 액정 적하법(liquid crystal dripping method), 액정 주입법(liquid crystal injection method) 등이 있다. 도 13a 내지 도 13c는, 액티브 매트릭스 기판과 대향 기판 사이에 액정층을 제공하여 FPC 1924를 부착시킨 액정 표시 패널의 예를 도시한다. 도 13a의 표시 패널(1908)에서, 화소 전극층이 제공된 제1 기판(1920)과, 제1 기판(1920)에 대향하는 제2 기판(1923)이 밀폐재(1922)를 이용하여 서로 부착된다. 밀폐재(1922)는 표시부(1921)를 둘러싸도록 형성된다. 제1 기판(1920), 제2 기판(1923), 및 밀폐재(1922)에 의해 둘러싸인 영역에 액정층이 제공된다. 도 13a에 도시된 표시 패널(1908)에서, 액정은, 액정 적하법을 이용해 감압하에서 기판을 부착함으로써 밀폐된다. 한 쌍의 기판들 간의 간격은, 스페이서(spacer), 구체적으로는, 구형 스페이서나 기둥형 스페이서, 또는 밀폐재 내의 필러(filler) 등에 의해 유지된다. 스페이서는, 표시 패널(1908)을 구동시키는 액정 모드(TN 모드, VA 모드, IPS 모드등)에 따라 적절하게 선택될 수 있다는 점에 유의한다. IPS 모드에서 제2 기판에는 항상 전극이 제공되는 것은 아니지만, 그 외의 액정 모드에서 제2 기판에는 종종 대향 전극이 제공되고, 이 경우, 한 쌍의 기판을 부착시킬 때, 대향 전극을 제1 기판 위에 제공된 단자 전극에 전기적으로 접속하기 위한 접속도 역시 수행된다는 점에 유의한다.
도 13b는, 도 13a와는 상이한 액정 밀폐 방법을 이용하여 제조한 패널의 구조 예를 도시한다. 도 13b에서, 도 13a와 동일한 부분들에는 도 13a와 동일한 참조 번호를 이용한다는 점에 유의한다. 도 13b에 도시된 표시 패널에서, 액정 주입법 등을 이용하여 제1 밀폐재(1925)에 의해 형성된 액정 주입구를 통해 액정을 주입한 후, 액정 주입구를 제2 밀폐재(1926)로 밀폐한다.
도 13c는, 도 13a와는 상이한 패널의 구조 예를 도시한다. 도 13c에서, 도 13a와 동일한 부분들에는 도 13a와 동일한 참조 번호를 이용한다. 도 13c의 패널에서, 표시부를 구동하기 위한 구동 IC(1927)가 제1 기판(1920)에 탑재되어, 회로를 집적화하고 있다.
또한, 필요하다면, 편광기, 반사 방지 필름, 칼라 필터와 같은 희망하는 광학 필름을 도 13a 내지 도 13c에 도시된 표시 패널에 대해 적절하게 제공한다.
도 14a 및 도 14b의 블록도는, 도 13c에 대응하는 액티브 매트릭스형의 액정 표시 장치의 블럭도의 구성을 도시한다. 도 14a에는, 기판(1300) 위에 제공된 표시부(1301) 및 기판(1300) 외부에 접속된 구동부(1302)의 구조가 도시되어 있다. 구동부(1302)는, 신호선 구동 회로(1303), 주사선 구동 회로(1304) 등을 포함한다. 표시부(1301)에서, 복수의 화소(1305)가 매트릭스로 제공된다.
도 14a에서, 주사선 구동 회로(1304)로부터 외부 접속 단자(1309)를 통해 주사선(1306)에 주사 신호가 공급된다. 또한, 신호선 구동 회로(1303)로부터 외부 접속 단자(1309)를 통해 신호선(1308)에 데이터가 공급된다. 주사선(1306)의 첫째 행으로부터 화소(1305)가 순차적으로 선택되는 방식으로, 주사선(1306)으로부터 주사 신호를 공급한다.
본 실시예에서, 구동부(1302)는 기판(1300) 외부에 형성되며, TAB(Tape Automated Bonding) 방식에 의해 FPC(Flexible Printed Circuit)에 탑재될 수 있다는 점에 유의한다. 대안으로서, 구동부(1302)는, COG(Chip on Glass) 방식에 의해 기판(1300)에 탑재가능하다.
본 실시예에서 구동부(1302)는 기판(1300) 외부에 형성되며, 단결정 반도체를 이용하는 트랜지스터를 이용하여 형성한다는 점에 유의한다. 따라서, 구동부(1302)에서는, 구동 주파수의 향상, 구동 전압의 저감에 의한 낮은 소비 전력, 출력 신호에서의 격차의 억제와 같은 잇점들을 얻을 수 있다. 신호, 전압, 또는 전류 등은, 주사선 구동 회로(1304) 및 신호선 구동 회로(1303)로부터 외부 접속 단자(1309)를 통해 입력된다는 점에 유의한다.
도 14a에서, 주사선 구동 회로(1304)는, G1 내지 Gn의 n개 주사선(1306)에 접속된다. 최소 화상 단위를 RGB(R：빨강, G：초록, B：파랑)의 3개의 화소로 구성하는 경우를 고려할 때, 신호선 구동 회로(1303)는, R에 대응하는 신호선 SR1 내지 SRm의 m개 신호선과, G에 대응하는 신호선 SG1 내지 신호선 SGm의 m개 신호선과, B에 대응하는 SB1 내지 SBm의 m개 신호선, 총 3*m개의 신호선에 접속된다. 즉, 도 14b에 도시된 바와 같이, 각각의 색 요소에 신호선이 제공되고, 이 신호선으로부터 각각의 색 요소에 대응하는 화소에 데이터가 공급되어, 화소(1305)는 원하는 색상을 표시할 수 있게 된다.
도 15의 타이밍 차트는, 1 프레임 기간의 행 선택 기간(표시 장치의 한개 행의 화소의 주사 기간)에서 주사선(1306)(예를 들어, G1, Gn)을 선택하기 위한 주사 신호, 및 신호선(1308)(예를 들어, SR1)의 데이터 신호를 도시하고 있다.
도 14a 및 도 14b의 블록도에서, 각 화소에는, n채널 트랜지스터인 박막 트랜지스터(170)가 제공된다는 점에 유의한다. 또한 도 15에서는, n채널 트랜지스터의 온 또는 오프를 제어하는 경우 화소의 구동에 대해 설명한다.
도 15의 타이밍 차트에서, 1 화면 분의 화상이 표시되는 1 프레임 기간을, 관찰자가 잔상감을 느끼지 않게 적어도 1/120초(≒8.3ms)로 (보다 바람직하게는 1/240초) 설정하고 주사선의 개수를 n으로 설정한다는 가정하에, 행 선택 기간은 1/(120×n) 초가 된다. 2000개의 주사선(4096×2160 화소, 3840×2160 화소등의 이른바 4k2k 영상을 상정)을 갖는 표시 장치의 경우, 배선에 기인하는 신호의 지연 등을 고려하지 않는다면, 행 선택 기간은 1/240000초(≒4.2μs)가 된다.
주사선의 개수를, 예를 들어, 2000개로 증가시키는 경우에도, 각 화소에 배치되는 박막 트랜지스터(170)는 투광성을 가지고 있기 때문에, 높은 개구율이 실현될 수 있다.
액티브 매트릭스형의 액정 표시 장치(예를 들어, TN 방식 액정 표시 장치)에서, 매트릭스 형태로 배치된 화소 전극층은, 화면위에 표시 패턴을 형성하도록 구동된다. 구체적으로는, 선택된 화소 전극층과 그 화소 전극층에 대응하는 대향 전극 사이에 전압이 인가되어, 화소 전극층과 대향 전극 사이에 배치된 액정층이 광학적으로 변조된다. 이러한 광학적 변조는 관찰자에 의해 표시 패턴으로서 인식된다.
TN 방식의 액정 표시 장치에서, 액정은 한 쌍의 기판 사이에서 90°로 트위스트된 상태(twisted state)로 배열되고, 편광 소자의 흡수축 방향은 러빙 방향(rubbing direction)과 거의 평행, 또는 거의 직교가 되도록 배열된다. 이러한 TN 방식의 액정 표시 장치에서, 화소 전극층에 전압이 인가되지 않을 때, 백 라이트와 같은 광원으로부터의 입사광은 광원측의 편광 소자에서 직선 편광이 되고, 이 직선 편광은 액정층의 트위스트를 따라 투과된다. 또한, 다른 편광 소자의 투과축이 직선 편광의 방위각과 일치할 때, 직선 편광이 모두 방출되어 흰색을 표시(노멀리-화이트 표시)한다.
또한, 풀 컬러 액정 표시 장치의 경우, 칼라 필터가 제공되고 화소 전극층에 전압이 인가되지 않을 때 칼라 표시가 수행된다. 대안으로서, 화소 전극층에 전압을 인가할 때, 광원으로부터의 입사광은 광원측의 편광 소자에서 직선 편광되고, 액정층에 포함되는 액정 분자축의 평균적인 배향 방향을 나타내는 단위 벡터의 방향은 기판면과 거의 수직이 된다. 따라서, 직선 편광은 광원측의 방위각의 변경없이 투과되고, 그 방위각은 다른 편광 소자의 흡수축과 일치하며, 검정 표시가 얻어진다.
본 실시예에서는, TN 방식의 액정 표시 장치의 일례를 나타냈지만; 특별히 제한되지 않으며, 본 발명은 다양한 모드의 액정 표시 장치에 적용될 수 있다. 예를 들어, 시야각 특성을 개선하기 위한 방법으로서, 본 발명은, 기판의 주표면에 대해 수평 방향의 전계를 액정층에 인가하는 측면 전계 방식(IPS라고도 부른다)에도 적용할 수 있다. 또한, 본 발명은, 음의 유전율 이방성을 갖는 네마틱 액정 재료를 액정 재료로서 이용하며 배향막으로서 수직 배향막을 이용하는 방법에도 적용할 수 있다. 이 수직 배향막을 이용하는 방법은, 전압 제어 복굴절(ECB라고도 언급함) 방법들 중 하나이며, 투과율은 액정 분자의 복굴절성을 이용해 제어된다.
응답 속도를 개선하기 위한 방법으로서, 강유전성 액정이나 반강유전성 액정을 이용하여 동영상에 대응할 수 있도록 액정층의 응답 속도를 향상시킬 수도 있다.
대안으로서, 배향막이 필요하지 않은 블루상(blue phase)을 나타내는 액정을 이용할 수도 있다. 블루상은 액정상들 중 하나로서, 콜레스테릭 액정의 온도를 상승시키는 동안 콜레스테릭상이 등방상으로 전이되기 직전에 나타나는 상이다. 블루상은 좁은 온도 범위에서만 나타나기 때문에, 온도 범위를 개선하기 위해서 액정층에 대해 5 중량% 이상의 카이럴제를 포함하는 액정 조성물이 이용된다. 블루상을 나타내는 액정과 카이럴제를 포함하는 액정 조성물은, 1 msec 이하의 짧은 응답 시간을 가지며, 광학적 등방성이기 때문에, 배향 처리가 불필요하고, 시야각 의존성이 작다.
또한, 본 발명은, OCB(Optical Compensate Birefringence) 모드를 채용한 투과형 액정 표시 장치에 적용할 수도 있다. OCB 모드는, 한 쌍의 기판 사이의 액정층을 벤드 배향(bend alignment)이라 불리는 상태로 만듦으로써 액정층의 응답 속도를 향상시킨다. 액정층과 접하는 제1 배향막의 프리틸트각과, 액정층과 접하는 제2 배향막의 프리틸트각이 역전됨으로써, 벤드 배향이 행해진다. 이 OCB 모드에서, 액정층을, 초기의 스플레이 배향(splay alignment)으로부터 벤드 배향이라고 불리는 상태로 전이시킬 필요가 있다.
또한, 본 발명은, 수직 배향 모드를 채용한 투과형 액정 표시 장치에 적용할 수도 있다. 수직 배향 모드를 채용한 투과형 액정 표시 장치에서, 1 화소는 복수의 부화소로 설정되고, 각 부화소의 중앙에 위치하는 대향 기판에 볼록부를 제공함으로써, 1 화소의 배향 분할(멀티 도메인화)이 수행된다. 따라서, 광시야각을 달성하기 위한 구동 방법이 채용될 수 있다. 이 구동 방법은 부화소 구동이라 불린다.
광시야각을 실현하기 위해서, 부화소 구동을 위해 1 화소를 복수의 부화소로 분할해도 각 화소에 배치하는 박막 트랜지스터(170)는 투광성을 가지고 있기 때문에, 높은 개구율을 실현할 수 있다.
동영상 표시에 있어서, 액정 표시 장치는, 액정 분자 자체의 긴 응답 시간 때문에, 동영상의 흐려짐과 잔상의 문제가 있다. 액정 표시 장치의 동영상 특성을 개선하기 위해, 매 한 프레임 걸러 한 프레임마다 전체 화면 위에 검정색이 표시되는 소위, 검정색 삽입이라 불리는 구동 기술을 사용한다.
또한, 소위, 배속 구동으로 불리는 구동 기술도 있다. 배속 구동에서, 수직 동기 주파수는 통상의 수직 동기 주파수보다 1.5배 이상, 양호하게는 2배 이상으로 설정됨으로써, 동영상 특성이 개선된다.
추가의 대안으로서, 액정 표시 장치의 동영상 특성을 개선하기 위해, 복수의 LED(발광 다이오드) 광원 또는 복수의 EL 광원을 이용해 백 라이트로서 면광원을 형성하고, 면광원의 각 광원을 1 프레임 기간 내에서 펄스화된 방식으로 독립적으로 구동하는 구동 기술도 있다. 면광원으로서, 3 종류 이상의 LED를 이용할 수도 있고, 백색 발광의 LED를 이용할 수도 있다. 복수의 LED를 독립적으로 제어할 수 있기 때문에, LED의 발광 타이밍을, 액정층이 광학적으로 변조되는 타이밍과 동기화할 수 있다. 이 구동 기술에 따르면, LED를 부분적으로 소등할 수가 있기 때문에, 특히, 한 화면 위에서 차지하는 검정색 표시 영역의 비율이 많은 영상을 표시하는 경우, 소비 전력의 저감 효과를 얻을 수 있다.
이러한 구동 기술들을 조합함으로써, 액정 표시 장치의 동영상 특성등의 표시 특성을 종래의 액정 표시 장치보다 개선할 수 있다.
본 명세서에 개시하는 n채널형의 트랜지스터는, 채널 형성 영역에 대해 산화물 반도체막을 이용하고 있어 양호한 동적 특성을 가지기 때문에, 이러한 구동 기술들과 조합할 수 있다.
박막 트랜지스터에 대해 산화물 반도체를 이용함으로써, 제조 비용을 저감할 수 있다. 탈수화 또는 탈수소화를 위한 열 처리에 의해 불순물인 수분 등을 저감해 산화물 반도체막의 순도를 높이기 때문에, 피착 챔버 내의 이슬점(dew point)을 낮춘 특별한 스퍼터링 장치나 초고순도의 산화물 반도체 타겟을 이용할 필요가 없다. 따라서, 양호한 전기적 특성과 높은 신뢰성을 갖는 박막 트랜지스터를 포함하는 반도체 장치를 제조할 수 있다.
산화물 반도체층의 채널 형성 영역은 고저항 영역이므로, 박막 트랜지스터의 전기적 특성은 안정화되고, 오프 전류의 증가 등을 방지할 수 있다. 따라서, 양호한 전기적 특성과 높은 신뢰성을 갖는 박막 트랜지스터를 포함하는 반도체 장치를 제공할 수 있다.
본 실시예는, 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현할 수 있다.
[실시예 7]
반도체 장치로서 발광 표시 장치의 예를 설명할 것이다. 표시 장치에 포함된 표시 소자로서, 여기서는 전계 발광(electroluminescence)을 이용하는 발광 소자를 설명한다. 전계 발광을 이용하는 발광 소자는, 발광 재료가 유기 화합물인지 또는 무기 화합물인지에 따라 분류된다. 일반적으로, 전자는 유기 EL 소자라 불리고, 후자는 무기 EL 소자라 불린다.
유기 EL 소자에서, 발광 소자에 전압을 인가함으로써, 한 쌍의 전극으로부터 발광 유기 화합물을 포함하는 층 내로 전자 및 정공이 주입되어, 전류가 흐른다. 그 다음, 캐리어(전자 및 정공)가 재결합함으로써, 발광 유기 화합물이 여기된다. 발광 유기 화합물이 여기 상태로부터 기저 상태에 돌아옴으로써, 발광한다. 이와 같은 메카니즘 덕택에, 이러한 발광 소자는, 전류 여기형 발광 소자라 불린다.
무기 EL 소자는, 그 소자 구성에 따라 분산형 무기 EL 소자와 박막형 무기 EL소자로 분류된다. 분산형 무기 EL 소자는, 발광 재료의 입자를 바인더(binder) 내에 분산시킨 발광층을 가지며, 그 발광 메카니즘은 도너 준위와 억셉터-준위를 이용하는 도너-억셉터-재결합형 발광이다. 박막형 무기 EL 소자는, 유전체층들 사이에 발광층을 끼우고, 이것을 전극들 사이에 더 끼운 구조를 가지며, 그 발광 메카니즘은 금속 이온들 중 내측-쉘 전자 천이를 이용하는 국부형 발광이다. 여기서는 발광 소자로서 유기 EL 소자를 이용해 설명한다는 점에 유의한다.
도 16은, 반도체 장치의 예로서, 디지털 시간 계조 구동을 적용할 수 있는 화소 구조의 일례를 나타내는 도면이다.
디지털 시간 계조 방법에 의해 구동될 수 있는 화소의 구조 및 동작에 대해 설명한다. 여기서는, 하나의 화소가 2개의 n채널형의 트랜지스터를 포함하고 각 트랜지스터는 채널 형성 영역에 대해 산화물 반도체층을 이용하는 예를 설명한다.
화소(6400)는, 스위칭용 트랜지스터(6401), 구동용 트랜지스터(6402), 발광 소자(6404), 및 커패시터 소자(6403)를 포함한다. 스위칭용 트랜지스터(6401)의 게이트는 주사선(6406)에 접속되고, 스위칭용 트랜지스터(6401)의 제1 전극(소스 전극 및 드레인 전극 중 하나)은 신호선(6405)에 접속되며, 스위칭용 트랜지스터(6401)의 제2 전극(소스 전극 및 드레인 전극 중 다른 하나)은 구동용 트랜지스터(6402)의 게이트에 접속되고 있다. 구동용 트랜지스터(6402)의 게이트는 커패시터(6403)를 통해 전원선(6407)에 접속되고, 구동용 트랜지스터(6402)의 제1 전극은 전원선(6407)에 접속되며, 구동용 트랜지스터(6402)의 제2 전극은 발광 소자(6404)의 제1 전극(화소 전극층)에 접속되고 있다. 발광 소자(6404)의 제2 전극은 공통 전극(6408)에 대응한다. 공통 전극(6408)은, 동일 기판 위에 제공된 공통 전위선에 전기적으로 접속된다.
발광 소자(6404)의 제2 전극(공통 전극 6408)은 저전원 전위가 설정되어 있다는 점에 유의한다. 저전원 전위는, 전원선(6407)에 공급되는 고전원 전위보다 낮다. 예를 들어, 저전원 전위로서 GND, 0V 등이 설정될 수 있다. 고전원 전위와 저전원 전위 사이의 전위차를 발광 소자(6404)에 인가해, 발광 소자(6404)에 전류를 흘림으로써 발광 소자(6404)를 발광시킨다. 따라서, 고전원 전위와 저전원 전위 사이의 전위차가 발광 소자(6404)의 순방향 임계 전압 이상이 되도록 각각의 전위를 설정한다.
커패시터(6403) 대신에 구동용 트랜지스터(6402)의 게이트 커패시턴스를 이용하면, 커패시터(6403)를 생략할 수 있다. 채널 형성 영역과 게이트 전극 사이에 구동용 트랜지스터(6402)의 게이트 커패시턴스를 형성할 수도 있다.
여기서, 전압-입력 전압-구동 방식의 경우, 구동용 트랜지스터(6402)의 게이트에 비디오 신호를 입력하여 구동용 트랜지스터(6402)를 완전히 턴온 또는 턴오프시킬 수 있다. 즉, 구동용 트랜지스터(6402)는 선형 영역에서 동작하기 때문에, 전원선(6407)의 전압보다 높은 전압이 구동용 트랜지스터(6402)의 게이트에 인가된다. 신호선(6405)에는, (전원선 전압＋구동용 트랜지스터(6402)의 Vth) 이상이 전압이 인가된다는 점에 유의한다.
디지털 시간 계조 방법 대신에, 아날로그 계조 방법을 이용하는 경우, 상이한 방식으로 신호를 입력함으로써, 도 16에서와 동일한 화소 구조를 이용할 수 있다.
아날로그 계조 구동 방법을 이용하는 경우, 구동용 트랜지스터(6402)의 게이트에는 발광 소자(6404)의 "순방향 전압＋구동용 트랜지스터(6402)의 Vth" 이상의 전압이 인가된다. 발광 소자(6404)의 순방향 전압이란, 소망 휘도를 달성하기 위한 전압을 말하며, 적어도 순방향 임계 전압을 포함한다. 구동용 트랜지스터(6402)가 포화 영역에서 동작하는 것을 가능케하는 비디오 신호를 입력함으로써, 발광 소자(6404)에 전류를 흘릴 수 있다. 구동용 트랜지스터(6402)가 포화 영역에서 동작할 수 있도록 하기 위해, 전원선(6407)의 전위는, 구동용 트랜지스터(6402)의 게이트 전위보다 높다. 아날로그 비디오 신호에 의해, 비디오 신호에 따른 전류를 발광 소자(6404)에 흘려 아날로그 계조 구동 방법을 수행할 수 있다.
화소 구조는, 도 16에 도시된 구조만으로 제한되지 않는다는 점에 유의한다. 예를 들어, 도 16의 화소는, 스위치, 저항, 커패시터, 트랜지스터, 논리 회로 등을 더 포함할 수 있다.
그 다음, 발광 소자의 구조를 도 17a 내지 도 17c를 참조하여 설명한다. 여기서는, n채널 구동용 TFT를 예로 들어, 화소의 단면 구조를 설명한다. 도 17a, 도 17b 및 도 17c에 도시된 반도체 장치에 이용되는 구동용 TFT(7001, 7011, 및 7021)는, 실시예 1에 설명된 박막 트랜지스터와 유사한 방식으로 제조될 수 있으며, 산화물 반도체층을 포함한 신뢰성이 높은 박막 트랜지스터이다. 대안으로서, 구동용 TFT(7001, 7011, 및 7021)로서, 실시예 2또는 실시예 3에 설명된 박막 트랜지스터를 사용할 수도 있다.
발광 소자로부터 방출된 광을 추출하기 위하여, 애노드(anode)와 캐소드(cathode) 중 적어도 하나가 광을 투과시킬 것이 요구된다. 기판 위에 박막 트랜지스터 및 발광 소자를 형성한다. 발광 소자는, 기판의 반대 면을 통해 광을 추출하는 상부면 방출 구조나, 기판측의 면을 통해 광을 추출하는 하부면 방출 구조나, 기판측 및 기판과는 반대측의 면을 통해 광을 추출하는 양면 방출 구조를 가질 수 있다. 화소 구조는 이들 방출 구조들 중 임의의 구조를 갖는 발광 소자에 적용될 수 있다.
도 17a를 참조하여 상부면 방출 구조를 갖는 발광 소자를 설명한다.
도 17a는, 구동용 TFT(7001)가 n형 TFT이고 발광 소자(7002)로부터 애노드(7005) 측으로 광이 방출되는 화소의 단면도이다. 도 17a에서, 발광 소자(7002)의 캐소드(7003)는 구동용 TFT(7001)에 전기적으로 접속되고, 발광층(7004) 및 애노드(7005)가 이 순서로 캐소드(7003) 위에 적층되어 있다. 또한, 구동용 TFT(7001)는 질화 규소막이나 질화 알루미늄막 등인 보호 절연층(7006)으로 피복되고, 한층 더 평탄화 절연막(7007)으로 피복된다. 캐소드(7003)는, 일 함수가 작고 빛을 반사하는 다양한 도전 재료를 이용하여 형성할 수 있다. 예를 들어, 바람직하게는 Ca, Al, MgAg, AlLi 등이 사용된다. 발광층(7004)은, 단일 층 또는 적층된 복수의 층을 이용하여 형성할 수 있다. 복수의 층을 이용하여 발광층(7004)을 형성하는 경우, 전자 주입층, 전자 수송층, 발광층, 홀 수송층, 홀 주입층을 이 순서대로 캐소드(7003) 위에 적층함으로써 발광층(7004)을 형성한다. 그러나, 이러한 층들을 모두 제공할 필요는 없다. 애노드(7005)는, 산화 텅스텐을 포함한 인듐 산화물막, 산화 텅스텐을 포함한 인듐 아연 산화물막, 산화 티탄을 포함한 인듐 산화물막, 산화 티탄을 포함한 인듐 주석 산화물막, 인듐 주석 산화물(이하, ITO라 언급됨)막, 인듐 아연 산화물, 산화 규소를 첨가한 인듐 주석 산화물과 같은 투광성을 갖는 도전막을 이용하여 형성된다.
또한, 캐소드(7003)는, 격벽(7009)에 의해, 인접 화소의 캐소드(7008)로부터 절연되고 있다. 인접 화소의 캐소드(7008)는, 구동용 TFT(7001)의 산화물 반도체층 및 게이트 절연층과 중첩한다. 박막 트랜지스터의 신뢰성을 검사하기 위한 바이어스-온도 스트레스 시험(이하, BT시험이라고 한다)이 실행되는 경우, 구동용 TFT(7001)의 채널 형성 영역과 중첩하는 인접 화소의 캐소드(7008)를 형성함으로써, BT시험 전후에 있어서의 구동용 TFT(7001)의 임계 전압의 변화량을 저감할 수 있다.
발광층(7004)이 캐소드(7003)와 애노드(7005) 사이에 끼어 있는 영역은 발광 소자(7002)에 대응한다. 도 17a에 도시된 화소의 경우, 화살표로 표시된 바와 같이 발광 소자(7002)로부터 애노드(7005) 측으로 광이 방출된다.
그 다음, 하부면 방출 구조를 갖는 발광 소자에 대해 도 17b를 이용해 설명한다. 도 17b는, 구동용 TFT(7011)가 n형 TFT이고 발광 소자(7012)로부터 애노드(7013) 측으로 광이 방출되는 경우의 화소의 단면도이다. 도 17b에서, 구동용 TFT(7011)에 전기적으로 접속된 투광성을 갖는 도전막(7017) 위에, 발광 소자(7012)의 캐소드(7013)가 형성되고, 발광층(7014) 및 애노드(7015)는 이 순서대로 캐소드(7013) 위에 적층되고 있다. 애노드(7015)가 투광성을 가질 때 애노드(7015)를 덮도록 광을 반사 또는 차단하기 위한 차광막(7016) 형성될 수도 있다. 캐소드(7013)의 경우, 일 함수가 작은 도전성 재료로 캐소드(7013)를 형성하기만 한다면, 도 17a의 경우와 마찬가지로, 다양한 재료를 이용할 수 있다. 캐소드(7013)는, 광을 투과시킬 수 있는 두께(바람직하게는, 약 5 nm 내지 30 nm정도)를 갖도록 형성된다. 예를 들어, 20 nm의 두께를 갖는 알루미늄막을 캐소드(7013)로서 이용할 수 있다. 도 17a와 유사하게, 발광층(7014)은 단일층을 이용하여 형성하거나 또는 복수의 층을 적층하여 형성할 수도 있다. 애노드(7015)는 광을 투과시킬 필요는 없지만, 도 17a의 경우에서와 같이, 투광성을 갖는 도전성 재료를 이용해 형성할 수 있다. 차광막(7016)으로서, 예를 들어 광을 반사하는 금속 등을 이용할 수가 있지만, 금속막으로 한정되지 않는다. 예를 들어, 검정색의 안료를 첨가한 수지 등을 이용할 수도 있다.
또한, 캐소드(7013)는, 격벽(7019)에 의해, 인접 화소의 캐소드(7018)로부터 절연되고 있다. 인접 화소의 캐소드(7018)는, 구동용 TFT(7011)의 산화물 반도체층 및 게이트 절연층과 중첩한다. 박막 트랜지스터의 신뢰성을 검사하기 위한 바이어스-온도 스트레스 시험(이하, BT시험이라고 한다)이 실행되는 경우, 구동용 TFT(7011)의 채널 형성 영역과 중첩하는 인접 화소의 캐소드(7018)를 형성함으로써, BT시험 전후에 있어서의 구동용 TFT(7011)의 임계 전압의 변화량을 저감할 수 있다.
발광층(7014)이 캐소드(7013)와 애노드(7015) 사이에 끼어 있는 영역은 발광 소자(7012)에 대응한다. 도 17b에 도시된 화소의 경우, 화살표로 표시된 바와 같이 발광 소자(7012)로부터 캐소드(7013) 측으로 광이 방출된다.
또한, 구동용 TFT(7011)는 투광성을 가지고 있기 때문에, 발광 소자(7012)에 인접한 화소의 발광 소자로부터 방출된 광은, 화살표로 표시된 바와 같이 구동용 TFT(7011)를 통해 캐소드(7013) 측으로 방출된다.
그 다음, 양면 방출 구조를 갖는 발광 소자에 대해 도 17c를 참조하여 설명한다. 도 17c에서, 구동용 TFT(7021)에 전기적으로 접속된 투광성을 갖는 도전막(7027) 위에, 발광 소자(7022)의 캐소드(7023)가 형성되고, 발광층(7024) 및 애노드(7025)는 이 순서대로 캐소드(7023) 위에 적층되고 있다. 도 17a의 경우에서와 같이, 일 함수가 작은 도전성 재료를 이용하여 캐소드(7023)를 형성하기만 한다면, 캐소드(7023)는 다양한 재료를 이용하여 형성될 수 있다. 캐소드(7023)는, 광을 투과시킬 수 있는 두께를 갖도록 형성된다. 예를 들어, 20 nm의 두께를 갖는 알루미늄막을 캐소드(7023)로서 이용할 수 있다. 발광층(7024)은, 도 17a의 경우에서와 같이 단일 층 또는 적층된 복수의 층을 이용하여 형성할 수 있다. 도 17a의 경우에서와 같이, 애노드(7025)는 투광성을 갖는 도전 재료를 이용하여 형성할 수 있다.
캐소드(7023)는, 격벽(7029)에 의해, 인접 화소의 캐소드(7028)로부터 절연되고 있다. 인접 화소의 캐소드(7028)는, 구동용 TFT(7021)의 산화물 반도체층 및 게이트 절연층과 중첩한다. 박막 트랜지스터의 신뢰성을 검사하기 위한 바이어스-온도 스트레스 시험(이하, BT시험이라고 한다)이 실행되는 경우, 구동용 TFT(7021)의 채널 형성 영역과 중첩하는 인접 화소의 캐소드(7028)를 형성함으로써, BT시험 전후에 있어서의 구동용 TFT(7021)의 임계 전압의 변화량을 저감할 수 있다.
캐소드(7023), 발광층(7024), 및 애노드(7025)가 서로 중첩하고 있는 부분이 발광 소자(7022)에 대응한다. 도 17c에 도시된 화소의 경우, 화살표로 표시된 바와 같이 발광 소자(7022)로부터 애노드(7025) 측과 캐소드(7023) 측으로 광이 방출된다.
또한, 구동용 TFT(7021)는 투광성을 가지기 때문에, 발광 소자(7022)에 인접한 화소의 발광 소자로부터 방출된 광은, 화살표로 표시된 바와 같이 구동용 TFT(7021)를 통해 캐소드(7023) 측으로 방출된다.
본 실시예에서는 화소 전극층에 해당하는 캐소드가 인접 화소의 TFT의 채널 형성 영역과 중첩하는 예를 설명하였지만, 본 발명은 특별히 이 예로만 한정되지 않으며, 캐소드에 전기적으로 접속되어 있는 TFT의 채널 형성 영역과 캐소드가 중첩하는 구조도 역시 이용할 수 있다.
여기서는 발광 소자로서 유기 EL 소자를 설명하였지만, 발광 소자로서 무기 EL 소자를 제공할 수도 있다.
발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 TFT)가 발광 소자에 전기적으로 접속되어 있는 예를 설명하였지만, 구동용 TFT와 발광 소자 사이에 전류 제어용 TFT가 접속되어 있는 구조를 이용할 수도 있다는 점에 유의한다.
반도체 장치의 구조는 도 17a 내지 도 17c에 도시된 구조만으로 제한되는 것은 아니고, 본 명세서에 개시된 기술에 기초하여 다양한 방식으로 변형될 수 있다는 점에 유의한다.
이상의 단계들을 통해, 반도체 장치로서 신뢰성이 높은 발광 표시 장치(표시 패널)를 제조할 수 있다.
본 실시예는, 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현할 수 있다.
[실시예 8]
본 명세서에서 개시된 실시예 1 내지 7 중 임의의 하나에서 설명된 공정에 의해 제조되는 박막 트랜지스터를 포함한 반도체 장치는, 다양한 전자기기(오락 기기 포함)에 적용할 수 있다. 전자 기기의 예로서는, 텔레비전 장치(텔레비전, 또는 텔레비전 수상기라고도 함), 컴퓨터용등의 모니터, 디지털 카메라나 디지털 비디오 카메라와 같은 카메라, 디지털 포토 프레임, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말기, 오디오 재생 장치, 파칭코기 등과 같은 대형 게임기 등이 포함된다.
도 18a는, 휴대 전화기(1000)의 일례를 나타내고 있다. 휴대 전화기(1000)는, 하우징(1001)에 포함된 표시부(1002), 조작 버튼(1003), 외부 접속 포트(1004), 스피커(1005), 마이크(1006) 등을 포함한다.
도 18a에 도시된 휴대 전화기(1000)의 표시부(1002)를 손가락 등으로 터치하면, 휴대 전화기(1000)에 정보를 입력할 수 있다. 또한, 전화를 걸거나 메일을 쓰는 등의 동작은, 표시부(1002)를 손가락등으로 터치함으로써 수행될 수 있다.
표시부(1002)에는 주로 3개의 화면 모드가 있다. 제1 모드는 주로 화상을 표시하기 위한 표시 모드이다. 제2 모드는 주로 텍스트와 같은 데이터를 입력하기 위한 입력 모드이다. 제3 모드는 표시 모드와 입력 모드의 2개의 모드가 혼합된 표시 및 입력 모드이다.
예를 들어, 전화를 걸거나 메일을 작성하는 경우, 표시부(1002)에 대해 주로 텍스트를 입력하기 위한 텍스트 입력 모드가 선택되어, 화면 위에 표시된 텍스트가 입력될 수 있다. 이 경우, 표시부(1002)의 화면의 대부분에 키보드 또는 번호 버턴을 표시하는 것이 바람직하다.
또한, 휴대 전화기(1000) 내부에, 자이로스코프 또는 가속도 센서와 같은 기울기를 검출하는 센서를 포함하는 검출 장치를 제공하면, 휴대 전화기(1000)의 방향(휴대 전화기(1000)가 풍경화 모드 또는 인물화 모드용으로 가로 또는 세로로 배치되어 있는지)을 판단함으로써 표시부(1002)의 화면 표시를 자동적으로 전환할 수 있다.
화면 모드는, 표시부(1002)를 터치하거나 하우징(1001)의 조작 버튼(1003)을 작동함으로써 전환된다. 대안으로서, 표시부(1002) 위에 표시되는 화상의 종류에 따라 화면 모드가 전환될 수 있다. 예를 들어, 표시부에 표시되는 화상의 신호가 동영상의 데이터의 신호이면, 화면 모드는 표시 모드로 전환된다. 그 신호가 텍스트 데이터의 신호이면, 화면 모드는 입력 모드로 전환된다.
또한, 입력 모드에서, 표시부(1002)의 터치에 의한 입력이 소정 기간 동안 없는 때에는, 표시부(1002)에서 광 센서에 의해 검출되는 신호를 검출하는 동안, 입력 모드로부터 표시 모드로 전환하도록 화면 모드를 제어할 수도 있다.
표시부(1002)는, 이미지 센서로서 기능할 수 있다. 예를 들어, 표시부(1002)에 손바닥이나 손가락 등을 터치할 때, 장문, 지문 등을 취하여, 개인 인증을 수행할 수 있다. 또한, 근적외선을 방출하는 백 라이트 또는 근적외선을 방출하는 센싱용 광원을 표시부에 제공함으로써, 손가락 정맥, 손바닥 정맥 등을 취할 수 있다.
표시부(1002)에는, 실시예 1에서 설명된 복수의 박막 트랜지스터를 배열한다. 박막 트랜지스터 및 배선은 투광성을 가지고 있기 때문에, 표시부(1002)에 광 센서를 제공하는 경우에는 박막 트랜지스터 및 배선이 입사광을 차단하지 않기 때문에 효과적이다. 또한, 근적외선을 방출하는 백 라이트 또는 근적외선을 방출하는 센싱용 광원을 표시부에 제공하는 경우에도, 박막 트랜지스터 및 배선이 광을 차단하지 않기 때문에 효과적이다.
도 18b는 또한, 휴대 전화기의 일례를 나타내고 있다. 도 18b에 도시된 휴대형 정보 단말기 예는, 복수의 기능을 갖출 수 있다. 예를 들어, 전화 기능 외에도, 휴대형 정보 단말기는, 컴퓨터를 병합함으로써 다양한 데이터 처리 기능을 갖출 수 있다.
도 18b에 도시된 휴대형 정보 단말기는, 하우징(1800) 및 하우징(1801)을 갖는다. 하우징(1800)은, 표시 패널(1802), 스피커(1803), 마이크로폰(1804), 포인팅 장치(1806), 카메라용 렌즈(1807), 외부 접속 단자(1808) 등을 포함한다. 하우징(1801)은, 키보드(1810), 외부 메모리 슬롯(1811) 등을 포함한다. 또한, 안테나가 하우징(1801) 내에 병합된다.
표시 패널(1802)에는 터치 패널이 제공된다. 영상으로서 표시되고 있는 복수의 조작 키(1805)가 도 18b에서 점선으로 도시되어 있다.
또한, 상기 구성 외에도, 비접촉 IC 칩, 소형 메모리 장치 등이 병합될 수 있다.
본 발명의 표시 장치는 표시 패널(1802)에 대해 이용될 수 있고, 응용 모드에 따라 적절하게 표시 방향이 변경될 수 있다. 또한, 표시 장치는, 표시 패널(1802)과 동일한 표면에 카메라용 렌즈(1807)를 갖추고 있기 때문에, 화상 전화로서 이용될 수 있다. 스피커(1803) 및 마이크로폰(1804)은, 음성 통화 뿐만 아니라, 화상 전화, 녹음, 재생 등을 위해 이용될 수 있다. 게다가, 하우징(1800 및 1801)은, 도 18b에 도시된 바와 같이 슬라이딩에 의해 하나가 다른 하나 위에 겹치도록 움직일 수 있어서, 휴대 정보 단말기의 크기가 줄어들어 휴대하기에 적합하게 된다.
외부 접속 단자(1808)는, AC어댑터 및 USB 케이블과 같은 각종 케이블에 접속가능하고, 충전 및 퍼스널 컴퓨터등과의 데이터 통신이 가능하다. 게다가, 외부 메모리 슬롯(1811) 내에 스토리지 매체를 삽입해, 대량의 데이터 보존 및 이동이 가능하다.
또한, 상기 기능 외에도, 적외선 통신 기능, 텔레비전 수신 기능 등이 제공될 수 있다.
도 19a는, 텔레비전 세트(9600)의 일례를 나타내고 있다. 텔레비전 세트(9600)에서, 표시부(9603)는 하우징(9601) 내에 병합된다. 표시부(9603) 위에는 영상을 표시할 수 있다. 여기서, 하우징(9601)은 스탠드(9605)에 의해 지지된다.
텔레비전 세트(9600)는, 하우징(9601)의 조작 스위치 또는 별개의 리모콘(9610)에 의해 작동될 수 있다. 리모콘(9610)의 조작 키(9609)에 의해 채널이나 음량을 제어할 수 있어 표시부(9603) 위에 표시되는 영상을 제어할 수 있다. 또한, 리모콘(9610)에는, 리모콘(9610)으로부터 출력되는 정보를 표시하기 위한 표시부(9607)가 제공될 수 있다.
텔레비전 세트(9600)에는, 수신기, 모뎀 등을 제공할 수 있다는 점에 유의한다. 수신기에 의해, 일반적인 텔레비전 방송을 수신할 수 있다. 또한, 텔레비전 세트(9600)가 모뎀을 통해 유선 또는 무선에 의해 통신 네트워크에 접속될 때, 단방향(송신자로부터 수신자) 또는 쌍방향(송신자와 수신자간, 또한 수신자들간 등)의 데이터 통신이 수행될 수 있다.
실시예 1에서 설명된 투광성을 갖는 복수의 박막 트랜지스터가 표시부(9603)에 배치되기 때문에, 주사선의 개수를, 예를 들어, 2000개(4096×2160 화소, 3840×2160 화소 등의 이른바 4k2k 영상을 상정)로 증가시킴으로써, 표시 화상의 고품질을 실현하는 경우에 대해서도 개구율을 높힐 수 있다. 그러나, 표시부(9603)의 크기가 10 인치를 넘어 60 인치, 또는 120 인치 등이 되는 경우에는, 투광성을 갖는 배선의 배선 저항이 문제가 될 우려가 있기 때문에, 보조 배선으로서 저저항의 금속 배선을 주사선 또는 소스선에 제공하는 것이 바람직하다.
도 19b는, 디지털 포토 프레임(9700)의 일례를 나타내고 있다. 예를 들어, 디지털 포토 프레임(9700)에서, 하우징(9701)에는 표시부(9703)가 병합된다. 표시부(9703)에는, 다양한 화상이 표시될 수 있다. 예를 들어, 표시부(9703)는 디지털 카메라등으로 촬영한 화상 데이터를 표시하여, 통상의 사진 프레임으로서 기능할 수 있다.
디지털 포토 프레임(9700)에는, 조작부, 외부 접속용 단자(USB 단자, USB 케이블과 같은 다양한 케이블과 접속 가능한 단자 등), 기록 매체 삽입부 등이 제공된다는 점에 유의한다. 이러한 구성은, 표시부와 동일한 면에 제공될 수 있지만, 디지털 포토 프레임(9700)의 설계를 위해 측면이나 배면 위에 제공하는 것이 바람직하다. 예를 들어, 디지털 카메라로 촬영한 화상 데이터를 저장하는 메모리를 디지털 포토 프레임의 기록 매체 삽입부 내에 삽입함으로써, 화상 데이타를 전송하여 표시부(9703) 위에 표시할 수 있다.
디지털 포토 프레임(9700)은, 무선으로 데이터를 송수신 할 수 있는 구성을 가질 수도 있다. 무선 통신에 의해, 원하는 화상 데이타를 전송하여 표시시킬 수 있다.
도 20은, 2개의 하우징, 하우징(9881) 및 하우징(9891)을 포함하는 휴대형 오락 기기를 도시한다. 하우징(9881) 및 하우징(9891)은 개폐될 수 있도록 접속부(9893)와 접속된다. 표시부(9882) 및 표시부(9883)는 각각 하우징(9881) 및 하우징(9891)에 병합된다. 또한, 도 20에 도시된 휴대형 오락 기기는, 스피커부(9884), 기록 매체 삽입부(9886), LED 램프(9890), 입력 수단(조작 키(9885), 접속 단자(9887), 센서(9888)(힘, 변위, 위치, 속도, 가속도, 각속도, 회전수, 거리, 광, 액, 자기, 온도, 화학물질, 음성, 시간, 경도, 전기장, 전류, 전압, 전력, 방사선, 유량, 습도, 경도, 진동, 향기나 또는 적외선을 측정하는 기능을 포함하는 센서), 마이크로폰(9889) 등을 포함한다. 물론, 휴대형 오락 기기의 구조는 전술된 것만으로 한정되지 않으며, 적어도 본 명세서에 개시된 반도체 장치를 갖춘 다른 구조도 이용할 수 있다. 휴대형 오락 기기는 적절하다면 다른 부속 장비를 포함할 수도 있다. 도 20에 도시된 휴대형 오락 기기는, 기록 매체에 저장된 프로그램 또는 데이터를 판독하여 표시부에 표시하는 기능이나, 무선 통신에 의해 다른 휴대형 오락 기기와 정보를 공유하는 기능을 갖는다. 도 20에 도시된 휴대형 오락 기기는, 전술된 것으로만 제한되지 않고 다양한 기능을 가질 수 있다.
전술된 바와 같이, 투광성을 갖는 박막 트랜지스터는, 상기와 같은 다양한 전자 기기의 표시부 또는 표시 패널에 배치될 수 있다. 표시 패널의 스위칭 소자로서 투광성을 갖는 박막 트랜지스터를 이용함으로써, 높은 개구율을 갖는 표시부를 갖춘 신뢰성이 높은 전자 기기를 제공할 수 있다.
본 실시예는 다른 실시예에서 설명한 구조와 적절하게 조합하여 구현할 수 있다.
본 출원은 2009년 7월 10일자로 일본 특허청에 출원된 출원번호 제2009-164265호에 기초하고 있으며, 그 전체 내용은 본 명세서에 참조용으로 원용된다.
100: 기판 101: 게이트 전극층
102: 게이트 절연층 103: 산화물 반도체층
105a: 소스 전극층 105b: 드레인 전극층
107: 제1 보호 절연층 108: 커패시터 배선
110: 화소 전극층 121: 단자
122: 단자 124: 컨택트 홀
125: 컨택트 홀 126: 컨택트 홀
127: 컨택트 홀 128: 투광성을 갖는 도전막
129: 투광성을 갖는 도전막 131: 제2 보호 절연층
132: 투광성을 갖는 도전막 133: 제1 산화물 반도체층
134: 제2 산화물 반도체층 135: 커패시터 전극
150: 단자 151: 단자
152: 게이트 절연층 153: 접속 전극층
154: 제1 보호 절연층 155: 투광성을 갖는 도전막
156: 전극층 157: 제2 보호 절연층
170: 박막 트랜지스터 400: 기판
401: 게이트 전극층 402: 게이트 절연층
403: 산화물 반도체층 405a: 소스 전극층
405b: 드레인 전극층 407: 산화물 절연막
430: 제1 산화물 반도체층 431: 제2 산화물 반도체층
440: 박막 트랜지스터 442: 제2 산화물 반도체층
443: 산화물 반도체층 444: 제2 산화물 반도체층
450: 기판 451: 게이트 전극층
452: 게이트 절연층 453: 산화물 반도체층
455a: 소스 전극층 455b: 드레인 전극층
457: 산화물 절연막 460: 박막 트랜지스터
470: 박막 트랜지스터 480: 박막 트랜지스터
481: 산화물 반도체층 483: 산화물 반도체층
1000: 휴대 전화기 1001: 하우징
1002: 표시부 1003: 조작 버튼
1004: 외부 접속 포트 1005: 스피커
1006: 마이크 1300: 기판
1301: 표시부 1302: 구동부
1303: 신호선 구동 회로 1304: 주사선 구동 회로
1305: 화소 1306: 주사선
1308: 신호선 1309: 외부 접속 단자
1400: 기판 1401: 게이트 전극층
1402: 게이트 절연층 1403: 산화물 반도체층
1405a: 소스 전극층 1405b: 드레인 전극층
1418: 채널 보호층 1430: 박막 트랜지스터
1800: 하우징 1801: 하우징
1802: 표시 패널 1803: 스피커
1804: 마이크 1805: 조작 키
1806: 포인팅 장치 1807: 카메라 렌즈
1808: 외부 접속 단자 1810: 키보드
1811: 외부 메모리 슬롯 1908: 표시 패널
1920: 기판 1921: 표시부
1922: 밀폐재 1923: 기판
1924: FPC 1925: 제1 밀폐재
1926: 제2 밀폐재 1927: 구동 IC
6400: 화소 6401: 스위칭용 트랜지스터
6402: 구동용 트랜지스터 6403: 커패시터
6404: 발광 소자 6405: 신호선
6406: 주사선 6407: 전원선
6408: 공통 전극 7001: 구동용 TFT
7002: 발광 소자 7003: 캐소드
7004: 발광층 7005: 애노드
7006: 보호 절연층 7007: 평탄화 절연막
7008: 캐소드 7009: 격벽
7011: 구동용 TFT 7012: 발광 소자
7013: 캐소드 7014: 발광층
7015: 애노드 7016: 차광막
7017: 투광성을 갖는 도전막 7018: 캐소드
7019: 격벽 7021: 구동용 TFT
7022: 발광 소자 7023: 캐소드
7024: 발광층 7025: 애노드
7027: 투광성을 갖는 도전막 7028: 캐소드
7029: 격벽 9600: 텔레비전 세트
9601: 하우징 9603: 표시부
9605: 스탠드 9607: 표시부
9609: 조작 키 9610: 리모콘
9700: 디지털 포토 프레임 9701: 하우징
9703: 표시부 9881: 하우징
9882: 표시부 9883: 표시부
9884: 스피커부 9885: 조작 키
9886: 기록 매체 삽입부 9887: 접속 단자
9888: 센서 9889: 마이크
9890: LED 램프 9891: 하우징
9893: 접속부

Claims (17)

  1. 표시 장치로서,
    서로 교차하는 주사선 및 신호선;
    투광성을 갖는 커패시터 배선;
    절연층;
    상기 주사선에 전기적으로 접속된 게이트 전극층;
    상기 게이트 전극층과 중첩하고 상기 게이트 전극층과 상기 절연층 사이에 개재된 반도체층;
    상기 반도체층과 상기 게이트 전극층 사이에 개재된 게이트 절연층;
    상기 반도체층에 전기적으로 접속된 소스 전극층 및 드레인 전극층;
    상기 소스 전극층, 상기 반도체층 및 상기 드레인 전극층을 포함하는 직렬 접속을 통해 상기 신호선에 전기적으로 접속되고 투명성을 갖는 화소 전극; 및
    상기 화소 전극과 적어도 부분적으로 중첩하고, 상기 커패시터 배선, 커패시터 전극 및 상기 커패시터 배선과 상기 커패시터 전극 사이에 개재된 유전체층을 포함하는 커패시터
    를 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 유전체층은 상기 게이트 절연층으로 형성되고,
    상기 커패시터 배선은 상기 주사선과 평행하고,
    상기 커패시터 전극은, 섬-형상이고 상기 커패시터 배선과 중첩하고, 상기 커패시터 전극은, 상기 소스 전극층 또는 상기 드레인 전극층과 동일한 층으로 이루어지고 상기 절연층 내의 컨택트 홀을 통해 상기 화소 전극에 전기적으로 접속되는, 표시 장치.
  3. 제1항에 있어서,
    상기 유전체층은 상기 절연층으로 형성되고,
    상기 커패시터 배선, 상기 소스 전극층 및 상기 드레인 전극층은 동일한 층으로 형성되고,
    상기 커패시터 전극은 상기 화소 전극에 의해 형성되는, 표시 장치.
  4. 표시 장치로서,
    서로 교차하는 주사선 및 신호선;
    투광성을 갖는 커패시터 배선;
    상기 주사선에 전기적으로 접속된 게이트 전극층;
    상기 게이트 전극층 위의 반도체층;
    상기 반도체층과 상기 게이트 전극층 사이에 개재된 게이트 절연층;
    상기 반도체층에 전기적으로 접속된 소스 전극층 및 드레인 전극층;
    상기 소스 전극층, 상기 반도체층 및 상기 드레인 전극층을 포함하는 직렬 접속을 통해 상기 신호선에 전기적으로 접속되고 투명성을 갖는 화소 전극;
    상기 반도체층 위의 절연층; 및
    상기 화소 전극과 적어도 부분적으로 중첩하고, 상기 커패시터 배선, 커패시터 전극 및 상기 커패시터 배선과 상기 커패시터 전극 사이에 개재된 게이트 절연층을 포함하는 커패시터
    를 포함하는, 표시 장치.
  5. 제4항에 있어서,
    상기 커패시터 전극은 상기 소스 전극층 또는 상기 드레인 전극층과 동일한 층으로 형성되고,
    상기 화소 전극은 상기 절연층을 통해 상기 커패시터 전극에 전기적으로 접속되는, 표시 장치.
  6. 제4항에 있어서,
    상기 커패시터 배선은 상기 주사선과 평행하고,
    상기 커패시터 전극은 섬-형상이고 상기 커패시터 배선과 중첩하는, 표시 장치.
  7. 제4항에 있어서,
    상기 커패시터 배선은 상기 주사선과 평행하고,
    상기 커패시터 전극은, 섬-형상이고 상기 커패시터 배선과 중첩하고, 상기 커패시터 전극은, 상기 소스 전극층 또는 상기 드레인 전극층과 동일한 층으로 이루어지는, 표시 장치.
  8. 제4항에 있어서,
    상기 커패시터 배선은 상기 주사선과 평행하고,
    상기 커패시터 전극은, 섬-형상이고 상기 커패시터 배선과 중첩하고, 상기 커패시터 전극은, 상기 소스 전극층 또는 상기 드레인 전극층과 동일한 층으로 이루어지고 상기 화소 전극에 전기적으로 접속되는, 표시 장치.
  9. 제4항에 있어서,
    상기 커패시터 배선은 상기 주사선과 평행하고,
    상기 커패시터 전극은, 섬-형상이고 상기 커패시터 배선과 중첩하고, 상기 커패시터 전극은, 상기 소스 전극층 또는 상기 드레인 전극층과 동일한 층으로 이루어지고 상기 절연층 내의 컨택트 홀을 통해 상기 화소 전극에 전기적으로 접속되는, 표시 장치.
  10. 표시 장치로서,
    서로 교차하는 주사선 및 신호선;
    투광성을 갖는 커패시터 배선;
    상기 주사선에 전기적으로 접속된 게이트 전극층;
    상기 게이트 전극층 위에 형성된 반도체층;
    상기 반도체층과 상기 게이트 전극층 사이에 개재된 게이트 절연층;
    상기 반도체층에 전기적으로 접속된 소스 전극층 및 드레인 전극층;
    상기 소스 전극층, 상기 반도체층 및 상기 드레인 전극층을 포함하는 직렬 접속을 통해 상기 신호선에 전기적으로 접속되고 투명성을 갖는 화소 전극;
    상기 반도체층 위의 절연층; 및
    상기 화소 전극과 적어도 부분적으로 중첩하고, 상기 커패시터 배선, 커패시터 전극 및 상기 커패시터 배선과 상기 커패시터 전극 사이에 개재된 절연층을 포함하는 커패시터
    를 포함하는, 표시 장치.
  11. 제10항에 있어서,
    상기 소스 전극층 및 상기 드레인 전극층은 투명성을 갖고 상기 커패시터 배선과 동일한 층으로 형성된 층을 포함하는, 표시 장치.
  12. 제10항에 있어서,
    상기 커패시터 배선, 상기 소스 전극층 및 상기 드레인 전극층은 동일한 층으로 형성되는, 표시 장치.
  13. 제10항에 있어서,
    상기 커패시터 전극은 상기 화소 전극에 의해 형성되는, 표시 장치.
  14. 제10항에 있어서,
    상기 커패시터 배선, 상기 소스 전극층 및 상기 드레인 전극층은 동일한 층으로 형성되고,
    상기 커패시터 전극은 상기 화소 전극에 의해 형성되는, 표시 장치.
  15. 제4항 또는 제10항에 있어서,
    상기 반도체층은 산화물 반도체를 포함하는, 표시 장치.
  16. 표시 패널로서,
    제15항에 따른 표시 장치를 포함하고,
    기판 위에 형성되고, 상기 반도체층 및 상기 커패시터를 포함하는 표시부;
    대향 기판 및 상기 기판과 상기 대향 기판 사이에서 상기 표시부를 밀폐하는 밀폐재;
    상기 표시부를 구동하는 구동 회로; 및
    상기 표시부를 외부 단자에 접속시키는 FPC를 더 포함하는, 표시 패널.
  17. 제1항, 제4항 및 제10항 중 어느 한 항에 있어서,
    상기 주사선 및 상기 신호선은 가시광선에 대해 투명한, 표시 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120031026A (ko) 2009-06-30 2012-03-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
KR102011616B1 (ko) 2009-06-30 2019-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제조 방법
WO2011002046A1 (en) 2009-06-30 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011004755A1 (en) 2009-07-10 2011-01-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101739154B1 (ko) * 2009-07-17 2017-05-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
WO2011007677A1 (en) 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011010542A1 (en) 2009-07-23 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011027656A1 (en) * 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
WO2011043164A1 (en) 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the semiconductor device
CN107180608B (zh) * 2009-10-09 2020-10-02 株式会社半导体能源研究所 移位寄存器和显示装置以及其驱动方法
KR101402294B1 (ko) * 2009-10-21 2014-06-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
KR101818265B1 (ko) * 2009-11-06 2018-01-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104465318B (zh) 2009-11-06 2018-04-24 株式会社半导体能源研究所 制造半导体器件的方法
KR101995704B1 (ko) 2009-11-20 2019-07-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
KR101802406B1 (ko) 2009-11-27 2017-11-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작방법
JP6126775B2 (ja) 2010-06-25 2017-05-10 株式会社半導体エネルギー研究所 表示装置
US8835917B2 (en) * 2010-09-13 2014-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, power diode, and rectifier
US8569754B2 (en) 2010-11-05 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101731047B1 (ko) * 2010-12-01 2017-05-12 삼성디스플레이 주식회사 적외선 감지 트랜지스터, 이를 포함하는 표시 장치의 제조 방법
WO2012087065A2 (ko) * 2010-12-24 2012-06-28 성균관대학교산학협력단 그래핀을 이용한 압력 및 위치 동시감지 터치센서
US9799773B2 (en) * 2011-02-02 2017-10-24 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device
JP5616252B2 (ja) * 2011-02-23 2014-10-29 太平洋セメント株式会社 スパッタリングターゲット及びその製造方法
WO2012117439A1 (ja) 2011-02-28 2012-09-07 パナソニック株式会社 薄膜半導体装置及びその製造方法
TWI602249B (zh) 2011-03-11 2017-10-11 半導體能源研究所股份有限公司 半導體裝置的製造方法
KR101781532B1 (ko) * 2011-03-14 2017-10-24 삼성디스플레이 주식회사 유기 발광 표시 장치와 그 제조방법
US9082860B2 (en) * 2011-03-31 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI605590B (zh) 2011-09-29 2017-11-11 半導體能源研究所股份有限公司 半導體裝置及其製造方法
WO2013061895A1 (en) * 2011-10-28 2013-05-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8829528B2 (en) * 2011-11-25 2014-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including groove portion extending beyond pixel electrode
KR102343715B1 (ko) 2012-07-20 2021-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
KR102004398B1 (ko) 2012-07-24 2019-07-29 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법
JP2014042004A (ja) * 2012-07-26 2014-03-06 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
DE112013007566B3 (de) 2012-08-03 2018-02-22 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
DE102013216824A1 (de) 2012-08-28 2014-03-06 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
TWI575663B (zh) 2012-08-31 2017-03-21 半導體能源研究所股份有限公司 半導體裝置
CN111477634B (zh) 2012-09-13 2023-11-14 株式会社半导体能源研究所 半导体装置
TWI467301B (zh) * 2012-10-24 2015-01-01 Au Optronics Corp 顯示面板
KR102241249B1 (ko) 2012-12-25 2021-04-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 저항 소자, 표시 장치, 및 전자기기
US9905585B2 (en) 2012-12-25 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising capacitor
KR20220145922A (ko) 2012-12-25 2022-10-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9915848B2 (en) 2013-04-19 2018-03-13 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US9231002B2 (en) 2013-05-03 2016-01-05 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
US9704894B2 (en) 2013-05-10 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Display device including pixel electrode including oxide
TWI679772B (zh) 2013-05-16 2019-12-11 日商半導體能源研究所股份有限公司 半導體裝置
KR102264971B1 (ko) * 2013-05-20 2021-06-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI687748B (zh) 2013-06-05 2020-03-11 日商半導體能源研究所股份有限公司 顯示裝置及電子裝置
KR102100880B1 (ko) * 2013-06-26 2020-04-14 엘지디스플레이 주식회사 유기발광 다이오드 표시장치
KR102244553B1 (ko) * 2013-08-23 2021-04-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 용량 소자 및 반도체 장치
WO2015105124A1 (ja) 2014-01-08 2015-07-16 三菱マテリアル株式会社 抵抗器及び抵抗器の製造方法
WO2016063169A1 (en) 2014-10-23 2016-04-28 Semiconductor Energy Laboratory Co., Ltd. Light-emitting element
US10680017B2 (en) 2014-11-07 2020-06-09 Semiconductor Energy Laboratory Co., Ltd. Light-emitting element including EL layer, electrode which has high reflectance and a high work function, display device, electronic device, and lighting device
JP6558007B2 (ja) * 2015-03-20 2019-08-14 大日本印刷株式会社 反射防止フィルム、該反射防止フィルムを用いた表示装置、及び反射防止フィルムの選択方法
JP6986831B2 (ja) 2015-07-17 2021-12-22 株式会社半導体エネルギー研究所 半導体装置及び電子機器
US10103276B2 (en) 2015-10-29 2018-10-16 Mitsubishi Electric Corporation Thin film transistor substrate
KR20180093000A (ko) * 2015-12-11 2018-08-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 분리 방법
JP6802701B2 (ja) 2015-12-18 2020-12-16 株式会社半導体エネルギー研究所 表示装置、モジュール及び電子機器
JP2017162852A (ja) * 2016-03-07 2017-09-14 株式会社ジャパンディスプレイ 半導体装置および表示装置
JP6888318B2 (ja) * 2016-03-23 2021-06-16 三菱マテリアル株式会社 積層透明導電膜、積層配線膜及び積層配線膜の製造方法
JP6776931B2 (ja) * 2016-03-23 2020-10-28 三菱マテリアル株式会社 積層反射電極膜、積層反射電極パターン、積層反射電極パターンの製造方法
US10866472B2 (en) * 2016-09-14 2020-12-15 Sharp Kabushiki Kaisha Mounting substrate and display panel
KR101980780B1 (ko) 2016-10-31 2019-05-21 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
WO2018186311A1 (ja) * 2017-04-07 2018-10-11 シャープ株式会社 Ｔｆｔ基板、ｔｆｔ基板を備えた走査アンテナ、およびｔｆｔ基板の製造方法
US20180308876A1 (en) * 2017-04-20 2018-10-25 HKC Corporation Limited Active switch array substrate, manufacturing method therefor, and display panel using the same
CN107275339B (zh) * 2017-04-20 2020-06-12 惠科股份有限公司 主动开关阵列基板及制造方法与应用的显示面板
KR102516699B1 (ko) 2017-11-29 2023-03-30 엘지디스플레이 주식회사 조명 장치용 oled 패널 및 그 제조 방법
CN108154863B (zh) * 2018-02-28 2019-09-17 深圳市华星光电技术有限公司 像素驱动电路、像素驱动方法和液晶显示装置
CN108807423B (zh) * 2018-06-13 2020-11-10 京东方科技集团股份有限公司 柔性电子器件及其制造方法、柔性显示装置
TWI662353B (zh) * 2018-07-13 2019-06-11 松翰科技股份有限公司 光學影像感測模組
CN112673411B (zh) * 2018-09-07 2023-10-10 株式会社半导体能源研究所 显示装置、显示模块及电子设备
US11189763B2 (en) * 2018-09-07 2021-11-30 Wuhan China Star Optoelectronics Technology Co., Ltd. Backlight structure
JPWO2021124006A1 (ko) * 2019-12-20 2021-06-24
US11387213B2 (en) 2020-06-05 2022-07-12 Advanced Semiconductor Engineering, Inc. Method for manufacturing a semiconductor package
US11646262B2 (en) 2021-06-21 2023-05-09 Nanya Technology Corporation Semiconductor device with horizontally arranged capacitor and method for fabricating the same
CN115058695B (zh) * 2022-08-11 2022-11-04 广州粤芯半导体技术有限公司 溅射方法及半导体器件的制造方法
CN116435417B (zh) * 2023-06-13 2023-08-29 安徽大学 具有栅极自发光功能的氮化镓器件和制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008281988A (ja) 2007-04-09 2008-11-20 Canon Inc 発光装置とその作製方法

Family Cites Families (252)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2008100A (en) 1933-05-16 1935-07-16 Ford Henry Pipe cleaning apparatus
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0282221A (ja) 1988-09-20 1990-03-22 Seiko Epson Corp 電気光学素子の配線方法
JPH07113728B2 (ja) 1989-05-26 1995-12-06 シャープ株式会社 アクティブマトリクス基板
US5162901A (en) 1989-05-26 1992-11-10 Sharp Kabushiki Kaisha Active-matrix display device with added capacitance electrode wire and secondary wire connected thereto
FR2679057B1 (fr) 1991-07-11 1995-10-20 Morin Francois Structure d'ecran a cristal liquide, a matrice active et a haute definition.
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3098345B2 (ja) * 1992-12-28 2000-10-16 富士通株式会社 薄膜トランジスタマトリクス装置及びその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
DE69635107D1 (de) 1995-08-03 2005-09-29 Koninkl Philips Electronics Nv Halbleiteranordnung mit einem transparenten schaltungselement
US5835177A (en) 1995-10-05 1998-11-10 Kabushiki Kaisha Toshiba Array substrate with bus lines takeout/terminal sections having multiple conductive layers
JP3663261B2 (ja) * 1995-10-05 2005-06-22 株式会社東芝 表示装置用アレイ基板及びその製造方法
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3683643B2 (ja) * 1996-05-09 2005-08-17 矢崎総業株式会社 ソレノイドユニット
JP3634089B2 (ja) 1996-09-04 2005-03-30 株式会社半導体エネルギー研究所 表示装置
EP1465257A1 (en) * 1996-09-26 2004-10-06 Seiko Epson Corporation Display apparatus
JPH10293321A (ja) * 1997-04-17 1998-11-04 Mitsubishi Electric Corp 液晶表示装置およびその製造方法
JP4130490B2 (ja) 1997-10-16 2008-08-06 三菱電機株式会社 液晶表示装置
JP3819590B2 (ja) * 1998-05-07 2006-09-13 三菱電機株式会社 液晶表示素子ならびに該素子を用いた液晶表示装置、および反射型液晶表示装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
KR20000027776A (ko) 1998-10-29 2000-05-15 김영환 액정 표시 장치의 제조방법
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
EP1020920B1 (en) 1999-01-11 2010-06-02 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a driver TFT and a pixel TFT on a common substrate
JP3683463B2 (ja) 1999-03-11 2005-08-17 シャープ株式会社 アクティブマトリクス基板、その製造方法、及び、該基板を用いたイメージセンサ
JP2000357586A (ja) 1999-06-15 2000-12-26 Sharp Corp 薄膜ｅｌ素子の製造方法および薄膜ｅｌ素子
JP5210473B2 (ja) * 1999-06-21 2013-06-12 株式会社半導体エネルギー研究所 表示装置
JP4627822B2 (ja) * 1999-06-23 2011-02-09 株式会社半導体エネルギー研究所 表示装置
US6661096B1 (en) * 1999-06-29 2003-12-09 Semiconductor Energy Laboratory Co., Ltd. Wiring material semiconductor device provided with a wiring using the wiring material and method of manufacturing thereof
JP2001053283A (ja) 1999-08-12 2001-02-23 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6812493B2 (en) * 2000-04-04 2004-11-02 Matsushita Electric Industrial Co., Ltd. Thin-film semiconductor element and method of producing same
US6580475B2 (en) * 2000-04-27 2003-06-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
JP2001324725A (ja) 2000-05-12 2001-11-22 Hitachi Ltd 液晶表示装置およびその製造方法
JP4777500B2 (ja) * 2000-06-19 2011-09-21 三菱電機株式会社 アレイ基板およびそれを用いた表示装置ならびにアレイ基板の製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR100695303B1 (ko) 2000-10-31 2007-03-14 삼성전자주식회사 제어 신호부 및 그 제조 방법과 이를 포함하는 액정 표시장치 및 그 제조 방법
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP4646420B2 (ja) 2001-02-28 2011-03-09 三菱電機株式会社 薄膜トランジスタアレイ基板およびそれを用いた表示装置
US7301279B2 (en) * 2001-03-19 2007-11-27 Semiconductor Energy Laboratory Co., Ltd. Light-emitting apparatus and method of manufacturing the same
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002289589A (ja) 2001-03-27 2002-10-04 Fujitsu Ltd エッチング方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
KR100391157B1 (ko) 2001-10-25 2003-07-16 엘지.필립스 엘시디 주식회사 액정 표시 장치용 어레이 기판 및 그의 제조 방법
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
CN100380673C (zh) * 2001-11-09 2008-04-09 株式会社半导体能源研究所 发光设备及其制造方法
US7042024B2 (en) * 2001-11-09 2006-05-09 Semiconductor Energy Laboratory Co., Ltd. Light emitting apparatus and method for manufacturing the same
US6822264B2 (en) * 2001-11-16 2004-11-23 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP2003179233A (ja) * 2001-12-13 2003-06-27 Fuji Xerox Co Ltd 薄膜トランジスタ、及びそれを備えた表示素子
US6835954B2 (en) 2001-12-29 2004-12-28 Lg.Philips Lcd Co., Ltd. Active matrix organic electroluminescent display device
KR100484591B1 (ko) 2001-12-29 2005-04-20 엘지.필립스 엘시디 주식회사 능동행렬 유기전기발광소자 및 그의 제조 방법
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
TWI255432B (en) * 2002-06-03 2006-05-21 Lg Philips Lcd Co Ltd Active matrix organic electroluminescent display device and fabricating method thereof
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
KR100846581B1 (ko) 2002-09-19 2008-07-16 삼성에스디아이 주식회사 듀얼형 유기전자발광소자와 그 제조방법
JP4414706B2 (ja) * 2002-09-20 2010-02-10 矢崎総業株式会社 文字板モジュールおよび文字板モジュールの製造方法
JP4067090B2 (ja) * 2002-10-03 2008-03-26 シャープ株式会社 Ｔｆｔ基板およびその製造方法
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
ES2546277T3 (es) * 2002-10-23 2015-09-22 Seiko Epson Corporation Bolsa de almacenamiento de líquido y aparato de expulsión de líquido
JP2004247533A (ja) * 2003-02-14 2004-09-02 Casio Comput Co Ltd アクティブマトリックスパネル
KR100567305B1 (ko) * 2003-02-20 2006-04-04 산요덴키가부시키가이샤 컬러 발광 표시 장치
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US7333072B2 (en) * 2003-03-24 2008-02-19 Semiconductor Energy Laboratory Co., Ltd. Thin film integrated circuit device
TWI242671B (en) * 2003-03-29 2005-11-01 Lg Philips Lcd Co Ltd Liquid crystal display of horizontal electronic field applying type and fabricating method thereof
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
JP4974452B2 (ja) * 2003-10-28 2012-07-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7229900B2 (en) 2003-10-28 2007-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method of manufacturing thereof, and method of manufacturing base material
WO2005048222A1 (en) * 2003-11-14 2005-05-26 Semiconductor Energy Laboratory Co., Ltd. Light emitting display device, method for manufacturing the same, and tv set
KR100958246B1 (ko) 2003-11-26 2010-05-17 엘지디스플레이 주식회사 횡전계 방식의 액정표시장치 및 그 제조방법
US8742421B2 (en) * 2003-12-02 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Display device, method for manufacturing the same, and television apparatus
TWI226712B (en) 2003-12-05 2005-01-11 Au Optronics Corp Pixel structure and fabricating method thereof
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
CN102856390B (zh) 2004-03-12 2015-11-25 独立行政法人科学技术振兴机构 包含薄膜晶体管的lcd或有机el显示器的转换组件
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
JP4661076B2 (ja) * 2004-04-16 2011-03-30 三菱電機株式会社 Ｔｆｔアレイ基板、液晶表示パネル及び液晶表示装置
KR101086477B1 (ko) * 2004-05-27 2011-11-25 엘지디스플레이 주식회사 표시 소자용 박막 트랜지스터 기판 제조 방법
US7834948B2 (en) 2004-06-11 2010-11-16 Sharp Kabushiki Kaisha Active matrix substrate and liquid crystal display device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
KR101160824B1 (ko) * 2004-07-08 2012-07-02 삼성전자주식회사 박막 트랜지스터 표시판 및 이를 포함하는 액정 표시 장치
TWI382264B (zh) * 2004-07-27 2013-01-11 Samsung Display Co Ltd 薄膜電晶體陣列面板及包括此面板之顯示器裝置
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7470604B2 (en) 2004-10-08 2008-12-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
JP5110785B2 (ja) * 2004-10-08 2012-12-26 株式会社半導体エネルギー研究所 表示装置の作製方法
KR20060032034A (ko) * 2004-10-11 2006-04-14 엘지.필립스 엘시디 주식회사 횡전계방식 액정표시장치
US7382421B2 (en) 2004-10-12 2008-06-03 Hewlett-Packard Development Company, L.P. Thin film transistor with a passivation layer
WO2006041027A1 (ja) * 2004-10-13 2006-04-20 Sharp Kabushiki Kaisha 機能基板
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
WO2006051994A2 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Light-emitting device
BRPI0517560B8 (pt) 2004-11-10 2018-12-11 Canon Kk transistor de efeito de campo
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
KR101054344B1 (ko) 2004-11-17 2011-08-04 삼성전자주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR100661725B1 (ko) 2004-12-30 2006-12-26 엘지.필립스 엘시디 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
JP4522872B2 (ja) * 2005-01-27 2010-08-11 シャープ株式会社 ガラス基板の修復方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
JP4777078B2 (ja) * 2005-01-28 2011-09-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI472037B (zh) 2005-01-28 2015-02-01 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP5117667B2 (ja) 2005-02-28 2013-01-16 カシオ計算機株式会社 薄膜トランジスタパネル
JP2006245031A (ja) 2005-02-28 2006-09-14 Casio Comput Co Ltd 薄膜トランジスタパネル
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
KR20060100872A (ko) 2005-03-18 2006-09-21 삼성전자주식회사 반투과 액정 표시 장치 패널 및 그 제조 방법
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
JP4306654B2 (ja) * 2005-07-26 2009-08-05 カシオ計算機株式会社 トランジスタアレイパネル
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
KR101240656B1 (ko) 2005-08-01 2013-03-08 삼성디스플레이 주식회사 평판표시장치와 평판표시장치의 제조방법
KR101158903B1 (ko) * 2005-08-05 2012-06-25 삼성전자주식회사 표시장치용 기판, 그 제조방법 및 이를 갖는 표시장치
KR20070019458A (ko) 2005-08-12 2007-02-15 삼성전자주식회사 배선 및 그 형성 방법과 박막 트랜지스터 기판 및 그 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP2007109918A (ja) 2005-10-14 2007-04-26 Toppan Printing Co Ltd トランジスタおよびその製造方法
JP2007115807A (ja) 2005-10-19 2007-05-10 Toppan Printing Co Ltd トランジスタ
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
US7745798B2 (en) 2005-11-15 2010-06-29 Fujifilm Corporation Dual-phosphor flat panel radiation detector
KR101112655B1 (ko) * 2005-11-15 2012-02-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액티브 매트릭스 디스플레이 장치 및 텔레비전 수신기
JP5250929B2 (ja) * 2005-11-30 2013-07-31 凸版印刷株式会社 トランジスタおよびその製造方法
JP4492528B2 (ja) 2005-12-02 2010-06-30 カシオ計算機株式会社 液晶表示装置
JP2007183629A (ja) 2005-12-29 2007-07-19 Samsung Electronics Co Ltd 薄膜トランジスタ表示基板及びその製造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
WO2007086534A1 (en) * 2006-01-26 2007-08-02 Semiconductor Energy Laboratory Co., Ltd. Organic field effect transistor and semiconductor device
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
US7435633B2 (en) 2006-03-14 2008-10-14 Seiko Epson Corporation Electroluminescence device, manufacturing method thereof, and electronic apparatus
JP4930704B2 (ja) 2006-03-14 2012-05-16 セイコーエプソン株式会社 有機エレクトロルミネッセンス装置及び電子機器
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
JP4215068B2 (ja) * 2006-04-26 2009-01-28 エプソンイメージングデバイス株式会社 電気光学装置および電子機器
JP5312728B2 (ja) * 2006-04-28 2013-10-09 凸版印刷株式会社 表示装置およびその製造方法
JP5250944B2 (ja) * 2006-04-28 2013-07-31 凸版印刷株式会社 構造体、透過型液晶表示装置、半導体回路の製造方法および透過型液晶表示装置の製造方法
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP2007334297A (ja) * 2006-05-10 2007-12-27 Epson Imaging Devices Corp 液晶表示装置及びその製造方法
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
KR100920118B1 (ko) * 2006-06-30 2009-10-01 엘지디스플레이 주식회사 백라이트 어셈블리 및 이를 구비한 액정표시장치
US8570468B2 (en) * 2006-06-30 2013-10-29 Lg Display Co., Ltd. Liquid crystal display device and method of fabricating the same
KR101297358B1 (ko) * 2006-06-30 2013-08-14 엘지디스플레이 주식회사 액정표시장치용 어레이 기판과 그 제조방법
JP4321557B2 (ja) * 2006-07-06 2009-08-26 エプソンイメージングデバイス株式会社 電気光学装置、電気光学装置の製造方法及び電子機器
JP4449953B2 (ja) 2006-07-27 2010-04-14 エプソンイメージングデバイス株式会社 液晶表示装置
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
US7927991B2 (en) * 2006-08-25 2011-04-19 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
KR20080028042A (ko) * 2006-09-26 2008-03-31 삼성전자주식회사 박막트랜지스터 기판 및 그 제조 방법
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP5116277B2 (ja) * 2006-09-29 2013-01-09 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
KR20080068240A (ko) * 2007-01-18 2008-07-23 삼성전자주식회사 박막 트랜지스터 기판의 제조 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP4934599B2 (ja) * 2007-01-29 2012-05-16 キヤノン株式会社 アクティブマトリクス表示装置
US7777224B2 (en) 2007-01-30 2010-08-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP5121254B2 (ja) 2007-02-28 2013-01-16 キヤノン株式会社 薄膜トランジスタおよび表示装置
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP2008227316A (ja) * 2007-03-14 2008-09-25 Seiko Epson Corp 半導体装置、半導体装置の製造方法および電子機器
JP5466939B2 (ja) 2007-03-23 2014-04-09 出光興産株式会社 半導体デバイス、多結晶半導体薄膜、多結晶半導体薄膜の製造方法、電界効果型トランジスタ、及び、電界効果型トランジスタの製造方法
JP5244331B2 (ja) 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
JP5215589B2 (ja) 2007-05-11 2013-06-19 キヤノン株式会社 絶縁ゲート型トランジスタ及び表示装置
KR20080101237A (ko) 2007-05-16 2008-11-21 삼성전자주식회사 박막 트랜지스터 기판 및 이를 포함하는 액정 표시 장치
JP5261979B2 (ja) 2007-05-16 2013-08-14 凸版印刷株式会社 画像表示装置
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
TWI456663B (zh) * 2007-07-20 2014-10-11 Semiconductor Energy Lab 顯示裝置之製造方法
KR101484297B1 (ko) 2007-08-31 2015-01-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 표시장치의 제작방법
TWI357530B (en) 2007-09-11 2012-02-01 Au Optronics Corp Pixel structure and liquid crystal display panel
JP2009099847A (ja) * 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
JP5377940B2 (ja) * 2007-12-03 2013-12-25 株式会社半導体エネルギー研究所 半導体装置
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
KR101461127B1 (ko) 2008-05-13 2014-11-14 삼성디스플레이 주식회사 반도체 장치 및 이의 제조 방법
US9041202B2 (en) 2008-05-16 2015-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
TWI476921B (zh) 2008-07-31 2015-03-11 Semiconductor Energy Lab 半導體裝置及其製造方法
TWI450399B (zh) 2008-07-31 2014-08-21 Semiconductor Energy Lab 半導體裝置及其製造方法
JP5608347B2 (ja) 2008-08-08 2014-10-15 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の作製方法
JP5602390B2 (ja) 2008-08-19 2014-10-08 富士フイルム株式会社 薄膜トランジスタ、アクティブマトリクス基板、及び撮像装置
US8129718B2 (en) 2008-08-28 2012-03-06 Canon Kabushiki Kaisha Amorphous oxide semiconductor and thin film transistor using the same
US9082857B2 (en) 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
KR101657957B1 (ko) * 2008-09-12 2016-09-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101622981B1 (ko) * 2008-09-19 2016-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그 제조방법
KR101889287B1 (ko) 2008-09-19 2018-08-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
EP2172804B1 (en) * 2008-10-03 2016-05-11 Semiconductor Energy Laboratory Co, Ltd. Display device
KR101961632B1 (ko) * 2008-10-03 2019-03-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
CN101719493B (zh) * 2008-10-08 2014-05-14 株式会社半导体能源研究所 显示装置
JP5590877B2 (ja) 2008-12-26 2014-09-17 株式会社半導体エネルギー研究所 半導体装置
WO2011002046A1 (en) * 2009-06-30 2011-01-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011004755A1 (en) * 2009-07-10 2011-01-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011013523A1 (en) 2009-07-31 2011-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102251729B1 (ko) * 2009-07-31 2021-05-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 디바이스 및 그 형성 방법
CN103489871B (zh) 2009-07-31 2016-03-23 株式会社半导体能源研究所 半导体装置及其制造方法
CN105097946B (zh) 2009-07-31 2018-05-08 株式会社半导体能源研究所 半导体装置及其制造方法
US8115883B2 (en) * 2009-08-27 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
KR101779349B1 (ko) 2009-10-14 2017-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011068033A1 (en) * 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR102268217B1 (ko) * 2010-03-05 2021-06-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
WO2011135987A1 (en) * 2010-04-28 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101779510B1 (ko) * 2010-11-11 2017-09-19 삼성디스플레이 주식회사 액정 표시 장치 및 그 제조 방법
CN102116982B (zh) * 2010-11-26 2012-08-22 深圳市华星光电技术有限公司 液晶显示面板及其制造方法
US8928010B2 (en) * 2011-02-25 2015-01-06 Semiconductor Energy Laboratory Co., Ltd. Display device
US9960278B2 (en) * 2011-04-06 2018-05-01 Yuhei Sato Manufacturing method of semiconductor device
KR101976057B1 (ko) * 2011-08-19 2019-05-07 엘지디스플레이 주식회사 표시장치용 어레이 기판 및 그의 제조방법
KR101894328B1 (ko) * 2011-10-06 2018-09-03 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
JP6122275B2 (ja) * 2011-11-11 2017-04-26 株式会社半導体エネルギー研究所 表示装置
CN102651342B (zh) * 2012-03-13 2014-12-17 京东方科技集团股份有限公司 阵列基板及其制造方法
CN103928453B (zh) * 2013-01-11 2016-09-28 北京京东方光电科技有限公司 一种阵列基板及其制造方法
CN108598087B (zh) * 2018-04-26 2021-01-15 京东方科技集团股份有限公司 阵列基板及其制造方法、显示面板、电子装置
CN112673411B (zh) * 2018-09-07 2023-10-10 株式会社半导体能源研究所 显示装置、显示模块及电子设备
JP7350753B2 (ja) * 2018-09-07 2023-09-26 株式会社半導体エネルギー研究所 撮像装置および電子機器
WO2020089726A1 (ja) * 2018-11-02 2020-05-07 株式会社半導体エネルギー研究所 半導体装置
CN113016090A (zh) * 2018-11-02 2021-06-22 株式会社半导体能源研究所 半导体装置
JPWO2020121110A1 (ko) * 2018-12-14 2020-06-18
KR20220094259A (ko) * 2020-12-28 2022-07-06 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR20230073378A (ko) * 2021-11-18 2023-05-26 삼성디스플레이 주식회사 표시패널 및 그 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008281988A (ja) 2007-04-09 2008-11-20 Canon Inc 発光装置とその作製方法

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