JP4934599B2 - アクティブマトリクス表示装置 - Google Patents

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Description

本発明は、アクティブマトリクス表示装置に関し、特に、階調制御性に優れた高開口率のボトムエミッション型のアクティブマトリクス表示装置に関する。
有機電界発光素子を利用したディスプレイ（有機電界発光ディスプレイ）は、次世代の表示装置として注目を集めている。
有機電界発光ディスプレイは、発光素子の光の取り出し方によってボトムエミッション型とトップエミッション型とに分類される（非特許文献１）。
ボトムエミッション型は発光素子が透明基板上に作製されており、発光素子が基板方向に発した光を基板越しに利用するのに対し、トップエミッション型は基板と反対方向への発光を利用する。
有機電界発光素子は、駆動時間とともに劣化が進行し端子間抵抗が増加する。
この劣化は駆動電流が大きいほど顕著である。
よって、表示装置の各画素における発光面積の割合（開口率）を高めることで、表示装置として一定の輝度を確保した上で発光素子の寿命を延ばすことができる。
また、各画素がフレーム保持動作をすることで、表示装置として必要な輝度を確保したまま駆動電流を低減することが可能となるため、アクティブマトリクス駆動技術も表示装置の長寿命化において重要となる。
近年は薄膜トランジスタ（Ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）による有機電界発光素子のアクティブマトリクス駆動が盛んに研究・開発されている。
チャネル層がｎ型半導体のトランジスタによるアクティブマトリクス駆動において最も基本的な画素回路を図１に示す。
画素ごとに二つのトランジスタ（スイッチトランジスタと駆動トランジスタ）を有している。
スイッチトランジスタのゲート電極に十分大きな電圧Ｖsel（＞０）が印加されている間、スイッチトランジスタのドレイン−ソース電極間が導通し、駆動トランジスタのゲート電極に信号電位（＝Ｖsig）が書き込まれる。
Ｖsigの大きさに応じて駆動トランジスタのチャネルコンダクタンスが変化し、発光輝度を制御することができる。
Ｖselが取り除かれた（Ｖselの印加を停止した）後はスイッチトランジスタのドレイン-ソース電極間が非導通となり、駆動トランジスタに書き込まれた信号電位が保持され、発光素子はＶsigに応じた一定の輝度で発光を持続する。
また、保持容量が駆動トランジスタのゲート電極と並列に付加されることが多い。
これは駆動トランジスタのゲートリーク電流の影響や、駆動トランジスタ及びスイッチトランジスタの寄生容量の影響を軽減し、１フレーム期間にわたって駆動トランジスタのゲート電位を安定に保持するためである。
すなわち、保持容量は画素回路の階調制御性を確保する上で重要である。
ところで、透明伝導性酸化物多結晶薄膜をチャネル層に用いたトランジスタの開発が近年活発に行われている。
例えば、非特許文献２には、蛍光Ｘ線分析法による組成比がＩｎ：Ｇａ：Ｚｎ＝１．１：１．１：０．９である透明アモルファス酸化物半導体膜をチャネル層に用いたトランジスタが開示されている。
ソース電極、ドレイン電極及びゲート電極の各電極は錫ドープ酸化インジウム（ＩＴＯ）である。
また、非特許文献３には、多結晶ＩｎＧａＺｎＯ４ターゲットを用いたＲＦスパッタ薄膜（Ｉｎ−Ｇａ−Ｚｎ−Ｏ薄膜）でチャネル層を作製したトランジスタが開示されている。
ソース電極、ドレイン電極及びゲート電極の各電極はチタンと金の積層膜である。上記２種のトランジスタはｎ型エンハンスメントモードで動作する。
「フラットパネルディスプレイの最新動向」、東レリサーチセンター（２００４） Ｎａｔｕｒｅ、p.４８８−４９２頁、４３２巻（２００４） Proceedings of the ２nd international TFT Conference、 ６.３、 p.１７６-１７９ (２００６)
トップエミッション型有機電界発光素子を用いた表示装置においては、発光素子はトランジスタや保持容量の上に形成され、基板と反対方向への発光を利用する。そのため、発光面積がトランジスタや保持容量によって狭められることがなく高開口率化が容易である。
しかし、トランジスタと有機電界発光素子との間に厚さ１μｍから数μｍ程度の平坦化膜を形成した上でこれにコンタクトホールを形成する必要があり、プロセスが複雑になるため低コスト化が難しい。
一方、ボトムエミッション型有機電界発光素子を用いた表示装置は製造プロセスが比較的容易である。
しかし、従来、トランジスタや保持容量の各電極は発光素子から放出された可視光を透過しない金属薄膜で形成していた。そのため、トップエミッション型では問題とならなかったトランジスタと保持容量をレイアウトした領域は非発光領域となり、開口率の点で難点があった。
特に、保持容量のレイアウト面積による開口率の低下が問題となっていた。具体的に説明すると、トランジスタと保持容量のうち、前者のレイアウト面積はトランジスタのチャネル層における電荷の電界効果移動度とほぼ反比例する。
よって、ある程度以上大きな電界効果移動度を示す材料をトランジスタのチャネル層に選べば、トランジスタによる非発光領域は実用上十分小さくなる。
一方、後者は通常１ｐＦ程度の大きさが必要である。
これは、誘電体を１００ｎｍ厚のＳｉＯ２とした場合でも５４μｍ四方に相当する面積が画素領域において非発光となってしまうことを意味する。
保持容量のレイアウト面積をこれ以上小さくすると駆動トランジスタのゲートリーク電流が無視できなくなり、駆動トランジスタのゲート電位が安定に保持できなくなる。したがって、画素回路の階調制御性が低下する。
以上をまとめると、階調制御性に優れた高開口率のボトムエミッション型表示装置を製造することは困難であった。
そこで、本発明は、上記課題に鑑みて、階調制御性に優れた高開口率のボトムエミッション型表示装置を提供することを目的とする。すなわち、高い階調制御性と高い開口率を両立したボトムエミッション型表示装置を提供することを目的とする。
また、本発明は、ボトムエミッション型表示装置において発光素子の不良率を低減することを目的とする。
また、本発明は、ボトムエミッション型表示装置をより簡便な製造プロセスによって作製することも目的とする。
また、本発明は、ボトムエミッション型表示装置のトランジスタを外光に対しより安定にすることも目的とする。
本発明は、上記課題を解決するための手段として、基板上に、トランジスタと、保持容量と、発光素子とが形成されるアクティブマトリクス表示装置であって、前記トランジスタは、ソース電極、ドレイン電極及びゲート電極を有し、前記保持容量は、第１電極、誘電体層及び第２電極が前記基板側からこの順に積層されて構成され、前記発光素子は、第３電極、発光層及び第４電極とが前記基板側からこの順に積層されて構成され、且つ前記保持容量を挟んで前記基板上に設けられ、前記保持容量の第１電極は、前記トランジスタのゲート電極と接続され、前記基板に対して平面視した場合、前記発光素子の発光領域は前記保持容量の電荷蓄積領域内に位置し、前記基板、前記第１電極、前記第２電極及び前記第３電極は、いずれも前記発光素子が放出した光を透過する材料で形成されていることを特徴とする。
本発明によれば、保持容量を透過した光も表示に利用することができ、開口率の高い表示装置を作製できる。
以下、添付図面を参照して本発明を実施するための最良の実施の形態を説明する。
（第１の実施形態）
図２は、本発明の第１の実施形態としての表示装置の一部を示す断面図である。
基板１０上に、当該基板側から、トランジスタ２０、保持容量３０及び発光素子４０がこの順に形成されている。
トランジスタ２０は、ソース電極２１、ドレイン電極２２、ゲート電極２３、チャネル層２４、ゲート絶縁層２５及びチャネル保護層２６を有する。
保持容量３０は、第１電極３１、誘電体層３２及び第２電極３３を基板１０側からこの順に有する。
発光素子４０は、第３電極４１、発光層４２及び第４電極４３を基板１０側からこの順に有する。
トランジスタ２０のドレイン電極２２は発光素子の第４電極４３と接続されている。本発明においては、このような回路に限定されることはない。トランジスタ２０のソース電極２１及びドレイン電極２２のうちいずれか一方が発光素子の第３電極４１及び第４電極４３のうちいずれか一方と接続した回路とすることもできる。
保持容量３０の少なくとも一部は基板１０と発光素子４０との間に設けられており、保持容量３０の第２電極３３と発光素子４０の第３電極４１との間は層間膜５０で絶縁されている。
保持容量３０は、不図示の配線又は外部回路によりトランジスタのゲート電極２３とグランド電源などの外部の基準電源との間に接続されており、ゲート電極２３に書き込まれた信号電圧を保持する。具体的には、第１電極３１はゲート電極２３と接続され、第２電極３３は外部の基準電源と接続されることによりこれが可能となる。
発光素子４０の第３電極４１、層間膜５０、保持容量の第２電極３３、誘電体層３２、第１電極３１及び基板１０はいずれも透明である。発光素子４０の発光層４２から発せられた光の少なくとも一部はこれらを通って外部に取り出される。
上記の構造は、保持容量３０が可視光をまったく透過しない構造に比べて開口率を大きくすることができる。
よって、十分な保持容量による高い階調制御性と、高い開口率を両立することができる。
（第２の実施形態）
図３は、本発明の第２の実施形態としての表示装置の一部を示す断面図である。
本実施の形態は、本発明の第１の実施形態を変形したものである。
基板１０上に、トランジスタ２０、保持容量３０及び発光素子４０が形成されている。
トランジスタ２０は、ソース電極２１、ドレイン電極２２、ゲート電極２３、チャネル層２４、ゲート絶縁層２５及びチャネル保護層２６を有する。
保持容量３０は、第１電極３１、誘電体層３２及び第２電極３３を基板１０側からこの順に有する。
発光素子４０は、第３電極４１、発光層４２及び第４電極４３を基板１０側からこの順に有する。
トランジスタ２０のドレイン電極２２は発光素子の第４電極４３と接続されている。本発明においては、このような回路に限定されることはない。トランジスタ２０のソース電極２１及びドレイン電極２２のうちいずれか一方が発光素子の第３電極４１及び第４電極４３のうちいずれか一方と接続した回路とすることもできる。
保持容量３０の少なくとも一部は基板１０と発光素子４０との間に設けられており、保持容量３０の第２電極３３と発光素子４０の第３電極４１との間は層間膜５０で絶縁されている。
基板１０表面に対して平面視した場合、保持容量３０の電荷を蓄積する領域は発光素子４０の発光領域を含むか等しいことが好ましい。すなわち、基板１０表面に対して平面視した場合、保持容量３０の電荷蓄積領域内に発光素子４０の発光領域が設けられる構成が好ましい。
本発明において、上記平面視とは、基板１０表面の法線方向から見た場合の素子構成をいう。
保持容量３０は、図２の実施形態と同様にトランジスタのゲート電極２３と並列に接続されており、ゲート電極２３に書き込まれた信号電圧を保持する。
発光素子の第３電極４１、層間膜５０、保持容量の第２電極３３、誘電体層３２、第１電極３１及び基板１０はいずれも透明であり、発光素子の発光層４２から発せられた光の少なくとも一部はこれらを通って外部に取り出される。
もし、発光素子４０の第３電極４１、第４電極４３及び発光層４２の形成時にそれぞれの下地に段差があると、各層が段差を挟んで不連続となることがある。そのため、段差の大きさによっては接触不良や短絡などの発光素子の不良を招く場合がある。
本実施形態では発光素子の少なくとも発光部分の下を平坦とすることが可能であり、発光素子のこれらの不良を抑制することができる。
（第３の実施形態）
図４は、本発明の第３の実施形態としての表示装置の一部を示す断面図である。
本実施の形態は、本発明の第２の実施形態を変形したものである。
基板１０上に、トランジスタ２０、保持容量３０及び発光素子４０が形成されている。
トランジスタ２０はソース電極２１、ドレイン電極２２、ゲート電極２３、チャネル層２４、ゲート絶縁層２５及びチャネル保護層２６を有する。
発光素子４０は、第３電極４１、発光層４２及び第４電極４３を基板１０側からこの順に有する。
保持容量３０は、第１電極３１及び誘電体層３２と、発光素子４０の第３電極４１の少なくとも一部が基板１０側からこの順に積層されてなる。
トランジスタ２０のドレイン電極２２は発光素子の第４電極４３と接続されている。本発明においては、このような回路に限定されることはない。トランジスタ２０のソース電極２１及びドレイン電極２２のうちいずれか一方が発光素子の第３電極４１及び第４電極４３のうちいずれか一方と接続した回路とすることもできる。
保持容量３０の少なくとも一部は基板１０と発光素子４０との間に設けられている。
基板１０表面に対して平面視した場合、保持容量３０の電荷を蓄積する領域は発光素子４０の発光領域を含むか等しい。
保持容量３０は、不図示の配線又は外部回路によりトランジスタのゲート電極２３と外部の基準電源との間に接続されており、ゲート電極２３に書き込まれた信号電圧を保持する。具体的には、第１電極３１はゲート電極２３と接続され、第３電極４１は外部の基準電源と接続されることによりこれが可能となる。
発光素子の第３電極４１、層間膜５０、保持容量の第２電極３３、誘電体層３２、第１電極３１及び基板１０はいずれも透明であり、発光素子の発光層４２から発せられた光の少なくとも一部はこれらを通って外部に取り出される。
保持容量３０と発光素子４０を隔てる層間膜を廃し、さらに発光素子の第３電極４１に保持容量の第２電極としての機能を兼ねさせることで、作製プロセスを簡略化することができる。
以上の実施形態について補足する。
トランジスタのゲート電極と保持容量の第１電極や、トランジスタのゲート絶縁層と保持容量の誘電体層など、トランジスタと保持容量との間と共通の部材で形成できる材料がある。
これらの部材を任意の組み合わせで共通化し、成膜を同時に行うことで、製造プロセスをさらに簡便にすることができる。
トランジスタのゲート電極と保持容量の第１電極を別な部材で形成する場合、前者を金属で、後者を透明導電性酸化物で作製することもできる。
トランジスタのゲート電極が特定の波長の光に対して事実上不透明である場合、トランジスタのチャネル層の光伝導を抑制できる。すなわち、外光や発光素子から発せられる光によるトランジスタの誤作動を避けることができる。
本発明は、トランジスタや保持容量を１画素あたり各一つよりも多く有する画素回路においても適用が可能である。
例えば、図１に示した画素回路構成においては、トランジスタは二つであるが、このうちの駆動トランジスタを用いて本発明を実施できる。
さらに、異なる二つ以上のトランジスタのゲート電極が一つの保持容量の同一の電極に接続されていてもよい。
さらに、上記の実施形態の構成要素について詳しく説明する。
（基板）
絶縁性で、可視光に対する透過率が高いものが望ましい。例えばガラス、プラスチックなどが用いられる。
発光素子が有機電界発光素子である場合、発光素子の劣化の抑制及び歩留まりの向上のために、十分な平坦性と、水分や酸素などに対する十分なバリア性を持っている必要がある。
平坦性やバリア性などを持たせるための層を一様に１層以上積層してある場合は、機能上、それらの層も含めて基板と呼ぶ。
（トランジスタ）
［構造］
上記説明ではトランジスタの例として逆スタガ構造のＴＦＴを用いたが、トランジスタとしては正スタガ型、逆スタガ型、正コプラナー型、逆コプラナー型のいずれかのＴＦＴを用いることができる。
［チャネル層］
ｎ型又はｐ型の半導体材料を用いることができる。
非晶質シリコンや低温ポリシリコン、ペンタセンやポリチオフェンなどの有機半導体、酸化物半導体などが用いられる。
酸化物半導体材料としては、ＺｎＯ、Ｉｎ２Ｏ３、Ｇａ２Ｏ３等及びこれらの混晶や非晶質固溶体などを用いることができる。
とくに、Ｉｎ−Ｇａ−Ｚｎ−Ｏスパッタ薄膜を用いれば、電界効果移動度が十分に大きなトランジスタを作製することができる。
また、チャネル材料のスパッタ成膜が可能であるため、大面積の発光装置を作製することができる。
また、チャネル材料の成膜温度が低いため、プラスチックなどの可撓性基板上に発光装置を作製することができる。
ソース電極、ドレイン電極及びゲート電極の各電極はＩＴＯなどの透明導電性酸化物でもよい。
このとき、これらの電極と保持容量の電極とを同一の部材で一括形成できるため、製造プロセスが簡便になり好ましい。
さらに、Ｉｎ−Ｇａ−Ｚｎ−Ｏスパッタ膜において、少なくとも一部を非晶質とすることが望ましい。
これにより、エッチング加工性が向上する。
また、スパッタ膜全体が非晶質であれば、低温ポリシリコンＴＦＴで見られるような隣接画素回路間のトランジスタ特性ばらつきを防ぐことができる。
［ソース電極及びドレイン電極］
チャネル層がｎ型半導体の場合、チャネル層に対する電子の注入障壁が十分小さいことが必要である。
ｐ型半導体の場合にはホールの注入障壁が十分小さいことが必要である。
Ａｌ、Ｃｒ、Ｗ、Ｔｉ、Ａｕなどの金属や、Ａｌ合金、ＷＳｉ等のシリサイドなどが利用可能である。
また、透明導電性酸化物や、キャリア濃度が大きな透明酸化物半導体も用いることができる。
ＩＴＯ、亜鉛ドープ酸化インジウム（ＩＺＯ）や、Ｉｎ−Ｇａ−Ｚｎ−Ｏスパッタ薄膜などがこれにあたる。
また、電極が複数の材料の接続により形成されていてもよい。また、複数の材料の多層膜であってもよい。
［ゲート電極］
上記ソース電極及びドレイン電極と同様の材料群から選択して用いられる。
［ゲート絶縁層］
平坦な膜が形成でき、導電性が小さい材料である必要がある。
具体的には、ゲート−ソースリーク電流Ｉgsがドレイン-ソース電流Ｉdsに比べて実用上十分小さい必要がある。
化学蒸着（ＣＶＤ）によるＳｉＮx、ＳｉＯx又はＳｉＯxＮyで成膜が可能である。又は、ＲＦマグネトロンスパッタによるＳｉＯx、ＳｉＮx、ＳｉＯxＮy、Ａｌ２Ｏ３、Ｙ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５等又はこれらからなる多層膜でも成膜が可能である。
ゲート絶縁層は透明な誘電体であってもよい。
このときゲート絶縁層と、保持容量の誘電体や層間膜などとを同一の部材で一括形成できるため、製造プロセスが簡便になり好ましい。
［チャネル保護層及び層間膜］
チャネル保護層は、トランジスタのチャネル部分をプロセスでの薬液や使用環境の雰囲気などから保護する。
チャネル保護層には熱的及び化学的に安定な絶縁体が用いられる。
ゲート絶縁層や層間膜などと共通の透明材料を用いることで、これらと同一の部材で一括形成でき、製造プロセスが簡便になり好ましい。
層間膜が存在する場合、層間膜は保持容量と発光素子とを絶縁し隔離する。
透明な絶縁材料が用いられる。
製造プロセスが簡便になるため、トランジスタのゲート絶縁層やチャネル保護層と同様の材料群から選ばれることが好ましい。
（保持容量）
［透明電極］
可視光に対する十分な透明性と、電極としての十分な導電率を備えている必要がある。また、保持容量の短絡を防ぐために平坦に成膜できる必要がある。
透明導電性酸化物又はキャリア濃度の高い透明酸化物半導体、すなわちＩＴＯ、ＩＺＯ、Ｉｎ−Ｇａ−Ｚｎ−Ｏなどのスパッタ薄膜が好適である。
また、十分に薄く可視光を透過する金属又は合金の薄膜も用いることができる。
製造プロセスが簡便になるため、トランジスタのソース電極、ドレイン電極及びゲート電極のいずれかの電極と同様の材料群から選ばれることが好ましい。
［誘電体層］
十分な透明性を有する、リーク電流の小さい材料であることが必須である。
ゲート絶縁層と同様の材料群から選択される単層／多層膜を用いることができる。
透明電極や層間膜との積層構造において、可視光の反射損失が少ないものが好ましい。
屈折率がそれぞれｎ（１）、ｎ（２）である２種の物質の平滑な界面への垂直入射における反射率は次式で表される。
Ｒ＝｛(ｎ（１）−ｎ（２）)／(ｎ（１）＋ｎ（２）)｝２
たとえば、誘電体層をＳｉＮx（屈折率〜２．１）で形成すると、保持容量の電極がＩＴＯ（屈折率〜２）である場合、界面１箇所あたりの反射率は０．０６％程度である。
図３のような構造で層間膜５０もＳｉＮxで作製するとＩＴＯ−ＳｉＮx界面が４箇所できるが、これらの反射損失の合計は０．３％未満となる。
また保持容量の可視光透過率を大きくするため、第１電極、第２電極、誘電体層及び層間膜のいずれかにおいて、それぞれの膜厚方向に屈折率を連続的又は段階的に変化させ反射防止構造にしてもよい。
（発光素子）
［電極］
第３電極には透明であることが求められる。
第４電極は特に透明である必要はない。発光素子からの光の利用効率を高めるため、可視光に対する反射率が高いことが望ましい。
第３電極及び第４電極は透明導電性酸化物又は金属のいずれかから選ばれる。
発光層への効率的な電荷注入のために、これらの電極のうち一方は低仕事関数（電子注入性）、もう一方は高仕事関数（ホール注入性）にすることが好ましい。
これらの性質を増強するために、発光層と電極との間に仕事関数を調節する材料層を挟むこともできる。組み合わせ例には以下のようなものがある：
第３電極＝透明導電性酸化物（高仕事関数）、第４電極＝金属膜（低仕事関数）
第３電極＝透明金属薄膜（低仕事関数）、第４電極＝金属膜（高仕事関数）
第３電極＝透明導電性酸化物＋電子注入層（低仕事関数）（例：ＩＴＯ＋Ｍｇ１０Å）、第４電極＝金属＋ホール注入層（高仕事関数）（例：Ａｌ＋ＷＯ３）
［発光層］
実際には良好な発光効率を得るために積層膜が多く用いられるが、説明の便宜上本発明では第３電極、第４電極の間の構造を無視し、一体として発光層と呼ぶ。
各説明図においても同様である。
積層構造としては以下のようなものが用いられる。
ホール輸送層／発光層兼電子輸送層（電子輸送機能を有する発光層）、
ホール輸送層／発光層／電子輸送層、
ホール注入層／ホール輸送層／発光層／電子輸送層、
ホール注入層／ホール輸送層／発光層／電子輸送層／電子注入層。
発光層は有機材料であるのが好ましい。この場合、真空蒸着、塗布法、印刷法などにより形成でき、形成プロセスにおける最高温度が低くプラスチックなどの基板上にも形成できる。
塗布法や印刷法などで形成できる発光層材料によれば、低コストで大面積にわたって発光層を形成でき、さらに好ましい。
（実施例１）
（作製法と構成）
図５から図７を用いて、本発明の実施例１の発光装置の作製法を説明する。
各図の左半分に平面図を、各平面図におけるＡ−Ａ’断面を右半分にそれぞれ示す。
まず、図５（ａ）に示すように、基板１０（コーニング社製１７３７ガラス基板）上に、駆動トランジスタのゲート電極２３とスイッチトランジスタのゲート電極２３ａを形成する。その際、チタンと金積層膜をチタン及び金をターゲットとして用いてスパッタ法により形成する。
図５（ｂ）に示すように、ＩＴＯからなる保持容量の第１電極３１をＩＴＯターゲットを用いてスパッタ法により形成し、駆動トランジスタのゲート電極２３と接続する。
図５（ｃ）に示すように、駆動トランジスタのゲート絶縁層２５とスイッチトランジスタのＳｉＯ２からなるゲート絶縁層２５ａをＳｉＯ２ターゲットを用いてスパッタ法により形成する。スパッタ用のガスとしてはＡｒ、Ｏ２を用いることができる。
そして、保持容量のＳｉＮからなる誘電体層３２をＳｉＮターゲットを用いてスパッタ法により形成する。スパッタ用のガスとしてはＡｒを用いることができる。
図６（ａ）に示すように、Ｉｎ−Ｇａ−Ｚｎ−Ｏからなる駆動トランジスタのチャネル層２４とスイッチトランジスタのチャネル層２４ａをＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いてスパッタ法により形成する。スパッタ用のガスとしてはＡｒ、Ｏ２を用いることができる。
図６（ｂ）に示すように、駆動トランジスタのソース電極２１並びにドレイン電極２２及びスイッチトランジスタのソース電極２１ａ並びにドレイン電極２２ａを、チタンと金の積層膜をスパッタ法により形成する。スパッタ用のガスとしてはＡｒを用いることができる。
このとき、スイッチトランジスタのソース電極２１ａは駆動トランジスタのゲート電極２３へと延在しており、両者が接続される。
保持容量のＩＴＯからなる第２電極３３をスパッタ法により形成し、保持容量３０を得る。
図６（ｃ）に示すように、ＳｉＯ２からなる駆動トランジスタのチャネル保護層２６及びスイッチトランジスタのチャネル保護層２６ａをスパッタ法により形成し、駆動トランジスタ２０とスイッチトランジスタ２０ａを得る。
ＳｉＮからなる層間膜５０をスパッタ法により形成する。
図７（ａ）に示すように、発光素子のＩＴＯからなる第３電極４１をスパッタ法により形成する。
図７（ｂ）に示すように、感光性ポリイミドにより隔壁（不図示）を特定の形状に形成し、所望の領域にのみ発光素子の発光層４２が形成されるようにする。
この隔壁内部に、以下の水溶液を以下の順で塗布し、不活性雰囲気中で乾燥させて発光素子の発光層４２を得る。
ホール注入層の材料としてＰｏｌｙ（３，４−ｅｔｈｙｌｅｎｄｉｏｘｙｔｈｉｏｐｈｅｎｅ）−ｐｏｌｙ（ｓｔｙｒｅｎｅｓｕｌｆｏｎａｔｅ）（ＰＥＤＯＴ：ＰＳＳ）水溶液を用いる。
また発光層の材料としてＬＵＭＡＴＩＯＮ ｇｒｅｅｎ １３０３（Ｔｈｅ Ｄｏｗ Ｃｈｅｍｉｃａｌ Ｃｏｍｐａｎｙ社製）溶液を用いる。
図７（ｃ）に示すように、リチウムドープアルミニウム膜からなる発光素子の第４電極４３をリチウムドープアルミニウムを蒸着源に用いて真空蒸着法により形成し、発光素子４０を得る。
第４電極４３は駆動トランジスタのドレイン電極２２と電気的に接続している。
（駆動形態）
図８は、本実施例により得られた発光装置の等価回路を示す回路図である。
駆動トランジスタのソース電極２１及び保持容量の第２電極３３をともに接地し、発光素子の第３電極４１を正のＤＣ電源ＶDDに接続しておく。スイッチトランジスタのドレイン電極２２ａに信号電圧Ｖsigを印加しておく。
スイッチトランジスタのゲート電極２３ａに、正のパルス状電圧Ｖselを印加すると、保持容量３０に電位Ｖsigが書き込まれ、駆動トランジスタのゲート電極２３の電位を保持する。
その結果、ゲート電極２３ａへの電圧を取り除いた（電圧の印加を停止した）後も、発光素子はＶsigの大きさに応じた輝度の発光を維持する。
（利点）
第３電極、第２電極、誘電体層、第１電極及び基板が可視光を透過するので、開口率の高い表示装置が得られる。
発光素子は有機電界発光素子であるので、プラスチックなどの基板上にも表示装置が作製できる。
トランジスタのゲート電極が金属であるので、トランジスタの光伝導を抑制できる。
（実施例２）
実施例１とほぼ同様の作製手順で作製できるが、基板１０表面に対して平面視した場合、保持容量３０の電荷を蓄積する領域は、発光素子４０の発光領域を含む。
すなわち、平面視した場合、発光素子の第３電極４１と第４電極４３の対向する領域は保持容量の第１電極３１と第２電極３３の対向する領域（保持容量の電荷蓄積領域）に含まれる。
（作製法と構成）
図９から図１１を用いて、本発明を適用できる発光装置の作製法を説明する。
各図の左半分に平面図を、各平面図におけるＡ−Ａ’断面を右半分にそれぞれ示す。
図９（ａ）に示すように、基板１０（コーニング社製１７３７）上に、チタンと金の積層膜からなる駆動トランジスタのゲート電極２３とスイッチトランジスタのゲート電極２３ａをスパッタ法により形成する。
ＳｉＯ２からなる駆動トランジスタのゲート絶縁層２５とスイッチトランジスタのゲート絶縁層２５ａをＳｉＯ２ターゲットを用いてスパッタ法により形成する。
Ｉｎ−Ｇａ−Ｚｎ−Ｏからなる駆動トランジスタのチャネル層２４とスイッチトランジスタのチャネル層２４ａをＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いてスパッタ法により形成する。
図９（ｂ）に示すように、チタンと金の積層膜からなる駆動トランジスタのソース電極２１並びにドレイン電極２２及びスイッチトランジスタのソース電極２１ａ並びにドレイン電極２２ａを形成する。その際、チタンと金のターゲットを用いてスパッタ積層法により形成する。
このときスイッチトランジスタのソース電極２１ａは駆動トランジスタのゲート電極２３へと延在しており、両者が接続される。
図９（ｃ）に示すように、ＳｉＯ２からなる駆動トランジスタのチャネル保護層２６及びスイッチトランジスタのチャネル保護層２６ａを形成し、駆動トランジスタ２０とスイッチトランジスタ２０ａを得る。その際、ＳｉＯ２ターゲットを用いてスパッタ法により形成する。
図１０（ａ）に示すように、ＩＴＯからなる保持容量の第１電極３１をＩＴＯスパッタ法により形成する。これは駆動トランジスタのゲート電極２３へと延在しており、ゲート電極２３と第１電極３１との電気的な接続が得られる。
図１０（ｂ）に示すように、保持容量の誘電体層３２をＳｉＮスパッタ薄膜にて形成する。
図１０（ｃ）に示すように、第２電極３３をＩＴＯスパッタ薄膜にて形成し保持容量３０を得る。
図１１（ａ）に示すように、ＳｉＮからなる層間膜５０をスパッタ法により形成する。
図１１（ｂ）に示すように、ＩＴＯからなる発光素子の第３電極４１をスパッタ法により形成する。
図１１（ｃ）に示すように、感光性ポリイミドにより隔壁（不図示）を特定の形状に形成し、所望の領域にのみ発光素子の発光層４２が形成されるようにする。
この隔壁内部に、実施例１と同様の材料と手順で発光素子の発光層４２を得る。
図１１（ｄ）に示すように、リチウムドープアルミニウムからなる発光素子の第４電極４３をリチウムドープアルミニウムを蒸着源に用いて真空蒸着法により形成し、発光素子４０を得る。
第４電極４３は駆動トランジスタのドレイン電極２２と接続している。
平面視した場合、発光素子の第３電極４１と第４電極４３の対向する領域は、保持容量の第１電極３１と第２電極３３の対向する領域に含まれる。
（利点）
実施例１に記した利点を全て有する。
発光領域下部を平坦にすることができ、発光素子の不良を抑制することができる。
（実施例３）
実施例２と同様、透明容量が発光素子の発光部分の下部すべてにあるが、保持容量の第２電極と層間膜の形成を省き、より簡易なプロセスで作製できる。
（作製法と構成）
図１２から図１４を用いて、本発明を適用できる発光装置の作製法を説明する。
各図の左半分に平面図を、各平面図におけるＡ−Ａ’断面を右半分にそれぞれ示す。
図１２（ａ）に示すように、基板１０（コーニング社製１７３７）上に、チタンと金の積層膜からなる駆動トランジスタのゲート電極２３とスイッチトランジスタのゲート電極２３ａを形成する。その際、チタンと金のターゲットを用いてスパッタ法により形成する。
図１２（ｂ）に示すように、ＳｉＯ２からなる駆動トランジスタのゲート絶縁層２５とスイッチトランジスタのゲート絶縁層２５ａをＳｉＯ２ターゲットを用いてスパッタ法により形成する。
図１２（ｃ）に示すように、Ｉｎ−Ｇａ−Ｚｎ−Ｏからなる駆動トランジスタのチャネル層２４とスイッチトランジスタのチャネル層２４ａをＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いてスパッタ法により形成する。
図１３（ａ）に示すように、チタンと金の積層膜からなる駆動トランジスタのソース電極２１並びにドレイン電極２２及びスイッチトランジスタのソース電極２１ａ並びにドレイン電極２２ａを形成する。その際、チタンと金のターゲットを用いてスパッタ積法により形成する。
このとき、スイッチトランジスタのソース電極２１ａは駆動トランジスタのゲート電極２３へと延在しており、両者が電気的に接続される。
図１３（ｂ）に示すように、ＳｉＯ２からなる駆動トランジスタのチャネル保護層２６及びスイッチトランジスタのチャネル保護層２６ａを形成し、駆動トランジスタ２０とスイッチトランジスタ２０ａを得る。その際、ＳｉＯ２ターゲットを用いてスパッタ法により形成する。
図１３（ｃ）に示すように、保持容量の第１電極３１をＩＴＯスパッタ薄膜にて形成する。
これは駆動トランジスタのゲート電極２３へと延在しており、ゲート電極２３と第１電極３１との電気的接続が得られる。
図１４（ａ）に示すように、ＳｉＮからなる保持容量の誘電体層３２をＳｉＮターゲットを用いてスパッタ法により形成する。
図１４（ｂ）に示すように、ＩＴＯからなる発光素子の第３電極４１を、ＩＴＯターゲットを用いてスパッタ法により形成する。このとき、第３電極４１は保持容量の第１電極３１に対する対向電極としても機能し、保持容量３０が得られる。即ち、第３電極４１は、発光素子の第３電極４１と、保持容量の第１電極３１に対する対向電極とを兼ねる構成とすることができる。
図１４（ｃ）に示すように、感光性ポリイミドにより隔壁（不図示）を特定の形状に形成し、所望の領域にのみ発光素子の発光層４２が形成されるようにする。
この隔壁内部に発光素子の発光層４２を形成する。
リチウムドープアルミニウムからなる発光素子の第４電極４３をリチウムドープアルミニウムを蒸着源に用いて真空蒸着法により形成し、発光素子４０を得る。第４電極４３は駆動トランジスタのドレイン電極２２と接続している。
平面視した場合、発光素子の第３電極４１と第４電極４３の対向する領域は、保持容量の第１電極３１と第３電極４１の対向する領域に含まれる。
（駆動形態）
図１５は、本実施例により得られた発光装置の等価回路を示す回路図である。
駆動トランジスタのソース電極２１及び保持容量の第２電極３３をともに接地し、発光素子の第３電極４１を正のＤＣ電源ＶDDに接続しておく。スイッチトランジスタのドレイン電極２２ａに信号電圧Ｖsigを印加しておく。
スイッチトランジスタのゲート電極２３ａに、正のパルス状電圧Ｖselを印加すると、保持容量の第１電極３１に電位Ｖsigが書き込まれ、駆動トランジスタのゲート電極２３の電位を保持する。
その結果、ゲート電極２３ａへのパルス電圧がオフになった後も、Ｖsigの大きさに応じた輝度の発光を維持する。
（利点）
実施例２に記した利点を全て有する。
保持容量の第２電極と層間膜を形成する必要がないので、実施例２より少ないプロセス数で発光装置が実現できる。
（実施例４）
図１６は、本発明を適用できる別な発光装置を示す断面図である。
本発明に示す本実施例以降の特徴は、トランジスタと保持容量において共通化できる部材を共通化し、一括形成した点である。
（作製法と構成）
図１７から図１９を用いて、本発明を適用できる発光装置の作製法を説明する。各図の左半分に平面図を、各平面図におけるＡ−Ａ’断面を右半分にそれぞれ示す。
図１７（ａ）に示すように、基板１０（コーニング社製１７３７）上にＩＴＯスパッタ薄膜を形成しエッチングする。このようにすることにより、駆動トランジスタのゲート電極２３及びスイッチトランジスタのゲート電極２３ａ及び保持容量の第１電極３１をそれぞれ得る。
これらは単一のスパッタ薄膜から１回のエッチングで同時に得られる。また、駆動トランジスタのゲート電極２３は保持容量の第１電極３１と一体に形成される。
図１７（ｂ）に示すように、駆動トランジスタのゲート絶縁層、スイッチトランジスタのゲート絶縁層及び保持容量の誘電体層として、ＳｉＯ２からなる共通誘電体層６０をＳｉＯ２ターゲットを用いてスパッタ薄膜により形成する。
エッチングにより駆動トランジスタのゲート電極２３上の共通誘電体層６０の一部にコンタクトホール６１を設ける。
図１７（ｃ）に示すように、スパッタ法で形成したＩｎ−Ｇａ−Ｚｎ−Ｏ膜をエッチングすることにより、駆動トランジスタのチャネル層２４とスイッチトランジスタのチャネル層２４ａをそれぞれ得る。
図１８（ａ）に示すように、スパッタ法で形成したＩＴＯ膜をエッチングする。このようにすることにより、駆動トランジスタのソース電極２１並びにドレイン電極２２、スイッチトランジスタのソース電極２１ａ並びにドレイン電極２２ａ及び保持容量の第２電極３３をそれぞれ得る。
このときスイッチトランジスタのソース電極２１ａはコンタクトホール６１へ延在しており、スイッチトランジスタと駆動トランジスタの電気的な接続が得られる。
図１８（ｂ）に示すように、駆動トランジスタのチャネル保護層２６、スイッチトランジスタのチャネル保護層２６ａ及び層間膜５０として、ＳｉＯ２からなる共通誘電体層６２を形成する。その際、ＳｉＯ２ターゲットを用いてスパッタ法により形成する。
これにより、駆動トランジスタ２０及びスイッチトランジスタ２０ａが得られる。
エッチングにより駆動トランジスタのドレイン電極２２上の共通誘電体層６２の一部にコンタクトホール６３を設ける。
図１８（ｃ）に示すように、ＩＴＯからなる発光素子の第３電極４１をＩＴＯターゲットを用いてスパッタ法により形成する。
図１９（ａ）に示すように、感光性ポリイミドにより隔壁（不図示）を特定の形状に形成し、所望の領域にのみ発光素子の発光層４２が形成されるようにする。
この隔壁内部に発光素子の発光層４２を形成する。
図１９（ｂ）に示すように、発光素子の第４電極４３をリチウムドープアルミニウム真空蒸着膜により形成し、発光素子４０を得る。
第４電極４３はコンタクトホール６３へ延在しており、駆動トランジスタ２０と発光素子４０の接続が得られる。
平面視した場合、発光素子の第３電極４１と第４電極４３の対向する領域は、保持容量の第１電極３１と第２電極３３の対向する領域に含まれる。
本実施例により得られる発光装置の等価回路は図８のとおりである。
（利点）
実施例２に記した利点を全て有する。
ゲート電極と保持容量の第１電極、ゲート絶縁層と誘電体層、ソース・ドレイン電極と第２電極、チャネル保護層と層間絶縁層とがそれぞれ同一部材であるので、実施例２より大幅に少ないプロセス数で発光装置が実現できる。
（実施例５）
（作製法と構成）
図２０を用いて、本発明を適用できる発光装置の作製法を説明する。
基板１０（コーニング社製１７３７）上に、ＩＴＯからなる保持容量の第１電極３１及びＳｉＯ２からなる誘電体層３２を、ＩＴＯターゲット及びＳｉＯ２ターゲットを用いてスパッタ法によりそれぞれ形成する。
この上にＩＴＯ膜をスパッタ法により形成し、その後エッチングによりパターニングすることにより、トランジスタのゲート電極２３及び保持容量の第２電極３３をそれぞれ得る。ゲート絶縁膜２３は第１電極３１と断面図外で接続されている。
トランジスタのゲート絶縁層及び保持容量と発光素子を隔てる層間膜として、ＳｉＯ２からなる共通誘電体層６４をＳｉＯ２ターゲットを用いてスパッタ薄膜により形成する。
この上にＩｎ−Ｇａ−Ｚｎ−Ｏ膜をスパッタ法により形成し、その後エッチングによりパターニングして、トランジスタのチャネル層２４を形成する。
この上にＩＴＯ膜をＩＴＯターゲットを用いてスパッタ法により形成し、その後エッチングによりパターニングして、トランジスタのソース電極２１並びにドレイン電極２２及び発光素子の第３電極４１を得る。
トランジスタのチャネル保護層２６をＳｉＯ２スパッタ薄膜により形成する。
感光性ポリイミドにより隔壁（不図示）を特定の形状に形成し、所望の領域にのみ発光素子の発光層４２が形成されるようにする。
この隔壁内部に発光素子の発光層４２を形成する。
リチウムドープアルミニウムからなる発光素子の第４電極４３をリチウムドープアルミニウムを蒸着源として用いて真空蒸着法により形成する。このとき、第４電極４３はトランジスタのドレイン電極２２へ延在しており、トランジスタと発光素子の電気的な接続が得られる。
平面視した場合、発光素子の第３電極４１と第４電極４３の対向する領域は、保持容量の第１電極３１と第２電極３３の対向する領域に含まれる。
（利点）
実施例２に記した利点を全て有する。
ゲート電極と保持容量の第２電極、ゲート絶縁層と層間膜、ソース・ドレイン電極と発光素子の第３電極がそれぞれ同一部材であるので、実施例２より少ないプロセス数で発光装置が実現できる。
（実施例６）
（作製法と構成）
図２１を用いて、本発明を適用できる発光装置の作製法を説明する。
基板１０（コーニング社製１７３７）上に、トランジスタのゲート電極２３及びゲート絶縁膜２５をＩＴＯスパッタ薄膜及びＳｉＯ２スパッタ薄膜によりそれぞれ形成する。
この上に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜を、Ｉｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いてスパッタ法により形成し、その後エッチングによりパターニングして、トランジスタのチャネル層２４を形成する。
この上にＩＴＯスパッタ法により形成し、その後エッチングすることによりパターニングして、トランジスタのソース電極２１並びにドレイン電極２２及び保持容量の第１電極３１をそれぞれ得る。第１電極３１はゲート電極２３と断面図外で接続されている。
トランジスタのチャネル保護層及び保持容量の誘電体膜として、ＳｉＯ２からなる共通誘電体層６６をＳｉＯ２ターゲットを用いてスパッタ法により形成する。ドレイン電極２２上の共通誘電体層６６の一部にコンタクトホール６７を設ける。
ＩＴＯからなる保持容量の第２電極３３、ＳｉＯ２からなる層間膜５０及びＩＴＯからなる発光素子の第３電極４１を、ＩＴＯターゲット及びＳｉＯ２ターゲットを用いてスパッタ法によりそれぞれ形成する。
感光性ポリイミドにより隔壁（不図示）を特定の形状に形成し、所望の領域にのみ発光素子の発光層４２が形成されるようにする。
この隔壁内部に発光素子の発光層４２を形成する。
リチウムドープアルミニウムからなる発光素子の第４電極４３をリチウムドープアルミニウム蒸着源を用いて真空蒸着法により形成する。このとき、第４電極４３はコンタクトホール６７へ延在しており、トランジスタのドレイン電極２２との電気的な接続が得られる。
平面視した場合、発光素子の第３電極４１と第４電極４３の対向する領域は、保持容量の第１電極３１と第２電極３３の対向する領域に含まれる。
（利点）
実施例２に記した利点を全て有する。
ソース・ドレイン電極と保持容量の第１電極、チャネル保護層と誘電体層がそれぞれ同一部材であるので、実施例２より少ないプロセス数で発光装置が実現できる。
（実施例７）
（作製法と構成）
図２２を用いて、本発明を適用できる発光装置の作製法を説明する。
基板１０上にＩＴＯ膜をＩＴＯターゲットを用いてスパッタ法により形成し、その後エッチングすることによりパターニングして、トランジスタのゲート電極２３及び保持容量の第１電極３１をそれぞれ得る。
トランジスタのゲート電極２３は保持容量の第１電極３１と断面図外でつながっており、一体である。
トランジスタのゲート絶縁層及び保持容量の誘電体層として、ＳｉＯ２からなる共通誘電体層６０をＳｉＯ２ターゲットを用いてスパッタ法により形成する。
この上にＩｎ−Ｇａ−Ｚｎ−Ｏ膜をＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いてスパッタ法により形成し、その後エッチングすることによりパターニングして、トランジスタのチャネル層２４を得る。
この上にＩＴＯ膜をＩＴＯターゲットを用いてスパッタ法により形成し、その後エッチングすることによりパターニングして、トランジスタのソース電極２１並びにドレイン電極２２及び発光素子の第３電極４１をそれぞれ得る。
第１電極３１、共通誘電体層６０及び第３電極４１により保持容量３０が形成される。
ＳｉＯ２からなるトランジスタのチャネル保護層２６をＳｉＯ２ターゲットを用いてスパッタ法により形成する。
これによりトランジスタ２０が得られる。
感光性ポリイミドにより隔壁（不図示）を特定の形状に形成し、所望の領域にのみ発光素子の発光層４２が形成されるようにする。
この隔壁内部に発光素子の発光層４２を形成する。
リチウムドープアルミニウムからなる発光素子の第４電極４３をリチウムドープアルミニウムを蒸着源として真空蒸着法により形成する。このとき、第４電極４３はトランジスタのドレイン電極２２の一部へ延在しており、トランジスタと発光素子の電気的な接続が得られる。
平面視した場合、発光素子の第３電極４１と第４電極４３の対向する領域は、保持容量の第１電極３１と第３電極４１の対向する領域に含まれる。
（利点）
実施例３に記した利点を全て有する。
ゲート電極と保持容量の第１電極、ゲート絶縁層と誘電体層、ソース電極、ドレイン電極及び第２電極がそれぞれ同一部材であるので、実施例３より大幅に少ないプロセス数で発光装置が実現できる。
（実施例８）
（作製法と構成）
図２３を用いて、本発明を適用できる発光装置の作製法を説明する。
基板１０（コーニング社製１７３７）上に、ＩＴＯからなる保持容量の第１電極３１及びＳｉＯ２からなる誘電体層３２を、ＩＴＯターゲット及びＳｉＯ２ターゲットを用いてスパッタ法によりそれぞれ形成する。
この上にＩＴＯ膜をＩＴＯターゲットを用いてスパッタ法により形成し、その後エッチングすることによりパターニングして、トランジスタのゲート電極２３及び発光素子の第３電極４１をそれぞれ得る。ゲート電極２３は第１電極３１と断面図外で接続されている。
第１電極３１、誘電体層３２及び第３電極４１により保持容量３０が形成される。
ＳｉＯ２からなるトランジスタのゲート絶縁層２５及びＩｎ−Ｇａ−Ｚｎ−Ｏからなるチャネル層２４を、ＳｉＯ２ターゲット及びＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いてスパッタ法によりそれぞれ形成する。
ＩＴＯからなるトランジスタのソース電極２１及びドレイン電極２２を、ＩＴＯターゲットを用いてスパッタ法により形成する。
ＳｉＯ２からなるトランジスタのチャネル保護層２６をＳｉＯ２ターゲットを用いてスパッタ法により形成する。
感光性ポリイミドにより隔壁（不図示）を特定の形状に形成し、所望の領域にのみ発光素子の発光層４２が形成されるようにする。
この隔壁内部に発光素子の発光層４２を形成する。
発光素子の第４電極４３をリチウムドープアルミニウム真空蒸着膜により形成する。このとき、第４電極４３はトランジスタのドレイン電極２２へ延在しており、トランジスタと発光素子の電気的な接続が得られる。
平面視した場合、発光素子の第３電極４１と第４電極４３の対向する領域は、保持容量の第１電極３１と第３電極４１の対向する領域に含まれる。
（利点）
実施例３に記した利点を全て有する。
ゲート電極と発光素子の第１電極が同一部材であるので、実施例３より少ないプロセス数で発光装置が実現できる。
（実施例９）
（作製法と構成）
図２４を用いて、本発明を適用できる発光装置の作製法を説明する。
基板１０（コーニング社製１７３７）上に、ＩＴＯからなるトランジスタのゲート電極２３及びＳｉＯ２からなるゲート絶縁膜２５を、ＩＴＯターゲット及びＳｉＯ２ターゲットを用いてスパッタ法によりそれぞれ形成する。
この上にＩｎ−Ｇａ−Ｚｎ−Ｏ膜をＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いてスパッタ法によりを形成し、その後エッチングすることによりパターニングして、トランジスタのチャネル層２４を形成する。
この上にＩＴＯ膜をＩＴＯターゲットを用いてスパッタ法により形成し、その後エッチングすることによりパターニングして、トランジスタのソース電極２１並びにドレイン電極２２及び保持容量の第１電極３１をそれぞれ得る。第１電極３１はゲート電極２３と断面図外で接続されている。
トランジスタのチャネル保護層及び保持容量の誘電体膜として、ＳｉＯ２からなる共通誘電体層６６をＳｉＯ２ターゲットを用いてスパッタ法により形成する。ドレイン電極２２上の一部の共通誘電体層６６にコンタクトホール６７を設ける。
発光素子の第１電極４１をＩＴＯスパッタ薄膜により形成する。第１電極３１、共通誘電体層６６及び第３電極４１により保持容量３０が形成される。
感光性ポリイミドにより隔壁（不図示）を特定の形状に形成し、所望の領域にのみ発光素子の発光層４２が形成されるようにする。
この隔壁内部に発光素子の発光層４２を形成する。
発光素子の第４電極４３をリチウムドープアルミニウム真空蒸着膜により形成する。このとき、第４電極４３はコンタクトホール６７へ延在しており、トランジスタのドレイン電極２２との接続が得られる。
平面視した場合、発光素子の第３電極４１と第４電極４３の対向する領域は、保持容量の第１電極３１と第３電極４１の対向する領域に含まれる。
（利点）
実施例３に記した利点を全て有する。
ソース・ドレイン電極と保持容量の第１電極、チャネル保護層と誘電体層がそれぞれ同一部材であるので、実施例３より少ないプロセス数で発光装置が実現できる。
本発明は、表示装置に利用可能であり、特に、有機電界発光ディスプレイをはじめとする各種フラットパネルディスプレイに幅広く用いられる。
ｎチャネルトランジスタを用いたアクティブマトリクス駆動有機電界発光ディスプレイの最も基本的な画素回路図である。 本発明の第１の実施形態としての発光装置の断面図である。 本発明の第２の実施形態としての発光装置の断面図である。 本発明の第３の実施形態としての発光装置の断面図である。 本発明の実施例１の発光装置の作製方法を示す図である。 本発明の実施例１の発光装置の作製方法を示す図である。 本発明の実施例１の発光装置の作製方法を示す図である。 本発明の実施例１の発光装置の等価回路図である。 本発明の実施例２の発光装置の作製方法を示す図である。 本発明の実施例２の発光装置の作製方法を示す図である。 本発明の実施例２の発光装置の作製方法を示す図である。 本発明の実施例３の発光装置の作製方法を示す図である。 本発明の実施例３の発光装置の作製方法を示す図である。 本発明の実施例３の発光装置の作製方法を示す図である。 本発明の実施例３の発光装置の等価回路図である。 本発明の実施例４の発光装置の断面図である。 本発明の実施例４の発光装置の作製方法を示す図である。 本発明の実施例４の発光装置の作製方法を示す図である。 本発明の実施例４の発光装置の作製方法を示す図である。 本発明の実施例５の発光装置の断面図である。 本発明の実施例６の発光装置の断面図である。 本発明の実施例７の発光装置の断面図である。 本発明の実施例８の発光装置の断面図である。 本発明の実施例９の発光装置の断面図である。
符号の説明
１０ 基板
２０ トランジスタ
２１ ソース電極
２２ ドレイン電極
２３ ゲート電極
２４ チャネル層
２５ ゲート絶縁層
３０ 保持容量
３１ 第１電極
３２ 誘電体層
３３ 第２電極
４０ 発光素子
４１ 第３電極
４２ 発光層
４３ 第４電極

Claims (6)

  1. 基板上に、トランジスタと、保持容量と、発光素子とが形成されるアクティブマトリクス表示装置であって、
    前記トランジスタは、ソース電極、ドレイン電極及びゲート電極を有し、
    前記保持容量は、第１電極、誘電体層及び第２電極が前記基板側からこの順に積層されて構成され、
    前記発光素子は、第３電極、発光層及び第４電極とが前記基板側からこの順に積層されて構成され、且つ前記保持容量を挟んで前記基板上に設けられ、
    前記保持容量の第１電極は、前記トランジスタのゲート電極と接続され、
    前記基板に対して平面視した場合、前記発光素子の発光領域は前記保持容量の電荷蓄積領域内に位置し、
    前記基板、前記第１電極、前記第２電極及び前記第３電極は、いずれも前記発光素子が放出した光を透過する材料で形成されていることを特徴とするアクティブマトリクス表示装置。
  2. 前記第３電極の一部が前記第２電極を兼ねることを特徴とする請求項１記載のアクティブマトリクス表示装置。
  3. 前記発光層は、有機材料で形成されることを特徴とする請求項１または２に記載のアクティブマトリクス表示装置。
  4. 前記トランジスタのチャネル層は、Ｉｎ、Ｇａ及びＺｎを含み、
    かつ少なくとも一部が非晶質の酸化物であることを特徴とする請求項１から３のいずれか１項記載のアクティブマトリクス表示装置。
  5. 前記ゲート電極と前記第１電極の材料は同一の透明の導電性酸化物であり、同一の工程で作製されることを特徴とする請求項１から４のいずれか１項記載のアクティブマトリクス表示装置。
  6. 前記ゲート電極の材料は金属であり、前記第１電極の材料は透明導電性酸化物であることを特徴とする請求項１記載のアクティブマトリクス表示装置。
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Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5105842B2 (ja) 2006-12-05 2012-12-26 キヤノン株式会社 酸化物半導体を用いた表示装置及びその製造方法
WO2010029859A1 (en) * 2008-09-12 2010-03-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8247276B2 (en) 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device
JP5590285B2 (ja) * 2009-03-06 2014-09-17 ソニー株式会社 表示装置
JP5443817B2 (ja) * 2009-04-23 2014-03-19 エルジー ディスプレイ カンパニー リミテッド 画像表示装置
US8269212B2 (en) * 2009-04-29 2012-09-18 Honeywell International Inc. OLED display with a common anode and method for forming the same
KR101476817B1 (ko) * 2009-07-03 2014-12-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터를 갖는 표시 장치 및 그 제작 방법
WO2011004755A1 (en) * 2009-07-10 2011-01-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011007677A1 (en) * 2009-07-17 2011-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101778513B1 (ko) * 2009-10-09 2017-09-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 표시 장치 및 이를 포함한 전자 기기
CN102144293B (zh) 2009-11-27 2015-01-07 松下电器产业株式会社 发光显示装置
US8891051B2 (en) * 2010-10-25 2014-11-18 Semiconductor Energy Laboratory Co., Ltd. Backlight and display device
TWI478623B (zh) * 2012-02-13 2015-03-21 E Ink Holdings Inc 顯示器
JP5963551B2 (ja) 2012-06-06 2016-08-03 キヤノン株式会社 アクティブマトリクスパネル、検出装置、及び、検出システム
JP6204209B2 (ja) * 2014-01-27 2017-09-27 株式会社ジャパンディスプレイ 有機ｅｌ表示装置
US10325937B2 (en) * 2014-02-24 2019-06-18 Lg Display Co., Ltd. Thin film transistor substrate with intermediate insulating layer and display using the same
US9766517B2 (en) * 2014-09-05 2017-09-19 Semiconductor Energy Laboratory Co., Ltd. Display device and display module
KR102166341B1 (ko) * 2014-09-05 2020-10-16 엘지디스플레이 주식회사 고 개구율 유기발광 다이오드 표시장치 및 그 제조 방법
EP3018726B1 (en) * 2014-11-10 2023-09-06 LG Display Co., Ltd. Organic light-emitting diode display having multi-mode cavity structure
KR102193886B1 (ko) * 2014-11-12 2020-12-23 엘지디스플레이 주식회사 고 개구율 유기발광 다이오드 표시장치 및 그 제조 방법
EP3506337A4 (en) * 2016-08-23 2019-08-28 Toppan Printing Co., Ltd. ORGANIC THIN FILM TRANSISTOR, METHOD FOR MANUFACTURING THEREOF, AND IMAGE DISPLAY DEVICE
CN109509793B (zh) * 2017-09-15 2020-12-01 京东方科技集团股份有限公司 薄膜晶体管、其制造方法及电子装置
JP7048292B2 (ja) * 2017-12-14 2022-04-05 株式会社ジャパンディスプレイ 有機ｅｌ表示装置
CN110660813A (zh) * 2019-08-21 2020-01-07 福建华佳彩有限公司 一种oled面板及制作方法
CN110993652B (zh) * 2019-11-22 2023-05-19 福建华佳彩有限公司 一种屏下摄像头结构
CN110993563B (zh) * 2019-11-22 2023-05-19 福建华佳彩有限公司 一种oled面板及制作方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3530362B2 (ja) * 1996-12-19 2004-05-24 三洋電機株式会社 自発光型画像表示装置
JP3919900B2 (ja) * 1997-09-19 2007-05-30 株式会社半導体エネルギー研究所 液晶表示装置およびその作製方法
US6277679B1 (en) * 1998-11-25 2001-08-21 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing thin film transistor
EP1020920B1 (en) * 1999-01-11 2010-06-02 Sel Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a driver TFT and a pixel TFT on a common substrate
JP2002196704A (ja) * 2000-12-27 2002-07-12 Sharp Corp 有機ｅｌパネルおよびその製造方法
US6825496B2 (en) * 2001-01-17 2004-11-30 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP4137454B2 (ja) 2001-01-17 2008-08-20 株式会社半導体エネルギー研究所 発光装置、電子機器及び発光装置の作製方法
US7339187B2 (en) * 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US7189992B2 (en) * 2002-05-21 2007-03-13 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures having a transparent channel
JP2004014982A (ja) * 2002-06-11 2004-01-15 Konica Minolta Holdings Inc 半導体回路および画像表示装置
US7250930B2 (en) * 2003-02-07 2007-07-31 Hewlett-Packard Development Company, L.P. Transparent active-matrix display
JP4572510B2 (ja) * 2003-06-17 2010-11-04 セイコーエプソン株式会社 エレクトロルミネッセンス表示装置及び電子機器
KR20050051140A (ko) * 2003-11-27 2005-06-01 삼성에스디아이 주식회사 커패시터 및 이를 구비한 평판표시장치
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7250627B2 (en) 2004-03-12 2007-07-31 Hewlett-Packard Development Company, L.P. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US8314420B2 (en) 2004-03-12 2012-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device with multiple component oxide channel
US7642573B2 (en) 2004-03-12 2010-01-05 Hewlett-Packard Development Company, L.P. Semiconductor device
US7242039B2 (en) 2004-03-12 2007-07-10 Hewlett-Packard Development Company, L.P. Semiconductor device
US7427783B2 (en) * 2004-04-07 2008-09-23 Samsung Sdi Co., Ltd. Top emission organic light emitting diode display using auxiliary electrode to prevent voltage drop of upper electrode
KR100611886B1 (ko) * 2004-06-25 2006-08-11 삼성에스디아이 주식회사 개량된 구조의 트랜지스터를 구비한 화소 회로 및 유기발광 표시장치
JP2006058730A (ja) * 2004-08-23 2006-03-02 Sony Corp 表示装置
RU2358354C2 (ru) * 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Светоизлучающее устройство
US7462897B2 (en) * 2005-01-31 2008-12-09 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and electronic device
JP2006245031A (ja) * 2005-02-28 2006-09-14 Casio Comput Co Ltd 薄膜トランジスタパネル
JP5117667B2 (ja) * 2005-02-28 2013-01-16 カシオ計算機株式会社 薄膜トランジスタパネル

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