KR100849067B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법은, 반도체 기판 상에 게이트절연막, 폴리실리콘막, 베리어막, 금속계막 및 하드마스크막을 순차적으로 형성하는 단계; 상기 하드마스크막, 금속계막, 베리어막, 폴리실리콘막, 게이트절연막을 식각하여 게이트를 형성하는 단계; 상기 게이트를 구성하는 각 막들의 표면 및 반도체 기판의 표면을 RACVD 방식을 이용한 질화 공정으로 질화시키는 단계; 및 상기 질화된 폴리실리콘막의 표면과 반도체 기판 표면의 식각 데미지가 완화되도록 RACVD 방식을 이용한 재산화 공정으로 산화시키는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조 방법{Manufacturing method of semiconductor device}
도 1a 내지 도 1d는 종래 반도체 소자의 제조 방법을 설명하기 위하여 도시한 공정별 단면도.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200 : 반도체 기판 202 : 소자분리막
204 : 게이트절연막 206 : 폴리실리콘막
208 : 베리어막 210 : 금속계막
212 : 하드마스크막 222 : 베리어질화막
224 : 텅스텐질화막 226 : 하드마스크질화막
228 : 재산화막
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는, 게 이트를 형성하기 위한 식각 공정의 복잡성을 개선하고 게이트를 구성하고 있는 금속층의 이상 산화 현상을 방지할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 치수의 고정밀화에 대한 요구가 점점 높아지고 있다.
그리고, 반도체 소자가 고집적화되어 게이트의 유효면적이 줄어들면서 감소하는 저항 문제를 해결하기 위하여 게이트의 게이트도전막으로 열안정성과 매립특성이 우수한 텅스텐(W)이 사용되고 있지만, 상기 텅스텐을 게이트도전막으로 사용하는 반도체 소자의 게이트 형성 공정 중 텅스텐의 노출 부위에서는 이상산화 현상이 발생하고, 이를 방지하기 위한 방법으로 게이트의 측벽에 캡핑 나이트라이드막을 형성하는 방법이 사용되고 있다.
그러나, 상기 텅스텐으로 이루어진 게이트도전막의 이상산화 현상을 방지하기 위하여 캡핑 나이트라이드막을 이용한 게이트의 제조 방법은 복잡한 공정 과정과 그에 따른 열의 발생으로 부차적인 문제를 발생시키고 있다.
도 1a 내지 도 1d는 종래 반도체 소자의 제조 방법을 설명하기 위하여 도시한 공정별 단면도이다.
도 1a를 참조하면, 활성영역을 한정하는 소자분리막(102)이 형성되어 있고, 리세스 게이트를 형성하기 위한 홈(H)이 구비된 반도체 기판(100) 상에 게이트절연막(104)을 형성하고, 상기 홈(H)이 매립되도록 게이트절연막(104) 상에 폴리실리콘막(106)을 형성한다. 그런 다음, 상기 폴리실리콘막(106)의 상부에 베리어막(108), 금속계막(110), 하드마스크막(112), 아몰포스 카본(Amorphous carbon)막(114), 아크(ARC)막(116) 및 포토레지스트(Photoresist)로 이루어져 게이트가 형성될 영역을 노출시키는 마스크패턴(118)을 형성한다.
도 1b를 참조하면, 상기 마스크패턴(미도시)을 식각마스크로 이용하여 아몰포스 카본막(미도시)과 하드마스크막(112)까지 식각한 후, 상기 마스크패턴, 아크막 및 아몰포스 카본막을 제거한다. 그런 다음, 상기 식각 공정으로 패터닝된 하드마스크막(112)을 식각마스크로 이용하여 상기 금속계막(110)과 베리어막(108) 및 폴리실리콘막(106)의 일부분을 식각한다.
도 1c를 참조하면, 상기 폴리실리콘막(106) 및 패터닝된 상기 게이트 상에 캡핑 나이트라이드막(114)을 형성한다.
도 1d를 참조하면, 상기 결과물에 식각 공정을 진행하여 캡핑 나이트라이드막(114), 폴리실리콘막(106) 및 게이트절연막(104)을 식각하여 게이트 형성을 완료한다.
여기서, 전술된 바와 같이, 종래 캡핑 나이트라이드막의 형성 공정을 포함하여 게이트를 형성하기 위한 식각 공정은 텅스텐막과 베리어막 및 폴리실리콘막의 상부까지 식각하는 1단계와, 폴리실리콘막을 포함한 게이트 상에 캡핑(Capping) 나이트라이드막을 형성하고 캡핑 나이트라이드막과 폴리실리콘막을 식각하는 2단계로 구분되어 진행된다.
그러나, 캡핑 나이트라이드막을 형성하는 게이트의 제조 방법은 공정 자체가 가지고 있는 복잡성으로 인하여 공정 구현이 매우 어렵고, 1단계 식각 후 캡핑 나 이트라이드막의 형성 공정에서 700℃ 이상의 열이 반도체 기판에 가해지게 되어, 게이트를 형성하는 여러 막질의 열팽창 계수의 차이로 인한 막질 간에 미스매치(Miss match)로 발생하여 게이트가 휘어지는 게이트 리닝(Leaning) 현상을 유발하게 된다.
또한, 캡핑 나이트라이드 두께까지도 게이트의 CD(Critical Dimension)에 포함이 되기 때문에 텅스텐의 CD는 감소하게 되고, 이는 게이트의 저항 증가로 이어지게 된다.
본 발명은 게이트를 형성하기 위한 식각 공정의 복잡성을 개선하고 게이트를 구성하고 있는 금속층의 이상 산화 현상을 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
일 실시예에 있어서, 반도체 소자의 제조 방법은, 반도체 기판 상에 게이트절연막, 폴리실리콘막, 베리어막, 금속계막 및 하드마스크막을 순차적으로 형성하는 단계; 상기 하드마스크막, 금속계막, 베리어막, 폴리실리콘막, 게이트절연막을 식각하여 게이트를 형성하는 단계; 상기 게이트를 구성하는 각 막들의 표면 및 반도체 기판의 표면을 RACVD 방식을 이용한 질화 공정으로 질화시키는 단계; 및 상기 질화된 폴리실리콘막의 표면과 반도체 기판 표면의 식각 데미지가 완화되도록 RACVD 방식을 이용한 재산화 공정으로 산화시키는 단계를 포함하는 것을 특징으로 한다.
상기 ACVD 방식을 이용한 질화 공정은 550 ∼ 650℃의 온도 및 0.5 ∼ 5Torr의 압력하에서 암모니아(NH3) 가스를 반응 가스로 사용하여 진행하는 것을 특징으로 한다.
상기 ACVD 방식을 이용한 재산화 공정은 550 ∼ 650℃의 온도 및 0.5 ∼ 5Torr의 압력하에서 수소(H2)와 산소(O2) 가스를 반응 가스로 사용하여 진행하는 것을 특징으로 한다.
상기 질화 공정과 재산화 공정은 인―시튜(In―Situ) 방식으로 진행되는 것을 특징으로 한다.
상기 게이트절연막의 형성 전, 상기 반도체 기판에 홈을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명 하도록 한다.
본 발명의 기술적 원리를 간단히 설명하면, 본 발명은 게이트를 구성하는 각 막들을 한번에 적층 및 식각하며, RACVD 방식으로 게이트를 구성하고 있는 각 막들의 표면 및 반도체 기판의 표면을 N 라디칼로 질화시키고 인―시튜(In―Situ) 방식으로 재산화시켜 반도체 기판 표면의 식각 데미지를 완화시키는 방식으로 게이트를 형성함으로써 게이트를 형성하기 위한 식각 공정의 복잡성을 개선하고 게이트를 구성하고 있는 금속층의 이상 산화 없이 선택적인 산화 공정을 구현할 수 있다.
여기서, 라디칼 화학증착(Radical Assisted Chemical vapor deposition : 이 하 RACVD) 공정은 진공 상태의 반응 챔버 내부로 플라즈마(Plasma)로 생성된 반응 가스의 라디칼들과 소스(Source) 가스들을 챔버 상부에 부착되어 있는 샤워 헤드(Shower Head)를 사용하여 챔버 내부로 분사시켜 막을 증착하는 방법으로, RACVD의 경우 약 100 ∼ 1,000W의 낮은 파워를 사용하기 때문에 플라즈마에 의한 반도체 소자의 데미지가(Damage)가 적으며, 반응성이 강한 라디칼 가스를 이용하여 약 350 ∼ 650℃의 낮은 온도에서 공정을 진행할 수 있는 장점이 있다.
따라서, 본 발명은 RACVD 방식을 적용하여 반도체 소자를 제조함으로써 빠른 반응시간을 구현할 수 있고, 낮은 온도에서 공정을 진행할 수 있어 열에 의한 영향을 최소화하여 게이트 리닝 현상을 방지할 수 있다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도시한 공정별 단면도이다.
도 2a를 참조하면, 활성영역을 한정하는 소자분리막(202)이 형성되어 있는 반도체 기판(200)에 리세스 게이트를 형성하기 위한 홈(H)을 형성하고, 상기 홈(H)의 측벽을 포함하여 반도체 기판(200) 상에 게이트절연막(204)을 형성한다.
그런 다음, 상기 홈(H)이 매립되도록 게이트절연막(204) 상에 폴리실리콘막(106)을 형성하고, 상기 폴리실리콘막(206)의 상부에 베리어막(208), 텅스텐(W)으로 이루어진 금속계막(210), 하드마스크막(212), 아몰포스 카본(Amorphous carbon)막(214), 아크(ARC)막(216) 및 포토레지스트(Photoresist)로 이루어져 게이트가 형성될 영역을 노출시키는 마스크패턴(218)을 형성한다.
도 2b를 참조하면, 상기 마스크패턴을 식각마스크로 이용하여 아몰포스 카본 막과 하드마스크막(212)까지 식각한 후, 상기 마스크패턴, 아크막 및 아몰포스 카본막을 제거한다. 그런 다음, 상기 식각 공정으로 패터닝된 하드마스크막(212)을 식각마스크로 이용하여 상기 금속계막(210), 베리어막(208), 폴리실리콘막(206) 및 게이트절연막(204)을 식각하여 게이트 라인을 형성한다.
도 2c를 참조하면, 상기 형성된 게이트 라인을 포함한 반도체 기판(200) 상에 RACVD 방식에 따라 550 ∼ 650℃의 공정온도 및 0.5 ∼ 5Torr의 공정 압력하에서 NH3 가스를 반응 가스로 하여 N 라디칼(Radical)들을 생성하고, 상기 N 라디칼들로 상기 게이트 라인을 구성하고 있는 각 막들의 표면을 질화(Nitrogen)시킨다.
이때, 상기 질화 공정으로 게이트 라인을 구성하고 있는 폴리실리콘막(206)과 반도체 기판(200) 활성영역의 표면에 실리콘질산화막(SiON : 220), 베리어막(208)의 표면에 베리어질화막(222), 금속계막(210)인 텅스텐막의 표면에 텅스텐질화막(WN : 224), 그리고, 하드마스크막(212)의 표면에 하드마스크 질화막(226)이 각각 형성된다. 이와 같이, 형성된 각 질화막들로 후속 재산화 공정에서 각 막들의 이상 산화 현상을 방지할 수 있고, 베리어막(208) 표면의 베리어질화막(222)은 게이트의 식각시 손상된 베리어막의 손상 부분을 보강해준다.
도 2d를 참조하면, 상기 N 라디칼들에 의하여 각 막들의 표면이 질화된 게이트 라인에 인-시튜(In-Sute) 방식으로 550 ∼ 650℃의 공정온도 및 0.5 ∼ 5Torr의 공정 압력하에서 수소(H2)와 산소(O2) 가스를 반응 가스로 하는 RACVD 공정을 진행하여, 폴리실리콘막(206)과 하부 반도체 기판(200)의 활성영역 표면 부분에 형성되 어 있는 실리콘질산화막(220)을 재산화(Reoxidation) 공정으로 산화시켜 재산화막(228)을 형성한다.
여기서, 상기 재산화 공정으로 반도체 기판 표면의 식각 데미지를 완화시키고, 게이트 라인 측벽 하부에 형성되어 있는 소자분리막(202)의 변형을 큐어링(Curing)하여 게이트의 버드 빅(Bird Beak) 부분을 보강해줌으로써 계면결함을 없애 전기적으로 우수한 막질을 얻을 수 있어 소자의 신뢰성을 향상시킬 수 있다.
따라서. 상술한 바와 같이, 종래 게이트의 금속계막 및 금속층에서의 이상산화 현상을 방지하기 위하여 게이트 측벽에 캡핑 나이트라이드막을 형성하던 공정을 대신하여 RACVD 방식으로 낮은 온도에서 게이트의 표면을 질화시키고 재산화막 형성 공정을 진행함으로써 금속계막 및 금속층의 이상산화 없이 선택적 산화공정을 구현할 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 게이트를 구성하는 각 막들을 한번에 적층 및 식각하고, RACVD 방식으로 게이트를 구성하고 있는 각 막들의 표면 및 반도체 기판의 표면을 N 라디칼로 질화시키고 인―시튜(In―Situ) 방식으로 재산화시켜 반도체 기판 표면의 식각 데미지를 완화시키는 방식으로 게이트를 형성함으로써 게이트를 형성하기 위한 식각 공정의 복잡성을 개선하고 게이트를 구성하고 있는 금속층의 이상 산화 없이 선택적인 산화 공정을 구현하며, 계면결함을 없애 전기적으로 우수한 막질을 얻을 수 있어 소자의 신뢰성을 향상시킬 수 있다.
그리고, 본 발명은 RACVD 방식을 적용하여 반도체 소자를 제조함으로써 빠른 반응시간을 구현할 수 있고 낮은 온도에서 공정이 진행되기 때문에 열에 의한 영향을 최소화하여 게이트 리닝 현상을 방지할 수 있다.

Claims (5)

  1. 반도체 기판 상에 게이트절연막, 폴리실리콘막, 베리어막, 금속계막 및 하드마스크막을 순차적으로 형성하는 단계;
    상기 하드마스크막, 금속계막, 베리어막, 폴리실리콘막, 게이트절연막을 식각하여 게이트를 형성하는 단계;
    상기 게이트를 구성하는 각 막들의 표면 및 반도체 기판의 표면을 RACVD 방식을 이용한 질화 공정으로 질화시키는 단계; 및
    상기 질화된 폴리실리콘막의 표면과 반도체 기판 표면의 식각 데미지가 완화되도록 RACVD 방식을 이용한 재산화 공정으로 산화시키는 단계;를
    포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 RACVD 방식을 이용한 질화 공정은 550 ∼ 650℃의 온도 및 0.5 ∼ 5Torr의 압력하에서 암모니아(NH3) 가스를 반응 가스로 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 RACVD 방식을 이용한 재산화 공정은 550 ∼ 650℃의 온도 및 0.5 ∼ 5Torr의 압력하에서 수소(H2)와 산소(O2) 가스를 반응 가스로 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 질화 공정과 재산화 공정은 인―시튜(In―Situ) 방식으로 진행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 게이트절연막의 형성 전, 상기 반도체 기판에 홈을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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