KR20080074341A - 반도체 소자의 게이트 형성 방법 - Google Patents
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Abstract
반도체 소자의 제조 방법은, 게이트 형성 영역을 갖는 반도체 기판 상에 게이트절연막, 폴리실리콘막 및 몰드절연막을 형성하는 단계; 상기 몰드절연막을 식각하여 게이트 형성 영역의 폴리실리콘막 부분을 노출시키는 트렌치를 형성하는 단계; 상기 트렌치의 측벽에 캡핑막을 형성하는 단계; 상기 몰드절연막, 캡핑막 및 폴리실리콘막 상에 베리어막을 형성하는 단계; 상기 트렌치가 매립되도록 상기 베리어막 상에 금속막을 형성하는 단계; 상기 몰드절연막 상부에 형성된 금속막 및 베리어막을 제거하는 단계; 상기 캡핑막, 금속막, 몰드절연막 상에 게이트 형성 영역을 가리는 하드마스크막을 형성하는 단계; 및 상기 하드마스크막을 이용하여 몰드절연막, 폴리실리콘막 및 게이트절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
Description
도 1a 내지 도 1d는 종래 반도체 소자의 제조 방법 및 게이트 리닝 현상을 설명하기 위하여 도시한 공정별 단면도.
도 2는 게이트 리닝 현상이 발생한 반도체 소자를 도시한 사진.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 게이트 형성 방법을 도시한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
300 : 반도체 기판 302 : 소자분리막
304 : 게이트절연막 306 : 폴리실리콘막
308 : 베리어막 310 : 금속막
312 : 하드마스크막 318 : 캡핑막
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 보다 상세하게는, 반도체 소자의 게이트 리닝 현상을 방지할 수 있는 반도체 소자의 게이트 형성 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따고 게이트의 폭(Width)이 감소함에 따라 이전 반도체 소자에서 발생하지 않았던 게이트가 휘어지는 게이트 리닝(Leaning) 현상이 발생하고 있다.
게이트 리닝 현상은 게이트 선폭과 게이트 라인 단차의 비인 어스펙트 레이시오(Aspect ratio)가 커지면서 발생하는 것으로서, 종래 반도체 소자에서는 어스펙트 레이시오의 값이 크지 않아 문제가 되지 않았지만, 최근에는 반도체 소자의 고집적화로 게이트 라인 선폭이 좁고 적층되는 막질의 종류가 많아짐에 따라 어스펙트 레이시오(Aspect ratio)의 값이 커지면서 지속적으로 발생하고 있다.
한편, 게이트 어스펙트 레이시오가 커지면서 발생하는 게이트 리닝 현상의 근본적인 원인은 반도체 소자의 제조 과정 중에 발생하는 열에 의하여 게이트 라인을 형성하고 있는 여러 막질의 열팽창 계수의 차이로 인한 막질 간에 미스 매치(Miss match)에 의한 것으로, 발생 양상은 불규칙적이고 후속 열 공정의 수가 많고 온도가 높을수록 발생하는 빈도 및 정도가 심해지는 경향이 있다.
도 1a 내지 도 1d는 종래 반도체 소자의 제조 방법 및 게이트 리닝 현상을 설명하기 위하여 도시한 공정별 단면도이다.
도 1a를 참조하면, 활성영역을 한정하는 소자분리막(102)이 형성되어 있고, 리세스 게이트를 형성하기 위한 홈(H)이 구비된 반도체 기판(100) 상에 게이트절연막(104)을 형성하고, 상기 홈(H)이 매립되도록 게이트절연막(104) 상에 폴리실리콘막(106)을 형성한다. 그런 다음, 상기 폴리실리콘막(106)의 상부에 베리어막(108), 금속막(110), 하드마스크막(112), 아몰포스 카본(Amorphous carbon)막(114), 아크(ARC)막(미도시) 및 포토레지스트(Photoresist)로 게이트가 형성될 영역을 노출시키는 마스크패턴(116)을 형성한다.
도 1b를 참조하면, 상기 마스크패턴(미도시)을 식각마스크로 이용하여 아몰포스 카본막(미도시)과 하드마스크막(112)까지 식각한 후, 상기 마스크패턴, 아크막 및 아몰포스 카본막을 제거한다. 그런 다음, 상기 식각 공정으로 패터닝된 하드마스크막(112)을 식각마스크로 이용하여 상기 금속막(110)과 베리어막(108) 및 폴리실리콘막(106)의 일부분을 식각한다.
도 1c를 참조하면, 상기 폴리실리콘막(106) 및 패터닝된 상기 결과물 상에 질화막으로 이루어진 캡핑막(118)을 형성한다, 여기서, 상기 캡핑막(118)의 형성 공정은 고온 공정으로 게이트 리닝 현상의 발생 원인이 된다.
도 1d를 참조하면, 상기 결과물에 식각 공정을 진행하여 캡핑막(118), 폴리실리콘막(106) 및 게이트절연막(104)을 식각하여 게이트 형성을 완료한다.
그러나, 게이트 형성 공정에서 상기 베리어막까지의 식각 공정을 진행하면 게이트 라인의 선폭은 결정되고 게이트 리닝 현상은 발생하지 않으나, 상기 캡핑막 형성 공정에서의 높은 공정 온도에 의해 상기 게이트를 형성하고 있는 적층막들에 열적 스트레스가 가해져 게이트가 휘어지는 게이트 리닝은 발생하게 된다.
도 2는 게이트 리닝 현상이 발생한 반도체 소자를 도시한 사진이다.
도시된 바와 같이, 전술한 캡핑막 형성 공정에서 열에 의하여 게이트 리닝 현상이 발생하고, 이는, 반도체 초기 공정부터 결함(Defect)을 가지고 있는 상태로 반도체 소자의 제조가 이루어져 후속 공정의 노력이 소용없게 된다.
그리고, 불규칙적으로 발생하는 게이트 리닝 현상은 휘어진 게이트에 의하여 랜딩플러그 콘택 영역이 오픈(Open)되지 않는 문제를 발생시켜 반도체 기판까지 콘택 형성을 위한 식각이 이루어지지 않는 문제를 유발시키고, 랜딩플러그 콘택을 형성하는 과정 중에 게이트의 측면을 비이상적으로 식각시켜 후속 공정에서 형성되는 랜딩 플러그 폴리실리콘과 게이트 간에 전기적인 쇼트를 유발시킨다.
따라서, 전술한 종래 반도체 소자의 제조 방법으로는 좁은 선폭으로 어스펙트 레이시오의 값이 큰 게이트를 가지는 반도체 소자에서는 게이트 라인 리닝 현상을 제어할 수 없다.
본 발명은 반도체 소자의 게이트 리닝 현상을 방지할 수 있는 반도체 소자의 게이트 형성 방법을 제공한다.
일 실시예에 있어서, 반도체 소자의 제조 방법은, 게이트 형성 영역을 갖는 반도체 기판 상에 게이트절연막, 폴리실리콘막 및 몰드절연막을 형성하는 단계; 상기 몰드절연막을 식각하여 게이트 형성 영역의 폴리실리콘막 부분을 노출시키는 트렌치를 형성하는 단계; 상기 트렌치의 측벽에 캡핑막을 형성하는 단계; 상기 몰드절연막, 캡핑막 및 폴리실리콘막 상에 베리어막을 형성하는 단계; 상기 트렌치가 매립되도록 상기 베리어막 상에 금속막을 형성하는 단계; 상기 몰드절연막 상부에 형성된 금속막 및 베리어막을 제거하는 단계; 상기 캡핑막, 금속막, 몰드절연막 상 에 게이트 형성 영역을 가리는 하드마스크막을 형성하는 단계; 및 상기 하드마스크막을 이용하여 몰드절연막, 폴리실리콘막 및 게이트절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
상기 트렌치의 측벽에 캡핑막을 형성하는 단계는, 상기 패터닝된 몰드절연막 및 폴리실리콘막 상에 캡핑막을 형성하는 단계 및 상기 패터닝된 몰드절연막의 측벽에만 캡핑막이 잔류하도록 블랭킷 식각(Blanket etch) 공정을 진행하는 단계를 포함하는 것을 특징으로 한다.
상기 몰드절연막은 몰드절연막 상부에 형성된 금속막 및 베리어막을 제거하는 단계 이후에 트렌치 내에 매립된 베리어막 및 금속막의 두께 합보다 높게 형성하는 것을 특징으로 한다.
상기 몰드절연막 상에 형성된 금속막 및 베리어막의 제거는 CMP 또는 에치백(Etch back) 공정으로 이루어지는 것을 특징으로 한다.
상기 캡핑막은 질화막인 것을 특징으로 한다.
상기 게이트절연막의 형성 전, 상기 반도체 기판에 홈을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명 하도록 한다.
본 발명의 기술적 원리를 간단히 살펴보면, 본 발명은 게이트를 형성하는 막들의 증착 공정 중에 캡핑 나이트라이드막을 미리 형성시켜 종래 게이트를 형성 하는 식각 공정 후 캡핑 나이트라이드막을 형성하는 증착 공정으로 발생하였던 게이트 리닝 현상을 방지한다.
즉, 반도체 기판 상에 폴리실리콘막을 증착한 후 종래와는 다르게 폴리실리콘막 상에 형성되는 게이트 막들의 총 두께만큼 몰드절연막을 형성하고 게이트의 선폭만큼 패터닝을 통해 게이트 콘택을 형성한 후, 캡핑막을 스페이서 형태로 형성하고 게이트를 구성하는 다른 막들의 증착 공정 및 식각 공정을 진행하여 게이트를 형성함으로써 종래 게이트를 형성하는 식각 공정 후 캡핑 나이트라이드막을 형성하는 증착 공정으로 발생하였던 게이트 리닝 현상을 방지한다.
따라서, 본 발명은 고집적화에 따른 좁은 선폭으로 어스펙트 레이시오의 값이 큰 게이트를 구비한 반도체 소자에서 게이트 리닝 현상을 방지함으로써 랜딩플러그 콘택 영역이 오픈(Open)되지 않는 문제 및 랜딩플러그 폴리실리콘과 게이트 간에 전기적인 쇼트를 방지할 수 있다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성 방법을 설명하기 위하여 도시한 공정별 단면도이다.
도 3a를 참조하면, 활성영역을 한정하는 소자분리막(302)이 형성되어 있고, 상기 활성영역에 리세스 게이트를 형성하기 위한 홈(H)이 구비된 반도체 기판(300) 상에 열산화 공정 또는 증착공정을 통하여 게이트절연막(304)을 형성한다. 그런 다음. 상기 홈(H)이 매립되도록 상기 반도체 기판(300)의 게이트절연막(304) 상에 폴리실리콘막(306)을 형성한 후, 상기 폴리실리콘막(306) 상에 후속 공정에서 형성될 베리어막 및 금속막의 두께 합보다 높게 몰드절연막(320)을 형성한다.
도 3b를 참조하면, 상기 몰드절연막(320) 상에 게이트 형성영역을 노출시키는 마스크패턴(미도시)을 형성하고, 상기 폴리실리콘막(306)이 노출되도록 식각공정을 진행하여 게이트 형성 영역의 폴리실리콘막 부분을 노출시키는 트렌치를 형성한 후, 상기 마스크패턴(미도시)을 제거한다. 이어서, 상기 몰드절연막(320) 및 노출된 폴리실리콘막(306) 상에 후속공정으로 형성될 베리어막 및 금속막의 측벽을 캡핑(Capping)할 목적으로 CVD 방법을 이용하여 질화막으로 이루어진 캡핑막(318)을 형성한다.
도 3c를 참조하면, 상기 캡핑막(318)이 형성된 반도체 기판(300) 상에 블랭킷 식각(Blanket etch) 공정을 진행하여 상기 트렌치의 측벽, 즉, 몰드절연막(320)의 측벽에만 캡핑막(318)을 남기고 제거한다. 이후, 상기 캡핑막(318), 몰드절연막(320) 및 폴리실리콘막(306) 상에 베리어막(308)을 형성하고, 상기 트렌치가 매립되도록 베리어막(308) 상에 금속막(310)을 형성한다.
도 3d를 참조하면, 상기 몰드절연막(320)이 노출되도록 금속막(310) 및 베리어막(314)을 CMP(Chemical Mechanical Polish) 또는 에치백(Etch back)하여 평탄화시킨다. 그런 다음, 상기 반도체 기판(300)의 캡핑막(318), 몰드절연막(320), 베리어막(314) 및 금속막(308) 상에 CVD 공정으로 하드마스크막(312)을 형성하고, 그 상부에 아몰포스 카본막(314), 아크막(미도시) 및 포토레지스트(Photoresist)로 게이트가 형성될 영역을 노출시키는 마스크패턴(316)을 형성한다. 여기서, 상기 마스크패턴(316)은 식각공정으로 형성되는 게이트의 크기가 종래 측벽에 캡핑막을 포함하는 게이트와 동일한 크기를 가지도록 형성한다.
도 3e를 참조하면, 상기 마스크패턴(미도시)을 식각마스크로 이용하여 아몰포스 카본막(미도시)과 하드마스크막(312)을 식각한 후, 상기 마스크패턴, 아크막 및 아몰포스 카본막을 제거한다.
도 3f를 참조하면, 상기 하드마스크막(312)을 식각마스크로 이용하여 몰드절연막(미도시), 폴리실리콘막(306) 및 게이트절연막(304)을 식각하여 게이트 형성을 완료한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 캡핑 나이트라이드막을 게이트를 형성하는 막들의 증착 공정 전에 베리어막 및 금속막의 측벽에 미리 형성한 후 게이트 형성공정을 진행함으로써 종래 고온의 캡핑 나이트라이드막의 형성 공정으로 발생하였던 게이트 리닝 현상을 방지한다.
따라서, 본 발명은 고집적화에 따른 좁은 선폭으로 어스펙트 레이시오의 값이 큰 게이트를 구비한 반도체 소자에서 게이트 리닝 현상을 방지함으로써 랜딩플러그 콘택 영역이 오픈(Open)되지 않는 문제 및 랜딩플러그 폴리실리콘과 게이트 간에 전기적인 쇼트를 방지할 수 있다.
Claims (6)
- 게이트 형성 영역을 갖는 반도체 기판 상에 게이트절연막, 폴리실리콘막 및 몰드절연막을 형성하는 단계;상기 몰드절연막을 식각하여 게이트 형성 영역의 폴리실리콘막 부분을 노출시키는 트렌치를 형성하는 단계;상기 트렌치의 측벽에 캡핑막을 형성하는 단계;상기 몰드절연막, 캡핑막 및 폴리실리콘막 상에 베리어막을 형성하는 단계;상기 트렌치가 매립되도록 상기 베리어막 상에 금속막을 형성하는 단계;상기 몰드절연막 상부에 형성된 금속막 및 베리어막을 제거하는 단계;상기 캡핑막, 금속막, 몰드절연막 상에 게이트 형성 영역을 가리는 하드마스크막을 형성하는 단계; 및상기 하드마스크막을 이용하여 몰드절연막, 폴리실리콘막 및 게이트절연막을 식각하는 단계; 를포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 트렌치의 측벽에 캡핑막을 형성하는 단계는, 상기 패터닝된 몰드절연막 및 폴리실리콘막 상에 캡핑막을 형성하는 단계 및 상기 패터닝된 몰드절연막의 측벽에만 캡핑막이 잔류하도록 블랭킷 식각(Blanket etch) 공정을 진행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 몰드절연막은 몰드절연막 상부에 형성된 금속막 및 베리어막을 제거하는 단계 이후에 트렌치 내에 매립된 베리어막 및 금속막의 두께 합보다 높게 형성하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 몰드절연막 상에 형성된 금속막 및 베리어막의 제거는 CMP 또는 에치백(Etch back) 공정으로 이루어지는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 캡핑막은 질화막인 것을 특징으로 하는 반도체 소자의 게이트 형성 방법.
- 제 1 항에 있어서,상기 게이트절연막의 형성 전, 상기 반도체 기판에 홈을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| KR1020070013284A KR20080074341A (ko) | 2007-02-08 | 2007-02-08 | 반도체 소자의 게이트 형성 방법 |
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| KR1020070013284A KR20080074341A (ko) | 2007-02-08 | 2007-02-08 | 반도체 소자의 게이트 형성 방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112786592A (zh) * | 2019-11-08 | 2021-05-11 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
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2007
- 2007-02-08 KR KR1020070013284A patent/KR20080074341A/ko not_active Application Discontinuation
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