KR20000056496A - 반도체 소자의 금속 배선 형성 방법 - Google Patents
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Abstract
본 발명은 텅스텐 또는 텅스텐 실리사이드를 사용한 금속 배선 형성시에 이상 산화를 효율적으로 억제할 수 있도록한 반도체 소자의 금속 배선 형성 방법에 관한 것으로,반도체 기판상에 절연 물질층을 형성하고, 절연 물질층상에 도전성 라인을 형성하는 단계;상기 도전성 라인의 노출된 표면을 질화 처리하는 단계;노출된 표면에 질화층이 형성된 도전성 라인을 포함하는 반도체 기판을 산화 처리하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 텅스텐 또는 텅스텐 실리사이드를 사용한 금속 배선 형성시에 이상 산화를 효율적으로 억제할 수 있도록한 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자의 고집적화 추세에 따라 금속 배선 뿐만아니라 게이트 라인이나 비트 라인의 경우에도 그 폭과 길이의 증가로 인해 소자 동작 속도의 저하를 가져오게 되었다.
즉, 배선의 선폭이 감소되어 저항이 증가하게 되고, 이와 같은 저항 증가는 RC 딜레이 타임의 증가를 유발하여 궁극적으로 소자의 특성을 저해하는 요인으로 작용하게 되었다.
이와 같은 배선의 비저항 증가 문제를 해결하기 위하여 게이트 라인이나 비트 라인을 텅스텐이나 텅스텐 실리사이드와 같은 금속을 사용하여 형성하는 방법이 제시되고 있다.
즉, 폴리실리콘층상에 텅스텐 실리사이드(WSix)나 티타늄 실리사이드(TiSi2) 또는 코발트 실리사이드(CoSi2) 등의 고융점 금속 실리사이드(refractory metal silicide)를 형성하여 금속 배선의 비저항이 증가하는 문제를 해결하려는 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 금속 배선 형성에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 금속 배선 형성의 공정 순서도이고, 도 2a내지 도 2e는 종래 기술의 금속 배선의 공정 단면도이다.
종래 기술의 텅스텐 또는 텅스텐 실리사이드를 이용한 금속 배선 공정은 다음과 같은 순서에 의해 진행된다.
먼저, 소자 격리를 위한 필드 영역을 정의하고, 웰 확산 영역 및 문턱 전압 조절을 위한 이온주입 공정을 진행한후에 게이트 라인의 패터닝을 진행하게 된다.
게이트 라인의 패터닝 공정은 기판상에 게이트 산화막을 형성하고 게이트 산화막상에 폴리 실리콘,텅스텐(또는 텅스텐 실리사이드),캡 게이트층을 차례로 적층 형성하고 패터닝 공정을 진행한다.
이와 같이, 게이트 라인의 패터닝 공정이 끝나면 게이트 라인 패터닝 공정에서의 식각 손상(etch damage)과 게이트 산화막의 손실을 보상하기 위하여 산화(oxidation) 공정을 진행하게 된다.
이와 같은 종래 기술의 반도체 소자의 금속 배선 형성 공정은 먼저, 도 2a에서와 같이, 반도체 기판(21)에 필드 영역 정의,웰 영역 형성,Vt 조절을 위한 이온 주입(도면에 도시하지 않음)공정을 진행하고 게이트 산화막(22)을 형성한다.
이어, 상기 게이트 산화막(22)상에 게이트 형성용 물질층 예를들면, 폴리 실리콘층(23)을 형성한다.
그리고 도 2b에서와 같이, 상기 폴리 실리콘층(23)상에 텅스텐층(또는 텅스텐 실리사이드층)(24)을 형성한다.
이어, 도 2c에서와 같이, 상기 텅스텐층(24)상에 캡 게이트층(25)을 형성한다.
그리고 도 2d에서와 같이, 상기 적층 형성된 캡 게이트층(25),텅스텐층(24),폴리 실리콘층(23),게이트 산화막(22)을 선택적으로 식각하여 게이트 전극(26)을 형성한다.
이어, 도 2e에서와 같이, 상기 게이트 전극(26)의 패터닝 공정에서 기판에 가해진 스트레스를 보상하기 위하여 산화 공정을 진행한다.
산화 공정은 N2/O2가스 분위기에서 진행하는데 그 공정 순서는 다음과 같다.
게이트 라인 패터닝이 끝난 웨이퍼를 퍼니스(furnace) 또는 RTP(Rapid Thermal Process) 장비내로 로딩한다.
이때, 웨이퍼 로딩시 장비내의 공정 조건은 N2가스 분위기에서 500 ~ 700℃의 온도를 유지한다.
웨이퍼 로딩 끝나면 장비내의 온도를 800 ~ 900℃정도로 높인다.
그리고 N2가스 분위기에서 800 ~ 900℃ 온도로 어닐링 공정을 진행하고 산화 공정을 진행한다.
이때, 산화 공정은 800 ~ 900℃의 온도를 유지한 상태에서 장비내로 N2/O2가스를 유입시켜 진행한다.
산화 공정이 완료되면 장비 내부 온도를 500 ~ 700℃로 낮추고 O2가스의 유입을 중단한다.
이와 같은 산화 공정시에 텅스텐 또는 텅스텐 실리사이드층이 쉽게 산화되는 현상을 고려하지 않고 공정을 진행하여 게이트 라인 자체의 전기적 특성을 저하시키게 된다.
즉, 산화 공정중에 W 또는 WSix층에서 W이 쉽게 산화되는 현상으로 인해 이상 산화가 발생하여 게이트 라인의 측면 여러 지역이 돌출되어 게이트 라인 자체의 전기적 특성은 물론 게이트 산화막의 내압 특성까지 저하시키게 된다.
이와 같은 W 또는 WSix층의 이상 산화 현상은 W 또는 WSix층을 사용하는 비트 라인 패터닝 또는 금속 배선 패터닝후에도 발생한다.
이와 같은 종래 기술의 반도체 소자의 금속 배선 형성 방법은 다음과 같은 문제가 있다.
퍼니스 장비를 사용하여 열처리하는 경우 웨이퍼 로딩시 공기중의 산소(oxygen)의 차단이 어렵고 장비 내부의 온도 업 동작(Temperature up)시에 유입되는 산소에 의해 텅스텐이나 텅스텐 실리사이드층이 산화되어 이상 산화 현상이 발생하게 된다.
온도 업 동작에서 N2퍼지 기능에 의해서 유입되는 산소의 제거가 가능하지만, 산화 공정시에 산소 가스를 사용하기 때문에 텅스텐이나 텅스텐 실리사이드층에 일어나는 이상 산화 현상을 막을 수 없다.
이와 같은 텅스텐이나 텅스텐 실리사이드층의 이상 산화 현상은 RTP 장비를 사용하여 열처리하는 경우에도 동일하게 발생하고 이에 따른 금속 라인의 특성 저하를 막을 수 없다.
이와 같은 이상 산화가 발생하는 경우 금속 라인의 측면 여러 지역이 돌출되어 라인 자체의 전기적 특성은 물론 게이트 라인인 경우에는 게이트 산화막의 내압 특성까지 저하시키는 현상이 일어나게 된다.
이와 같은 이상 산화 현상은 도 2e의 ㉮부분에서 집중되어 발생한다.
본 발명은 이와 같은 종래 기술의 금속 배선 형성 공정의 문제를 해결하기 위하여 안출한 것으로, 텅스텐 또는 텅스텐 실리사이드를 사용한 금속 배선 형성시에 이상 산화를 효율적으로 억제할 수 있도록한 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술의 금속 배선 형성의 공정 순서도
도 2a내지 도 2e는 종래 기술의 금속 배선의 공정 단면도
도 3은 본 발명에 따른 금속 배선 형성의 공정 순서도
도 4a내지 도 4f는 본 발명에 따른 금속 배선의 공정 단면도
도면의 주요부분에 대한 부호의 설명
41. 반도체 기판 42. 게이트 산화막
43. 폴리실리콘층 44. 텅스텐층
45. 캡 게이트층 46. 게이트 전극층
47. 텅스텐 나이트라이드층
텅스텐 또는 텅스텐 실리사이드를 사용한 금속 배선 형성시에 이상 산화를 효율적으로 억제할 수 있도록한 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 반도체 기판상에 절연 물질층을 형성하고, 절연 물질층상에 도전성 라인을 형성하는 단계;상기 도전성 라인의 노출된 표면을 질화 처리하는 단계;노출된 표면에 질화층이 형성된 도전성 라인을 포함하는 반도체 기판을 산화 처리하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 금속 배선 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 금속 배선 형성의 공정 순서도이고, 도 4a내지 도 4f는 본 발명에 따른 금속 배선의 공정 단면도이다.
본 발명은 256M DRAM급 이상의 소자에서 게이트 라인이나 비트 라인 또는 금속 배선으로 사용하거나 사용 예정인 고융점 금속층 또는 고융점 금속 실리사이드층 예를들면, 텅스텐,텅스텐 실리사이드 등의 이상 산화를 억제하는 방법에 관한 것이다.
특히, 고집적 소자의 게이트 라인이나 비트 라인 또는 금속 배선에 적당하도록 W이나 WSix 라인의 외벽에 텅스텐 나이트라이드층(WN)을 형성하므로써 후속 열처리 공정에서 발생하는 W이나 WSix 라인의 이상 산화 현상을 억제할 수 있도록한 것이다.
이와 같은 본 발명에 따른 금속 배선 형성 방법에 따른 일실시예는 다음과 같은 순서에 의해 공정이 진행된다.
먼저, 소자 격리를 위한 필드 영역을 정의하고, 웰 확산 영역 및 문턱 전압 조절을 위한 이온주입 공정을 진행한후에 게이트 라인의 패터닝을 진행하게 된다.
게이트 라인의 패터닝 공정은 기판상에 절연 물질층으로 게이트 산화막을 형성하고 게이트 산화막상에 폴리 실리콘,텅스텐(또는 텅스텐 실리사이드),캡 게이트층을 차례로 적층 형성하고 패터닝 공정을 진행하여 도전성 라인을 형성한다.
이와 같이, 도전성 라인 예를들면, 게이트 라인(또는 비트 라인 또는 금속 배선)의 패터닝 공정이 끝나면 패터닝된 게이트 라인의 측면 노출 부분에 텅스텐 나이트라이드층을 형성한후 게이트 라인 패터닝 공정에서의 식각 손상(etch damage)과 게이트 산화막의 손실을 보상하기 위하여 산화(oxidation) 공정을 진행하게 된다.
이와 같은 본 발명에 따른 반도체 소자의 금속 배선 형성 공정은 먼저, 도 4a에서와 같이, 반도체 기판(41)에 필드 영역 정의,웰 영역 형성,Vt 조절을 위한 이온 주입(도면에 도시하지 않음)공정을 진행하고 게이트 산화막(42)을 형성한다.
이어, 상기 게이트 산화막(42)상에 게이트 형성용 물질층 예를들면, 폴리 실리콘층(43)을 형성한다.
그리고 도 4b에서와 같이, 상기 폴리 실리콘층(43)상에 텅스텐층(또는 텅스텐 실리사이드층)(44)을 형성한다.
이어, 도 4c에서와 같이, 상기 텅스텐층(44)상에 캡 게이트층(45)을 형성한다.
그리고 도 4d에서와 같이, 상기 적층 형성된 캡 게이트층(45),텅스텐층(44),폴리 실리콘층(43),게이트 산화막(44)을 선택적으로 식각하여 게이트 전극(46)을 형성한다.
이어, RTP 장비를 사용하여 기판에 가해진 스트레스를 보상하기 위하여 산화 공정을 진행한다.
산화 공정은 다음과 같이 진행한다.
먼저, 웨이퍼를 RTP 장비내로 로딩한다.
이때, 웨이퍼 로딩시 장비내의 공정 조건은 N2가스 분위기에서 실온(room temperature)상태를 유지한다.
웨이퍼 로딩 끝나면 N2/NH3가스 분위기의 실온 상태에서 퍼지(purge)동작을 수행하여 로딩 동작에서 웨이퍼에 잔존하게 되는 산소를 제거한다.
그리고 도 4e에서와 같이, NH3가스 분위기에서 장비 내부의 공정 온도를 800 ~ 1150℃정도로 높여 어닐링 공정을 진행한다.
여기서, 어닐링 공정으로 NH3가스가 질소(nitrogen)와 수소(hydrogen)로 분리되어 수소는 텅스텐이나 텅스텐 실리사이드의 표면이나 결정립계(grain boundary)내에 존재하고 있는 텅스텐 산화물(W oxide)을 환원 작용을 통해 제거하게 된다.
그리고 질소는 노출된 텅스텐이나 텅스텐 실리사이드 표면을 질화하여 텅스텐 나이트라이드층(47)을 형성한다.
상기의 텅스텐 나이트라이드층(47)은 이상 산화가 주로 발생하는 노출된 텅스텐 또는 텅스텐 실리사이드층의 표면 부분(도 4e의 ㉯부분)에 형성된다.
이때, 패터닝된 라인이 게이트 라인인 경우에는 폴리 실리콘층,텅스텐층 또는 폴리 실리콘층,텅스텐 실리사이드층이 적층되는 구조가 주로 사용되고, 비트 라인인 경우에는 폴리 실리콘층, 텅스텐 실리사이드층이 적층되는 구조 또는 텅스텐이 단독으로 사용되는 구조가 주로 사용된다.
이어, 도 4f에서와 같이, 800 ~ 1150℃의 온도를 유지한 상태에서 장비내로 N2/O2가스 또는 NO 또는 N2O 가스를 유입시켜 산화 공정을 진행한다.
산화 공정이 완료되면 장비 내부 온도를 500 ~ 700℃로 낮추고 N2가스 분위기를 유지한다.
이와 같이 산화 공정에서 RTP 장비를 사용하지 않고 바큠 퍼니스(vacuum furnace) 또는 바큠 RTP를 사용하는 경우에는 산화 공정을 다음과 같이 진행한다.
도 4d에서와 같이 적층 형성된 캡 게이트층(45),텅스텐층(44),폴리 실리콘층(43),게이트 산화막(44)을 선택적으로 식각하여 게이트 전극(46)의 패터닝 공정이 끝나면 바큠 퍼니스 또는 바큠 RTP 장비내로 웨이퍼를 로딩한다.
이때, 웨이퍼 로딩시 장비내의 공정 조건은 N2가스 분위기에서 실온(room temperature)상태를 유지한다.
웨이퍼 로딩 끝나면 바큠을 펌핑하여 로딩 동작에서 웨이퍼에 잔존하는 산소를 1차 제거한다.
이어, N2/NH3가스 분위기의 실온 상태에서 퍼지(purge)동작을 수행하여 로딩 동작에서 웨이퍼에 잔존하게 되는 산소를 2차 제거한다.
그리고 NH3가스 분위기에서 장비 내부의 공정 온도를 800 ~ 1150℃정도로 높여 어닐링 공정을 진행한다.
여기서, 어닐링 공정으로 NH3가스가 질소(nitrogen)와 수소(hydrogen)로 분리되어 수소는 텅스텐이나 텅스텐 실리사이드의 표면이나 결정 입계(grain boundary)내에 존재하고 있는 텅스텐 산화물(W oxide)을 환원 작용을 통해 제거하게 된다.
그리고 질소는 노출된 텅스텐이나 텅스텐 실리사이드 표면을 질화하여 텅스텐 나이트라이드층을 형성한다.
상기의 텅스텐 나이트라이드층은 이상 산화가 주로 발생하는 노출된 텅스텐 또는 텅스텐 실리사이드층의 표면 부분에 형성된다.
이와 같이 형성된 텅스텐 실리사이드층은 후속되는 산화 공정에서 산화 방지막의 역할을 한다.
이어, 800 ~ 1150℃의 온도를 유지한 상태에서 장비내로 N2/O2가스 또는 NO 또는 N2O 가스를 유입시켜 산화 공정을 진행한다.
산화 공정이 완료되면 장비 내부 온도를 500 ~ 700℃로 낮추고 N2가스를 이용한 퍼지 공정으로 불순물을 제거한다.
이와 같은 본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 웨이퍼 로딩시에 공기중에 잔존하는 산소를 퍼지 스텝(purge step)이나 바큠 펌핑 스텝을 통하여 제거하고 온도 업 스텝이나 어닐링시에 NH3가스를 사용하여 수소는 텅스텐이나 텅스텐 실리사이드의 표면이나 결정 입계(grain boundary)내에 존재하고 있는 텅스텐 산화물(W oxide)을 환원 작용을 통해 제거하고 질소는 노출된 텅스텐이나 텅스텐 실리사이드 표면을 질화시켜 텅스텐 나이트라이드층을 형성한 것이다.
이와 같은 본 발명의 반도체 소자의 금속 배선 형성 방법은 다음과 같은 효과가 있다.
금속 라인 패터닝후에 진행되는 웨이퍼 산화 공정을 노출된 텅스텐이나 텅스텐 실리사이드 표면을 질화시켜 텅스텐 나이트라이드층을 형성한후에 진행하여 이상 산화를 억제하므로 금속 라인의 전기적 특성을 향상시키는 효과가 있다.
또한, 이와 같이 이상 산화를 억제하여 텅스텐층이나 텅스텐 나이트라이드층을 게이트 라인으로 사용하는 경우에는 게이트 산화막의 내압 특성을 향상시키는 효과가 있다.
Claims (7)
- 반도체 기판상에 절연 물질층을 형성하고, 절연 물질층상에 도전성 라인을 형성하는 단계;상기 도전성 라인의 노출된 표면을 질화 처리하는 단계;노출된 표면에 질화층이 형성된 도전성 라인을 포함하는 반도체 기판을 산화 처리하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 도전성 라인을 폴리 실리콘층상에 텅스텐 또는 텅스텐 실리사이드층을 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 도전성 라인의 질화 처리를 NH3가스를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 3 항에 있어서, 질화 처리 단계에서 어닐링 공정으로 NH3가스에서 질소(nitrogen)와 수소(hydrogen)를 분리하여 분리된 수소에 의해 도전성 라인의 표면이나 결정립계(grain boundary)내에 존재하고 있는 산화물이 환원 작용을 통해 제거되도록 하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 반도체 기판상에 게이트 산화막을 형성하고, 게이트 산화막상에 폴리 실리콘층을 형성하는 공정,상기 폴리 실리콘층상에 텅스텐층을 형성하는 공정,상기 텅스텐층상에 캡 게이트층으로 형성하고 상기 적층된 캡 게이트층,텅스텐층,폴리 실리콘층,게이트 산화막을 선택적으로 패터닝하여 게이트 라인을 형성하는 공정,상기 텅스텐층을 질화 처리하여 패터닝된 게이트 라인의 측면에 텅스텐 나이트라이드층을 형성하는 공정,상기 텅스텐 나이트라이드층을 산화 방지막으로 하여 패터닝된 게이트 라인을 포함하는 반도체 기판을 산화 처리하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 5 항에 있어서, 게이트 라인 패터닝후에 질화 및 산화 처리 공정을;RTP 장비내로 반도체 기판을 로딩하는 단계,로딩 동작이 완료되면 N2/NH3가스 분위기의 실온 상태에서 퍼지(purge)동작을 수행하여 로딩 동작에서 웨이퍼에 잔존하게 되는 산소를 제거하는 단계,NH3가스 분위기에서 800 ~ 1150℃의 온도로 어닐링 공정을 진행하여 텅스텐층의 표면 또는 결정립계내에 존재하는 산화물을 제거하고 노출된 표면에 텅스텐 나이트라이드층을 형성하는 단계,텅스텐 나이트라이드층을 산화 방지막으로 하여 산화 공정을 진행하는 단계,산화 공정이 완료되면 온도를 500 ~ 700℃로 낮추고 N2가스 분위기를 유지하는 단계를 포함하여 진행하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 5 항에 있어서, 게이트 라인 패터닝후에 질화 및 산화 처리 공정을;반도체 기판을 바큠 퍼니스 또는 바큠 RTP 장비내로 로딩하는 단계,웨이퍼 로딩 끝나면 바큠을 펌핑하여 로딩 동작에서 웨이퍼에 잔존하게 되는 산소를 1차 제거하는 단계,N2/NH3가스 분위기의 실온 상태에서 퍼지동작을 수행하여 로딩 동작에서 웨이퍼에 잔존하게 되는 산소를 2차 제거하는 단계,NH3가스 분위기에서 800 ~ 1150℃의 온도로 어닐링 공정을 진행하여 텅스텐층의 표면 또는 결정립계내에 존재하는 산화물을 제거하고 노출된 표면에 텅스텐 나이트라이드층을 형성하는 단계,텅스텐 나이트라이드층을 산화 방지막으로 하여 산화 공정을 진행하는 단계,산화 공정이 완료되면 온도를 500 ~ 700℃로 낮추고 N2가스를 이용한 퍼지 공정으로 불순물을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7160776B2 (en) | 2004-06-15 | 2007-01-09 | Samsung Electronics Co. Ltd. | Methods of forming a gate structure of a non-volatile memory device and apparatus for performing the same |
| KR100849067B1 (ko) * | 2007-02-08 | 2008-07-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100902106B1 (ko) * | 2007-10-31 | 2009-06-09 | 주식회사 하이닉스반도체 | 텅스텐함유막이 포함된 패턴을 구비한 반도체소자의 제조방법 |
| KR100905177B1 (ko) * | 2002-10-25 | 2009-06-29 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100294637B1 (ko) * | 1998-06-29 | 2001-10-19 | 박종섭 | 모스펫의폴리사이드게이트형성방법 |
| KR100331861B1 (en) * | 2000-07-21 | 2002-04-09 | Hynix Semiconductor Inc | Method for fabricating gate electrode of semiconductor device |
| JP2002093743A (ja) * | 2000-09-11 | 2002-03-29 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2002134745A (ja) * | 2000-10-25 | 2002-05-10 | Sony Corp | 半導体装置の製造方法 |
| KR100402389B1 (ko) * | 2001-03-23 | 2003-10-17 | 삼성전자주식회사 | 금속 게이트 형성 방법 |
| US6544905B1 (en) * | 2001-07-06 | 2003-04-08 | Advanced Micro Devices, Inc. | Metal gate trim process by using self assembled monolayers |
| JP2003023152A (ja) * | 2001-07-10 | 2003-01-24 | Sony Corp | Ｍｉｓ型トランジスタ及びその製造方法 |
| EP1298710A1 (en) * | 2001-09-07 | 2003-04-02 | Infineon Technologies AG | Method for protecting a tungsten element in semiconductor device fabrication |
| KR100476922B1 (ko) * | 2002-05-31 | 2005-03-17 | 삼성전자주식회사 | 반도체 장치의 게이트 패턴 형성 방법 |
| US20040061190A1 (en) * | 2002-09-30 | 2004-04-01 | International Business Machines Corporation | Method and structure for tungsten gate metal surface treatment while preventing oxidation |
| JP2004200550A (ja) * | 2002-12-20 | 2004-07-15 | Renesas Technology Corp | 半導体装置の製造方法 |
| KR100586009B1 (ko) * | 2004-05-31 | 2006-06-01 | 삼성전자주식회사 | 반도체 장치의 제조 방법 및 이를 수행하기 위한 장치 |
| KR100739964B1 (ko) * | 2005-04-22 | 2007-07-16 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US9127340B2 (en) * | 2009-02-13 | 2015-09-08 | Asm International N.V. | Selective oxidation process |
| US8889565B2 (en) * | 2009-02-13 | 2014-11-18 | Asm International N.V. | Selective removal of oxygen from metal-containing materials |
| JP2012059961A (ja) * | 2010-09-09 | 2012-03-22 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JP2012216633A (ja) * | 2011-03-31 | 2012-11-08 | Tokyo Electron Ltd | プラズマ窒化処理方法、プラズマ窒化処理装置および半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03147328A (ja) * | 1989-11-01 | 1991-06-24 | Toshiba Corp | 半導体装置の製造方法 |
| JPH05243178A (ja) * | 1991-10-03 | 1993-09-21 | Hewlett Packard Co <Hp> | 半導体集積回路用相互接続体形成方法 |
| KR0179677B1 (ko) * | 1993-12-28 | 1999-04-15 | 사토 후미오 | 반도체장치 및 그 제조방법 |
| US5907188A (en) * | 1995-08-25 | 1999-05-25 | Kabushiki Kaisha Toshiba | Semiconductor device with conductive oxidation preventing film and method for manufacturing the same |
-
1999
- 1999-02-22 KR KR1019990005854A patent/KR100327432B1/ko not_active IP Right Cessation
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Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100905177B1 (ko) * | 2002-10-25 | 2009-06-29 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| US7160776B2 (en) | 2004-06-15 | 2007-01-09 | Samsung Electronics Co. Ltd. | Methods of forming a gate structure of a non-volatile memory device and apparatus for performing the same |
| KR100849067B1 (ko) * | 2007-02-08 | 2008-07-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US7871939B2 (en) | 2007-02-08 | 2011-01-18 | Hynix Semiconductor Inc. | Method for manufacturing semiconductor device using a free radical assisted chemical vapor deposition nitrifying process |
| KR100902106B1 (ko) * | 2007-10-31 | 2009-06-09 | 주식회사 하이닉스반도체 | 텅스텐함유막이 포함된 패턴을 구비한 반도체소자의 제조방법 |
| US7825014B2 (en) | 2007-10-31 | 2010-11-02 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device |
Also Published As
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