KR20050062140A - 반도체 소자의 게이트 전극 형성방법 - Google Patents

반도체 소자의 게이트 전극 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트 전극 및 그 형성방법에 관한 것으로, 특히 W/WN/폴리실리콘/게이트 절연막이 적층된 구조의 게이트 전극에서, 텅스텐(W)의 상부에 텅스텐 질화막(WN)을 증착함으로써, 하드마스크 물질로 SiN/SiO 적층구조를 사용하여도 리프팅(lifting) 현상이 일어나지 않도록 하며, 동시에 양호한 게이트 절연막 특성을 얻을 수 있는 발명이다. 이를 위한 본 발명은 반도체 기판; 상기 기판 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 폴리실리콘막; 상기 폴리실리콘막 상에 형성된 제 1 텅스텐 질화막; 상기 제 1 텅스텐 질화막 상에 형성된 텅스텐막; 상기 텅스텐막 상에 형성된 제 2 텅스텐 질화막; 및 실리콘산화막과 실리콘 질화막이 차례로 적층되어 상기 제 2 텅스텐 질화막 상에 형성된 하드마스크를 포함하여 이루어진다.

Description

반도체 소자의 게이트 전극 형성방법{GATE ELECTRODE IN SEMICONDUCTOR DEVICE AND FABRICATING METHOD THEREOF}
본 발명은 반도체 소자의 게이트 전극 및 그 제조방법에 관한 것으로 특히, W/WN/Poly/게이트 절연막 구조를 포함하는 게이트 전극에서 하드마스크로 SiN/SiO 적층구조를 사용하는 경우에, SiN/SiO 이 리프팅되는 현상을 방지하기 위하여 텅스텐막 상에 텅스텐 질화막을 추가로 구비한 발명으로 결과적으로, SiN/SiO/WN/W/WN/Poly/게이트절연막 구조를 갖는 게이트 전극 및 그 제조방법에 관한 것이다.
최근에 반도체 칩이 점점 저전력화 되면서 저전압에서 동작이 가능한 MOSFET(Metal Oxide Silicon Field Effect Transistor) 소자가 요구되고 있다.
이러한 저전압 동작 소자를 구현하기 위해서는 두께가 매우 얇은 게이트 산화막(gate oxide)를 이용하여야 하는데, 이 경우 소자동작시 발생하는 핫 캐리어(hot carrier)에 의해 게이트 산화막이 손상되는 문제가 발생할 수 있으며, 또한, 최근에 게이트 선폭이 매우 작아지면서 더 많은 동작전류가 흐르기 때문에 게이트 산화막의 신뢰성(reliability)을 향상시키는 것이 매우 중요해지고 있다.
한편, 게이트 선폭이 90nm 이하가 되면서 RC delay에 의한 신호지연이 문제가 되고 있는데, 이와같은 문제를 해결하기 위하여 하드마스크/금속막/배리어막/폴리실리콘/게이트절연막 순서로 적층된 구조의 게이트 전극이 채용되고 있다.
하드마스크/금속막/배리어막/폴리실리콘/게이트절연막 적층구조에서 사용되는 금속막으로는 텅스텐(W), 코발트(Co), 니켈(Ni), 크롬(Cr) 등이 사용되며, 배리어막으로는 텅스텐 질화막(WN) 등이 사용되고 있다.
이중에서 하드마스크/W/WN/Poly/게이트절연막 구조의 게이트 전극은, 텅스텐 실리사이드/폴리실리콘(WSi/Poly)가 적층된 게이트 전극보다 비저항이 훨씬 낮기 때문에 많이 사용되고 있다.
도1은 종래기술에 따라 하드마스크/W/WN/Poly/게이트절연막 이 적층된 구조의 게이트 전극의 단면을 도시한 도면으로, 반도체 기판(11) 상에 차례로 적층되어 형성된 게이트 절연막(12), 폴리실리콘(13), 텅스텐질화막(14), 텅스텐(15), 하드마스크(16)가 도시되어 있다. 하드마스크(16)로는 실리콘 질화막(SiN)이 많이 사용된다.
여기서, 텅스텐 질화막(14)은 후속 열공정에서 텅스텐(15)과 폴리실리콘(13) 사이의 물질확산을 방지하는 역할을 한다.
또한, 질화막 하드마스크(16)의 역할은 다음과 같다. 반도체 소자의 디자인 룰이 매우 작아짐에 따라, 특히 DRAM 과 같은 고집적 메모리 소자를 제조하는 경우, 비트라인 콘택 형성 및 스토리지 노드 콘택을 형성하기 위해서는 질화막 하드마스크를 이용한 자기정렬 콘택(Self Aligned Contact : SAC) 공정이 필수적으로 요구된다.
도2는 질화막 하드마스크(16)를 이용하여 자기정렬 콘택형성을 수행한 도면으로, 이를 참조하면, 기판(11) 상에는 게이트 절연막(12)이 형성되어 있으며, 게이트 절연막 상부에는 폴리실리콘(13), 텅스텐질화막(14), 텅스텐(15), 질화막 하드마스크(16)가 적층된 구조의 게이트 전극이 도시되어 있다. 또한, 게이트 스택(stack) 구조의 측면에는 질화막 스페이서(17)가 형성되어 있다.
이와같이 게이트 스택구조를 완성한 이후에, 게이트 스택구조를 덮는 층간절연막(18)이 증착되며 그 후, 층간절연막(18)의 일정부분을 식각하여 반도체 기판(11)을 노출시키는 콘택홀을 형성하게 되는데 이때, 질화막 하드마스크(16)와 질화막 스페이서(17)가 자기정렬 콘택 형성공정의 마스크 역할을 한다. 도2의 도면부호 '19' 는 콘택홀을 매립하고 있는 플러그(plug) 전도물질이다.
전술한 바와같은 역할을 수행하는 하드마스크로는 통상적으로 실리콘 질화막(SiN)이 사용되어 왔다. 하지만, 이러한 실리콘 질화막(SiN) 보다는 SiN/SiO 적층구조의 하드마스크를 사용하는 것이 소자특성 상에 유리하다.
일반적으로 메모리 소자에서 게이트 스택을 적층하고 이를 패터닝한 후에 소스/드레인 형성을 위한 고온의 열공정이 필수적으로 수반된다. 이러한 고온 공정에서 질화막 하드마스크가 팽창. 수축을 반복함으로써 게이트 절연막에 스트레스를 인가하여 게이트 절연막의 신뢰성을 저하시킨다.
도3은 하드마스크 물질로 텅스텐 위에 순수하게 질화막(SiN)만을 300nm 두께로 사용한 경우(SiN 으로 표시)와, 텅스텐 위에 산화막(SiO)을 100nm 두께로 증착한 후 그 상부에 질화막(SiN)을 200nm 사용한 경우(SiN/SiO 로 표시)에 게이트 절연막의 신뢰성을 비교한 실험데이터이다.
도3에 도시된 실험결과에서 보듯이 SiN 만을 하드마스크로 사용하는 종래기술은 SiN/SiO 하드마스크에 비해 charge-to breakdown(Qbd) 값이 매우 열악함을 알 수 있다.
도4는 종래기술에 따라 SiN 만을 하드마스크로 사용할 경우에 게이트절연막의 특성이 나빠지는 원인을 보여주는 실험 데이터로서, SiN/W/WN/Poly/게이트절연막 적층구조와, SiN/SiO/W/WN/Poly/게이트절연막 적층구조의 두가지 경우에 있어서 온도에 따른 기계적 스트레스 변화를 보여준다.
즉, 온도를 900℃ 까지 올린 후 다시 실내온도까지 온도를 내렸을 때, 각각의 경우의 히스테리시스 면적을 비교하면, SiN/SiO 를 하드마스크로 사용하는 경우보다 SiN 만을 하드마스크로 사용한 경우가 그 면적이 4 ∼ 5 배 정도 넓으며, 이는 후속 열공정에서 SiN/W/WN/Poly/게이트절연막 적층구조에서 게이트절연막이 더 많은 기계적 스트레스를 받음을 나타낸다.
이와같이 SiN/SiO/W/WN/Poly/게이트절연막 을 적층하여 사용하는 방법은 게이트 절연막에 대한 스트레스를 완하시키는 장점이 있지만 다음과 같은 문제점이 있었다.
즉, 텅스텐(W)막과 실리콘질화막(SiN) 사이에 개재된 실리콘산화막(SiO)이 후속 고온 열공정에서 서로 반응하여 실리콘산화막(SiN)과 텅스텐(W) 사이의 계면에 W-O 계열의 산화막이 생성되므로, 필름 접착성이 악화된다. 그 결과 도5에 도시된 SEM 사진과 같이 SiN/SiO 하드마스크가 들뜨는 리프팅 현상이 발생하였다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 하드마스크로 SiN/SiO 구조를 이용하는 경우에도 하드마스크의 리프팅 현상을 방지하여 게이트절연막의 신뢰성을 높인 반도체 소자의 게이트 전극 및 그 형성방법을 제공함을 그 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명은, 반도체 기판; 상기 기판 상에 형성된 게이트 절연막; 상기 게이트 절연막 상에 형성된 폴리실리콘막; 상기 폴리실리콘막 상에 형성된 제 1 텅스텐 질화막; 상기 제 1 텅스텐 질화막 상에 형성된 텅스텐막; 상기 텅스텐막 상에 형성된 제 2 텅스텐 질화막; 및 실리콘산화막과 실리콘 질화막이 차례로 적층되어 상기 제 2 텅스텐 질화막 상에 형성된 하드마스크를 포함하여 이루어진다.
또한, 본 발명은 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 형성된 텅스텐막/제 1 텅스텐 질화막/폴리실리콘막 의 적층구조를 형성하는 단계; 상기 텅스텐막 상에 제 2 텅스텐 질화막을 형성하는 단계; 상기 제 2 텅스텐 질화막 상에 실리콘 산화막과 실리콘 질화막이 차례로 적층된 하드마스크를 형성하는 단계; 및 상기 실리콘 질화막/실리콘 산화막/제 2 텅스텐 질화막/텅스텐막/제 1 텅스텐 질화막/폴리실리콘막/게이트 절연막 의 스택구조를 패터닝하는 단계를 포함하여 이루어진다.
본 발명에서는 SiN/SiO/W/WNx/Poly/게이트절연막 구조의 게이트 전극에서 텅스텐의 상부에 텅스텐질화막을 증착하여, 결과적으로 SiN/SiO/WN/W/WNx/Poly/게이트절연막 구조의 게이트 전극을 형성함으로써 하드마스크로 사용된 SiN/SiO 이 리프팅되는 현상을 방지하였으며, 동시에 게이트절연막의 신뢰성을 향상시킬 수 있었다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도6a 내지 도6c는 본 발명의 일실시예에 따른 게이트 전극 형성방법을 도시한 공정단면도로서 이를 참조하여 본 발명의 일실시예를 설명한다.
먼저, 도6a 내지 도6b에 도시된 바와같이 반도체 기판(21) 상에 게이트 절연막(22), 폴리실리콘(23), 제 1 텅스텐질화막(24), 텅스텐막(25), 제 2 텅스텐질화막(26), 실리콘산화막(27), 실리콘질화막(28)을 차례로 적층한다.
이때, 제 2 텅스텐질화막(26)은 3 ∼ 10nm 의 두께를 갖도록 형성한다. 그리고, 실리콘산화막(27)과 실리콘질화막(28)의 두께 비율은 1:1 ∼ 1:4 로 한다.
이와같이 본 발명의 일실시예에서는 텅스텐막(25)과 실리콘산화막(27) 사이에 제 2 텅스텐 질화막(26)이 개재되어 있기 때문에, 후속 고온 열공정에서 텅스텐막(25)과 실리콘산화막(27) 사이에서 W-O 계열의 산화막이 생성되는 것을 방지할 수 있어 필름 접착성을 향상시킬 수 있다.
본 발명의 일실시예에서는 텅스텐막(25)과 실리콘산화막(27) 사이에 제 2 텅스텐 질화막(26)을 추가로 삽입하여 필름접착성을 향상시켰지만, 이러한 제 2 텅스텐 질화막(26) 대신에 몰리브덴질화막(MoNx)도 사용가능하다.
게이트 스택구조에 텅스텐을 사용하는 경우, 텅스텐은 산소분위기에서 진행되는 일반적인 산화공정에서 너무 쉽게 산화되어 게이트 재산화 공정이 불가능하다.
따라서, 텅스텐이 게이트 스택에 포함된 경우에는, H2 rich 분위기에서 텅스텐은 산화시키지 않고 폴리실리콘과 실리콘 기판만을 선택적으로 산화시키는 선택적 산화공정(Selective Oxidation)을 실시하고 있다. 이와같이 실리콘과 선택적으로 산화가 가능한 금속화합물은 텅스텐, 텅스텐질화막, 몰리브덴, 몰리브덴질화막 등 극소수이다.
따라서, 본 발명의 일실시예에서 후속으로 진행되는 선택적 산화공정까지 고려했을 경우, 텅스텐(25)과 실리콘산화막(27) 사이에 삽입할 수 있는 물질은 WNx 또는 MoNx 가 사용 가능하다.
이와같이 게이트 전극물질들을 적층하여 형성한 이후에 도6b에 도시된 바와같이 게이트 스택을 패터닝한다.
다음으로 도6c에 도시된 바와같이 선택적 산화공정을 실시하여 폴리실리콘(23)의 측벽 및 실리콘 기판(21)에만 선택적으로 게이트 재산화막(30)을 형성하여 준다.
본 발명에서는 게이트 절연막에 가해지는 스트레스를 완화해 주기 위하여 하드마스크로 SiN/SiO 를 사용하였으며, 또한 텅스텐과 SiO 사이에 텅스텐 질화막 또는 몰르브덴 질화막을 삽입하여 하드마스크가 들뜨는 리프팅 현상을 방지할 수 있었다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명을 적용하면, 양호한 게이트 절연막 특성을 얻을 수 있으며, 아울러 후속 열공정에서 하드마스크가 들뜨는 리프팅 현상도 방지할 수 있는 장점이 있다.
도1은 종래기술에 따른 게이트 전극 형성방법을 도시한 공정단면도,
도2는 종래기술에 따른 게이트 전극에서 질화막 하드마스크를 이용한 자기정렬 콘택 형성공정을 도시한 단면도,
도3은 SiN 막을 하드마스크로 사용하는 경우와, SiO/SiN 을 하드마스크로 사용하는 경우에, 게이트 절연막의 신뢰성을 비교한 실험데이터를 도시한 도면,
도4는 SiN 막을 하드마스크로 사용하는 경우와, SiO/SiN 을 하드마스크로 사용하는 경우에 게이트 절연막에 가해지는 기계적 스트레스를 비교하여 도시한 도면,
도5a 내지 도5b는 SiN/SiO/W/WN/Poly/게이트절연막 구조의 게이트 스택에서 하드마스크로 사용된 SiN/SiO 막이 리프팅되는 모습을 도시한 SEM 사진,
도6a 내지 도6c는 본 발명의 일실시예에 따른 게이트 전극 형성공정을 도시한 공정단면도.
*도면의 주요부분에 대한 부호의 설명*
21 : 기판
22 : 게이트 절연막
23 : 폴리실리콘 막
24 : 제 1 텅스텐질화막
25 : 텅스텐 막
26 : 제 2 텅스텐질화막
27 : 실리콘 산화막
28 : 실리콘 질화막
29 : 하드마스크

Claims (11)

  1. 반도체 기판;
    상기 기판 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 폴리실리콘막;
    상기 폴리실리콘막 상에 형성된 제 1 텅스텐 질화막;
    상기 제 1 텅스텐 질화막 상에 형성된 텅스텐막;
    상기 텅스텐막 상에 형성된 제 2 텅스텐 질화막; 및
    실리콘산화막과 실리콘 질화막이 차례로 적층되어 상기 제 2 텅스텐 질화막 상에 형성된 하드마스크
    를 포함하여 이루어지는 반도체 소자의 게이트 전극.
  2. 반도체 기판;
    상기 기판 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성된 폴리실리콘막;
    상기 폴리실리콘막 상에 형성된 텅스텐 질화막;
    상기 텅스텐 질화막 상에 형성된 텅스텐막;
    상기 텅스텐 질화막 상에 형성된 몰리브덴 질화막; 및
    실리콘산화막과 실리콘 질화막이 차례로 적층되어 상기 몰리브덴 질화막 상에 형성된 하드마스크
    를 포함하여 이루어지는 반도체 소자의 게이트 전극.
  3. 제 1 항에 있어서,
    상기 제 2 텅스텐 질화막은,
    3 ∼ 10 nm의 두께를 갖는 것을 특징으로 하는 반도체 소자의 게이트 전극.
  4. 제 2 항에 있어서,
    상기 몰리브덴 질화막은,
    3 ∼ 10 nm의 두께를 갖는 것을 특징으로 하는 반도체 소자의 게이트 전극.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 실리콘 산화막과 실리콘 질화막이 차례로 적층된 하드마스크는,
    실리콘 산화막과 실리콘 질화막의 두께 비율이 1:1 내지 1:4 인 것을 특징으로 하는 반도체 소자의 게이트 전극.
  6. 반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 형성된 텅스텐막/제 1 텅스텐 질화막/폴리실리콘막 의 적층구조를 형성하는 단계;
    상기 텅스텐막 상에 제 2 텅스텐 질화막을 형성하는 단계;
    상기 제 2 텅스텐 질화막 상에 실리콘 산화막과 실리콘 질화막이 차례로 적층된 하드마스크를 형성하는 단계; 및
    상기 실리콘 질화막/실리콘 산화막/제 2 텅스텐 질화막/텅스텐막/제 1 텅스텐 질화막/폴리실리콘막/게이트 절연막 의 스택구조를 패터닝하는 단계
    를 포함하여 이루어지는 반도체 소자의 게이트 전극 형성방법.
  7. 반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 형성된 텅스텐막/텅스텐 질화막/폴리실리콘막 의 적층구조를 형성하는 단계;
    상기 텅스텐막 상에 몰리브덴 질화막을 형성하는 단계;
    상기 몰리브덴 질화막 상에 실리콘 산화막과 실리콘 질화막이 차례로 적층된 하드마스크를 형성하는 단계; 및
    상기 실리콘 질화막/실리콘 산화막/몰리브덴 질화막/텅스텐막/텅스텐 질화막/폴리실리콘막/게이트 절연막 의 스택구조를 패터닝하는 단계
    를 포함하여 이루어지는 반도체 소자의 게이트 전극 형성방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 스택구조를 패터닝하는 단계는,
    선택적 게이트 재산화 공정을 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 실리콘 산화막과 실리콘 질화막이 차례로 적층된 하드마스크를 형성하는 단계는,
    상기 실리콘 산화막과 상기 실리콘 질화막의 두께 비율이 1:1 내지 1:4 인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  10. 제 6 항에 있어서,
    상기 제 2 텅스텐 질화막을 형성하는 단계는,
    3 ∼ 10 nm의 두께를 갖게 제 2 텅스텐 질화막을 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
  11. 제 7 항에 있어서,
    상기 몰리브덴 질화막을 형성하는 단계는,
    3 ∼ 10 nm의 두께를 갖게 몰리브덴 질화막을 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
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KR1020030093821A KR20050062140A (ko) 2003-12-19 2003-12-19 반도체 소자의 게이트 전극 형성방법

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KR100850080B1 (ko) * 2006-12-27 2008-08-04 동부일렉트로닉스 주식회사 반도체 소자의 트랜지스터 제조방법

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