CN113497153A - 半导体结构及其形成方法 - Google Patents

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王佳敏
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Abstract

半导体结构从底部至顶部或从顶部至底部包括栅电极、铁电介电层、富金属的金属氧化物层、介电金属氮化物层和金属氧化物半导体层。可以通过在金属氧化物半导体层上形成源极区域和漏极区域来提供铁电场效应晶体管。富金属的金属氧化物层和介电金属氮化物层使铁电介电层和金属氧化物半导体层之间的界面均匀并且稳定,并且减少界面处的过量氧原子,从而改善铁电场效应晶体管的切换特性。本申请的实施例还涉及形成半导体结构的方法。

Description

半导体结构及其形成方法
技术领域
本申请的实施例涉及半导体结构及其形成方法。
背景技术
铁电材料是当外部电场为零时可能具有自发非零电极化(即,非零总电偶极矩)的材料。自发极化可以由在相反方向上施加的强外部电场来逆转。极化不仅取决于测量时的外部电场,而且取决于外部电场的历史,因此具有磁滞回线。电极化的最大值称为饱和极化。在不再施加引起饱和极化的外部电场(即,关闭)之后剩余的电极化被为剩余极化。需要在剩余极化的相反方向上施加以实现零极化的电场的大小称为矫顽电场。为了形成存储器器件,通常期望具有高剩余极化和高矫顽场。高剩余极化可能会增加电信号的大小。高矫顽场使存储器器件在由噪声级电场和干扰引起的干扰下更稳定。
发明内容
本申请的一些实施例提供了一种半导体结构,包括:绝缘材料层,位于衬底上方;以及铁电场效应晶体管,位于所述绝缘材料层上方,其中,所述铁电场效应晶体管从底部至顶部或从顶部至底部包括:栅电极;栅极电介质,包括铁电介电层、富金属的金属氧化物层和介电金属氮化物层的堆叠件;以及金属氧化物半导体层,包括半导体沟道。
本申请的另一些实施例提供了一种形成半导体结构的方法,包括:在衬底上方的绝缘材料层的上部中或上形成栅电极;在所述栅电极上沉积铁电介电材料层;在所述铁电介电材料层上形成富金属的金属氧化物材料层;在所述富金属的金属氧化物层上形成介电金属氮化物材料层;在所述介电金属氮化物材料层上方沉积金属氧化物半导体材料层;图案化所述金属氧化物半导体材料层、所述介电金属氮化物材料层、所述富金属的金属氧化物材料层和所述铁电介电材料层;以及在所述金属氧化物半导体材料层的图案化部分上形成源极区域和漏极区域。
本申请的又一些实施例提供了一种形成半导体结构的方法,包括:在衬底上方的绝缘材料层上沉积金属氧化物半导体材料层;在所述金属氧化物半导体材料层上形成介电金属氮化物材料层;在所述介电金属氮化物材料层上方形成富金属的金属氧化物材料层;在所述富金属的金属氧化物材料层上方沉积铁电介电材料层;在所述铁电介电材料层上沉积栅电极材料层;图案化所述栅电极材料层、所述铁电介电材料层、所述富金属的金属氧化物材料层、所述介电金属氮化物材料层和所述金属氧化物半导体材料层;以及在所述金属氧化物半导体材料层的图案化部分上形成源极区域和漏极区域。
附图说明
当结合附图进行阅读时,从以下详细描述可最佳理解本发明的各个方面。应该指出,根据工业中的标准实践,各个部件未按比例绘制。实际上,为了清楚的讨论,各个部件的尺寸可以任意地增大或减小。
图1A是根据本发明的第一实施例的在衬底上方的绝缘材料层的上部中形成栅电极之后的第一示例性结构的顶视图。
图1B是沿图1A的平面B-B’的第一示例性结构的垂直截面图。
图2是根据本发明的第一实施例的在沉积铁电介电材料层之后的第一示例性结构的垂直截面图。
图3是根据本发明的第一实施例的在形成富金属的金属氧化物材料层之后的第一示例性结构的垂直截面图。
图4是根据本发明的第一实施例的在形成介电金属氮化物材料层之后的第一示例性结构的垂直截面图。
图5是根据本发明的第一实施例的在沉积金属氧化物半导体材料层之后的第一示例性结构的垂直截面图。
图6A是根据本发明的第一实施例的在图案化金属氧化物半导体材料层、介电金属氮化物材料层、富金属的金属氧化物材料层和铁电介电材料层之后的第一示例性结构的顶视图。
图6B是沿图6A的平面B-B’的第一示例性结构的垂直截面图。
图7A是根据本发明的第一实施例的在形成源极区域和漏极区域之后的第一示例性结构的顶视图。
图7B是沿图7A的平面B-B’的第一示例性结构的垂直截面图。
图8A是根据本发明的第一实施例的在形成接触层级介电层和接触通孔结构之后的第一示例性结构的顶视图。
图8B是沿图8A的平面B-B’的第一示例性结构的垂直截面图。
图8C是沿图8A的平面C-C’的第一示例性结构的垂直截面图。
图9A是根据本发明的第一实施例的第一示例性结构的可选配置的顶视图。
图9B是沿图9A的平面B-B’的第一示例性结构的垂直截面图。
图10是根据本发明的第二实施例的在衬底上方的绝缘材料层的顶面上沉积金属氧化物半导体材料层之后的第二示例性结构的垂直截面图。
图11是根据本发明第二实施例的在形成介电金属氮化物材料层之后的第二示例性结构的垂直截面图。
图12是根据本发明的第二实施例的在沉积金属层之后的第二示例性结构的垂直截面图。
图13是根据本发明的第二实施例的在形成铁电介电材料层和栅电极材料层之后的第二示例性结构的垂直截面图。
图14A是根据本发明的第二实施例的在图案化栅电极材料层、铁电介电材料层、富金属的金属氧化物材料层、介电金属氮化物材料层和金属氧化物半导体材料层之后的第二示例性结构的顶视图。
图14B是沿图14A的平面B-B’的第二示例性结构的垂直截面图。
图15A是根据本发明第二实施例的在形成栅电极、铁电介电层、富金属的金属氧化物层和介电金属氮化物层之后的第二示例性结构的顶视图。
图15B是沿图15A的平面B-B’的第二示例性结构的垂直截面图。
图16A是根据本发明的第二实施例的在形成介电栅极间隔件、源极区域和漏极区域之后的第二示例性结构的顶视图。
图16B是沿图16A的平面B-B’的第二示例性结构的垂直截面图。
图17A是根据本发明的第二实施例的在形成接触层级介电层和接触通孔结构之后的第二示例性结构的顶视图。
图17B是沿图17A的平面B-B’的第二示例性结构的垂直截面图。
图18是示出根据本发明的各个实施例的铁电介电层和金属氧化物半导体层之间的界面区域处的示例性原子结合配置的示意图。
图19A是示出根据本发明的实施例的在形成或不形成介电金属氮化物层和富金属的金属氧化物层的堆叠件的情况下金属氧化物半导体层的表面是缺氧的实施例中的铁电介电层的能级分布中的变化的能量图。
图19B是示出根据本发明的实施例的在形成或不形成介电金属氮化物层和富金属的金属氧化物层的堆叠件的情况下金属氧化物半导体层的表面是富氧的实施例中的铁电介电层的能级分布中的变化的能量图。
图20是示出根据本发明的第一实施例的用于形成第一示例性结构的一般处理步骤的第一流程图。
图21是示出根据本发明的第二实施例的用于形成第二示例性结构的一般处理步骤的第二流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然,这些仅仅是实例,而不旨在限制本发明。例如,以下描述中,在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例,并且也可以包括在第一部件和第二部件之间可以形成额外的部件,从而使得第一部件和第二部件可以不直接接触的实施例。此外,本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的,并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外,为了便于描述,在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语,以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外,空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其它方式定向(旋转90度或在其它方位上),而本文使用的空间相对描述符可以同样地作出相应的解释。除非另有明确说明,具有相同参考标号的每个元件被认为具有相同的材料成分并且具有在相同厚度范围内的厚度。
本发明总体上针对半导体器件,并且具体地针对铁电场效应晶体管(FeFET)及其形成方法,该铁电场效应晶体管(FeFET)包括位于铁电介电层和金属氧化物半导体材料层之间的用于改善铁电介电层的铁电特性的界面材料层。界面材料层可以包括界面双重钝化层,该界面双重钝化层包括富金属的金属氧化物层和介电金属氮化物层的层堆叠件。
在常规的FeFET中,可以在金属氧化物半导体(例如,铟-镓-锌-氧化物(IGZO))材料上方沉积铁电材料。金属氧化物半导体表面可以是粗糙的,并且以浓度不同的氧或金属原子为主。铁电和金属氧化物半导体界面可以具有形成金属至金属接合的界面过量的金属离子。此外,铁电和金属氧化物半导体界面处的氧含量也可以变化。铁电和金属氧化物半导体界面处的缺氧可以促进氧转换,而铁电和金属氧化物半导体界面处的氧过量可以阻碍铁电层中的氧移动。控制铁电和金属氧化物半导体界面处的界面氧浓度会影响获得具有均匀切换的铁电器件的能力。
本文公开的各个实施例的界面双重钝化层可以通过在铁电介电材料层上形成富金属的金属氧化物层以及随后的富金属的金属氧化物层的氮化处理来形成。可选地,界面双重钝化层可以通过金属氧化物半导体层的氮化处理以及随后沉积具有原子级厚度的金属层来形成。在其上沉积铁电介电材料层时,金属层可以转换为富金属的金属氧化物层。
本发明的界面双重钝化层减小了铁电介电材料层的铁电特性的可变性。此外,本发明的界面双重钝化层使铁电介电材料层和金属氧化物半导体材料层之间的界面稳定。因此,本发明的界面双重钝化层提供铁电存储器器件的器件特性的均匀性。在铁电介电材料层和金属氧化物半导体材料层之间的界面处金属-金属配位减少。此外,界面处的过量氧可以与富金属的金属氧化物层结合,并且促进铁电介电材料层中的铁电切换。现在参考附图详细描述本发明的实施例的各个方面。
图1A是根据本发明的第一实施例的在衬底上方的绝缘材料层的上部中形成栅电极之后的第一示例性结构的顶视图。图1B是沿图1A的平面B-B’的第一示例性结构的垂直截面图。参考图1A和图1B,根据本发明的第一实施例的第一示例性结构包括衬底8,该衬底8在其上部处包括绝缘材料层10。衬底8可以包括绝缘材料层10下面的额外材料部分。例如,衬底8可以在其上表面上的半导体器件(诸如场效应晶体管)内包括市售的半导体晶圆。绝缘材料层10可以在其中包括在其中形成有金属半导体结构(诸如金属线和金属通孔结构)的层间介电(ILD)材料层。可选地,衬底8可以包括绝缘衬底,该绝缘衬底包括绝缘材料层10作为其上部或整体。通常,衬底8具有可以为随后形成在其上的器件提供结构完整性的厚度。例如,衬底8可以具有在30微米至1mm范围内的厚度。绝缘材料层10的厚度可以在100nm至1mm范围内,这取决于衬底8的配置和成分。在说明性实例中,绝缘材料层10可以包括介电材料,诸如氧化硅、氮化硅、有机硅酸盐玻璃、石英等。其它绝缘材料也在本发明的考虑范围内。
在一个实施例中,衬底8可以包括单晶半导体衬底(诸如市售的单晶硅衬底)、位于单晶半导体衬底的顶面上的半导体器件(诸如包括单晶半导体沟道的场效应晶体管)和嵌入电连接至位于单晶衬底顶面上的半导体器件的各个节点的金属互连结构的互连层级介电材料层的组合。在这种情况下,绝缘材料层10可以包括互连层级介电材料层中的一个或多个,并且形成在绝缘材料层10之上的结构可以形成为后段制程(BEOL)结构。
可以通过在绝缘材料层10的顶面上施加光刻胶层(未示出)、通过光刻图案化光刻胶层在光刻胶层中形成开口以及通过使用光刻胶层作为蚀刻掩模各向异性蚀刻绝缘材料层10的上部来在绝缘材料层10的上部中形成凹槽区域。凹槽区域可以具有在50nm至500nm范围内的深度,但是也可以使用更小和更大的深度。在一个实施例中,凹槽区域可以具有矩形形状。在该实施例中,凹槽区域的沿第一水平方向hd1横向延伸的第一侧的横向尺寸可以与随后要形成的薄膜铁电场效应晶体管的沟道长度相同,并且凹槽区域的沿第二水平方向hd2横向延伸的第二侧的横向尺寸可以与随后要形成的薄膜铁电场效应晶体管的沟道的宽度相同。在说明性实例中,凹槽区域的沿第一水平方向hd1的第一侧的横向尺寸可以在20nm至200nm范围内,并且凹槽区域的沿第二水平方向hd2的第二侧的横向尺寸可以在40nm至1000nm范围内,但是也可以使用更小和更大的横向尺寸。随后可以例如通过灰化去除光刻胶层。
可以在凹槽区域中沉积导电材料,诸如重掺杂的半导体材料(诸如重掺杂的多晶硅)、过渡金属或过渡金属的导电金属合金(诸如导电金属氮化物或导电金属碳化物)。导电材料的过量部分可以从包括绝缘材料层10的顶面的水平面之上去除。导电材料的填充凹槽区域的剩余部分包括栅电极58。栅电极58可以接触绝缘材料层10的侧壁和凹进的表面。在一些情况下,栅电极58可以称为背栅电极或底栅电极。
图2是根据本发明的第一实施例的在沉积铁电介电材料层之后的第一示例性结构的垂直截面图。参考图2,可以在栅电极58的顶面和绝缘材料层10的顶面上沉积铁电介电材料以形成铁电介电材料层54L。铁电介电材料层54L包括具有用于电极化的两个稳定方向的铁电材料。两个稳定方向可以是向上方向和向下方向,或者可以是一组相对于垂直方向具有倾斜角的两个相反方向。铁电介电材料层54L的铁电材料可以包括选自钛酸钡、硬硼钙石、钛酸铋、铕钛酸钡、铁电聚合物、碲化锗、无水钾镁矾、钽钪酸铅、钛酸铅、锆钛酸铅、铌酸锂、聚偏二氟乙烯、铌酸钾、酒石酸钾钠、磷酸钛氧钾、钛酸铋钠、钽酸锂、镧钛酸铅、锆钛酸镧铅、磷酸二氢铵和磷酸二氢钾的至少一种材料,其它合适的材料在本发明的考虑范围内。铁电介电材料层54L可以例如通过物理汽相沉积来沉积。铁电介电材料层54L的厚度可以在2nm至30nm范围内,诸如从4nm至15nm,但是也可以使用更小和更大的厚度。栅电极58可以接触绝缘材料层10的第一部分,并且铁电介电材料层54L可以接触绝缘材料层10的第二部分。
图3是根据本发明的第一实施例的在形成富金属的金属氧化物材料层之后的第一示例性结构的垂直截面图。参考图3,可以在铁电介电材料层54L的顶面上形成富金属的金属氧化物材料层51L。在一个实施例中,富金属的金属氧化物材料层51L可以通过在铁电介电材料层54L上沉积包括金属元素的金属层以及通过氧化金属元素的原子来形成。在该实施例中,金属元素的原子可以通过与铁电介电材料层54L内的氧原子结合来氧化。金属元素可以与存在于铁电介电材料层54L内的金属元素不同或者可以相同。此外,金属元素可以与随后要沉积的金属氧化物半导体材料层内的金属元素不同或者可以相同。
金属层的金属元素可以是过渡金属元素或非过渡金属元素。在一个实施例中,金属元素可以选择为使得金属元素不会相互扩散至铁电介电材料层54L的铁电介电材料中,金属元素不会显著干扰铁电介电材料层54L的铁电介电材料的晶格结构的相稳定性,并且金属元素不会形成可以增加泄漏电流的陷阱能级能态。
例如,沉积以形成富金属的金属氧化物材料层51L的金属层的金属元素可以选自Hf、Al、Ti、Zr和Ga。金属层可以通过诸如原子层沉积的共形沉积工艺来沉积。金属层的厚度可以在0.1nm至0.6nm范围内,诸如从0.2nm至0.5nm,但是也可以使用更小和更大的厚度。金属层的厚度是指在金属层内金属的块状状态下金属层的每单位面积的金属原子的总数与每单位体积的金属原子的总数的比率。在一个实施例中,铁电介电材料层54L可以包括过与金属层内的金属元素不同的渡金属的介电金属氧化物。在一个实施例中,金属层中的金属元素可以与存在于随后要沉积的金属氧化物半导体层中的任何金属元素不同。
富金属的金属氧化物材料层51L包括金属层的金属元素的非化学计量且富金属的氧化物。换句话说,金属层的厚度可以选择为使得并非金属层中的金属元素中的每个原子都可以与铁电介电材料层54L的表面上的氧原子完全结合。因此,富金属的金属氧化物材料层51L内的金属元素的原子的平均配位可以小于完全氧化状态下的金属元素的配位数。在说明性实例中,如果富金属的金属氧化物材料层51L中的金属元素包括Hf、Ti或Zr,则平均氧配位数可以小于2,并且可以在0.5至1.8范围内。如果富金属的金属氧化物材料层51L中的金属元素包括Al或Ga,则平均氧配位数小于1.5,并且可以在0.3至1.2范围内。因此,富金属的金属氧化物材料层51L内的金属元素的氧化物材料消除了铁电介电材料层54L的顶面处的缺氧条件。
图4是根据本发明的第一实施例的在形成介电金属氮化物材料层之后的第一示例性结构的垂直截面图。参考图4,可以通过氮化富金属的金属氧化物材料层51L的上部来形成介电金属氮化物材料层52L。第一示例性结构可以设置在氮化工艺室中,并且诸如氨或氮气的氮化剂气体可以流入氮化工艺室中。可以实施等离子体氮化工艺或热氮化工艺以将富金属的金属氧化物材料层51L的表面部分转换为介电金属氮化物材料层52L。因此,介电金属氮化物材料层52L包括富金属的金属氧化物材料层51L内的金属元素的介电金属氮化物。氮化工艺在富金属的金属氧化物材料层51L的顶部处比在富金属的金属氧化物材料层51L的底部处更有效,因为诱导氮化的氮原子由等离子体或氮化工艺室内的气体环境提供。在一个实施例中,介电金属氮化物材料层52L可以是介电金属氮化物的连续单层。在一个实施例中,介电金属氮化物材料层52L可以是化学计量的,并且可以包括1:1原子比率的金属原子和氮原子。在一个实施例中,金属原子可以选自Hf、Al、Ti、Zr和Ga。在一个实施例中,介电金属氮化物材料层52L可以包括化学计量的HfN的连续单层。氮化工艺之后的富金属的金属氧化物材料层51L的厚度可以在0.1nm至0.5nm范围内,诸如从0.2nm至0.4nm,但是也可以使用更小和更大的厚度。介电金属氮化物材料层52L的厚度可以在0.2nm至0.4nm范围内。
图5是根据本发明的第一实施例的在沉积金属氧化物半导体材料层之后的第一示例性结构的垂直截面图。参考图5,可以在介电金属氮化物材料层52L上方沉积金属氧化物半导体材料层30L。金属氧化物半导体材料层30L包括具有高掺杂水平的金属氧化物半导体材料,诸如氧化铟镓锌(IGZO)、掺杂的氧化锌、掺杂的氧化铟或掺杂的氧化镉。其它金属氧化物半导体材料可以在本发明的考虑范围内。金属氧化物半导体材料层30L可以通过物理汽相沉积来沉积。金属氧化物半导体材料层30L中的掺杂剂浓度可以在1.0×1012/cm3至1.0×1018/cm3范围内,但是也可以使用更小和更大的掺杂剂浓度。金属氧化物半导体材料层30L的厚度可以在10nm至100nm范围内,诸如从20nm至50nm,但是也可以使用更小和更大的厚度。
图6A是根据本发明的第一实施例的在图案化金属氧化物半导体材料层、介电金属氮化物材料层、富金属的金属氧化物材料层和铁电介电材料层之后的第一示例性结构的顶视图。图6B是沿图6A的平面B-B’的第一示例性结构的垂直截面图。参考图6A和图6B,可以在金属氧化物半导体材料层30L上方施加并且可以光刻图案化光刻胶层59,以覆盖跨越栅电极58的区域的矩形区域。可以实施各向异性蚀刻工艺以通过金属氧化物半导体材料层30L、介电金属氮化物材料层52L、富金属的金属氧化物材料层51L和铁电介电材料层54L来转移光刻胶层59中的图案。金属氧化物半导体材料层30L的图案化部分包括金属氧化物半导体层30。介电金属氮化物材料层52L的图案化部分包括介电金属氮化物层52。富金属的金属氧化物材料层51L的图案化部分包括富金属的金属氧化物层51。铁电介电材料层54L的图案化部分包括铁电介电层54。可以形成包括铁电介电层54、富金属的金属氧化物层51、介电金属氮化物层52和金属氧化物半导体层30的层堆叠件。铁电介电层54、富金属的金属氧化物层51、介电金属氮化物层52和金属氧化物半导体层30的层堆叠件构成栅极电介质。层堆叠件(54、51、52、30)内的层的侧壁可以垂直重合,即,可以位于相同的垂直平面内。栅电极58的部分可以沿第二水平方向hd2在层堆叠件(54、51、52、30)的区域外部横向突出,并且栅电极58的顶面可以物理暴露。随后可以例如通过灰化去除光刻胶层59。
图7A是根据本发明的第一实施例的在形成源极区域和漏极区域之后的第一示例性结构的顶视图。图7B是沿图7A的平面B-B’的第一示例性结构的垂直截面图。参考图7A和图7B,可以在金属氧化物半导体层30的顶面的部分上沉积导电材料以形成源极区域32和漏极区域38。导电材料可以包括诸如TiN、TaN或WN的金属材料;多种金属材料的堆叠件或重掺杂的半导体材料。其它导电材料在本发明的考虑范围内。在一个实施例中,导电材料可以作为连续材料层沉积在金属氧化物半导体层上方,并且可以在从栅电极58的区域横向偏移的区域中形成一对图案化的光刻胶材料部分。可以使用蚀刻导电材料而对金属氧化物半导体层30和绝缘材料层10的材料具有选择性的蚀刻工艺来蚀刻导电材料的未掩蔽部分。蚀刻工艺可以包括各向异性蚀刻工艺或各向同性蚀刻工艺。可选地,可以在金属氧化物半导体层30的顶面上方施加并且可以光刻图案化光刻胶材料,以在从栅电极58的区域横向偏移的区域中形成开口。导电材料可以沉积在光刻胶材料的开口中,并且导电材料的位于光刻胶材料上面的部分可以通过施加去除光刻胶材料的溶剂来剥离。
源极区域32可以直接形成在金属氧化物半导体层30的从栅电极58横向偏移的第一部分上,并且漏极区域38可以直接形成在金属氧化物半导体层30的从栅电极58和源极区域32横向偏移的第二部分上。因此,源极区域32接触金属氧化物半导体层30的顶面的从栅电极58横向偏移的第一部分,并且漏极区域38接触金属氧化物半导体层30的从栅电极58和源极区域32横向偏移的第二部分。源极区域32和漏极区域38的厚度可以在30nm至300nm范围内,诸如从60nm至150nm,但是也可以使用更小和更大的厚度。
图8A是根据本发明的第一实施例的在形成接触层级介电层和接触通孔结构之后的第一示例性结构的顶视图。图8B是沿图8A的平面B-B’的第一示例性结构的垂直截面图。图8C是沿图8A的平面C-C’的第一示例性结构的垂直截面图。参考图8A至图8C,可以在金属氧化物半导体层30、源极区域32和漏极区域38上方沉积介电材料以形成接触层级介电层70。介电材料可以包括诸如未掺杂的硅酸盐玻璃或掺杂的硅酸盐玻璃的可平坦化的介电材料,或者诸如可流动氧化物(FOX)的自平坦化介电材料。介电材料可以通过化学汽相沉积工艺(诸如等离子体增强化学汽相沉积工艺)或通过旋涂来沉积。可以在沉积工艺期间或之后平坦化介电材料的顶面。接触层级介电层70的顶面与源极区域32和漏极区域38的顶面之间的垂直距离可以在30nm至400nm范围内,但是也可以使用更小和更大的厚度。
可以在接触层级介电层70上方施加并且可以光刻图案化光刻胶层(未示出),以形成贯穿其中的离散开口。光刻胶层中的开口可以形成在源极区域32、漏极区域38和栅电极58上方。可以实施各向异性蚀刻工艺以形成穿过接触层级介电层70的接触通孔腔。
可以在接触通孔腔中沉积至少一种金属材料。至少一种金属材料可以包括金属衬垫和金属填充材料的组合。金属衬垫可包括导电金属氮化物材料(诸如TiN、TaN或WN)和/或金属碳化物材料(诸如TiC、TaC或WC)。金属衬垫的厚度可以在3nm至15nm范围内,但是也可以使用更小和更大的厚度。金属填充材料包括具有高电导率的金属。例如,金属填充材料可以包括诸如Cu、W、Mo、Co、Ru的元素金属和/或另一种元素金属或金属间合金。其它金属填充材料在本发明的考虑范围内。可以通过平坦化工艺去除至少一种金属材料的位于包括接触层级介电层70的顶面的水平面之上的部分。金属填充材料和金属衬垫的填充接触通孔腔中的相应一个的剩余部分的每个组合构成接触通孔结构(82、88、85)。接触通孔结构(82、88、85)包括接触源极区域32的源极接触通孔结构82、接触漏极区域38的漏极接触通孔结构88和接触栅电极58的栅极接触通孔结构85。
图9A是根据本发明的第一实施例的第一示例性结构的可选配置的顶视图。图9B是沿图9A的平面B-B’的第一示例性结构的垂直截面图。参考图9A和图9B,通过在图1A和图1B的处理步骤中在绝缘材料层10的顶面上形成栅电极而不在绝缘层10中形成凹槽区域,可以从图8A至图8C的第一示例性结构得出根据本发明的第一实施例的第一示例性结构的可选配置。在该实施例中,可以在绝缘材料层10的顶面上方沉积导电材料层,并且可以通过形成图案化的光刻胶材料部分的光刻图案化步骤以及去除导电材料层的未由图案化的光刻胶材料部分掩蔽的未掩蔽部分的蚀刻工艺的组合来图案化导电材料层。导电材料层的剩余图案化部分包括栅电极58。随后,可以实施图2至图8C的处理步骤以形成可选实施例的第一示例性结构。在该实施例中,栅电极58接触绝缘材料层10的顶面的第一部分,并且铁电介电层54接触绝缘材料层10的顶面的第二部分。绝缘材料层10的顶面的第一部分和绝缘材料层10的顶面的第二部分可以位于相同的水平面内。
可以在接触层级介电层70上方施加并且可以光刻图案化光刻胶层(未示出),以形成贯穿其中的离散开口。光刻胶层中的开口可以形成在源极区域32、漏极区域38和栅电极58上方。可以实施各向异性蚀刻工艺以形成穿过接触层级介电层70的接触通孔腔。
可以在接触通孔腔中沉积至少一种金属材料。至少一种金属材料可以包括金属衬垫和金属填充材料的组合。金属衬垫可包括导电金属氮化物材料(诸如TiN、TaN或WN)和/或金属碳化物材料(诸如TiC、TaC或WC)。金属衬垫的厚度可以在3nm至15nm范围内,但是也可以使用更小和更大的厚度。金属填充材料包括具有高电导率的金属。例如,金属填充材料可以包括诸如Cu、W、Mo、Co、Ru的元素金属和/或另一种元素金属或金属间合金。其它金属填充材料在本发明的考虑范围内。可以通过平坦化工艺去除至少一种金属材料的位于包括接触层级介电层70的顶面的水平面之上的部分。金属填充材料和金属衬垫的填充接触通孔腔中的相应一个的剩余部分的每个组合构成接触通孔结构(72、78、75)。接触通孔结构(72、78、75)包括接触源极区域32的源极接触通孔结构72、接触漏极区域38的漏极接触通孔结构78和接触栅电极58的栅极接触通孔结构75。
图10是根据本发明的第二实施例的在衬底上方的绝缘材料层的顶面上沉积金属氧化物半导体材料层之后的第二示例性结构的垂直截面图。参考图10,示出了根据本发明的第二实施例的第二示例性结构,其包括衬底8,衬底8包括绝缘材料层10和形成在其上的金属氧化物半导体材料层30L。图10的第二示例性结构可以通过提供其中具有有绝缘材料层10的衬底以及通过在衬底8中的绝缘材料层10的顶面上沉积金属氧化物半导体材料层30L来形成。通常,衬底8、绝缘材料层10和金属氧化物半导体材料层30L的每个可以具有与第一实施例中相同的材料成分和相同的厚度。金属氧化物半导体材料层30L的平坦底面可以接触绝缘材料层10的顶面。
图11是根据本发明第二实施例的在形成介电金属氮化物材料层之后的第二示例性结构的垂直截面图。参考图11,可以通过氮化金属氧化物半导体材料层30L的表面部分来形成介电金属氮化物材料层152L。第二示例性结构可以设置在氮化工艺室中,并且诸如氨或氮气的氮化剂气体可以流入氮化工艺室中。可以实施等离子体氮化工艺或热氮化工艺以将金属氧化物半导体材料层30L的表面部分转换为介电金属氮化物材料层152L。因此,介电金属氮化物材料层152L包括金属氧化物半导体材料层30L内的金属元素的介电金属氮化物。氮化工艺在金属氧化物半导体材料层30L的表面部分处比在富金属的金属氧化物材料层51L的表面部分下面更有效,因为诱导氮化的氮原子由等离子体或氮化工艺室内的气体环境提供。在一个实施例中,介电金属氮化物材料层152L可以是介电金属氮化物的连续单层。在一个实施例中,介电金属氮化物材料层152L可以是化学计量的,并且可以包括1:1原子比率的金属原子和氮原子。在一个实施例中,金属原子可以选自Hf、Al、Ti、Zr和Ga。在一个实施例中,介电金属氮化物材料层152L可以包括化学计量的HfN的连续单层。介电金属氮化物材料层152L的厚度可以在0.2nm至0.4nm范围内。
图12是根据本发明的第二实施例的在沉积金属层之后的第二示例性结构的垂直截面图。参考图12,例如,可以通过化学汽相沉积、原子层沉积或物理汽相沉积在介电金属氮化物材料层152L的顶面上形成金属层141L。金属层141L包括金属元素,其随后可以在随后在其上沉积铁电介电金属氧化物材料时通过与铁电介电金属氧化物材料内的氧原子结合来氧化。金属元素可以与存在于金属氧化物半导体材料层30L内的金属元素不同或者可以相同。此外,金属元素可以与随后要沉积在其上的铁电介电材料内的金属元素不同或者可以相同。
金属层的金属元素可以是过渡金属元素或非过渡金属元素。例如,金属层141L的金属元素可以选自Hf、Al、Ti、Zr和Ga。金属层141L可以通过诸如原子层沉积的共形沉积工艺来沉积。金属层141L的厚度可以在0.1nm至0.4nm范围内,诸如从0.15nm至0.3nm,但是也可以使用更小和更大的厚度。金属层141L的厚度是指在金属层141L内金属的块状状态下金属层141L的每单位面积的金属原子的总数与每单位体积的金属原子的总数的比率。
图13是根据本发明的第二实施例的在形成铁电介电材料层和栅电极材料层之后的第二示例性结构的垂直截面图。参考图13,可以在金属层141L上方沉积铁电介电材料层54L和栅电极材料层58L。铁电介电层54L可以具有与第一示例性结构中相同的材料成分和相同的厚度。铁电介电材料层54L的底部中的氧原子与金属层141L的金属原子结合,并且将金属层141L转换为富金属的金属氧化物材料层151L。金属层的金属元素可以是过渡金属元素或非过渡金属元素。例如,富金属的金属氧化物材料层151L的金属元素可以选自Hf、Al、Ti、Zr和Ga。富金属的金属氧化物材料层151L的厚度可以在0.1nm至0.5nm范围内,诸如从0.2nm至0.4nm,但是也可以使用更小和更大的厚度。在一个实施例中,铁电介电材料层54L可以包括与富金属的金属氧化物材料层151L内的金属元素不同的过渡金属的介电金属氧化物。在一个实施例中,富金属的金属氧化物材料层151L中的金属元素可以与存在于金属氧化物半导体层30L内的任何金属元素不同。
富金属的金属氧化物材料层151L包括富金属的金属氧化物材料层151L内的金属元素的非化学计量且富金属的氧化物。换句话说,并非富金属的金属氧化物材料层151L中的金属元素的每个原子都与铁电介电材料层54L的底面上的氧原子完全结合。因此,富金属的金属氧化物材料层151L内的金属元素的原子的平均配位小于完全氧化状态下的金属元素的配位数。在说明性实例中,如果富金属的金属氧化物材料层151L中的金属元素包括Hf、Ti或Zr,则平均氧配位数小于2,并且可以在0.5至1.8范围内。如果富金属的金属氧化物材料层151L中的金属元素包括Al或Ga,则平均氧配位数小于1.5,并且可以在0.3至1.2范围内。因此,富金属的金属氧化物材料层151L内的金属元素的氧化物材料消除了铁电介电材料层54L的底面处的缺氧条件。在一个实施例中,介电金属氮化物材料层152L可以是介电金属氮化物的连续单层。在一个实施例中,介电金属氮化物材料层152L可以是化学计量的,并且可以包括1:1原子比率的金属原子和氮原子。在一个实施例中,金属原子可以选自Hf、Al、Ti、Zr和Ga。在一个实施例中,介电金属氮化物材料层152L可以包括化学计量的HfN的连续单层。
栅电极材料层58L包括至少一种栅电极材料,其可以包括至少一种金属氮化物材料(TiN、TaN或WN)、至少一种元素金属、至少一种金属间合金、重掺杂的半导体材料和/或金属-半导体合金材料(诸如金属硅化物)。栅电极材料层58L的厚度可以在50nm至300nm范围内,但是也可以使用更小和更大的厚度。
图14A是根据本发明的第二实施例的在图案化栅电极材料层、铁电介电材料层、富金属的金属氧化物材料层、介电金属氮化物材料层和金属氧化物半导体材料层之后的第二示例性结构的顶视图。图14B是沿图14A的平面B-B’的第二示例性结构的垂直截面图。参考图14A和图14B,可以在栅电极材料层58L上方施加并且可以光刻图案化光刻胶层59,以覆盖矩形区域。可以实施各向异性蚀刻工艺以通过栅电极材料层58L、铁电介电材料层54L、富金属的金属氧化物材料层151L、介电金属氮化物材料层152L和金属氧化物半导体材料层30L来转移光刻胶层59中的图案。栅电极材料层58L的图案化部分包括工艺中的栅电极58’,其可以随后被进一步图案化以形成栅电极。铁电介电材料层54L的图案化部分包括工艺中的铁电介电层54’。富金属的金属氧化物材料层51L的图案化部分包括工艺中的富金属的金属氧化物层151。介电金属氮化物材料层52L的图案化部分包括工艺中的介电金属氮化物层152’。金属氧化物半导体材料层30L的图案化部分包括金属氧化物半导体层30。形成包括工艺中的栅电极58’、工艺中的铁电介电层54’、工艺中的富金属的金属氧化物层151’、工艺中的介电金属氮化物层152’和金属氧化物半导体层30的层堆叠件。层堆叠件(54’、151’、152’、30)内的层的侧壁可以垂直重合,即,可以位于相同的垂直平面内。随后可以例如通过灰化去除光刻胶层59。
图15A是根据本发明第二实施例的在形成栅电极、铁电介电层、富金属的金属氧化物层和介电金属氮化物层之后的第二示例性结构的顶视图。图15B是沿图15A的平面B-B’的第二示例性结构的垂直截面图。参考图15A和图15B,可以在工艺中的栅电极58’上方施加并且可以光刻图案化另一光刻胶层69,以覆盖工艺中的栅电极58’的中心部分。图案化的光刻胶层69可以具有一对沿第二水平方向hd2横向延伸的平行边缘。可以实施各向异性蚀刻工艺以去除工艺中的栅电极58’、工艺中的铁电介电层54’、工艺中的富金属的金属氧化物层151’和工艺中的介电金属氮化物层152’的未掩蔽部分。工艺中的栅电极58’的位于光刻胶层69的图案化部分下面的剩余部分构成栅电极58。工艺中的铁电介电层54’的位于光刻胶层69的图案化部分下面的剩余部分构成铁电介电层54。工艺中的富金属的金属氧化物层151’的位于光刻胶层69的图案化部分下面的剩余部分构成富金属的金属氧化物层151。工艺中的介电金属氮化物层152’的位于光刻胶层69的图案化部分下面的剩余部分构成介电金属氮化物层152。栅电极58、铁电介电层54、富金属的金属氧化物层151和介电金属氮化物层152的侧壁可以垂直重合。
图16A是根据本发明的第二实施例的在形成介电栅极间隔件、源极区域和漏极区域之后的第二示例性结构的顶视图。图16B是沿图16A的平面B-B’的第二示例性结构的垂直截面图。参考图16A和图16B,可以可选地在包括栅电极58、铁电介电层54、富金属的金属氧化物层151和介电金属氮化物层152的层堆叠件周围形成介电栅极间隔件56。介电栅极间隔件56可以横向围绕栅电极58、铁电介电层54、富金属的金属氧化物层151和介电金属氮化物层152。可以在金属氧化物半导体层30的物理暴露的顶面上形成源极区域32和漏极区域38。源极区域32可以直接形成在金属氧化物半导体层30的可以从栅电极58横向偏移的第一部分上,并因此接触金属氧化物半导体层30的第一部分,并且漏极区域38可以直接形成在金属氧化物半导体层30的可以从栅电极58和源极区域32横向偏移的第二部分上,并因此接触金属氧化物半导体层30的第二部分。源极区域32和漏极区域38可以具有与第一示例性结构中相同的材料成分和相同的厚度。
图17A是根据本发明的第二实施例的在形成接触层级介电层和接触通孔结构之后的第二示例性结构的顶视图。图17B是沿图17A的平面B-B’的第二示例性结构的垂直截面图。参考图17A和图17B,可以实施图8A至图8C的处理步骤以形成接触层级介电层70和接触通孔结构(82、85、88)。接触通孔结构(82、88、85)包括接触源极区域32的源极接触通孔结构82、接触漏极区域38的漏极接触通孔结构88以及接触栅电极58的栅极接触通孔结构85。
图18是示出根据本发明的各个实施例的铁电介电层和金属氧化物半导体层之间的界面区域处的示例性原子结合配置的示意图。参考图18,针对铁电介电层54包括氧化铪锆(HZO)、金属氧化物半导体层30包括氧化铟镓锌(IGZO)以及富金属的金属氧化物层(51、151)中的金属元素包括具有小于2的铪平均配位数的铪的氧化物的实施例,示意性示出了铁电介电层54和金属氧化物半导体层30之间的界面区域处的示例性原子结合配置。铪原子和氧原子之间的全键可以具有约1.9埃的原子间结合距离。由于铪原子由氧原子或氮原子部分配位,铪原子和氧原子之间可能存在弱相互作用,原子间距离(诸如3.9埃)超过原子间结合距离1.9埃。富金属的金属氧化物层(51、151)消除了金属氧化物半导体层30和铁电介电层54之间的界面区域中的缺氧。
图19A是示出在形成介电金属氮化物层(52、152)和富金属的金属氧化物层(51、151)的堆叠件之前金属氧化物半导体层30的表面缺氧的实施例中的铁电介电层54的能级分布中的变化的能量图。根据本发明的实施例,曲线191示出了金属氧化物半导体层30直接接触铁电介电层54的实施例,并且曲线192示出了在金属氧化物半导体层30和铁电介电层54之间形成介电金属氮化物层(52、152)和富金属的金属氧化物层(51、151)的堆叠件的实施例。
图19B是示出在形成介电金属氮化物层(52、152)和富金属的金属氧化物层(51、151)的堆叠件之前金属氧化物半导体层30的表面富氧的实施例中的铁电介电层54的能级分布中的变化的能量图。根据本发明的实施例,曲线193示出了金属氧化物半导体层30直接接触铁电介电层54的实施例,并且曲线194示出了在金属氧化物半导体层30和铁电介电层54之间形成介电金属氮化物层(52、152)和富金属的金属氧化物层(51、151)的堆叠件的实施例。
曲线192和194与曲线191和193的比较表明在缺氧界面的实施例和富氧界面的实施例中,在形成介电金属氮化物层(52、152)和富金属的金属氧化物层(51、151)的堆叠件时,两种铁电状态(通过施加正栅极电压+VG形成或通过施加负栅极电压-VG形成)的能级之间的不对称性减小。减小能级中的不对称性可以增强本发明的实施例的铁电存储器器件的数据保持特性。此外,在形成介电金属氮化物层(52、152)和富金属的金属氧化物层(51、151)的堆叠件时,用于在两个铁电状态之间编程铁电介电层54的能垒减小。用于两个铁电状态之间转换的能垒的减小降低了编程能量,并且提供了本发明的实施例的铁电存储器器件的低电压操作。
通常,介电金属氮化物层(52、152)和富金属的金属氧化物层(51、151)的堆叠件用作界面双重钝化层。本发明的界面双重钝化层减少了表面金属-金属接合的形成,并因此减少了金属氧化物半导体层30和铁电介电层54之间的器件泄漏。金属氧化物半导体层30的表面氧原子与富金属的金属氧化物层(51、151)中的金属原子结合。
参考图20,第一流程图示出了根据本发明的第一实施例的用于形成第一示例性结构的一般处理步骤。参考步骤2010以及图1A、图1B、图8A、图8B、图8C、图9A和图9B,可以在衬底8上方的绝缘材料层10的上部中或上形成栅电极58。参考步骤2020以及图2、图8A、图8B、图8C、图9A和图9B,可以在栅电极58上沉积铁电介电材料层54L。参考步骤2030以及图3、图8A、图8B、图8C、图9A和图9B,可以在铁电介电材料层54L上沉积富金属的金属氧化物材料层51L。参考步骤2040以及图4、图8A、图8B、图8C、图9A和图9B,可以在富金属的金属氧化物层51L上形成介电金属氮化物材料层52L。参考步骤2050和图5、图8A、图8B、图8C、图9A和图9B,可以在介电金属氮化物材料层52L上方形成金属氧化物半导体材料层30L。参考步骤2060以及图6A、图6B、图8A、图8B、图8C、图9A和图9B,可以图案化金属氧化物半导体材料层30L、介电金属氮化物材料层52L、富金属的金属氧化物材料层51L和铁电介电材料层54L。参考步骤2070和图7A至图9B,可以在金属氧化物半导体材料层30L的图案化部分上形成源极区域32和漏极区域38。参考步骤2080和图7A至图9B,可以通过接触层级介电层70形成接触通孔结构(72、82、75、85、78、88),以分别电接触源极区域32、栅电极58和漏极区域38。
参考图21,第二流程图示出了根据本发明的第二实施例的用于形成第二示例性结构的一般处理步骤。参考步骤2110和图10,可以在衬底8上方的绝缘材料层10上沉积金属氧化物半导体材料层30L。参考步骤2120和图11,可以在金属氧化物半导体材料层30L上形成介电金属氮化物材料层152L。参考步骤2130以及图12和图13,可以在介电金属氮化物材料层152L上方形成富金属的金属氧化物材料层151L。参考步骤2140和图13,可以在富金属的金属氧化物材料层152L上方形成铁电介电材料层54L。参考步骤2150和图13,可以在铁电介电材料层54L上形成栅电极材料层58L。参考步骤2160以及图14A、图14B、图15A和图15B,可以图案化栅电极材料层58L、铁电介电材料层54L、富金属的金属氧化物材料层151L、介电金属氮化物材料层152L和金属氧化物半导体材料层30L。参考步骤2170以及图16A、图16B、图17A和图17B,可以在金属氧化物半导体材料层30L的图案化部分上形成源极区域32和漏极区域38。参考步骤2180和图10至图17B,可以通过接触层级介电层70形成接触通孔结构(82、85、88),以分别电接触源极区域32、栅电极58和漏极区域38。
参考所有附图并且根据本发明的各个实施例,提供了半导体结构。半导体结构包括:绝缘材料层10,位于衬底8上方;以及铁电场效应晶体管,位于绝缘材料层10上方。铁电场效应晶体管从底部至顶部或从顶部至底部包括:栅电极58;栅极电介质,包括铁电介电层54、富金属的金属氧化物层(51、151)和介电金属氮化物层(52、152)的堆叠件;以及金属氧化物半导体层30,包括场效应晶体管的半导体沟道。
在一个实施例中,如在第一示例性结构中,金属氧化物半导体层30位于栅电极58上面。在另一实施例中,栅电极58位于金属氧化物半导体层30上面。在一个实施例中,源极区域32接触金属氧化物半导体层30的从栅电极58横向偏移的第一部分;并且漏极区域38接触金属氧化物半导体层30的从栅电极58和源极区域32横向偏移的第二部分。
在一个实施例中,富金属的金属氧化物层(51、151)包括金属元素的非化学计量且富金属的氧化物。在一个实施例中,介电金属氮化物层(52、152)包括金属元素的介电金属氮化物。在一个实施例中,金属元素选自Hf、Al、Ti、Zr和Ga。在一个实施例中,铁电介电层54包括与金属元素不同的过渡金属的介电金属氧化物。在一个实施例中,金属元素与存在于金属氧化物半导体层30内的任何金属元素不同。
在一个实施例中,介电金属氮化物层52可以是介电金属氮化物的连续单层。在一个实施例中,介电金属氮化物层52可以是化学计量的,并且可以包括1:1原子比率的金属原子和氮原子。在一个实施例中,金属原子可以选自Hf、Al、Ti、Zr和Ga。在一个实施例中,介电金属氮化物层52可以包括化学计量的HfN的连续单层。富金属的金属氧化物材料层51的厚度可以在0.1nm至0.5nm范围内,诸如从0.2nm至0.4nm,但是也可以使用更小和更大的厚度。介电金属氮化物层52的厚度可以在0.2nm至0.4nm范围内。
在一个实施例中,介电金属氮化物层152可以是介电金属氮化物的连续单层。在一个实施例中,介电金属氮化物层152可以是化学计量的,并且可以包括1:1原子比率的金属原子和氮原子。在一个实施例中,金属原子可以选自Hf、Al、Ti、Zr和Ga。在一个实施例中,介电金属氮化物层152可以包括化学计量的HfN的连续单层。介电金属氮化物层152的厚度可以在0.2nm至0.4nm范围内。
在一个实施例中,栅电极58接触绝缘材料层10的第一部分;并且铁电介电层54接触绝缘材料层10的第二部分。
在一个实施例中,金属氧化物半导体层30的平坦底面接触绝缘材料层10的顶面。在一个实施例中,介电栅极间隔件56可以横向围绕栅电极58、铁电介电层54、富金属的金属氧化物层151和介电金属氮化物层152。
本发明的各个实施例可以用于提供包括场效应晶体管的铁电存储器器件,该场效应晶体管包括铁电介电层54、富金属的金属氧化物层(51、151)和介电金属氮化物层(52、152)的组合作为栅极电介质。富金属的金属氧化物层(51、151)和介电金属氮化物层(52、152)的组合可以用作界面双重钝化层,该界面双重钝化层增加铁电介电层54的编程铁电状态的稳定性,并且减小用于编程铁电介电层54的铁电状态的能垒。因此,根据本发明的各个实施例,可以增强铁电存储器器件的耐久性,并且可以减小铁电存储器器件的操作电压。
本申请的一些实施例提供了一种半导体结构,包括:绝缘材料层,位于衬底上方;以及铁电场效应晶体管,位于所述绝缘材料层上方,其中,所述铁电场效应晶体管从底部至顶部或从顶部至底部包括:栅电极;栅极电介质,包括铁电介电层、富金属的金属氧化物层和介电金属氮化物层的堆叠件;以及金属氧化物半导体层,包括半导体沟道。在一些实施例中,所述金属氧化物半导体层位于所述栅电极上面。在一些实施例中,所述栅电极位于所述金属氧化物半导体层上面。在一些实施例中,半导体结构还包括:源极区域,接触所述金属氧化物半导体层的从所述栅电极横向偏移的第一部分;以及漏极区域,接触所述金属氧化物半导体层的从所述栅电极和所述源极区域横向偏移的第二部分。在一些实施例中,所述富金属的金属氧化物层包括金属元素的非化学计量且富金属的氧化物。在一些实施例中,所述介电金属氮化物层包括所述金属元素的介电金属氮化物。在一些实施例中,所述金属元素选自Hf、Al、Ti、Zr和Ga。在一些实施例中,所述铁电介电层包括与所述金属元素不同的过渡金属的介电金属氧化物。在一些实施例中,所述金属元素与存在于所述金属氧化物半导体层内的任何金属元素不同。在一些实施例中,所述介电金属氮化物层是介电金属氮化物的连续单层。在一些实施例中,所述富金属的金属氧化物层接触所述铁电介电层和所述介电金属氮化物层。在一些实施例中,所述栅电极接触所述绝缘材料层的第一部分;以及所述铁电介电层接触所述绝缘材料层的第二部分。在一些实施例中,所述金属氧化物半导体层的平坦底面接触所述绝缘材料层的顶面。在一些实施例中,半导体结构还包括:介电栅极间隔件,其横向围绕所述栅电极、所述铁电介电层、所述富金属的金属氧化物层和所述介电金属氮化物层。
本申请的另一些实施例提供了一种形成半导体结构的方法,包括:在衬底上方的绝缘材料层的上部中或上形成栅电极;在所述栅电极上沉积铁电介电材料层;在所述铁电介电材料层上形成富金属的金属氧化物材料层;在所述富金属的金属氧化物层上形成介电金属氮化物材料层;在所述介电金属氮化物材料层上方沉积金属氧化物半导体材料层;图案化所述金属氧化物半导体材料层、所述介电金属氮化物材料层、所述富金属的金属氧化物材料层和所述铁电介电材料层;以及在所述金属氧化物半导体材料层的图案化部分上形成源极区域和漏极区域。在一些实施例中,形成所述介电金属氮化物材料层包括氮化所述富金属的金属氧化物材料层的上部。在一些实施例中,所述富金属的金属氧化物材料层通过在所述铁电介电材料层上沉积包括金属元素的金属层来形成,其中,所述金属元素的原子通过与所述铁电介电材料层内的氧原子结合来氧化。
本申请的又一些实施例提供了一种形成半导体结构的方法,包括:在衬底上方的绝缘材料层上沉积金属氧化物半导体材料层;在所述金属氧化物半导体材料层上形成介电金属氮化物材料层;在所述介电金属氮化物材料层上方形成富金属的金属氧化物材料层;在所述富金属的金属氧化物材料层上方沉积铁电介电材料层;在所述铁电介电材料层上沉积栅电极材料层;图案化所述栅电极材料层、所述铁电介电材料层、所述富金属的金属氧化物材料层、所述介电金属氮化物材料层和所述金属氧化物半导体材料层;以及在所述金属氧化物半导体材料层的图案化部分上形成源极区域和漏极区域。在一些实施例中,所述富金属的金属氧化物材料层通过在所述介电金属氮化物材料层上沉积包括金属元素的金属层来形成,其中,所述金属元素的原子通过与随后沉积在所述金属层上的所述铁电介电材料层内的氧原子结合来氧化。在一些实施例中,所述介电金属氮化物材料层通过氮化所述金属氧化物半导体材料层的表面部分来形成。
上面概述了若干实施例的特征,使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解,它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到,这种等同构造并不背离本发明的精神和范围,并且在不背离本发明的精神和范围的情况下,本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体结构,包括:
绝缘材料层,位于衬底上方;以及
铁电场效应晶体管,位于所述绝缘材料层上方,其中,所述铁电场效应晶体管从底部至顶部或从顶部至底部包括:
栅电极;
栅极电介质,包括铁电介电层、富金属的金属氧化物层和介电金属氮化物层的堆叠件;以及
金属氧化物半导体层,包括半导体沟道。
2.根据权利要求1所述的半导体结构,其中,所述金属氧化物半导体层位于所述栅电极上面。
3.根据权利要求1所述的半导体结构,其中,所述栅电极位于所述金属氧化物半导体层上面。
4.根据权利要求1所述的半导体结构,还包括:
源极区域,接触所述金属氧化物半导体层的从所述栅电极横向偏移的第一部分;以及
漏极区域,接触所述金属氧化物半导体层的从所述栅电极和所述源极区域横向偏移的第二部分。
5.根据权利要求1所述的半导体结构,其中,所述富金属的金属氧化物层包括金属元素的非化学计量且富金属的氧化物。
6.根据权利要求5所述的半导体结构,其中,所述介电金属氮化物层包括所述金属元素的介电金属氮化物。
7.根据权利要求5所述的半导体结构,其中,所述金属元素选自Hf、Al、Ti、Zr和Ga。
8.根据权利要求5所述的半导体结构,其中,所述铁电介电层包括与所述金属元素不同的过渡金属的介电金属氧化物。
9.一种形成半导体结构的方法,包括:
在衬底上方的绝缘材料层的上部中或上形成栅电极;
在所述栅电极上沉积铁电介电材料层;
在所述铁电介电材料层上形成富金属的金属氧化物材料层;
在所述富金属的金属氧化物层上形成介电金属氮化物材料层;
在所述介电金属氮化物材料层上方沉积金属氧化物半导体材料层;
图案化所述金属氧化物半导体材料层、所述介电金属氮化物材料层、所述富金属的金属氧化物材料层和所述铁电介电材料层;以及
在所述金属氧化物半导体材料层的图案化部分上形成源极区域和漏极区域。
10.一种形成半导体结构的方法,包括:
在衬底上方的绝缘材料层上沉积金属氧化物半导体材料层;
在所述金属氧化物半导体材料层上形成介电金属氮化物材料层;
在所述介电金属氮化物材料层上方形成富金属的金属氧化物材料层;
在所述富金属的金属氧化物材料层上方沉积铁电介电材料层;
在所述铁电介电材料层上沉积栅电极材料层;
图案化所述栅电极材料层、所述铁电介电材料层、所述富金属的金属氧化物材料层、所述介电金属氮化物材料层和所述金属氧化物半导体材料层;以及
在所述金属氧化物半导体材料层的图案化部分上形成源极区域和漏极区域。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023140878A1 (en) * 2022-01-18 2023-07-27 Sandisk Technologies Llc Ferroelectric devices including a single crystalline ferroelectric layer and method of making the same
US11973123B2 (en) * 2022-01-18 2024-04-30 Sandisk Technologies Llc Ferroelectric devices including a single crystalline ferroelectric layer and method of making the same

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69118069D1 (de) * 1990-09-20 1996-04-25 Fujitsu Ltd Josephson-Einrichtung mit einer Überlagenstruktur von verbesserter thermischer Stabilität
JP3369827B2 (ja) * 1995-01-30 2003-01-20 株式会社東芝 半導体装置及びその製造方法
KR100450681B1 (ko) * 2002-08-16 2004-10-02 삼성전자주식회사 반도체 메모리 소자의 커패시터 및 그 제조 방법
US6750126B1 (en) * 2003-01-08 2004-06-15 Texas Instruments Incorporated Methods for sputter deposition of high-k dielectric films
JP2008270313A (ja) * 2007-04-17 2008-11-06 Matsushita Electric Ind Co Ltd 半導体記憶素子
EP2244306B1 (en) * 2009-04-22 2014-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. A memory cell, an array, and a method for manufacturing a memory cell
KR101077617B1 (ko) * 2009-05-14 2011-10-27 연세대학교 산학협력단 유-무기 하이브리드 비파괴읽기 박막트랜지스터 강유전체 메모리 및 그 제조방법
DE102012205977B4 (de) * 2012-04-12 2017-08-17 Globalfoundries Inc. Halbleiterbauelement mit ferroelektrischen Elementen und schnellen Transistoren mit Metallgates mit großem ε sowie Herstellungsverfahren
WO2015012359A1 (ja) * 2013-07-25 2015-01-29 独立行政法人産業技術総合研究所 強誘電体デバイス及びその製造方法
US9859392B2 (en) * 2015-09-21 2018-01-02 Samsung Electronics Co., Ltd. Integrated circuit device and method of manufacturing the same
US9978868B2 (en) * 2015-11-16 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance field effect transistor with charged dielectric material
US9876018B2 (en) * 2015-12-03 2018-01-23 Micron Technology, Inc. Ferroelectric capacitor, ferroelectric field effect transistor, and method used in forming an electronic component comprising conductive material and ferroelectric material
WO2017171851A1 (en) * 2016-04-01 2017-10-05 Intel Corporation Ferroelectric-based field-effect transistor with threshold voltage switching for enhanced on-state and off-state performance
US20170373194A1 (en) * 2016-06-27 2017-12-28 Semiconductor Energy Laboratory Co., Ltd. Transistor
US10176859B2 (en) * 2017-05-03 2019-01-08 Globalfoundries Inc. Non-volatile transistor element including a buried ferroelectric material based storage mechanism
DE112017007888T5 (de) * 2017-09-29 2020-05-07 Intel Corporation Ferroelektrischer double-gate-feldeffekt-transistor
EP3503199A1 (en) * 2017-12-22 2019-06-26 IMEC vzw A method for forming a ferroelectric field-effect transistor
US11444204B2 (en) * 2018-03-28 2022-09-13 Intel Corporation Transistor device with channel recess structure and method of providing same
FR3082658A1 (fr) * 2018-06-15 2019-12-20 Stmicroelectronics (Crolles 2) Sas Transistor fefet
US20200098926A1 (en) * 2018-09-26 2020-03-26 Intel Corporation Transistors with ferroelectric gates
US10847623B2 (en) * 2018-09-26 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with ferroelectric aluminum nitride
US11888034B2 (en) * 2019-06-07 2024-01-30 Intel Corporation Transistors with metal chalcogenide channel materials

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