KR100362336B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

SAC 구조 및 사리사이드 구조의 MOS 트랜지스터를 병설한 반도체 장치 및 그 제조 방법을 제공한다.
게이트 구조체 GT11 ∼ GT13의 게이트 전극(3)은 상부 질화막(4) 및 측벽 질화막(5)으로 덮어지고 있으므로, 산화막인 층간 절연막(10)을 선택적으로 제거하여 컨택트홀 CH1 및 CH2를 형성함에 있어서는 상부 질화막(4) 및 측벽 질화막(5)이 제거되지 않고 게이트 전극(3)이 노출하는 것이 방지할 수 있다. 특히, 게이트 구조체 GT11 및 GT12에서는 컨택트홀 CH1의 형성 위치가 어느 측으로 어긋나도 도체층 CL1과 게이트 전극(3)이 단락하지 않고, 컨택트홀 CH1의 중첩 마진에 규제되지 않고 게이트 구조체 GT11 및 GT12를 배치할 수 있고 게이트 간격을 단축하여 고집적화를 달성할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로 특히 MOS 트랜지스터를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 미세화에 따른 제조 단계에서의 각 구성의 중첩 어긋남에 대한 허용치(중첩 마진)는 작아지며, 반도체 장치의 고집적화를 방해하는 요인이 되고 있다. 이 중첩 마진에 규제되지 않고 집적화를 촉진하기 위해서는 반도체 장치를 구성하는 반도체 소자를 중첩 어긋남이 발생하여도 문제점으로는 되지 않을 구조로 하는 것이 고려되고 있다.
그 일례로서는 반도체 장치 중에서도 집적화가 특히 요구되는 메모리부에서 MOS 트랜지스터를 자기 정합 컨택트 구조(이하, SAC 구조라고 호칭)로 하는 방법이 있다.
도 31에 SAC 구조의 일례를 나타낸다. 도 31에서 실리콘 기판(101) 상에는 2개의 게이트 GT가 소정의 간격을 두고 배치되어 있다. 게이트 GT는 실리콘 기판(101) 상에 형성된 게이트 산화막(102), 게이트 산화막(102) 상에 형성된 게이트 전극(103), 게이트 전극(103) 상에 형성된 상부 질화막(104), 상부 질화막(104), 게이트 전극(103), 게이트 산화막(102)의 측면에 접하도록 형성된 측벽 질화막(105)으로 구성되어 있다. 또한, 게이트 GT의 양 사이드의 실리콘 기판(101)의 표면 내에는 소스 드레인층 SD가 형성되어 있다.
그리고, 2개의 게이트 GT를 덮도록 실리콘 산화막으로 구성되는 층간 절연막 IZ가 형성되며, 게이트 GT 간의 소스 드레인층 SD에 달하도록 층간 절연막 IZ를 관통하는 컨택트홀 CH가 형성되어 있다. 컨택트홀 CH 내에는 도체층 CL이 매립되어 있다.
게이트 전극(103)은 상부 질화막(104) 및 측벽 질화막(105)으로 덮어지고 있으므로, 컨택트홀 CH의 형성에 있어서는 상부 질화막(104) 및 측벽 질화막(105)이제거되는 것을 방지할 수 있고, 컨택트홀 CH의 위치 어긋남이 발생하여도 게이트 전극(103)이 노출되는 것을 방지할 수 있으며 도체층 CL과 게이트 전극(103)이 단락하지 않고, 중첩 마진에 규제되지 않고 컨택트홀 CH를 형성할 수 있다. 이 때, 컨택트홀 CH의 개구 치수는 게이트 GT의 배치 간격에 의해서 자기 정합적으로 결정되게 되며 자기 정합 컨택트라고 할 수 있다.
이와 같이, SAC 구조의 채용에 의해 중첩 마진의 규제를 받기 어려우므로, 집적화가 진행하고 게이트 간격이 좁아지는 한쪽 메모리부에서는 SAC 구조는 유효하지만, 논리부에서는 SAC 구조를 채용할 수 없다는 문제가 있었다.
즉, 논리부에서는 MOS 트랜지스터의 게이트 전극 위 그리고 소스 드레인층 상에 자기 정합적으로 실리사이드층을 형성한 사리사이드 구조에 의해서 저항치를 내려서 동작의 고속화를 도모하고 있지만, SAC 구조로는 게이트 전극 상에 상부 질화막을 형성하므로, 게이트 전극 상에 실리사이드층을 형성할 수 없고 논리부에서는 SAC 구조의 MOS 트랜지스터는 형성할 수 없었다.
또, 종래는 서지 전압으로부터 주회로를 보호하는 보호 회로 등의 게이트 전극 위 그리고 게이트 전극 근방의 소스 드레인층 상에 실리사이드층이 형성되는 것을 방지하여, 실리사이드층의 결정 입자의 요철에 기인하는 전류 집중을 막기 위해서 실리콘 산화막으로 구성되는 실리사이드 보호막을 형성한다고 하는 방법이 있었다.
도 32에 실리사이드 보호막의 형성예를 나타낸다. 도 32에 도시한 바와 같이, 실리콘 기판 SB 상에 게이트 GT1 및 GT2가 소정의 간격을 두고 배치되어 있다.
게이트 GT1은 실리콘 기판 SB 상에 형성된 게이트 산화막 OX, 게이트 산화막 OX 상에 형성된 게이트 전극 GE, 게이트 전극 GE, 게이트 산화막 OX의 측면에 접하도록 형성된 측벽 산화막 SW로 구성되고 있다.
게이트 GT2는 실리콘 기판 SB 상에 형성된 게이트 산화막 OX, 게이트 산화막 OX 상에 형성된 게이트 전극 GE, 게이트 전극 GE 상에 형성된 실리사이드층 SF, 게이트 전극 GE, 실리사이드층 SF, 게이트 산화막 OX의 측면에 접하도록 형성된 측벽 산화막 SW로 구성되고 있다.
또한, 게이트 GT1 및 GT2의 양 사이드의 실리콘 기판 SB의 표면 내에는 소스 드레인층 SD가 형성되며, 소스 드레인층 SD의 표면에는 실리사이드층 SF가 형성되어 있다.
여기서, 게이트 GT1 위 그리고 게이트 GT1 근방의 소스 드레인층 SD의 표면 상에는 실리사이드 보호막 SP가 형성되고 있으며, 게이트 GT1 위 그리고 게이트 GT1의 근방의 소스 드레인층 SD의 표면 상에는 실리사이드층 SF는 형성되어 있지 않다.
이와 같이, 실리사이드 보호막 SP의 형성에 의해, 게이트 GT1 위 그리고 게이트 GT1의 근방의 소스 드레인층 SD 상에 실리사이드층의 형성을 저지할 수 있으며, SAC 구조 및 사리사이드 구조의 MOS 트랜지스터를 병설하는 것은 불가능하지 않지만, 실리사이드 보호막 SP를 선택적으로 형성하기 위해서는 제조 공정이 복잡해지는 것뿐만아니라, 실리사이드 보호막 SP를 형성할 필요로부터 게이트의 배치간격에 제한이 생기므로, SAC 구조의 MOS 트랜지스터와 사리사이드 구조의 MOS 트랜지스터를 메모리부 및 논리부에서 병설하여 이용할 수는 없었다. 이것은 메모리부나 논리부 이외의 회로부에서도 마찬가지였다.
발명자들은 최근의 반도체 장치의 고집적화, 고속 동작화의 요구를 만족시키기 위해서, 예를 들면 메모리부에서의 사리사이드 구조의 MOS 트랜지스터의 채용, 논리부에서의 SAC 구조의 MOS 트랜지스터의 채용이라는 기술 사상에 도달하고, SAC 구조 및 사리사이드 구조의 MOS 트랜지스터의 병설 기술의 필요성을 인식하는 것에 이르렀다.
본 발명은 상기한 바와 같은 문제점을 해소하여 SAC 구조 및 사리사이드 구조의 MOS 트랜지스터를 병설한 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 장치는 반도체 기판 상에 형성되며, 각각 구성이 다른 복수의 회로부를 구비한 반도체 장치에 있어서, 상기 복수의 회로부는 각각이 상기 반도체 기판 위 그리고 상기 반도체 기판 상에 배치된 분리 절연막 상 중 적어도 한쪽에 배치된 제1 및 제2 게이트 구조체와, 상기 제1 및 제2 게이트 구조체를 덮는 층간 절연막과, 상기 층간 절연막을 관통하여, 상기 반도체 기판 위 그리고 상기 분리 절연막 상 중 적어도 한쪽에 달하는 복수의 컨택트를 구비하고, 상기 제1 게이트 구조체는 제1 게이트 산화막과, 상기 제1 게이트 산화막 상에 형성된 제1 게이트 전극과, 상기 제1 게이트 전극 상에 형성된 상부 절연막과, 상기 상부 절연막, 상기 제1 게이트 전극, 상기 제1 게이트 산화막의 측면에 형성된 제1 측벽 절연막을 구비하고, 상기 제2 게이트 구조체는 제2 게이트 산화막과, 상기 제2 게이트 산화막 상에 형성된 제2 게이트 전극과, 상기 제2 게이트 전극 상에 형성된 실리사이드층과, 상기 실리사이드층, 상기 제2 게이트 전극, 상기 제2 게이트 산화막의 측면에 형성된 제2 측벽 절연막을 구비하고 있다.
본 발명에 따른 반도체 장치는 상기 제1 게이트 구조체는 복수이고, 상기 복수의 컨택트는 병렬로 배치된 상기 제1 게이트 구조체 간에 배치되며, 상기 층간 절연막을 관통하여 상기 반도체 기판 상에 달하는 컨택트홀을 가지고 상기 제1 게이트 구조체의 배치 간격에 의해서 상기 컨택트홀의 개구 치수가 자기 정합적으로 결정되는 자기 정합 컨택트를 구비하고 있다.
본 발명에 따른 반도체 장치는, 상기 복수의 컨택트는 병렬로 배치된 상기 제1 및 제2 게이트 구조체 간에 배치되며, 상기 층간 절연막을 관통하고, 상기 반도체 기판 상에 달함과 함께, 상기 제2 게이트 구조체의 상기 실리사이드층에 달하는 컨택트홀을 가진 공유 컨택트를 구비하고 있다.
본 발명에 따른 반도체 장치는 상기 제2 게이트 구조체는 복수이고, 상기 복수의 컨택트는 병렬로 배치된 상기 제2 게이트 구조체 간에 배치되며, 상기 층간 절연막을 관통하고, 상기 반도체 기판 상에 달함과 함께, 적어도 한쪽의 상기 제2 게이트 구조체의 상기 실리사이드층에 달하는 컨택트홀을 가지는 공유 컨택트를 구비하고 있다.
본 발명에 따른 반도체 장치는 상기 컨택트홀이 결합하는 상기 제2 게이트 구조체가 상기 분리 절연막 상에 배치되는 것이다.
본 발명에 따른 반도체 장치는 상기 제1 및 제2 게이트 구조체는 상기 분리 절연막을 끼워서 상기 반도체 기판 상에 병설되며, 상기 제1 및 제2 게이트 구조체의 양 사이드의 상기 반도체 기판의 표면 내에 각각 소스 드레인층을 가지고, 상기 복수의 컨택트부는 상기 제1 및 제2 게이트 구조체 간에 배치되며, 상기 층간 절연막을 관통하고, 상기 분리 절연막을 끼워서 병설된 상기 소스 드레인층 위 그리고 상기 분리 절연막 상에 달함과 함께, 상기 제2 게이트 구조체의 상기 실리사이드층에 달하는 컨택트홀을 가지는 공유 컨택트를 구비하고 있다.
본 발명에 따른 반도체 장치는 상기 제1 게이트 구조체에 상당하고, 상대적으로 중앙에 위치하도록 배치된 중앙 게이트 구조체와, 각각 상기 제1 및 제2 게이트 구조체 중 어느 하나에 상당하고, 상기 중앙 게이트 구조체의 양 사이드에 배치된 제1 사이드 및 제2 사이드의 게이트 구조체와, 상기 복수의 컨택트는 상기 제1 사이드 및 제2 사이드의 게이트 구조체 간에 배치되며, 상기 층간 절연막을 관통하고, 상기 반도체 기판 위 그리고 상기 분리 절연막 상 중 적어도 한쪽에 달함과 함께, 상기 중앙 게이트 구조체를 노출시키는 바와 같이 배치된 컨택트홀과, 상기 컨택트홀에 매립되며 상기 중앙 게이트 구조체를 덮는 도체층을 가지고 있다.
본 발명에 따른 반도체 장치는 상기 중앙 게이트 구조체, 상기 제1 사이드 및 제2 사이드의 게이트 구조체는 상기 분리 절연막 상에 배치되며, 상기 제1 사이드 및 제2 사이드의 게이트 구조체는, 모두 상기 제2 게이트 구조체에 상당하고 상기 컨택트홀은 상기 제1 사이드 및 제2 사이드의 게이트 구조체의 상기 실리사이드층에도 달하도록 배치되어 있다.
본 발명에 따른 반도체 장치는, 상기 중앙 게이트 구조체는 상기 분리 절연막 상에 배치되며, 상기 제1 사이드 및 제2 사이드의 게이트 구조체는 상기 분리 절연막을 끼워서 상기 반도체 기판 상에 배치되며, 상기 제1 사이드 및 제2 사이드의 게이트 구조체의 양 사이드의 상기 반도체 기판의 표면 내에 소스 드레인층을 가지고, 상기 컨택트홀은 상기 제1 사이드 및 제2 사이드의 게이트 구조체의 상기 분리 절연막을 끼워서 병설된 상기 소스 드레인층 상에 달하도록 배치되어 있다.
본 발명에 따른 반도체 장치는, 상기 중앙 게이트 구조체 및 상기 제1 사이드의 게이트 구조체는 상기 분리 절연막 상에 배치되며, 상기 제1 사이드의 게이트 구조체는 상기 제2 게이트 구조체에 상당하고, 상기 제2 사이드의 게이트 구조체는 상기 반도체 기판 상에 배치되며, 그 양 사이드의 상기 반도체 기판의 표면 내에 소스 드레인층을 가지며, 상기 컨택트홀은 상기 제2 사이드의 게이트 구조체의 상기 분리 절연막측의 상기 소스 드레인층 상에 달함과 함께, 제1 사이드의 게이트 구조체의 상기 실리사이드층에 달하도록 배치되어 있다.
본 발명에 따른 반도체 장치는, 상기 중앙 게이트 구조체가 상기 분리 절연막 상에 배치되며, 상기 제1 사이드 및 제2 사이드의 게이트 구조체는 상기 분리 절연막을 끼워서 상기 반도체 기판 상에 배치되며, 상기 제1 사이드 및 제2 사이드의 게이트 구조체의 양 사이드의 상기 반도체 기판의 표면 내에 소스 드레인층을 가지고, 상기 제1 사이드 및 제2 사이드의 게이트 구조체는 모두 상기 제2 게이트 구조체에 상당하고, 상기 컨택트홀은 상기 제1 사이드 및 제2 사이드의 게이트 구조체의 상기 분리 절연막을 끼워서 병설된 상기 소스 드레인층 상에 달하도록 배치됨과 함께 제1 사이드 및 제2 사이드의 게이트 구조체 중 상기 실리사이드층에도 달하도록 배치되어 있다.
본 발명에 따른 반도체 장치는, 상기 제1 게이트 구조체의 양 사이드의 상기 반도체 기판의 표면 내에 소스 드레인층을 가지고, 상기 제1 게이트 구조체의 형성 영역은 상기 자기 정합 컨택트의 근방 영역에 있어서, 상기 자기 정합 컨택트의 근방 영역 외에서는 상기 제1 게이트 구조체에 연속하여 상기 제2 게이트 구조체가 배치되어 있다.
본 발명에 따른 반도체 장치는, 상기 제1 게이트 구조체의 상기 게이트 전극이 상기 소스 드레인층과 동일한 도전형의 불순물을 가지고 있다.
본 발명에 따른 반도체 장치는, 상기 제1 게이트 구조체의 양 사이드의 상기 반도체 기판의 표면 내에 소스 드레인층을 가지고, 상기 컨택트홀은 상기 소스 드레인층 상에 여러개 배치되며 상기 컨택트홀이 평면적인 배치 패턴은 상기 소스 드레인층 중 인접하는 것끼리로는 엇갈려서 배열이 되도록 설정된다.
본 발명에 따른 반도체 장치는, 상기 소스 드레인층의 상부에 실리사이드층을 더 구비하고 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 형성되며 각각 구성이 다른 복수의 회로부를 구비하고, 상기 복수의 회로부가 각각 상기 반도체 기판 위 그리고 상기 반도체 기판 상에 배치된 분리 절연막 상 중 적어도 한쪽에 배치된 제1 및 제2 게이트 구조체를 구비한 반도체 장치의 제조 방법이며, 반도체 기판 상에 산화막을 형성하는 공정 (a)와, 상기 산화막 상에 게이트 전극층을 형성하는 공정 (b)와, 상기 제1 게이트 구조체의 형성 위치에 대응한 상기 게이트 전극층 상에 선택적으로 질화막을 형성하는 공정 (c)와, 상기 질화막 및 상기 제2 게이트 구조체의 형성 위치에 대응한 상기 게이트 전극층 상에 선택적으로 산화막의 마스크를 형성하는 공정 (d)와, 상기 산화막의 마스크를 이용하여 상기 질화막, 상기 게이트 전극층을 에칭한 후, 상기 산화막의 마스크 및 상기 산화막을 선택적으로 제거하여 상기 제1 게이트 구조체의 형성 위치에 대응하여, 제1 게이트 산화막과, 상기 제1 게이트 산화막 상에 형성된 제1 게이트 전극과, 상기 제1 게이트 전극 상에 형성된 상부 질화막을 형성함과 함께, 상기 제2 게이트 구조체의 형성 위치에 대응하여, 제2 게이트 산화막과, 상기 제2 게이트 산화막 상에 형성된 제2 게이트 전극을 형성하는 공정 (e)와, 상기 상부 질화막, 상기 제1 게이트 전극, 상기 제1 게이트 산화막의 측면에 제1 측벽 질화막을 형성하여 상기 제1 게이트 구조체를 형성함과 함께, 상기 제2 게이트 전극 및 상기 제2 게이트 산화막의 측면에 제2 측벽 질화막을 형성하는 공정 (f)와, 상기 제2 게이트 전극의 상부에 실리사이드층을 형성하여 상기 제2 게이트 구조체를 형성하는 공정 (g)를 구비하고 있다.
본 발명에 따른 반도체 장치의 제조 방법은, 상기 공정 (g)에 앞서서, 상기 반도체 기판의 표면 내에 소스 드레인층을 형성하는 공정을 더 구비하고, 상기 공정 (g)는 상기 소스 드레인층 상에도 실리사이드층을 동시에 형성하는 사리사이드 공정을 포함하고 있다.
도 1은 본 발명에 따른 실시 형태 1의 반도체 장치의 구성을 설명하는 도면.
도 2는 본 발명에 따른 실시 형태 1의 반도체 장치의 제조 공정을 설명하는 도면.
도 3은 본 발명에 따른 실시 형태 1의 반도체 장치의 제조 공정을 설명하는 도면.
도 4는 본 발명에 따른 실시 형태 1의 반도체 장치의 제조 공정을 설명하는 도면.
도 5는 본 발명에 따른 실시 형태 1의 반도체 장치의 제조 공정을 설명하는 도면.
도 6은 본 발명에 따른 실시 형태 1의 반도체 장치의 변형예 1의 구성을 설명하는 도면.
도 7은 본 발명에 따른 실시 형태 1의 반도체 장치의 변형예 2의 구성을 설명하는 도면.
도 8은 본 발명에 따른 실시 형태 1의 반도체 장치의 변형예 3의 구성을 설명하는 도면.
도 9는 본 발명에 따른 실시 형태 1의 반도체 장치의 변형예 4의 구성을 설명하는 도면.
도 10은 본 발명에 따른 실시 형태 1의 반도체 장치의 변형예 5의 구성을 설명하는 도면.
도 11은 본 발명에 따른 실시 형태 1의 반도체 장치의 변형예 6의 구성을 설명하는 도면.
도 12는 본 발명에 따른 실시 형태 1의 반도체 장치의 변형예 7의 구성을 설명하는 도면.
도 13은 본 발명에 따른 실시 형태 1의 반도체 장치의 변형예 7의 제조 공정을 설명하는 도면.
도 14는 본 발명에 따른 실시 형태 1의 반도체 장치의 변형예 7의 제조 공정을 설명하는 도면.
도 15는 본 발명에 따른 실시 형태 1의 반도체 장치의 변형예 7의 제조 공정을 설명하는 도면.
도 16은 본 발명에 따른 실시 형태 1의 반도체 장치의 변형예 7의 제조 공정을 설명하는 도면.
도 17은 본 발명에 따른 실시 형태 1의 반도체 장치의 변형예 7의 제조 공정을 설명하는 도면.
도 18은 본 발명에 따른 실시 형태 1의 반도체 장치의 변형예 8의 구성을 설명하는 도면.
도 19는 본 발명에 따른 실시 형태 1의 반도체 장치의 변형예 9의 구성을 설명하는 도면.
도 20은 본 발명에 따른 실시 형태 1의 반도체 장치의 변형예 10의 구성을 설명하는 도면.
도 21은 본 발명에 따른 실시 형태 1의 반도체 장치의 변형예 11의 구성을 설명하는 도면.
도 22는 본 발명에 따른 실시 형태 1의 반도체 장치의 변형예 12의 구성을 설명하는 도면.
도 23은 본 발명에 따른 실시 형태 2의 반도체 장치의 구성을 설명하는 평면도.
도 24는 본 발명에 따른 실시 형태 2의 반도체 장치의 구성을 설명하는 도면.
도 25는 본 발명에 따른 실시 형태 2의 반도체 장치의 변형예 1의 구성을 설명하는 평면도.
도 26은 본 발명에 따른 실시 형태 2의 반도체 장치의 변형예 2의 구성을 설명하는 평면도.
도 27은 본 발명에 따른 실시 형태 2의 반도체 장치의 변형예 2의 구성을 설명하는 도면.
도 28은 본 발명에 따른 실시 형태 2의 반도체 장치의 변형예 2의 구성을 설명하는 도면.
도 29는 본 발명에 따른 실시 형태 3의 반도체 장치의 구성을 설명하는 평면도.
도 30은 본 발명에 따른 실시 형태 3의 반도체 장치의 구성을 설명하는 평면도.
도 31은 종래의 반도체 장치의 구성을 설명하는 도면.
도 32는 종래의 반도체 장치의 구성을 설명하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
2 : 게이트 산화막
3 : 게이트 전극
4 : 상부 질화막
6 : 실리사이드층
10 : 층간 절연막
GT11 ∼ GT14, GT21 ∼ GT24, GT31 ∼ GT34, GT41 ∼ GT44, GT51 ∼ GT54, GT61 ∼ GT69, GT71 ∼ GT73 : 게이트 구조체
[A. 실시 형태 1]
(A-1. 장치 구성)
도 1은 본 발명에 따른 반도체 장치의 실시 형태 1의 구성을 나타내는 단면도이다. 도 1에 도시한 바와 같이 실리콘 기판(1) 상에는 게이트 구조체 GT11 및 GT12와, 게이트 구조체 GT13 및 GT14가 각각 소정의 간격을 두고 배치되고 있다.
게이트 구조체 GT11 ∼ GT13은 실리콘 기판(1) 상에 형성된 게이트 산화막(2)과, 게이트 산화막(2) 상에 형성된 폴리 실리콘으로 구성되는 게이트 전극(3)과, 게이트 전극(3) 상에 형성된 상부 질화막(4)과, 상부 질화막(4), 게이트 전극(3), 게이트 산화막(2)의 측면에 접하도록 형성된 측벽 질화막(5)으로 구성되어 있다.
게이트 구조체 GT14는 실리콘 기판(1) 상에 형성된 게이트 산화막(2)과, 게이트 산화막(2) 상에 형성된 폴리실리콘으로 구성되는 게이트 전극(3)과, 게이트 전극(3) 상에 예를 들면 코발트 실리사이드(CoSi2)로 형성된 실리사이드층(6)과, 실리사이드층(6), 게이트 전극(3), 게이트 산화막(2)의 측면에 접하도록 형성된 측벽질화막(5)으로 구성되어 있다.
또한, 게이트 구조체 GT11 ∼ GT14의 양 사이드의 실리콘 기판(1)의 표면 내에는 소스 드레인층(7)이 형성되며, 게이트 구조체 GT11 ∼ GT14는 MOS 트랜지스터를 구성하는 게이트로서 기능한다. 그리고, 소스 드레인층(7)의 표면에는 예를 들면 코발트 실리사이드로 형성된 실리사이드층(61)이 형성되고 있다.
그리고, 게이트 구조체 GT11 ∼ GT14를 덮도록 실리콘 산화막으로 구성되는 층간 절연막(10)이 형성되며, 게이트 구조체 GT11 및 GT12 간의 소스 드레인층(7)에 달하도록 층간 절연막(10)을 관통하는 컨택트홀 CH1이 형성되며 또한 게이트 구조체 GT13 및 GT14 간의 소스 드레인층(7)에 달하도록 층간 절연막(10)을 관통하는 컨택트홀 CH2가 형성되어 있다.
컨택트홀 CH1 및 CH2 내에는 예를 들면 텅스텐(W)으로 구성된 도체층 CL1 및 CL2가 매립되어 있다.
게이트 구조체 GT11 ∼ GT13의 게이트 전극(3)은 상부 질화막(4) 및 측벽 질화막(5)으로 덮어지고 있으므로, 산화막인 층간 절연막(10)을 선택적으로 제거하여 컨택트홀 CH1 및 CH2를 형성하는 것에 있어서는 상부 질화막(4) 및 측벽 질화막(5)이 제거되지 않고 게이트 전극(3)이 노출되는 것을 방지할 수 있다. 특히, 게이트 구조체 GT11 및 GT12에서는 컨택트홀 CH1의 형성 위치가 어느 측으로 어긋나도 도체층 CL1과 게이트 전극(3)이 단락하지 않고 컨택트홀 CH1의 중첩 마진에 규제되지 않고 게이트 구조체 GT11 및 GT12를 배치할 수 있으며, 게이트 간격을 단축하여 고집적화를 달성할 수 있다. 또한, 게이트 간격을 단축한다는 것은 소스 드레인층의면적이 작아진다는 것으로 접합 용량을 저감하여 동작의 고속화로 이어진다.
또, 컨택트홀 CH1의 개구 치수는 게이트 구조체 GT11 및 GT12의 배치 간격에 의해서 자기 정합적으로 결정되게 되므로, 컨택트홀 CH1과 도체층 CL1로 구성되는 컨택트는 자기 정합 컨택트라고 할 수 있고 게이트 구조체 GT11 및 GT12는 컨택트홀 CH1의 중첩 어긋남이 발생하여도 문제점으로는 되지 않는 자기 정합 컨택트 구조(SAC 구조)라고 할 수 있다.
한편, 게이트 구조체 GT14의 게이트 전극(3)의 상부에는 실리사이드층(6)이 형성되며, 그 양 사이드의 소스 드레인층(7)의 표면에는 실리사이드층(61)이 형성되어 사리사이드 구조로 되어 있다. 따라서, 게이트 구조체 GT14의 저항을 내림과 함께, 소스 드레인층(7)과 도체층 CL2와의 접촉 저항을 내릴 수 있고 고속 동작이 가능한 MOS 트랜지스터를 얻을 수 있다. 또, 실리사이드층(61)은 게이트 구조체 GT11 및 GT12의 양 사이드의 소스 드레인층(7)의 표면에도 형성되며 도체층 CL2와 소스 드레인층(7)과의 접촉 저항을 내릴 수 있다.
여기서, 게이트 구조체 GT14의 게이트 전극(3)의 상부에는 실리사이드층(6)이 형성되어 있으므로, 컨택트홀 CH2가 실리사이드층(6)에 결합하면, 도체층 CL2와 게이트 전극(3)이 단락하게 되어 동작 상의 문제점이 발생하므로, 게이트 구조체 GT13과 게이트 구조체 GT14의 배치 간격은 컨택트홀의 중첩 마진을 고려하여 설정되고 또한 컨택트홀 CH2의 형성 위치는 게이트 구조체 GT13 근처가 되도록 설정된다.
(A-2. 제조 방법)
다음에, 제조 공정을 순서대로 도시한 도 2 ∼ 도 5를 이용하여 SAC 구조와 사리사이드 구조를 병설한 반도체 장치의 제조 방법을 설명한다.
우선, 도 2에 도시하는 공정에서 실리콘 기판(1) 상에 산화막 OX1을 형성하고, 산화막 OX1 상에 폴리 실리콘층 PS1을 형성한다. 그리고, 사진 제판에 의해 폴리 실리콘층 PS1 상에 선택적으로 질화막 SN1을 형성한 후, 사진 제판에 의해 질화막 SN1 위 그리고 폴리 실리콘층 PS1 상에 선택적으로, 예를 들면 TEOS(tetra ethyl orthosilicate) 산화막 OX2를 형성한다. 또, 질화막 SN1은 TEOS 산화막 OX2의 중첩을 고려하여 TEOS 산화막 OX2보다는 약간 크게 형성해둔다.
여기서, 질화막 SN1을 형성하는 위치는 도 1에 도시한 게이트 구조체 GT11 ∼ GT13의 형성 위치에 대응하고, 폴리 실리콘층 PS1에 직접적으로 접하는 TEOS 산화막 OX2를 형성하는 위치는 게이트 구조체 GT14의 형성 위치에 대응한다.
다음에, 도 3에 도시하는 공정에서 TEOS 산화막 OX2를 마스크로 하여 질화막 SN1 및 폴리 실리콘층 PS1을 에칭하여 산화막 OX1을 노출시킨다. 그 후, TEOS 산화막 OX2 및 산화막 OX1을 에칭에 의해 제거하여 상부 질화막(4), 게이트 전극(3) 및 게이트 산화막(2)을 성형한다.
다음에, 게이트 전극(3)을 마스크로 하여 실리콘 기판(1)에 불순물 이온을 주입하고 저도핑된 드레인층(71)을 형성한다.
다음에, 전면적으로 질화막을 형성한 후, 이방성 에칭에 의해 측벽 질화막(5)을 형성한다. 이 때, 상부 질화막(4)을 갖지 않은 게이트 전극(3)의 표면이 노출함과 함께, 상부 질화막(4)은 남도록 에칭한다. 그 후, 측벽 질화막(5), 상부 질화막(4), 게이트 전극(3)을 마스크로 하여 실리콘 기판(1)에 불순물 이온을 주입하고, 소스 드레인층(7)을 형성함으로써 도 4에 도시하는 구성을 얻는다. 또, 저도핑된 드레인층(71)을 형성한 후, 질화막의 형성에 앞서서 전면적으로 산화막을 형성하고, 그 위에 질화막을 형성하고 측벽 질화막(5)의 형성에 있어서, 상기 산화막을 에칭 스토퍼로서 사용함으로써, 실리콘 기판(1)이 에칭되는 것을 방지하도록 해도 된다.
다음에, 도 5에 도시하는 공정에서 전면적으로 코발트(Co)층을 형성하고, 램프 가열로를 이용한 RTA(Rapid Thermal Annealing) 처리에 의해 실리콘 기판(1) 표면 및 폴리 실리콘 표면에 코발트 실리사이드를 형성한 후, 미반응의 코발트층을 제거함으로써, 게이트 전극(3) 위 그리고 소스 드레인층(7) 상에, 실리사이드층(6, 61)을 형성함으로써, 게이트 구조체 GT11 ∼ GT14가 형성된다. 그 후, 게이트 구조체 GT11 ∼ GT14를 덮도록 산화막을 형성하고 평탄화함으로써 층간 절연막(10)을 형성한다.
그 후, 게이트 구조체 GT11 및 GT12 간의 소스 드레인층(7)에 달하도록 층간 절연막(10)을 관통하는 컨택트홀 CH1을 형성하고 또한 게이트 구조체 GT13 및 GT14 간의 소스 드레인층(7)에 달하도록 층간 절연막(10)을 관통하는 컨택트홀 CH2를 형성하고, 컨택트홀 CH1 및 CH2 내에 텅스텐으로 구성된 도체층 CL1 및 CL2를 매립함으로써 도 1에 도시하는 구성이 얻어진다.
(A-3. 작용 효과)
이상 설명한 실시 형태 1의 반도체 장치에 따르면, 예를 들면 스태틱 RAM(SRAM) 등의 메모리부와, 논리부를 구비하는 반도체 장치에서 메모리부에서 상술한 바와 같은 SAC 구조와 사리사이드 구조를 병설함으로써, 고집적화를 달성할 수 있음과 함께, 동작의 고속화도 달성할 수 있다. 또한, 논리부에서 상술한 바와 같은 SAC 구조와 사리사이드 구조를 병설함으로써, 고속 동작을 유지하면서 고집적화도 가능해진다. 또, 본 발명의 적용은 메모리부나 논리부에 한정되지는 않고 고집적화 및 동작의 고속화를 필요로 하는 반도체 장치이면 유효하다.
또한, 제조 공정에서의 특징은 도 2를 이용하여 설명한 바와 같이 실리사이드층의 형성을 방지하는 상부 질화막(4)이 되는 질화막 SN1을 미리 폴리 실리콘층 PS1 상에 선택적으로 형성하고, 그 위에 폴리 실리콘층 PS1의 에칭 마스크가 되는 TEOS 산화막 OX2를 형성함으로써, 실리사이드층이 형성되지 않은 게이트를 임의의 위치에 선택적으로 비교적 간단한 공정으로 형성할 수 있는 점에 있다.
또, 질화막으로 게이트 전극이 덮어지며 실리사이드층이 형성되지 않은 게이트 및 실리사이드층이 형성된 게이트를 이용하는 구성은 도 1에 도시한 구성에 한정되지는 않는다. 이하, 실시 형태 1의 변형예에 대하여 설명한다.
(A-4. 변형예 1)
도 1에 도시한 SAC 구조는 게이트 구조체 GT11 및 GT12가 모두 실리콘 기판(1) 상에 형성되며 모두가 MOS 트랜지스터를 구성하는 예를 나타내었지만, 도 6에 도시한 바와 같이 한쪽이 게이트 배선으로서 기능하는 구성을 더불어 이용하는 구성도 있다.
즉, 도 6에서 실리콘 기판(1)의 표면 내에는 STI(Shallow Trench Isolation)막 ST가 형성되며, 게이트 구조체 GT21이 실리콘 기판(1) 상에 게이트 구조체 GT22가 STI막 ST 상에 소정의 간격을 두고 배치되어 있다. STI막 ST는 트렌치 분리막의 일종이며 미세화의 관점에서부터 보다 얕게 형성된 트렌치 내에 절연막(일반적으로는 산화막)이 매립된 구성으로 되어 있다.
게이트 구조체 GT21 및 GT22는 게이트 산화막(2)과, 게이트 산화막(2) 상에 형성된 폴리 실리콘으로 구성되는 게이트 전극(3)과, 게이트 전극(3) 상에 형성된 상부 질화막(4)과, 상부 질화막(4), 게이트 전극(3), 게이트 산화막(2)의 측면에 접하도록 형성된 측벽 질화막(5)을 가지고 구성되어 있다.
그리고, 게이트 구조체 GT21의 양 사이드의 실리콘 기판(1)의 표면 내에는 소스 드레인층(7)이 형성되며 소스 드레인층(7)의 표면에는 코발트 실리사이드로 형성된 실리사이드층(61)이 형성되어 있다.
그리고, 게이트 구조체 GT21 및 GT22를 덮도록 실리콘 산화막으로 구성되는 층간 절연막(10)이 형성되며, 게이트 구조체 GT21 및 GT22 간의 소스 드레인층(7)에 달하도록 층간 절연막(10)을 관통하는 컨택트홀 CH3이 형성되며 컨택트홀 CH3 내에는 예를 들면 텅스텐으로 구성된 도체층 CL3이 매립되어 있다.
컨택트홀 CH3의 개구 치수는 게이트 구조체 GT21 및 GT22의 배치 간격에 의해서 자기 정합적으로 결정되며, 컨택트홀 CH3의 중첩 마진에 규제되지 않고서 게이트 구조체 GT21 및 GT22를 배치할 수 있으며 게이트 간격을 단축하고 고집적화를 달성할 수 있다. 또한, 게이트 간격을 단축한다는 것은 소스 드레인층의 면적이 작아진다는 것이며 접합 용량을 저감하여 동작의 고속화로 이어진다.
또, 게이트 구조체 GT21의 양 사이드의 소스 드레인층(7)의 표면에 형성되는 실리사이드층(61)은 도시하지 않은 부분에 형성되는 사리사이드 구조의 형성 과정으로 형성되고, 도체층 CL3과 소스 드레인층(7)과의 접촉 저항을 내릴 수 있다.
이와 같이, STI막 ST 상의 게이트 배선에서도 질화막으로 게이트 전극이 덮힌 구성으로 함으로써 SAC 구조를 구성할 수 있고, 도 1에 도시한 SAC 구조 및 사리사이드 구조와 조합하여 이용함으로써 적용 범위를 보다 넓힐 수 있다.
(A-5. 변형예 2)
도 1에 도시한 사리사이드 구조의 게이트 구조체 GT14는 실리콘 기판(1) 상에 형성되며 MOS 트랜지스터를 구성하는 예를 나타내었지만, 도 7에 도시한 바와 같이 게이트 배선으로서 기능하는 구성을 더불어 이용하는 구성도 있다.
즉, 도 7에서 게이트 구조체 GT23이 실리콘 기판(1) 상에 게이트 구조체 GT24가 STI막 ST 상에 소정의 간격을 두고 배치되어 있다.
게이트 구조체 GT23은 실리콘 기판(1) 상에 형성된 게이트 산화막(2)과, 게이트 산화막(2) 상에 형성된 폴리 실리콘으로 구성되는 게이트 전극(3)과, 게이트 전극(3) 상에 형성된 상부 질화막(4)과, 상부 질화막(4), 게이트 전극(3), 게이트 산화막(2)의 측면에 접하도록 형성된 측벽 질화막(5)을 가지고 구성되어 있다.
게이트 구조체 GT24는 STI막 ST 상에 형성된 게이트 산화막(2)과, 게이트 산화막(2) 상에 형성된 폴리 실리콘으로 구성되는 게이트 전극(3)과, 게이트 전극(3) 상에 코발트 실리사이드로 형성된 실리사이드층(6)과, 실리사이드층(6), 게이트 전극(3), 게이트 산화막(2)의 측면에 접하도록 형성된 측벽 질화막(5)으로 구성되어있다.
그리고, 게이트 구조체 GT23의 양 사이드의 실리콘 기판(1)의 표면 내에는 소스 드레인층(7)이 형성되며, 소스 드레인층(7)의 표면에는 코발트 실리사이드로 형성된 실리사이드층(61)이 형성되고 있다.
그리고, 게이트 구조체 GT23 및 GT24를 덮도록 실리콘 산화막에서 구성되는 층간 절연막(10)이 형성되며 게이트 구조체 GT23 및 GT24 간의 소스 드레인층(7)에 달하도록 층간 절연막(10)을 관통하는 컨택트홀 CH4가 형성되며 컨택트홀 CH4 내에는 예를 들면 텅스텐으로 구성된 도체층 CL4가 매립되어 있다.
이와 같이, STI막 ST 상의 게이트 배선에서도 게이트 전극(3)의 상부에 실리사이드층(6)을 형성함으로써, 게이트 구조체 GT24의 저항을 내릴 수 있으며 또한 게이트 구조체 GT23의 양 사이드의 소스 드레인층(7)의 표면에도 실리사이드층(61)을 형성함으로써 도체층 CL4와 소스 드레인층(7)과의 접촉 저항을 내릴 수 있으며 도 1에 도시한 SAC 구조 및 사리사이드 구조와 조합하여 이용함으로써 적용 범위를 보다 넓힐 수 있다.
여기서, 게이트 구조체 GT24의 게이트 전극(3)의 상부에는 실리사이드층(6)이 형성되어 있으므로, 컨택트홀 CH4이 실리사이드층(6)에 결합하면, 도체층 CL4와 게이트 전극(3)이 단락하게 되며, 동작 상의 문제점이 발생하므로, 게이트 구조체 GT23과 게이트 구조체 GT24의 배치 간격은 컨택트홀의 중첩 마진을 고려하여 설정되며 또한 컨택트 홀 CH4의 형성 위치는 게이트 구조체 GT23 근처가 되도록 설정된다.
(A-6. 변형예 3)
도 1에 도시한 사리사이드 구조의 게이트 구조체 GT14에서는 컨택트홀 CH2가 실리사이드층(6)에 결합하지 않고, 도체층 CL2와 게이트 전극(3)이 단락하지 않도록 레이아웃이 설정되어 있지만, 도 8에 도시한 바와 같이 게이트 전극(3)을 소스 드레인층(7)에 전기적으로 접속하는 것과 같은 구성도 있다.
즉, 도 8에서 게이트 구조체 GT31 및 GT32가 실리콘 기판(1) 상에 소정의 간격을 두고 배치되어 있다.
게이트 구조체 GT31은 실리콘 기판(1) 상에 형성된 게이트 산화막(2)과, 게이트 산화막(2) 상에 형성된 폴리 실리콘으로 구성되는 게이트 전극(3)과, 게이트 전극(3) 상에 형성된 상부 질화막(4)과, 상부 질화막(4), 게이트 전극(3), 게이트 산화막(2)의 측면에 접하도록 형성된 측벽 질화막(5)을 가지고 구성되어 있다.
게이트 구조체 GT32는 실리콘 기판(1) 상에 형성된 게이트 산화막(2)과, 게이트 산화막(2) 상에 형성된 폴리 실리콘으로 구성되는 게이트 전극(3)과, 게이트 전극(3) 상에 코발트 실리사이드로 형성된 실리사이드층(6)과, 실리사이드층(6), 게이트 전극(3), 게이트 산화막(2)의 측면에 접하도록 형성된 측벽 질화막(5)으로 구성되어 있다.
그리고, 게이트 구조체 GT31 및 GT32의 양 사이드의 실리콘 기판(1)의 표면 내에는 소스 드레인층(7)이 형성되며 소스 드레인층(7)의 표면에는 코발트 실리사이드로 형성된 실리사이드층(61)이 형성되어 있다.
그리고, 게이트 구조체 GT31 및 GT32를 덮도록 실리콘 산화막으로 구성되는층간 절연막(10)이 형성되며, 게이트 구조체 GT31 및 GT32 간의 소스 드레인층(7)에 달하도록 층간 절연막(10)을 관통하는 컨택트홀 CH5가 형성되며, 컨택트홀 CH5 내에는 예를 들면 텅스텐으로 구성된 도체층 CL5가 매립되어 있다.
컨택트홀 CH5는 게이트 구조체 GT32의 실리사이드층(6)에 결합하도록 배치되며, 도체층 CL5가 실리사이드층(6) 즉 게이트 전극(3)과, 실리사이드층(61) 즉 소스 드레인층(7)을 전기적으로 접속하는 구성으로 되어 있다.
여기서, 컨택트홀 CH5와 도체층 CL5로 구성되는 컨택트와 같이, 복수의 패턴을 동시에 접속하는 컨택트를 공유 컨택트라고 호칭한다. 또, 게이트 전극(3)과 소스 드레인층(7)을 전기적으로 접속함으로써, 게이트 구조체 GT32와 소스 드레인층(7)으로 구성되는 MOS 트랜지스터를 항상 ON 상태 혹은 항상 OFF 상태로 하는 다이오드 접속의 구성이 얻어진다.
이와 같이, 사리사이드 구조의 게이트 구조체 GT14를 설치함으로써, 공유 컨택트에 의해 게이트 전극(3)과 소스 드레인층(7)을 전기적으로 접속하는 것이 가능해지며 게이트 전극(3)과 소스 드레인층(7)과의 접속을 위한 공정을 간략화할 수 있다.
또한, 이 경우, 컨택트홀 CH5의 개구 치수는 게이트 구조체 GT31 및 GT32의 배치 간격에 의해서 자기 정합적으로 결정되며, 컨택트홀 CH5의 중첩 마진에 규제되지 않고 게이트 구조체 GT31 및 GT32를 배치할 수 있으며 게이트 간격을 단축하여 고집적화를 달성할 수 있다. 또, 게이트 간격을 단축한다는 것은 소스 드레인층의 면적이 작아진다는 것이며 접합 용량을 저감하여 동작의 고속화로 이어진다.
또, 도 1에 도시한 SAC 구조 및 사리사이드 구조와 조합하여 이용함으로써 적용 범위를 보다 넓힐 수 있는 것은 물론이다.
(A-7. 변형예 4)
도 8에 도시한 변형예 3의 게이트 구조체 GT31에서는 게이트 전극(3)이 질화막으로 덮어지며, 실리사이드층을 갖지 않은 구성이지만, 도 9에 도시한 바와 같이 실리사이드층을 갖는 게이트 구조체여도 좋다.
도 9에서 게이트 구조체 GT33 및 GT34가 실리콘 기판(1) 상에 소정의 간격을 두고 배치되어 있다.
게이트 구조체 GT33 및 GT34는 실리콘 기판(1) 상에 형성된 게이트 산화막(2)과, 게이트 산화막(2) 상에 형성된 폴리 실리콘으로 구성되는 게이트 전극(3)과, 게이트 전극(3) 상에 형성된 실리사이드층(6)과, 실리사이드층(6), 게이트 전극(3), 게이트 산화막(2)의 측면에 접하도록 형성된 측벽 질화막(5)을 가지고 구성되어 있다.
그리고, 게이트 구조체 GT33 및 GT34의 양 사이드의 실리콘 기판(1)의 표면 내에는 소스 드레인층(7)이 형성되며 소스 드레인층(7)의 표면에는 코발트 실리사이드로 형성된 실리사이드층(61)이 형성되어 있다.
그리고, 게이트 구조체 GT33 및 GT34를 덮도록 실리콘 산화막으로 구성되는 층간 절연막(10)이 형성되며 게이트 구조체 GT33 및 GT34 간의 소스 드레인층(7)에 달하도록 층간 절연막(10)을 관통하는 컨택트홀 CH6이 형성되며, 컨택트홀 CH6 내에는 예를 들면 텅스텐으로 구성된 도체층 CL6이 매립되어 있다.
컨택트홀 CH6은 게이트 구조체 GT34의 실리사이드층(6)에 결합하도록 배치되며, 도체층 CL6이 실리사이드층(6) 즉 게이트 전극(3)과, 실리사이드층(61) 즉 소스 드레인층(7)을 전기적으로 접속하는 공유 컨택트로 되어 있다.
이와 같이, 사리사이드 구조의 게이트 구조체 GT34를 설치함으로써, 공유 컨택트에 의해 게이트 전극(3)과 소스 드레인층(7)을 전기적으로 접속하는 것이 가능해지며 게이트 전극(3)과 소스 드레인층(7)과의 접속을 위한 공정을 간략화할 수 있다.
또, 도 1에 도시한 SAC 구조 및 사리사이드 구조와 조합하여 이용함으로써 적용 범위를 보다 넓힐 수 있는 것은 물론이다.
여기서, 게이트 구조체 GT33의 게이트 전극(3)의 상부에도 실리사이드층(6)이 형성되어 있으므로, 컨택트홀 CH6이 실리사이드층(6)에 결합하면, 도체층 CL6과 게이트 전극(3)이 단락하게 되며, 동작 상의 문제점이 발생하므로, 게이트 구조체 GT33과 게이트 구조체 GT34의 배치 간격은 컨택트홀의 중첩 마진을 고려하여 설정되며 또한 컨택트홀 CH6의 형성 위치는 게이트 구조체 GT34 근처가 되도록 설정된다.
(A-8. 변형예 5)
도 8에 도시한 공유 컨택트로 접속된 게이트 구조체 GT32는 실리콘 기판(1) 상에 형성되며, MOS 트랜지스터를 구성하는 예를 나타내었지만, 도 10에 도시한 바와 같이 게이트 배선으로서 기능하는 구성이어도 된다.
즉, 도 10에서 게이트 구조체 GT41이 실리콘 기판(1) 상에, 게이트 구조체GT42가 STI막 ST 상에 소정의 간격을 두고 배치되어 있다.
게이트 구조체 GT41은 실리콘 기판(1) 상에 형성된 게이트 산화막(2)과, 게이트 산화막(2) 상에 형성된 폴리 실리콘으로 구성되는 게이트 전극(3)과, 게이트 전극(3) 상에 형성된 상부 질화막(4)과, 상부 질화막(4), 게이트 전극(3), 게이트 산화막(2)의 측면에 접하도록 형성된 측벽 질화막(5)을 가지고 구성되어 있다.
게이트 구조체 GT42는 STI막 ST 상에 형성된 게이트 산화막(2)과, 게이트 산화막(2) 상에 형성된 폴리 실리콘으로 구성되는 게이트 전극(3)과, 게이트 전극(3) 상에 코발트 실리사이드로 형성된 실리사이드층(6)과, 실리사이드층(6), 게이트 전극(3), 게이트 산화막(2)의 측면에 접하도록 형성된 측벽 질화막(5)으로 구성되어 있다.
그리고, 게이트 구조체 GT41의 양 사이드의 실리콘 기판(1)의 표면 내에는 소스 드레인층(7)이 형성되며 소스 드레인층(7)의 표면에는 코발트 실리사이드로 형성된 실리사이드층(61)이 형성되어 있다.
그리고, 게이트 구조체 GT41 및 GT42를 덮도록 실리콘 산화막으로 구성되는 층간 절연막(10)이 형성되며, 게이트 구조체 GT41 및 GT42 간의 소스 드레인층(7)에 달하도록 층간 절연막(10)을 관통하는 컨택트홀 CH7이 형성되며, 컨택트홀 CH7 내에는 예를 들면 텅스텐으로 구성된 도체층 CL7이 매립되어 있다.
컨택트홀 CH7은 게이트 구조체 GT42의 실리사이드층(6)에 결합하도록 배치되며 도체층 CL7이 실리사이드층(6), 즉 게이트 전극(3)과, 실리사이드층(61) 즉 소스 드레인층(7)을 전기적으로 접속하는 공유 컨택트로 되어 있다.
여기서, 게이트 구조체 GT42는 게이트 배선으로서 기능하므로 공유 컨택트에 의해 게이트 전극(3)과 소스 드레인층(7)이 접속되어도 다이오드 접속의 트랜지스터는 구성되지 않는다.
이와 같이, STI막 ST 상의 게이트 배선에서도 게이트 전극(3)의 상부에 실리사이드층(6)을 형성함으로써, 게이트 구조체 GT42의 저항을 내릴 수 있고 또한 공유 컨택트에 의해 게이트 전극(3)과 소스 드레인층(7)을 접속하는 것이 가능해지며 게이트 전극(3)과 소스 드레인층(7)과의 접속을 위한 공정을 간략화할 수 있다.
또한, 이 경우, 컨택트홀 CH7의 개구 치수는 게이트 구조체 GT41 및 GT42의 배치 간격에 의해서 자기 정합적으로 결정되며, 컨택트홀 CH7의 중첩 마진에 규제되지 않고 게이트 구조체 GT41 및 GT42를 배치할 수 있고, 게이트 간격을 단축하여 고집적화를 달성할 수 있다. 또, 게이트 간격을 단축한다는 것은 소스 드레인층의 면적이 작아진다는 것이며 접합 용량을 저감하여 동작의 고속화로 이어진다.
또, 도 1에 도시한 SAC 구조 및 사리사이드 구조와 조합하여 이용함으로써 적용 범위를 보다 넓힐 수 있는 것은 물론이다.
(A-9. 변형예 6)
도 9에 도시한 공유 컨택트로 접속된 게이트 구조체 GT34는 실리콘 기판(1) 상에 형성되며, MOS 트랜지스터를 구성하는 예를 나타내었지만, 도 11에 도시한 바와 같이 게이트 배선으로서 기능하는 구성이어도 된다.
즉, 도 11에서 게이트 구조체 GT43이 실리콘 기판(1) 상에 게이트 구조체 GT44가 STI막 ST 상에 소정의 간격을 두고 배치되어 있다.
게이트 구조체 GT43 및 GT44는 실리콘 기판(1) 상에 형성된 게이트 산화막(2)과, 게이트 산화막(2) 상에 형성된 폴리 실리콘으로 구성되는 게이트 전극(3)과, 게이트 전극(3) 상에 형성된 실리사이드층(6)과, 실리사이드층(6), 게이트 전극(3), 게이트 산화막(2)의 측면에 접하도록 형성된 측벽 질화막(5)을 가지고 구성되어 있다.
그리고, 게이트 구조체 GT43의 양 사이드의 실리콘 기판(1)의 표면 내에는 소스 드레인층(7)이 형성되며 소스 드레인층(7)의 표면에는 코발트 실리사이드로 형성된 실리사이드층(61)이 형성되어 있다.
그리고, 게이트 구조체 GT43 및 GT44를 덮도록 실리콘 산화막으로 구성되는 층간 절연막(10)이 형성되며, 게이트 구조체 GT43 및 GT44 간의 소스 드레인층(7)에 달하도록 층간 절연막(10)을 관통하는 컨택트홀 CH8이 형성되며, 컨택트홀 CH8 내에는 예를 들면 텅스텐으로 구성된 도체층 CL8이 매립되어 있다.
컨택트홀 CH8은 게이트 구조체 GT44의 실리사이드층(6)에 결합하도록 배치되며 도체층 CL8이 실리사이드층(6) 즉 게이트 전극(3)과, 실리사이드층(61) 즉 소스 드레인층(7)을 전기적으로 접속하는 공유 컨택트로 되어 있다.
여기서, 게이트 구조체 GT44는 게이트 배선으로서 기능하므로, 공유, 컨택트에 의해 게이트 전극(3)과 소스 드레인층(7)이 접속되어도 다이오드 접속의 트랜지스터는 구성되지 않는다.
이와 같이, STI막 ST 상의 게이트 배선에서도 게이트 전극(3)의 상부에 실리사이드층(6)을 형성함으로써, 게이트 구조체 GT24의 저항을 내릴 수 있으며 또한 공유 컨택트에 의해 게이트 전극(3)과 소스 드레인층(7)을 접속하는 것이 가능해지며 게이트 전극(3)과 소스 드레인층(7)과의 접속을 위한 공정을 간략화할 수 있다.
또, 도 1에 도시한 SAC 구조 및 사리사이드 구조와 조합하여 이용함으로써 적용 범위를 보다 넓힐 수 있는 것은 물론이다.
여기서, 게이트 구조체 GT43의 게이트 전극(3)의 상부에도 실리사이드층(6)이 형성되어 있으므로, 컨택트홀 CH8이 실리사이드층(6)에 결합하면 도체층 CL8과 게이트 전극(3)이 단락하게 되며, 동작 상의 문제점이 발생하므로, 게이트 구조체 GT43과 게이트 구조체 GT44의 배치 간격은 컨택트홀의 중첩 마진을 고려하여 설정되며 또한 컨택트홀 CH8의 형성 위치는 게이트 구조체 GT44 근처가 되도록 설정된다.
(A-10. 변형예 7)
도 8 ∼도 11을 이용하여 설명한 변형예 3 ∼ 6에서는 공유 컨택트에 의해 사리사이드 구조의 게이트의 게이트 전극과 소스 드레인층을 전기적으로 접속하는 구성에 대하여 설명하였지만, 공유 컨택트에 의해서 접속되는 것은 게이트 전극과 소스 드레인층으로 한정되지는 않는다. 이하, 공유 컨택트의 적용예에 대하여 더 설명한다.
도 12는 다른 활성 영역 간을 접속하는 공유 컨택트의 구성을 나타내는 단면도이다.
도 12에서 실리콘 기판(1) 상에 STI막 ST에서 분리된 MOS 트랜지스터 Q1 및 Q2가 배치되어 있다.
MOS 트랜지스터 Q1 및 Q2는 게이트 구조체 GT51 및 GT52와, 게이트 구조체 GT51 및 GT52의 양 사이드의 실리콘 기판(1)의 표면 내에 형성된 소스 드레인층(7)을 가지고 있다. 또한, 소스 드레인층(7)의 표면에는 코발트 실리사이드로 형성된 실리사이드층(61)이 형성되어 있다.
게이트 구조체 GT51 및 GT52는 실리콘 기판(1) 상에 형성된 게이트 산화막(2)과, 게이트 산화막(2) 상에 형성된 폴리 실리콘으로 구성되는 게이트 전극(3)과, 게이트 전극(3) 상에 형성된 실리사이드층(6)과, 실리사이드층(6), 게이트 전극(3), 게이트 산화막(2)의 측면에 접하도록 형성된 측벽 질화막(5)을 가지고 구성되어 있다.
또, 게이트 구조체 GT51 및 GT52의 상부에는 그 윤곽에 따르도록 형성된 산화막(8) 및 질화막(9)이 부분적으로 잔존하고 있다. 질화막(9)은 뒤에 설명한 바와 같이 에칭 스토퍼로서 기능한다.
그리고, 질화막(9)을 포함하여 게이트 구조체 GT51 및 GT52를 덮도록 실리콘 산화막으로 구성되는 층간 절연막(10)이 형성되며 STI막 ST를 끼워서 병설된 MOS 트랜지스터 Q1 및 Q2의 소스 드레인층(7) 및 STI막 ST에 달하도록, 층간 절연막(10)을 관통하는 컨택트홀 CH9가 형성되며, 컨택트홀 CH9 내에는 예를 들면 텅스텐으로 구성된 도체층 CL9가 매립되며, MOS 트랜지스터 Q1 및 Q2가 병설된 소스 드레인층(7)을 동시에 접속하는 공유 컨택트를 구성하고 있다.
또, 컨택트홀 CH9는 게이트 구조체 GT51 및 GT52의 실리사이드층(6)에는 결합하지 않도록 배치되어 있다.
이러한 구성으로 함으로써, 분리 절연막을 끼워서 병설되며 전기적으로 분리된 활성 영역 간을 전기적으로 접속하기 위한 공정을 간략화할 수 있다.
또, 도 1에 도시한 SAC 구조 및 사리사이드 구조와 조합하여 이용함으로써 적용 범위를 보다 넓힐 수 있는 것은 물론이다.
또한, 게이트 구조체 GT51 및 GT52가 게이트 전극(3) 상에 상부 질화막을 갖는 구성이어도 좋은 것은 물론이다. 그 경우, 게이트 구조체는 SAC 구조를 구성함으로써 게이트 구조체의 배치 간격을 단축할 수 있다.
다음에, 제조 공정을 순서대로 도시한 도 13 ∼ 도 17을 이용하여 도 12에 도시하는 구성의 반도체 장치의 제조 방법에 대하여 설명한다.
우선, STI막 ST에서 제1 영역 R1 및 제2 영역 R2로 분리된 실리콘 기판(1)을 준비하고, 도 13에 도시하는 공정에서 실리콘 기판(1) 상에 산화막 OX1을 형성하고, 산화막 OX1 상에 폴리 실리콘층 PS1을 형성한다. 그리고, 사진 제판에 의해 폴리 실리콘층 PS1 상에 선택적으로, 예를 들면 TEOS 산화막 OX2를 형성한다.
여기서, 산화막 OX2를 형성하는 위치는 도 12에 도시한 게이트 구조체 GT51 및 GT52의 형성 위치에 대응한다.
다음에, 도 14에 도시하는 공정에서 TEOS 산화막 OX2를 마스크로 하여 폴리 실리콘층 PS1을 에칭하여 산화막 OX1을 노출시킨다. 그 후, TEOS 산화막 OX1 및 산화막 OX2를 에칭에 의해 제거하여 게이트 전극(3) 및 게이트 산화막(2)을 성형한다.
다음에, 게이트 전극(3)을 마스크로 하여 실리콘 기판(1)에 불순물 이온을주입하고 저도핑 드레인층(71)을 형성한다.
다음에, 전면적으로 질화막을 형성한 후 이방성 에칭에 의해 측벽 질화막(5)을 형성한다. 이 때, 전극(3)의 표면이 노출하도록 에칭한다.
그 후, 측벽 질화막(5), 게이트 전극(3)을 마스크로 하여 실리콘 기판(1)에 불순물 이온을 주입하고, 소스 드레인층(7)을 형성함으로써 도 15에 도시하는 구성을 얻는다.
다음에, 도 16에 도시하는 공정에서 전면적으로 코발트층을 형성하고 램프 가열로를 이용한 RTA 처리에 의해, 실리콘 기판(1) 표면 및 폴리 실리콘 표면에 코발트 실리사이드를 형성한 후, 미반응의 코발트층을 제거함으로써, 게이트 전극(3) 위 그리고 소스 드레인층(7) 상에 실리사이드층(6, 61)을 형성하고 게이트 구조체 GT51 및 GT52가 형성된다.
다음에, 도 17에 도시하는 공정에서 게이트 구조체 GT51 및 GT52의 윤곽에 따름과 함께, 소스 드레인층(7) 상을 덮도록 산화막(8)을 형성한 후, 산화막(8) 상에 질화막(9)을 형성한다. 또, 산화막(8)은 실리콘 기판(1) 등의 보호막으로서 기능한다.
다음에, 질화막(9)을 포함하여 게이트 구조체 GT51 및 GT52를 덮도록 산화막을 형성하고, 평탄화함으로써 층간 절연막(10)을 형성한다. 그 후, STI막 ST를 끼워서 병설된 소스 드레인층(7) 및 STI막 ST 상에 대응하는 질화막(9)에 달하도록 층간 절연막(10)을 관통하는 컨택트홀 CH9를 형성한다. 이 때, 질화막(9)은 에칭 스토퍼로서 기능하고 컨택트홀 CH9의 에칭은 질화막(9) 상에 달하면 에칭 속도가 저하하여 실질적으로 정지한다. 이것은 질화막(9)과 층간 절연막(10)으로 에칭 선택비가 크게 다르기 때문이다.
이러한 에칭 스토퍼를 설치하는 이유는 오버 에칭을 저감하여 STI막 ST가 너무 깍기는 것을 막기 위해서이다. 또, 지금까지 설명한 실시 형태 1 및 변형예 1 ∼ 6의 구성에서는 에칭 스토퍼에 대해서는 기재하지 않았지만, 이것은 STI막 ST에 결합하는 컨택트홀을 형성하는 구성이 없었기 때문이다. 그러나, 본 변형예의 구성과 아울러서 사용하는 것이면 에칭 스토퍼를 설치하게 된다.
다음에, 컨택트홀 CH9의 바닥부의 질화막(9) 및 그 하측 산화막(8)을 제거함으로써 컨택트홀 CH9를 소스 드레인층(7) 및 STI막 ST 상에 도달시킨다. 마지막으로, 컨택트홀 CH9 내에 텅스텐으로 구성된 도체층 CL9를 매립함으로써, 도 12에 도시하는 구성이 얻어진다.
(A-11. 변형예 8)
도 12를 이용하여 설명한 변형예 7에서는 다른 활성 영역 간을 접속하는 공유 컨택트의 구성을 나타내었지만, 도 18에 도시한 바와 같이 다른 활성 영역 간 및 게이트를 접속하도록 공유 컨택트를 형성할 수 있다.
도 18에서 실리콘 기판(1) 상에 STI막 ST에서 분리된 MOS 트랜지스터 Q3 및 Q4가 배치되어 있다.
MOS 트랜지스터 Q3 및 Q4는 게이트 구조체 GT53 및 GT54와, 게이트 구조체 GT53 및 GT54의 양 사이드의 실리콘 기판(1)의 표면 내에 형성된 소스 드레인층(7)을 가지고 있다. 또한, 소스 드레인층(7)의 표면에는 코발트 실리사이드로 형성된실리사이드층(61)이 형성되어 있다.
게이트 구조체 GT53은 실리콘 기판(1) 상에 형성된 게이트 산화막(2)과, 게이트 산화막(2) 상에 형성된 폴리 실리콘으로 구성되는 게이트 전극(3)과, 게이트 전극(3) 상에 형성된 상부 질화막(4)과, 상부 질화막(4), 게이트 전극(3), 게이트 산화막(2)의 측면에 접하도록 형성된 측벽 질화막(5)을 가지고 구성되어 있다.
게이트 구조체 GT54는 실리콘 기판(1) 상에 형성된 게이트 산화막(2)과, 게이트 산화막(2) 상에 형성된 폴리 실리콘으로 구성되는 게이트 전극(3)과, 게이트 전극(3) 상에 형성된 실리사이드층(6)과, 실리사이드층(6), 게이트 전극(3), 게이트 산화막(2)의 측면에 접하도록 형성된 측벽 질화막(5)을 가지고 구성되어 있다.
또, 게이트 구조체 GT53 및 GT54의 윤곽에 따르도록 산화막(8)이 형성되고 산화막(8) 상에는 질화막(9)이 형성되어 있다.
그리고, 질화막(9)을 포함하여 게이트 구조체 GT53 및 GT54를 덮도록 실리콘 산화막으로 구성되는 층간 절연막(10)이 형성되며, STI막 ST를 끼워서 병설된 MOS 트랜지스터 Q3 및 Q4의 소스 드레인층(7) 및 STI막 ST에 달하도록 층간 절연막(10)을 관통함과 함께, 게이트 구조체 GT54의 실리사이드층(6)에 결합하는 컨택트홀 CH10이 형성되며, 컨택트홀 CH10 내에는 예를 들면 텅스텐으로 구성된 도체층 CL10이 매립되고 MOS 트랜지스터 Q3 및 Q4 각각의 소스 드레인층(7)과, 게이트 구조체 GT54의 게이트 전극(3)을 동시에 접속하는 공유 컨택트를 구성하고 있다.
이러한 구성으로 함으로써, 분리 절연막을 끼워서 병설되며 전기적으로 분리된 활성 영역과, MOS 트랜지스터의 게이트를 전기적으로 접속하기 위한 공정을 간략화할 수 있다.
또, 도 1에 도시한 SAC 구조 및 사리사이드 구조와 조합하여 이용함으로써 적용 범위를 보다 넓힐 수 있는 것은 물론이다.
(A-12. 변형예 9)
도 12 및 도 18을 이용하여 설명한 변형예 7 및 8에서는 공유 컨택트가 2개의 게이트 간에 배치되는 구성을 나타내었지만, 도 19에 도시한 바와 같이 게이트 배선을 걸치는 공유 컨택트를 형성할 수 있다.
도 19에서 실리콘 기판(1) 상에 배치된 STI막 ST 상에 게이트 구조체 GT61, GT62 및 GT63이 게이트 배선으로서 배치되어 있다.
게이트 구조체 GT61 및 GT63은 STI막 ST 상에 형성된 게이트 산화막(2)과, 게이트 산화막(2) 상에 형성된 폴리 실리콘으로 구성되는 게이트 전극(3)과, 게이트 전극(3) 상에 형성된 실리사이드층(6)과, 실리사이드층(6), 게이트 전극(3), 게이트 산화막(2)의 측면에 접하도록 형성된 측벽 질화막(5)을 가지고 구성되어 있다.
게이트 구조체 GT61 및 GT63 간에 배치되는 게이트 구조체 GT62는 STI막 ST 상에 형성된 게이트 산화막(2)과, 게이트 산화막(2) 상에 형성된 폴리 실리콘으로 구성되는 게이트 전극(3)과, 게이트 전극(3) 상에 형성된 상부 질화막(4)과, 상부 질화막(4), 게이트 전극(3), 게이트 산화막(2)의 측면에 접하도록 형성된 측벽 질화막(5)을 가지고 구성되어 있다.
또, 게이트 구조체 GT61 및 GT63의 상부에는 그 윤곽에 따르도록 형성된 산화막(8) 및 질화막(9)이 부분적으로 잔존하고 있다.
그리고, 질화막(9)을 포함하여 게이트 구조체 GT61 ∼ GT63을 덮도록 실리콘 산화막으로 구성되는 층간 절연막(10)이 형성되며, 층간 절연막(10)을 관통하여 STI막 ST 상에 달함과 함께, 게이트 구조체 GT61 및 GT63의 실리사이드층(6)에 결합하고 게이트 구조체 GT62를 노출시키는 컨택트홀 CH11이 형성되며 컨택트홀 CH11 내에는 예를 들면 텅스텐으로 구성된 도체층 CL11이 매립되며 게이트 구조체 GT61 및 GT63의 게이트 전극(3)을 동시에 접속하는 공유 컨택트를 구성하고 있다.
게이트 구조체 GT62는 게이트 전극(3)이 질화막으로 덮어지고 있기 때문에,층간 절연막(10)의 에칭에 의해서 노출하는 것이 방지할 수 있고, 게이트 구조체 GT61 및 GT63의 게이트 전극(3)과 전기적으로 접속되지는 않는다.
이와 같이, 전기적으로 접속하고자 하는 배선 간에 전기적으로 분리하고자 하는 배선이 있는 경우라도, 상기 전기적으로 분리하고자 하는 배선을 질화막으로 덮고, 이것을 덮도록 도체층을 배치함으로써, 전기적으로 접속하고자 하는 배선간의 접속을 용이하게 행할 수 있다.
종래는 이러한 경우, 전기적으로 접속하고자 하는 배선 상에 개개로 컨택트를 설치하고, 상기 컨택트를 층간 절연막 상에 배치한 배선층을 통하여 접속하는 구성으로 하고 있었기 때문에 제조 공정이 복잡해지며 또한 레이아웃에도 규제가 많았지만, 상술한 구성으로 함으로써 제조 공정이 간략화함과 함께 레이아웃의 자유도가 오르며 고집적화도 가능해진다.
또, 도 1에 도시한 SAC 구조 및 사리사이드 구조와 조합하여 이용함으로써 적용 범위를 보다 넓힐 수 있는 것은 물론이다.
(A-13. 변형예 10)
도 19를 이용하여 설명한 변형예 9에서는 게이트 배선끼리를 접속하는 공유 컨택트의 구성을 나타내었지만, 도 20에 도시한 바와 같이, 게이트 배선을 걸쳐서, 전기적으로 분리된 2개의 MOS 트랜지스터의 소스 드레인층을 접속하는 공유 컨택트를 형성할 수 있다.
도 20에서 실리콘 기판(1) 상에 STI막 ST에서 분리된 MOS 트랜지스터 Q5 및 Q6이 배치되어 있다. 또한, STI막 ST 상에는 게이트 구조체 GT64가 게이트 배선으로서 배치되어 있다.
MOS 트랜지스터 Q5 및 Q6은 게이트 구조체 GT65 및 GT66과, 게이트 구조체 GT65 및 GT66의 양 사이드의 실리콘 기판(1)의 표면 내에 형성된 소스 드레인층(7)을 가지고 있다. 또한, 소스 드레인층(7)의 표면에는 코발트 실리사이드로 형성된 실리사이드층(61)이 형성되어 있다.
게이트 구조체 GT64는 STI막 ST 상에 형성된 게이트 산화막(2)과, 게이트 산화막(2) 상에 형성된 폴리실리콘으로 구성되는 게이트 전극(3)과, 게이트 전극(3) 상에 형성된 상부 질화막(4)과, 상부 질화막(4), 게이트 전극(3), 게이트 산화막(2)의 측면에 접하도록 형성된 측벽 질화막(5)을 가지고 구성되어 있다.
게이트 구조체 GT65는 실리콘 기판(1) 상에 형성된 게이트 산화막(2)과, 게이트 산화막(2) 상에 형성된 폴리 실리콘으로 구성되는 게이트 전극(3)과, 게이트 전극(3) 상에 형성된 상부 질화막(4)과, 상부 질화막(4), 게이트 전극(3), 게이트산화막(2)의 측면에 접하도록 형성된 측벽 질화막(5)을 가지고 구성되어 있다.
게이트 구조체 GT66은 실리콘 기판(1) 상에 형성된 게이트 산화막(2)과, 게이트 산화막(2) 상에 형성된 폴리 실리콘으로 구성되는 게이트 전극(3)과, 게이트 전극(3) 상에 형성된 실리사이드층(6)과, 실리사이드층(6), 게이트 전극(3), 게이트 산화막(2)의 측면에 접하도록 형성된 측벽 질화막(5)을 가지고 구성되어 있다.
또, 게이트 구조체 GT65 및 GT66의 상부에는 그 윤곽에 따르도록 형성된 산화막(8) 및 질화막(9)이 부분적으로 잔존하고 있다.
그리고, 질화막(9)을 포함하여 게이트 구조체 GT64 ∼ GT66을 덮도록 실리콘 산화막으로 구성되는 층간 절연막(10)이 형성되며, 층간 절연막(10)을 관통하여 STI막 ST를 끼워서 병설된 소스 드레인층(7)에 달함과 함께, 게이트 구조체 GT64를 노출하는 컨택트홀 CH12가 형성되며, 컨택트홀 CH12 내에는 예를 들면 텅스텐으로 구성된 도체층 CL12가 매립되며, MOS 트랜지스터 Q5 및 Q6의 소스 드레인층(7)을 동시에 접속하는 공유 컨택트를 구성하고 있다.
게이트 구조체 GT64는 게이트 전극(3)이 질화막으로 덮어지고 있기 때문에, 층간 절연막(10)의 에칭에 의해서 노출되는 것을 방지할 수 있고, 게이트 구조체 GT65 및 GT66의 소스 드레인층(7)과 전기적으로 접속되지는 않는다.
이와 같이, 분리 절연막을 끼워서 병설되며 전기적으로 접속하고자 하는 활성 영역 간에 전기적으로 분리하고자 하는 배선이 있는 경우라도, 상기 전기적으로 분리하고자 하는 배선을 질화막으로 덮고, 이것을 덮도록 도체층을 배치함으로써 활성 영역 간의 접속을 용이하게 행할 수 있다.
종래는 이러한 경우, 전기적으로 접속하고자 하는 활성 영역 상에 개개로 컨택트를 설치하고, 상기 컨택트를 층간 절연막 상에 배치한 배선층을 통하여 접속하는 구성으로 하고 있었기 때문에 제조 공정이 복잡해지며 또한 레이아웃에도 규제가 많았지만, 상술한 구성으로 함으로써 제조 공정이 간략화함과 함께 레이아웃의 자유도가 오르며 고집적화도 가능해진다.
또, 도 1에 도시한 SAC 구조 및 사리사이드 구조와 조합하여 이용함으로써 적용 범위를 보다 넓힐 수 있는 것은 물론이다.
또한, 도 20에서는 게이트 GT66의 게이트 전극(3)의 상부에 실리사이드층(6)이 형성되어 있으므로, 컨택트홀 CH12가 실리사이드층(6)에 결합하면, 도체층 CL12와 게이트 전극(3)이 단락하게 되며, 동작 상의 문제점이 발생하므로, 게이트 구조체 GT65와 게이트 구조체 GT66의 배치 간격은 컨택트홀의 중첩 마진을 고려하여 설정되고 있지만, 게이트 구조체 GT66이 게이트 구조체 GT65와 마찬가지로, 게이트 전극(3)이 질화막으로 덮힌 구성인 경우에는 게이트 구조체 GT66 및 게이트 구조체 GT65로 SAC 구조를 형성할 수 있으며, 컨택트홀 CH12의 개구 치수는 게이트 구조체 GT65 및 GT66의 배치 간격에 의해서 자기 정합적으로 결정되며, 컨택트홀 CH12의 중첩 마진에 규제받지 않고 게이트 구조체 GT65 및 GT66을 배치할 수 있고, 게이트 간격을 단축하여 고집적화를 달성할 수 있다. 또, 게이트 간격을 단축한다는 것은 소스 드레인층의 면적이 작아진다는 것이며 접합 용량을 저감하여 동작의 고속화로 이어진다.
(A-14. 변형예 11)
도 20을 이용하여 설명한 변형예 10에서는 활성 영역끼리를 접속하는 공유 컨택트의 구성을 나타내었지만, 도 21에 도시한 바와 같이, 게이트 배선을 걸쳐서 MOS 트랜지스터의 활성 영역과 게이트 배선을 접속하는 공유 컨택트를 형성할 수 있다.
도 21에서 실리콘 기판(1) 상에 MOS 트랜지스터 Q7이 배치되며, 실리콘 기판(1) 상에 배치된 STI막 ST의 상에 게이트 구조체 GT68 및 GT69가 게이트 배선으로서 배치되어 있다.
MOS 트랜지스터 Q7은 게이트 구조체 GT67과, 게이트 구조체 GT67의 양 사이드의 실리콘 기판(1)의 표면 내에 형성된 소스 드레인층(7)을 가지고 있다. 또한, 소스 드레인층(7)의 표면에는 코발트 실리사이드로 형성된 실리사이드층(61)이 형성되어 있다.
게이트 구조체 GT67은 실리콘 기판(1) 상에 형성된 게이트 산화막(2)과, 게이트 산화막(2) 상에 형성된 폴리 실리콘으로 구성되는 게이트 전극(3)과, 게이트 전극(3) 상에 형성된 실리사이드층(6)과, 실리사이드층(6), 게이트 전극(3), 게이트 산화막(2)의 측면에 접하도록 형성된 측벽 질화막(5)을 가지고 구성되어 있다.
게이트 구조체 GT68은 STI막 ST 상에 형성된 게이트 산화막(2)과, 게이트 산화막(2) 상에 형성된 폴리 실리콘으로 구성되는 게이트 전극(3)과, 게이트 전극(3) 상에 형성된 실리사이드층(6)과, 실리사이드층(6), 게이트 전극(3), 게이트 산화막(2)의 측면에 접하도록 형성된 측벽 질화막(5)을 가지고 구성되어 있다.
게이트 구조체 GT67과 GT68 간에 배치되는 게이트 구조체 GT69는 STI막 ST상에 형성된 게이트 산화막(2)과, 게이트 산화막(2) 상에 형성된 폴리 실리콘으로 구성되는 게이트 전극(3)과, 게이트 전극(3) 상에 형성된 상부 질화막(4)과, 상부 질화막(4), 게이트 전극(3), 게이트 산화막(2)의 측면에 접하도록 형성된 측벽 질화막(5)을 가지고 구성되어 있다.
또, 게이트 구조체 GT67 및 GT68의 상부에는 그 윤곽에 따르도록 형성된 산화막(8) 및 질화막(9)이 부분적으로 잔존하고 있다.
그리고, 질화막(9)을 포함하여 게이트 구조체 GT67 ∼ GT69를 덮도록 실리콘 산화막에서 구성되는 층간 절연막(10)이 형성되며, 층간 절연막(10)을 관통하여 STI막 ST에 인접하는 MOS 트랜지스터 Q7의 소스 드레인층(7)에 달함과 함께, 게이트 구조체 GT68의 게이트 전극(3)에 결합함과 함께, 게이트 구조체 GT69를 노출시키는 컨택트홀 CH13이 형성되며, 컨택트홀 CH13 내에는 예를 들면 텅스텐으로 구성된 도체층 CL13이 매립되며 MOS 트랜지스터 Q7의 소스 드레인층(7) 및 게이트 구조체 GT68의 게이트 전극(3)을 동시에 접속하는 공유 컨택트를 구성하고 있다.
게이트 구조체 GT69는 게이트 전극(3)이 질화막으로 덮어지고 있기 때문에,층간 절연막(10)의 에칭에 의해서 노출되는 것을 방지할 수 있고, 게이트 구조체 GT68의 게이트 전극(3) 및 MOS 트랜지스터 Q7의 소스 드레인층(7)과 전기적으로 접속되지는 않는다.
이와 같이, 전기적으로 접속하고자 하는 배선과 활성 영역 간에 전기적으로 분리하고자 하는 배선이 있는 경우라도 상기 전기적으로 분리하고자 하는 배선을 질화막으로 덮고, 이것을 덮도록 도체층을 배치함으로써, 전기적으로 접속하고자 하는 배선과 활성 영역과의 접속을 용이하게 행할 수 있다.
종래는 이러한 경우, 전기적으로 접속하고자 하는 배선 및 활성 영역 상에 개개로 컨택트를 설치하고, 상기 컨택트를 층간 절연막 상에 배치한 배선층을 통하여 접속하는 구성으로 하고 있었으므로 제조 공정이 복잡해지며 또한 레이아웃에도 규제가 많았지만, 상술한 구성으로 함으로써 제조 공정이 간략화함과 함께, 레이아웃의 자유도가 오르고 고집적화도 가능해진다.
또, 도 1에 도시한 SAC 구조 및 사리사이드 구조와 조합하여 이용함으로써 적용 범위를 보다 넓힐 수 있는 것은 물론이다.
또한, 도 21에서는 게이트 GT67이 사리사이드 구조가 되고 있으므로 컨택트홀 CH13이 실리사이드층(6)에 결합하면 도체층 CL13과 게이트 전극(3)이 단락하게 되며, 동작 상의 문제점이 발생하므로, 게이트 구조체 GT67과 게이트 구조체 GT68의 배치 간격은 컨택트홀의 중첩 마진을 고려하여 설정되고 있었지만, 게이트 구조체 GT67이 게이트 구조체 GT69와 마찬가지로, 게이트 전극(3)이 질화막으로 덮힌 구성인 경우에는 컨택트홀 CH13의 개구 치수는 게이트 구조체 GT67 및 GT68의 배치 간격에 의해서 자기 정합적으로 결정되며, 컨택트홀 CH13이 중첩 마진에 규제되지 않고 게이트 구조체 GT67 및 GT68을 배치할 수 있으며 게이트 간격을 단축하여 고집적화를 달성할 수 있다. 또, 게이트 간격을 단축한다는 것은 소스 드레인층의 면적이 작아진다는 것이며 접합 용량을 저감하여 동작의 고속화로 이어진다.
(A-15. 변형예 12)
도 22에 전기적으로 분리된 MOS 트랜지스터의 활성 영역끼리를 게이트 배선을 걸쳐서 접속함과 함께, MOS 트랜지스터의 게이트 전극도 더불어 접속하는 공유 컨택트의 구성을 나타낸다.
도 22에서 실리콘 기판(1) 상에 STI막 ST에서 분리된 MOS 트랜지스터 Q11 및 Q12가 배치되고 있다. 또한, STI막 ST 상에는 게이트 구조체 GT73이 게이트 배선으로서 배치되어 있다.
MOS 트랜지스터 Q11 및 Q12는 게이트 구조체 GT71 및 GT72와, 게이트 구조체 GT71 및 GT72의 양 사이드의 실리콘 기판(1)의 표면 내에 형성된 소스 드레인층(7)을 가지고 있다. 또한, 소스 드레인층(7)의 표면에는 코발트 실리사이드로 형성된 실리사이드층(61)이 형성되고 있다.
게이트 구조체 GT73은 STI막 ST 상에 형성된 게이트 산화막(2)과 게이트 산화막(2) 상에 형성된 폴리실리콘으로 구성되는 게이트 전극(3)과, 게이트 전극(3) 상에 형성된 상부 질화막(4)과, 상부 질화막(4), 게이트 전극(3), 게이트 산화막(2)의 측면에 접하도록 형성된 측벽 질화막(5)을 가지고 구성되고 있다.
게이트 구조체 GT71 및 GT72는 실리콘 기판(1) 상에 형성된 게이트 산화막(2)과, 게이트 산화막(2) 상에 형성된 폴리 실리콘으로 구성되는 게이트 전극(3)과, 게이트 전극(3) 상에 형성된 실리사이드층(6)과, 실리사이드층(6), 게이트 전극(3), 게이트 산화막(2)의 측면에 접하도록 형성된 측벽 질화막(5)을 가지고 구성되어 있다.
또, 게이트 구조체 GT71 및 GT72의 상부에는 그 윤곽에 따르도록 형성된 산화막(8) 및 질화막(9)이 부분적으로 잔존하고 있다.
그리고, 질화막(9)을 포함하여 게이트 구조체 GT71 ∼ GT73을 덮도록 실리콘 산화막으로 구성되는 층간 절연막(10)이 형성되며, 층간 절연막(10)을 관통하여 STI막 ST를 끼워 병설된 소스 드레인층(7)에 달함과 함께, 게이트 구조체 GT71 및 GT72의 실리사이드층(6)과 게이트 구조체 GT73에 결합하는 컨택트홀 CH14가 형성되고, 컨택트홀 CH14 내에는 예를 들면 텅스텐으로 구성된 도체층 CL14가 매립되며, 게이트 구조체 GT71 및 GT72의 게이트 전극(3)과, MOS 트랜지스터 Q11 및 Q12의 소스 드레인층(7)을 동시에 접속하는 공유 컨택트를 구성하고 있다.
게이트 구조체 GT72는 게이트 전극(3)이 질화막으로 덮어지고 있기 때문에,층간 절연막(10)의 에칭에 의해서 노출하는 것이 방지할 수 있고, 게이트 구조체 GT71 및 GT72의 게이트 전극(3) 및 소스 드레인층(7)과 전기적으로 접속되지는 않는다.
이와 같이, 분리 절연막을 끼워서 병설되며, 그 활성 영역끼리 게이트 전극끼리를 전기적으로 접속하고자 하는 2개의 MOS 트랜지스터 간에 전기적으로 분리하고자 하는 배선이 있는 경우라도, 상기 전기적으로 분리하고자 하는 배선을 질화막으로 덮고, 이것을 덮도록 도체층을 배치함으로써 활성 영역 간 및 게이트 전극 간의 접속을 용이하게 행할 수 있다.
종래는 이러한 경우, 전기적으로 접속하고자 하는 활성 영역 위 그리고 게이트 전극 상에 개개로 컨택트를 설치하고, 상기 컨택트를 층간 절연막 상에 배치한 배선층을 통하여 접속하는 구성으로 하고 있으므로 제조 공정이 복잡해지고 또한 레이아웃에도 규제가 많았지만, 상술한 구성으로 함으로써 제조 공정이 간략화함과 함께 레이아웃의 자유도나 오르며 고집적화도 가능해진다.
또한, 컨택트홀 CH14의 개구 치수는 게이트 구조체 GT71 및 GT72의 배치 간격에 의해서 자기 정합적으로 결정되며, 컨택트홀 CH14의 중첩 마진에 규제되지 않고 게이트 구조체 GT71 및 GT72를 배치할 수 있으며, 게이트 간격을 단축하여 고집적화를 달성할 수 있다. 또, 게이트 간격을 단축한다는 것은 소스 드레인층의 면적이 작아진다는 것이며 접합 용량을 저감하여 동작의 고속화로 이어진다.
또, 도 1에 도시한 SAC 구조 및 사리사이드 구조와 조합하여 이용함으로써 적용 범위를 보다 넓힐 수 있는 것은 물론이다.
또한, 이상 설명한 실시 형태 1 및 그 변형예에서는 상부 질화막(4)은 질화막만의 구성으로 하였지만, 예를 들면 산화막과 질화막의 2층 구조로 해도 좋으며 층간 절연막(10)의 에칭에 있어서 에칭되지 않고, 또한 실리사이드층이 형성되지 않은 구성이면 좋다.
또한, 분리 절연막으로서 STI막 ST를 예시하였지만 이에 한정되지는 않고 LOCOS 막이어도 좋다.
[B. 실시 형태 2]
(B-1. 장치 구성)
도 1에 도시한 게이트 구조체 GT11 및 GT12로 구성되는 SAC 구조는 컨택트홀 CH1의 중첩 마진에 규제되지 않고 게이트 구조체 GT11 및 GT12를 배치할 수 있고, 게이트 간격을 단축하여 고집적화를 달성할 수 있다는 점에서 유효하지만, 게이트 전극(3) 상에 실리사이드층을 갖지 않으므로, 게이트 전극(3)의 저저항화는 기대할 수 없다.
그러나, SAC 구조를 자기 정합 컨택트인 컨택트홀 CH1의 근방에만 한정함으로써 게이트 전극(3)의 저저항화를 도모하는 것은 가능하다.
이하, 본 발명에 따른 실시 형태 2에서 SAC 구조를 자기 정합 컨택트의 근방에만 한정한 구성에 대하여 도 23 및 도 24를 이용하여 설명한다.
도 23은 자기 정합 컨택트의 근방이 구성을 나타내는 평면도이고 활성 영역 AR 상에 평행하게 배치된 게이트 구조체 GT11 및 GT12와, 게이트 구조체 GT11과 GT12 간에 배치된 컨택트홀 CH1과, 게이트 구조체 GT11 및 GT12의 외측의 활성 영역 AR 상에 배치된 컨택트홀 CH21 및 CH22를 나타내고 있다. 또, 컨택트 홀 CH1, CH21 및 CH22는 도 23에 도시한 바와 같은 홈형이나 통상의 원형상이라도 좋다.
그리고, 컨택트홀 CH1의 극히 근방의 영역 X 내의 게이트 구조체 GT11 및 GT12가 상부 질화막(4)을 가지고 영역 X 외의 게이트 구조체 GT11 및 GT12는 실리사이드층(6)을 갖는 구성으로 되어 있다.
도 23에서의 A-A선에서의 단면도를 도 24에 도시한다. 도 24에 도시한 바와 같이 실리콘 기판(1) 상에는 게이트 구조체 GT11 및 GT12가 소정의 간격을 두고 배치되며, 게이트 구조체 GT11 및 GT12의 양 사이드의 실리콘 기판(1)의 표면 내에는소스 드레인층(7)이 형성되며, 소스 드레인층(7)의 표면에는 코발트 실리사이드로 형성된 실리사이드층(61)이 형성되어 있다.
또, 게이트 구조체 GT11 및 GT12의 구성은 도 1을 이용하여 설명하고 있으므로 중복하는 설명은 생략한다.
그리고, 게이트 구조체 GT11 및 GT12를 덮도록 실리콘 산화막으로 구성되는 층간 절연막(10)이 형성되며, 게이트 구조체 GT11 및 GT12 간의 소스 드레인층(7)에 달하도록 층간 절연막(10)을 관통하는 컨택트홀 CH1이 형성되며 또한 게이트 구조체 GT11 및 GT12의 외측 소스 드레인층(7)에 달하도록 컨택트홀 CH21 및 CH22가 형성되어 있다. 또, 활성 영역은 STI막 ST에 의해서 규정되어 있다.
(B-2. 작용 효과)
이와 같이, SAC 구조를, 자기 정합 컨택트인 컨택트홀 CH1의 근방에만 한정하고, 그 외의 부분의 게이트 상에 실리사이드층(6)을 설치함으로써, 게이트 전극(3)의 저저항화를 도모할 수 있으며 고속 동작을 유지하면서 고집적화도 가능해진다.
(B-3. 레이아웃 설계의 일례)
도 23에 도시한 바와 같이, SAC 구조를 자기 정합 컨택트인 컨택트홀 CH1의 근방에만 한정하기 위해서는 레이아웃 설계 단계에서 자기 정합 컨택트의 크기를 나타내는 데이터에 소정의 계수를 걸어서 오버 사이즈 데이터를 작성하고 그것을 영역 X의 크기로 하는 수법을 채용하면 좋다. 또, 소정의 계수는 자기 정합 컨택트와 게이트까지의 거리나 게이트 길이에 맞추어서 여러가지 준비해둔다.
이와 같이, 영역 X의 크기를 자동적으로 설정함으로써 마스크 데이터의 작성 등이 용이해진다.
(B-4. 변형예 1)
도 23을 이용하여 설명한 바와 같이, SAC 구조를, 자기 정합 컨택트인 컨택트홀 CH1의 근방에만 한정하는 구성은 게이트 전극(3)의 저저항화를 도모한다고 하는 관점뿐만아니라, 이중 폴리 실리콘 게이트에서는 PN 접합 경계부에서의 기생 다이오드의 형성을 방지한다고 하는 점에서도 유효하다.
즉, 도 25에 도시한 바와 같이 활성 영역 NR에 N 채널형 MOS 트랜지스터(NMOS 트랜지스터라고 호칭) N1 및 N2가 형성되며, 활성 영역 PR에 P 채널형 MOS 트랜지스터(PMOS 트랜지스터라고 호칭) P1 및 P2가 형성되며, NMOS 트랜지스터 N1의 게이트 구조체 GTN1과 PMOS 트랜지스터 P1의 게이트 구조체 GTP1과, NMOS 트랜지스터 N2의 게이트 구조체 GTN2와 PMOS 트랜지스터 P2의 게이트 구조체 GTP2가 접속된 구성에서 NMOS 트랜지스터 N1, N2 및 PMOS 트랜지스터 P1, P2의 게이트에 각각 N형 불순물 및 P형 불순물이 비교적 고농도로 주입되며 이중 폴리 실리콘 게이트로 되어 있은 경우, 각 트랜지스터의 게이트의 접합 부분은 PN 접합이 되며 거기에 기생 다이오드가 형성될 가능성이 있다.
그래서, NMOS 트랜지스터 N1, N2 및 PMOS 트랜지스터 P1, P2의 게이트의 접합 부분 근방의 영역 W에서는 게이트 상에 실리사이드층을 형성함으로써, 기생 다이오드의 형성을 방지할 수 있다. 또, 자기 정합 컨택트인 컨택트홀 CH31 및 CH41의 근방의 영역 Y 및 영역 Z의 게이트는 SAC 구조로 하고, 실리사이드층은 형성하지 않도록 함으로써 게이트 간격을 짧게 할 수 있는 것은 물론이다.
(B-5. 변형예 2)
이상의 설명에서는 컨택트홀 CH31 및 CH41의 근방 영역 Y 및 영역 Z에서는 게이트를 SAC 구조로 하고 있었지만, 한쪽 컨택트홀의 근방의 게이트만을 SAC 구조로 함으로써 이하에 설명하는 것과 같은 효과를 얻을 수 있다.
도 26은 활성 영역 NR에 형성되는 NMOS 트랜지스터 N3 및 N4, 활성 영역 PR에 형성되는 PMOS 트랜지스터 P3 및 P4의 형성 도중의 상태를 도시한 도면이며, NMOS 트랜지스터 N3의 게이트 구조체 GTN3과 PMOS 트랜지스터 P3의 게이트 구조체 GTP3과, NMOS 트랜지스터 N4의 게이트 구조체 GTN4와 PMOS 트랜지스터 P4의 게이트 구조체 GTP4가 접속된 구성에서 영역 Y의 게이트는 SAC 구조가 되며, 영역 V의 게이트 상에는 실리사이드층도 질화막도 형성되어 있지 않다. 또, 영역 W에서는 게이트 상에 실리사이드층(6)을 형성함으로써 기생 다이오드의 형성을 방지할 수 있다.
도 26의 B-B선 및 C-C선에서의 단면도를 도 27 및 도 28에 도시한다. 도 27에서 게이트 구조체 GTN3 및 GTN4는 실리콘 기판(1) 상에 형성된 게이트 산화막(2)과, 게이트 산화막(2) 상에 형성된 폴리 실리콘으로 구성되는 게이트 전극(3)과, 게이트 전극(3) 상에 형성된 상부 질화막(4)과, 상부 질화막(4), 게이트 전극(3), 게이트 산화막(2)의 측면에 접하도록 형성된 측벽 질화막(5)을 가지고 구성되어 있다.
도 28에서 게이트 구조체 GTP3 및 GTP4는 실리콘 기판(1) 상에 형성된 게이트 산화막(2)과, 게이트 산화막(2) 상에 형성된 폴리 실리콘으로 구성되는 게이트 전극(3)과, 게이트 전극(3), 게이트 산화막(2)의 측면에 접하도록 형성된 측벽 질화막(5)을 가지고 구성되어 있다.
NMOS 트랜지스터 N3 및 N4에서는 게이트 구조체 GTN3 및 GTN4를 마스크로 하여 N형 불순물(인 혹은 비소 등)을 비교적 고농도로 주입하여 소스 드레인층(7)을 형성하고, PMOS 트랜지스터 P3 및 P4에서는 게이트 구조체 GTP3 및 GTP4를 마스크로 하여 P형 불순물(붕소 등)을 비교적 고농도로 주입하여 소스 드레인층(7)을 형성하지만, 이 때 각각의 게이트 전극(3)에도 불순물을 주입함으로써 이중 폴리 실리콘 게이트를 형성할 수 있다.
이중 폴리 실리콘 게이트에서는 게이트 중 불순물의 농도와, 활성화율로 일함수를 설정할 수 있고 임계치를 조정할 수 있다. 그리고, 게이트 상에 실리사이드층을 형성하는지의 여부로 게이트에 주입되는 불순물 농도를 바꿀 수 있으므로 불순물량을 많게 하고자 하는 트랜지스터의 게이트 상에는 게이트 구조체 GTP3 및 GTP4와 같이 실리사이드층도 질화막도 형성하지 않고, 불순물량을 적게 하고 또한 SAC 구조로 하고자 하는 트랜지스터의 게이트 상에는 게이트 구조체 GTN3 및 GTN4와 같이 상부 질화막(4)을 형성한다. 즉, 소스 드레인층을 형성할 때 상부 질화막의 유무에 의해서 게이트 전극 내에 도입하는 불순물량을 제어한다.
이러한 구성으로 함으로써, 예를 들면 게이트 구조체 GTN3 및 GTN4에서의 게이트 전극(3) 중의 불순물 농도는 게이트 구조체 GTP3 및 GTP4의 80% 정도로 하고, NMOS 트랜지스터 N3 및 N4의 임계치를 PMOS 트랜지스터 P3 및 P4보다도 높게 할 수 있다. 물론, 불순물 농도는 NMOS 트랜지스터와 PMOS 트랜지스터로 독립적으로 설정 가능하다.
(C. 실시 형태 3)
이상 설명한 실시 형태 1 및 2에서 SAC 구조를 채용함으로써 게이트 간격을 단축하여 고집적화를 달성할 수 있는 것을 설명하였다. 그래서, SAC 구조를 채용한 경우의 레이아웃의 일례를 도 29에 도시한다.
도 29에서, 활성 영역 AR에 복수의 게이트 구조체 GT90이 평행하게 배열되며 각 게이트 간에 복수의 컨택트홀 CH90이 배치되어 있다.
활성 영역 AR 내에서는 게이트 구조체 GT90은 실리사이드화되어 있지 않고 SAC 구조가 되고 있으며, 활성 영역 AR의 외부 게이트 구조체 GT90 상에는 실리사이드층(6)이 형성되어 있다.
이러한 구성을 채용함으로써, 게이트 간격(피치)을 단축하여 고집적화를 달성할 수 있다. 예를 들면, 종래, 0.7㎛ 피치로 형성하고 있는 트랜지스터를 SAC 구조의 채용에 의해 예를 들면 0.56um 피치 정도로 할 수 있지만, 컨택트홀 CH90을 각 게이트 구조체 GT90 간에 동일 수로 동일하게 배치하면, 컨택트홀 CH90이 밀집하고, 컨택트홀 CH90의 형성 시에 사진 제판 기술을 이용하여 레지스트의 패터닝을 행할 때 근접 효과 등에 의해 패턴 해상에 문제점이 생길 가능성이 있다.
이것을 해소하기 위해서는, 도 30에 도시한 바와 같이 컨택트홀 CH90의 배열 갯수와, 배열 패턴을 게이트 간마다 바꾸도록 하면 된다.
도 30에서는 3개의 컨택트홀 CH90이 배열된 게이트 간과, 2개의 컨택트홀CH90이 배열된 게이트 간이 교대가 되도록 구성되며 컨택트홀 CH90의 밀집도를 낮추게 되어 있다.
이러한 구성을 채용함으로써, 근접 효과 등에 의한 영향을 경감하고 또한 게이트 간격을 단축할 수 있으며 예를 들면 0.50㎛ 피치 정도에까지 축소할 수 있다.
또, 컨택트홀 CH90의 갯수가 감소하여도 게이트 간 즉 소스 드레인층 상에는 실시 형태 1 및 그 변형예에서 설명한 바와 같이, 실리사이드층(6)과 동시에 형성된 실리사이드층이 존재하므로, 컨택트 저항이 극단적으로 커지는 것과 같은 것을 방지할 수 있다.
본 발명에 따른 반도체 장치에 따르면, 구성이 다른 복수의 회로부 예를 들면 SRAM 등의 메모리부와, 논리부를 구비하는 반도체 장치에서 메모리부에서 제1 게이트 구조체에 기초하는 자기 정합 컨택트 구조와, 제2 게이트 구조체에 기초하는 사리사이드 구조를 병설함으로써, 고집적화를 달성할 수 있음과 함께 동작의 고속화도 달성할 수 있다. 또한, 논리부에서 상술한 바와 같은 자기 정합 컨택트 구조와 사리사이드 구조를 병설함으로써 고속 동작을 유지하면서 고집적화도 가능해진다.
본 발명에 따른 반도체 장치에 따르면, 병렬 배치된 제1 게이트 구조체에 기초하여 자기 정합 컨택트 구조를 얻을 수 있으며 게이트 간격을 단축하여 고집적화를 달성할 수 있다.
본 발명에 따른 반도체 장치에 따르면, 제2 게이트 구조체에 기초하여 공유 컨택트를 구성할 수 있고, 제2 게이트 구조체의 실리사이드층 즉 게이트 전극과 반도체 기판 즉 활성 영역과의 접속을 위한 구성을 단순화할 수 있다.
본 발명에 따른 반도체 장치에 따르면, 병렬 배치된 제2 게이트 구조체 중 한쪽에 기초하여 공유 컨택트를 구성할 수 있으며, 제2 게이트 구조체의 실리사이드층 즉 게이트 전극과 반도체 기판 즉 활성 영역과의 접속을 위한 구성을 단순화할 수 있다.
본 발명에 따른 반도체 장치에 따르면, 게이트 배선이 되는 분리 절연막 상의 제2 게이트 구조체에서 실리사이드층을 배치함으로써, 제2 게이트 구조체의 저항을 내릴 수 있다.
본 발명에 따른 반도체 장치에 따르면, 분리 절연막을 끼워서 병설되며, 전기적으로 분리된 소스 드레인층과, 제2 게이트 구조체의 실리사이드층 즉 게이트 전극을 전기적으로 접속하기 위한 구성을 단순화할 수 있다.
본 발명에 따른 반도체 장치에 따르면, 도체층이 중앙 게이트 구조체를 덮게 되지만, 제1 게이트 구조체의 게이트 전극은 절연막으로 덮어지고 있으므로, 제1 사이드 및 제2 사이드의 게이트 구조체와는 전기적으로 독립하여 존재할 수 있고 레이아웃의 자유도가 오르고 고집적화도 가능해진다.
본 발명에 따른 반도체 장치에 따르면, 전기적으로 접속하고자 하는 배선 간에 전기적으로 분리하고자 하는 배선이 있는 경우라도 상기 전기적으로 분리하고자 하는 배선을 절연막으로 덮고, 이것을 덮도록 도체층을 배치함으로써, 전기적으로 접속하고자 하는 배선 간의 접속을 용이하게 행할 수 있다. 종래는 이러한 경우, 전기적으로 접속하고자 하는 배선 상에 개개로 컨택트를 설치하고, 상기 컨택트를 층간 절연막 상에 배치한 배선층을 통하여 접속하는 구성으로 하고 있었으므로 제조 공정이 복잡해지며 또한 레이아웃에도 규제가 많았지만, 본 발명의 구성으로 함으로써, 제조 공정이 간략화함과 함께 레이아웃의 자유도가 오르고 고집적화도 가능해진다.
본 발명에 따른 반도체 장치에 따르면, 분리 절연막을 끼워서 병설되며, 전기적으로 접속하고자 하는 소스 드레인층 간에 전기적으로 분리하고자 하는 배선이 있는 경우라도 상기 전기적으로 분리하고자 하는 배선을 절연막으로 덮고, 이것을 덮도록 도체층을 배치함으로써, 소스 드레인층 간의 접속을 용이하게 행할 수 있다. 종래는 이러한 경우, 전기적으로 접속하고자 하는 소스 드레인층 상에 개개로 컨택트를 설치하고, 상기 컨택트를 층간 절연막 상에 배치한 배선층을 통하여 접속하는 구성으로 하고 있었으므로 제조 공정이 복잡해지며 또한 레이아웃에도 규제가 많았지만, 본 발명의 구성으로 함으로써 제조 공정을 간략화할 수 있슴과 함께, 레이아웃의 자유도가 오르고 고집적화도 가능해진다.
본 발명에 따른 반도체 장치에 따르면, 전기적으로 접속하고자 하는 배선과 소스 드레인층 간에 전기적으로 분리하고자 하는 배선이 있는 경우라도, 상기 전기적으로 분리하고자 하는 배선을 절연막으로 덮고, 이것을 덮도록 도체층을 배치함으로써, 전기적으로 접속하고자 하는 배선과 소스 드레인층과의 접속을 용이하게 행할 수 있다. 종래는 이러한 경우, 전기적으로 접속하고자 하는 배선 및 소스 드레인층 상에 개개로 컨택트를 설치하고, 상기 컨택트를 층간 절연막 상에 배치한 배선층을 통하여 접속하는 구성으로 하고 있었으므로 제조 공정이 복잡해지며 또한 레이아웃에도 규제가 많았지만, 본 발명의 구성으로 함으로써, 제조 공정을 간략화할 수 있슴과 함께, 레이아웃의 자유도가 오르며 고집적화도 가능해진다.
본 발명에 따른 반도체 장치에 따르면 분리 절연막을 끼워서 병설되며, 소스 드레인층끼리 게이트 전극끼리를 전기적으로 접속하고자 하는 2개의 MOS 트랜지스터 간에 전기적으로 분리하고자 하는 배선이 있는 경우라도 상기 전기적으로 분리하고자 하는 배선을 절연막으로 덮고, 이것을 덮도록 도체층을 배치함으로써, 소스 드레인 층간 및 게이트 전극 간의 접속을 용이하게 행할 수 있다. 종래는 이러한 경우, 전기적으로 접속하고자 하는 소스 드레인층 위 그리고 게이트 전극 상에 개개로 컨택트를 설치하고, 상기 컨택트를 층간 절연막 상에 배치한 배선층을 통하여 접속하는 구성으로 하고 있었으므로 제조 공정이 복잡해지며 또한 레이아웃에도 규제가 많았지만, 본 발명의 구성으로 함으로써, 제조 공정을 간략화할 수 있슴과 함께 레이아웃의 자유도가 오르며 고집적화도 가능해진다.
본 발명에 따른 반도체 장치에 따르면, 병렬 배치된 제1 게이트 구조체로 구성되는 자기 정합 컨택트 구조를 자기 정합 컨택트의 근방에만 한정하고, 자기 정합 컨택트의 근방 영역밖에서는 병렬 배치된 제1 게이트 구조체에 연속하여 제2 게이트 구조체 즉 실리사이드층을 구비한 게이트를 배치함으로써, 게이트 전극의 저저항화를 도모할 수 있고 고속 동작을 유지하면서 고집적화도 가능해진다.
본 발명에 따른 반도체 장치에 따르면, 제1 게이트 구조체가 이중 폴리 실리콘 게이트인 경우에 도전형이 다른 MOS 트랜지스터의 게이트끼리를 접속한 구성이어도, 자기 정합 컨택트의 근방 영역 외에서는 병렬 배치된 제1 게이트 구조체에 연속하여 제2 게이트 구조체 즉 실리사이드층을 구비한 게이트를 배치함으로써, 도전형이 다른 불순물이 주입된 2종류의 게이트의 접합부에서 기생 다이오드의 형성을 방지할 수 있다.
본 발명에 따른 반도체 장치에 따르면, 자기 정합 컨택트 구조를 채용한 경우의 컨택트홀의 평면적인 배치 패턴을 소스 드레인층 중 인접하는 것끼리로는 엇갈려서 배열이 되도록 설정함으로써, 컨택트홀의 밀집도가 저하하고, 컨택트홀의 형성 시에 사진 제판 기술을 이용하여 레지스트의 패터닝을 행할 때에 근접 효과 등에 의해 패턴 해상에 문제점이 생기는 것을 저감할 수 있고 게이트 간격을 더 단축할 수 있다.
본 발명에 따른 반도체 장치에 따르면, 소스 드레인층의 상부에, 실리사이드층을 더 구비함으로써 소스 드레인층과 컨택트부와의 컨택트 저항을 저감할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에 따르면, 실리사이드층의 형성을 방지하는 상부 질화막이 되는 질화막을 미리 게이트 전극층 상에 선택적으로 형성하고, 그 위에 산화막의 마스크를 형성함으로써 실리사이드층이 형성되지 않은 게이트를 임의의 위치에 선택적으로 비교적 간단한 공정으로 형성할 수 있다.
본 발명에 따른 반도체 장치의 제조 방법에 따르면, 소스 드레인층 상에도 실리사이드층을 동시에 형성할 수 있고, 소스 드레인층과 컨택트부와의 컨택트 저항을 저감한 구성을 용이하게 얻을 수 있다.

Claims (2)

  1. 반도체 기판 상에 형성되며, 각각 구성이 다른 복수의 회로부를 구비한 반도체 장치에 있어서,
    상기 복수의 회로부는 각각이,
    상기 반도체 기판 위 그리고 상기 반도체 기판 상에 배치된 분리 절연막 위 중 적어도 한쪽에 배치된 제1 및 제2 게이트 구조체와,
    상기 제1 및 제2 게이트 구조체를 덮는 층간 절연막과,
    상기 층간 절연막을 관통하여 상기 반도체 기판 위 그리고 상기 분리 절연막 상 위 중 적어도 한쪽에 도달하는 복수의 컨택트
    를 구비하며,
    상기 제1 게이트 구조체는,
    제1 게이트 산화막과,
    상기 제1 게이트 산화막 상에 형성된 제1 게이트 전극과,
    상기 제1 게이트 전극 상에 형성된 상부 절연막과,
    상기 상부 절연막, 상기 제1 게이트 전극, 상기 제1 게이트 산화막의 측면에 형성된 제1 측벽 절연막을 구비하고,
    상기 제2 게이트 구조체는,
    제2 게이트 산화막과,
    상기 제2 게이트 산화막 상에 형성된 제2 게이트 전극과,
    상기 제2 게이트 전극 상에 형성된 실리사이드층과,
    상기 실리사이드층, 상기 제2 게이트 전극, 상기 제2 게이트 산화막의 측면에 형성된 제2 측벽 절연막을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판 상에 형성되며, 각각 구성이 다른 복수의 회로부를 구비하고, 상기 복수의 회로부가 각각 상기 반도체 기판 위 그리고 상기 반도체 기판 상에 배치된 분리 절연막 위 중 적어도 한쪽에 배치된 제1 및 제2 게이트 구조체를 구비한 반도체 장치의 제조 방법에 있어서,
    (a) 반도체 기판 상에 산화막을 형성하는 공정과,
    (b) 상기 산화막 상에 게이트 전극층을 형성하는 공정과,
    (c) 상기 제1 게이트 구조체의 형성 위치에 대응한 상기 게이트 전극층 상에 선택적으로 질화막을 형성하는 공정과,
    (d) 상기 질화막 및 상기 제2 게이트 구조체의 형성 위치에 대응한 상기 게이트 전극층 상에 선택적으로 산화막의 마스크를 형성하는 공정과,
    (e) 상기 산화막의 마스크를 이용하여 상기 질화막, 상기 게이트 전극층을 에칭한 후, 상기 산화막의 마스크 및 상기 산화막을 선택적으로 제거하여, 상기 제1 게이트 구조체의 형성 위치에 대응하여 제1 게이트 산화막과, 상기 제1 게이트 산화막 상에 형성된 제1 게이트 전극과, 상기 제1 게이트 전극 상에 형성된 상부 질화막을 형성함과 동시에, 상기 제2 게이트 구조체의 형성 위치에 대응하여 제2 게이트 산화막과, 상기 제2 게이트 산화막 상에 형성된 제2 게이트 전극을 형성하는 공정과,
    (f) 상기 상부 질화막, 상기 제1 게이트 전극, 상기 제1 게이트 산화막의 측면에 제1 측벽 질화막을 형성하여 상기 제1 게이트 구조체를 형성함과 동시에, 상기 제2 게이트 전극 및 상기 제2 게이트 산화막의 측면에 제2 측벽 질화막을 형성하는 공정과,
    (g) 상기 제2 게이트 전극의 상부에 실리사이드층을 형성하여 상기 제2 게이트 구조체를 형성하는 공정
    을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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