CN113380827A - 存储器件及其形成方法 - Google Patents

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Abstract

一种用于形成存储器件的方法，包括：在衬底上方依次形成第一层堆叠件和第二层堆叠件，其中第一层堆叠件和第二层堆叠件中的每个包括在衬底上方依次形成的介电层、沟道层和源极/漏极层；形成延伸穿过第一层堆叠件和第二层堆叠件的开口，其中，开口包括在第一层堆叠件和第二层堆叠件的边界内的第一开口，以及从第二层堆叠件的侧壁向第一开口延伸的第二开口；通过用介电材料取代由开口暴露的源极/漏极层的部分来形成内间隔层；用铁电材料加衬开口的侧壁；以及通过用导电材料填充开口，在第一开口中形成第一栅电极并在第二开口中形成伪栅电极。本发明的实施例还涉及一种存储器件。

Description

存储器件及其形成方法
技术领域
本发明通常涉及半导体存储器件及其形成方法，并且在特定实施例中，涉及具有铁电材料的三维存储器件。
背景技术
半导体器件用于各种电子应用，诸如个人计算机、手机、数码相机和其他电子设备。半导体器件通常通过在半导体衬底上方顺序地沉积材料的绝缘或介电层、导电层和半导体层，并使用光刻和蚀刻技术图案化各种材料层以在其上形成电路组件和元件来制造。
半导体工业继续通过不断减小最小部件尺寸来提高各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，从而允许将更多组件集成到给定区域中。然而，随着最小部件尺寸的减小，出现了应解决的其他问题。
发明内容
根据本发明实施例的一个方面，提供了一种用于形成存储器件的方法，方法包括：在衬底上方形成第一层堆叠件，第一层堆叠件包括在衬底上方依次形成的第一介电层、第一沟道层和第一源极/漏极层；在第一层堆叠件上方形成第二层堆叠件，第二层堆叠件包括在第一层堆叠件上方依次形成的第二介电层、第二沟道层和第二源极/漏极层；形成延伸穿过第一层堆叠件和第二层堆叠件的开口，其中，第一开口被第一层堆叠件围绕，第二开口延伸到第一层堆叠件的第一侧壁；用第一介电材料取代由开口暴露的第一源极/漏极层的第一部分和第二源极/漏极层的第二部分；在取代之后，用铁电材料加衬开口的侧壁；在加衬开口的侧壁之后，用导电材料填充开口，以在第一开口中形成第一栅电极，并在第二开口中形成第二栅电极；在填充开口之后，形成延伸穿过第一层堆叠件和第二层堆叠件的沟槽和凹槽，其中，沟槽将第一栅电极一分为二，其中凹槽的形成移除第二栅电极和围绕第二栅电极的铁电材料；以及用第二介电材料填充沟槽和凹槽。
根据本发明实施例的一个方面，提供了一种用于形成存储器件的方法，方法包括：在衬底上方依次形成第一层堆叠件和第二层堆叠件，其中，第一层堆叠件和第二层堆叠件具有相同的结构，结构包括在衬底上方依次形成的介电层、沟道层和源极/漏极层；形成延伸穿过第一层堆叠件和第二层堆叠件的多个开口，其中，多个开口包括：第一层堆叠件和第二层堆叠件边界内的第一开口；以及从第二层堆叠件的侧壁向第一开口延伸的第二开口；通过用第一介电材料取代由开口暴露的源极/漏极层的部分来形成内间隔层；用铁电材料加衬开口的侧壁；以及通过用导电材料填充开口，在第一开口中形成第一栅电极，并在第二开口中形成伪栅电极。
根据本发明实施例的又一个方面，提供了一种存储器件，包括：层堆叠件，位于衬底上方，其中，层堆叠件包括介电层、介电层上方的沟道层和沟道层上方的源极/漏极层；第一栅电极和第二栅电极，延伸穿过层堆叠件；介电材料，延伸穿过层堆叠件，其中，介电材料的第一部分在第一栅电极和第二栅电极之间，介电材料的第二部分从层堆叠件的侧壁向第一栅电极和第二栅电极延伸，并且介电材料的第二部分与介电材料的第一部分间隔开；铁电材料，延伸穿过层堆叠件，其中，铁电材料沿着第一栅电极的侧壁和第二栅电极的侧壁延伸；以及内间隔层，设置在与源极/漏极层离衬底相同距离处，其中，内间隔层围绕第一栅电极、第二栅电极、介电材料和铁电材料，其中，内间隔层将源极/漏极层分成第一源极/漏极区和与第一源极/漏极区隔开的第二源极/漏极区。
附图说明
为了更完整地理解本发明的实施例及其优点，现在结合附图参考以下描述，其中：
图1示出了实施例中具有集成存储器件的半导体器件的截面图；
图2-图9、图10A、图10B、图10D、图10E、图10F、图10G、图10H、图11和图12示出了在实施例中在制造不同阶段中的三维存储器件的不同视图；
图10C示出了在实施例中图10B的三维存储器件的铁电材料的电极化方向的切换；
图13示出了另一实施例中的三维存储器件的透视图；
图14示出了又一实施例中的三维存储器件的透视图；
图15示出了实施例中的三维存储器件的等效电路图；以及
图16示出了在一些实施例中形成存储器件的方法的流程图。
具体实施方式
以下公开提供了用于实现本发明的不同部件的许多不同的实施例或示例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例，并非旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包含第一部件和第二部件直接接触形成的实施例，并且也可以包含在第一部件和第二部件之间可以形成另外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。在本文的整个讨论中，除非另有说明，否则不同附图中的相同或相似参考数字表示通过使用相同或相似材料的相同或相似工艺形成的相同或相似部件。
在一些实施例中，一种用于形成存储器件的方法包括：在衬底上方依次形成第一层堆叠件和第二层堆叠件，其中第一层堆叠件和第二层堆叠件中的每个包括在衬底上方依次形成的介电层、沟道层和源极/漏极层；形成延伸穿过第一层堆叠件和第二层堆叠件的开口，其中开口包括在第一层层堆叠件和第二层堆叠件的边界内的第一开口，以及从第二层堆叠件的侧壁向第一开口延伸的第二开口；通过用介电材料取代由开口暴露的源极/漏极层的部分来形成内间隔层；用铁电材料加衬开口的侧壁；以及通过用导电材料填充开口，在第一开口中形成第一栅电极，在第二开口中形成伪栅电极。
图1示出了实施例中具有集成存储器件123(例如，123A和123B)的半导体器件100的截面图。在所示的实施例中，半导体器件100是具有集成在半导体后道工序(BEOL)工艺中的三维(3D)存储器件123的鳍式场效应晶体管(FinFET)器件。为了避免混乱，3D存储器件123的细节没有在图1中示出，但是将在下文中讨论。
如图1所示，半导体器件100包括用于形成不同类型电路的不同区域。例如，半导体器件100可以包括用于形成逻辑电路的第一区域110，并且可以包括用于形成例如外围电路、输入/输出(I/O)电路、静电放电电路(ESD)和/或模拟电路的第二区域120。用于形成其他类型电路的其他区域是可能的，并且完全旨在包括在本发明的范围内。
半导体器件100包括衬底101。衬底101可以是体衬底，诸如掺杂或未掺杂的硅衬底，或者绝缘体上半导体(SOI)衬底的有源层。半导体衬底101可以包括其它半导体材料，诸如锗；包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟，砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或其组合。也可使用其他衬底，诸如多层或梯度衬底。
在半导体制造的前道工序(FEOL)工艺中，诸如晶体管、电阻器、电容器、电感器、二极管等的电子元件形成在衬底101中或衬底101上。在图1的示例中，半导体鳍片103(也称为鳍片)形成为突出在衬底101之上。诸如浅沟槽隔离(STI)区的隔离区105形成在半导体鳍片103之间或周围。栅电极109形成在半导体鳍片103上方。栅极间隔111沿着栅电极109的侧壁形成。诸如外延源极/漏极区的源极/漏极区107形成在栅电极109的相对侧。诸如栅极接触件件和源极/漏极接触件件的接触件113形成在相应的下层导电部件(例如，栅电极109或源极/漏极区域107)上方并与其电耦合。诸如层间介电(ILD)层的一个或多个介电层117，形成在衬底101上方以及半导体鳍103和栅电极109周围。其他导电部件，诸如导电线115，也可以形成在一个或多个介电层117中。图1中的FinFET可以通过本领域已知或使用的任何合适的方法形成，这里不再重复细节。
仍然参考图1，可以是蚀刻停止层(ESL)的介电层119形成在一个或多个介电层117上方。在实施例中，介电层119尽管可以替代地使用由诸如氮化物、碳化物、硼化物、它们的组合等的其他介电材料以及诸如低压化学气相沉积(LPCVD)、PVD等的可替代技术来形成，但是介电层119使用等离子体增强物理气相沉积(PECVD)由氮化硅形成。接下来，在介电层119上方形成介电层121。介电层121可以是通过合适的诸如PVD、CVD等方法形成的任何合适的介电材料，诸如氧化硅、氮化硅等。一个或多个存储器件123A，每个存储器件包括多个存储器单元，形成在介电层121中，并耦合到介电层121中的导电部件(例如，通孔124和导电线125)。下文将详细论述图1中的存储器件123的各种实施例，例如存储器件200、存储器件200A和存储器件200B。
图1还示出了形成在存储器件123A上方的第二层存储器件123B。存储器件123A和123B可以具有相同或相似的结构，并且可以统称为存储器件123或3D存储器件123。作为非限制性示例，图1的示例示出了两层存储器件123。存储器件123的其它层数也是可能的，诸如一层、三层或更多层，并且完全旨在包括在本发明的范围内。存储器件123的一层或多层统称为半导体器件100的存储区域130，并且可以在半导体制造的后道工序(BEOL)工艺中形成。存储器件123可以在BEOL工艺中在半导体器件100内的任何合适的位置形成，例如在第一区域110上(例如，直接在其上方)、在第二区域120上方或在多个区域上方。
在图1的示例中，存储器件123占据半导体器件100的存储区域130的一些区域，但不是全部，因为诸如导电线125和通孔124的其他部件可以形成在存储区域130的其他区域中，用于连接到存储区域130上方和下方的导电部件。在一些实施例中，为了形成存储器件123A或存储器件123B，形成诸如图案化光刻胶层的掩模层以覆盖存储区域130的一些区域，而存储器件123A或存储器件123B形成在由掩模层暴露的存储区域130的其他区域中。在形成存储器件123后，然后移除掩模层。
仍然参考图1，在形成存储区域130之后，在存储区域130上方形成互连结构140，该互连结构140包括介电层121和介电层121中的导电部件(例如，通孔124和导电线125)。互连结构140可以电连接形成在衬底101中/上的电子元件，以形成功能电路。互连结构140还可以将存储器件123电耦合到形成在衬底101中/上的组件，和/或将存储器件123耦合到形成在互连结构140上方的用于与外部电路或外部器件连接的导电焊盘。互连结构的形成在本领域中是已知的，因此这里不再重复细节。
在一些实施例中，存储器件123例如通过通孔124和导电线125电耦合到形成在衬底50上的电组件(例如，晶体管)，并且在一些实施例中，由半导体器件100的功能电路控制或访问(例如，写入或读取)。此外，或者替代地，在一些实施例中，存储器件123电耦合到形成在互连结构140的顶部金属层上方的导电垫，在这种情况下，存储器件123可以由外部电路(例如，另一半导体器件)直接控制或访问，而不涉及半导体器件100的功能电路。尽管在图1的示例中，在存储器件123上方形成了另外的金属层(例如，互连结构140)，但是存储器件123可以形成在半导体器件100的顶部(例如，最顶部)金属层中，这些和其他变化完全旨在包括在本发明的范围内。
在实施例中，图2-图9、图10A、图10B、图10D、图10E、图10F、图10G、图10H、图11和图12示出了在制造的不同阶段的三维(3D)存储器件200的不同视图(例如，透视图、截面图)。3D存储器件200是具有铁电材料的三维存储器件，并且可以是例如3D或NOR型存储器件。3D存储器件200可以用作图1中的存储器件123A和123B。注意，为了简单起见，在附图中没有示出3D存储器件200的所有部件。
现在参考图2，其示出了制造早期阶段的存储器件200的透视图。如图2所示，层堆叠件202A、层堆叠件202B和层堆叠件202C相继形成在衬底101上方(图2中未示出，但图1中示出)。层堆叠件202A、层堆叠件202B和层堆叠件202C在这里可以统称为层堆叠件202。在所示实施例中，层堆叠件202A、层堆叠件202B和层堆叠件202C具有相同的分层结构。例如，每个层堆叠件202包括介电层201、介电层201上方的沟道层203以及沟道层203上方的源极/漏极层205。
在一些实施例中，为了形成层堆叠件202A，通过使用诸如PVD、CVD、原子层沉积(ALD)等的合适的沉积方法在衬底101(参见图1)上方沉积合适的诸如氧化硅、氮化硅等的介电材料来形成介电层201。接下来，在介电层201上方形成沟道层203。在一些实施例中，沟道层203由诸如半导体材料的合适的沟道材料形成。半导体材料的示例包括非晶硅(a-Si)、多晶硅(poly-Si)等。在一些实施例中，沟道层203是诸如铟镓锌氧化物(IGZO)、氧化锌(ZnO)、铟钨氧化物(IWO)等的氧化物半导体(也可以称为半导体氧化物)。沟道层203可以通过例如PVD、CVD、ALD、其组合等来形成。接下来，在沟道层203上方形成源极/漏极层205。在一些实施例中，使用合适的诸如PVD、CVD、ALD、溅射、电镀等方法，源极/漏极金属层205由诸如Al、Ti,、TiN、W、Mo或氧化铟锡(ITO)的金属或含金属材料来形成。因此，源极/漏极层205也可以称为源极/漏极金属层205。
在一些实施例中，取决于所形成的器件的类型(例如，N型或P型)，源极/漏极金属层205可以由N型金属或P型金属形成。在一些实施例中，Sc、Ti、Cr、Ni、Al等用作形成源极/漏极金属层205的N型金属。在一些实施例中，Nb、Pd、Pt、Au等用作形成源极/漏极金属层205的P型金属。N型金属层或P型金属层可以由合适的诸如PVD、CVD、ALD、溅射、电镀等的形成方法来形成。
如图1所示，在形成层堆叠件202A之后，可以重复形成层堆叠件202A的工艺以在层堆叠件202A上方依次形成层堆叠件202B和层堆叠件202C。在形成层堆叠件202A、层堆叠件202B和层堆叠件202C之后，在层堆叠件202C上方形成介电层201T。在图示的实施例中，介电层201T由与层堆叠件202中的介电层201相同的介电材料形成，因此在后续的论述中也可以称为介电层201。
接下来，在图3中，形成开口207，其延伸穿过层堆叠件202A、层堆叠件202B、层堆叠件202C和层堆叠件202C上方的介电层201。可以使用光刻和蚀刻技术来形成开口207。开口207包括第一开口207A，其形成在层堆叠件202的边界(例如，周界或侧壁)内，使得每个第一开口207A被层堆叠件202包围(例如，环绕)。开口207还包括第二开口207B，其延伸至层堆叠件202的周边(例如，侧壁)。换句话说，第二开口207B没有被层堆叠件202完全包围。反而，第二开口207B被层堆叠件202部分包围。图3中的开口207B示为浅开口(例如，从层堆叠件202的侧壁向开口207A延伸浅的深度)，为了清楚地示出在开口207B内部形成的部件，开口207B可以比所示的更深(例如，参见图9)。在图3的示例中，每个第一开口207A具有俯视的矩形和四个侧壁，第二开口207B具有俯视的U形和三个侧壁。在图3中，开口207排成一列，相邻的开口207间隔开距离W1。在一些实施例中，距离W1在大约10nm和大约50nm之间。
接下来，在图4中，由开口207暴露(例如，面对)的部分源极/漏极层205被移除以形成凹陷209。例如，使用对源极/漏极层205的材料具有选择性(例如，具有较高蚀刻速率)的蚀刻剂的各向同性蚀刻工艺可用于移除源极/漏极层205面向开口207的部分，使得源极/漏极层205从开口207的侧壁横向凹陷，而基本上不蚀刻其他材料。在一些实施例中，各向同性蚀刻工艺中使用的蚀刻剂是SC1溶液，其是去离子水、NH3和H2O2的混合物。在源极/漏极层205凹陷之前和之后，在源极/漏极层205的侧壁位置之间测量的凹陷209的宽度W2在大约1nm和大约5nm之间。在所示实施例中，宽度W2大于或等于W1的一半(例如，W2≥0.5×W1)。因为源极/漏极层205在所有方向上从开口207的侧壁横向凹陷，并且因为W2大于或等于W1的一半，所以源极/漏极层205在相邻开口207之间的部分被完全移除。结果，随后形成的内间隔层211(见图10G)完全填充了相邻开口207之间的空间(或者等效地，沿着开口207的侧壁在随后形成的铁电材料213之间)。
注意，在本文的论述中，层堆叠件202A、层堆叠件202B或层堆叠件202C的侧壁包括该层堆叠件的所有组成层(例如，201、203和205)的对应侧壁。例如，被开口207暴露的层堆叠件202A的侧壁包括被开口207暴露的介电层201的对应侧壁、沟道层203的对应侧壁以及源极/漏极层205的对应侧壁。在所示实施例中，在凹陷源极/漏极层205之前，层堆叠件202的组成层(例如，201、203和205)的相应侧壁沿着相同的垂直平面对准。在所示实施例中，在凹陷源极/漏极层205以形成凹陷209之后，层堆叠件202的介电层201和沟道层203的相应侧壁沿着相同的垂直平面对准。
接下来，在图5中，在开口207中形成(例如，共形形成)内间隔层211，以加衬开口207的侧壁和底部。内间隔层211也可以在图5中最上面的介电层201的上表面上方形成。内间隔层211使用合适的诸如CVD、PVD、ALD等的方法由合适的诸如氮化硅(SiN)、氮化硅碳(SiCN)、氮氧化硅碳(SiCON)等的介电材料形成。例如，内间隔层211的厚度可以在大约1nm和大约5nm之间。如图5所示，内间隔层211填充凹陷209。
接下来，在图6中，沿着开口207的侧壁和开口207的底部的内间隔层211的部分被移除，例如通过诸如等离子蚀刻的各向异性蚀刻工艺。执行各向异性蚀刻工艺以从开口207的侧壁和底部移除部分内间隔层211，并从最顶层介电层201(如果形成的话)的上表面移除内间隔层211。在各向异性蚀刻工艺之后，凹陷209中的内间隔层211保留，并且也可以称为内间隔层211。在图6的示例中，面向开口207的内间隔层211的侧壁与介电层201的相应侧壁和沟道层203的相应侧壁对准。在一些实施例中，内间隔层211可以有利地降低所形成的器件的寄生电容。
接下来，在图7中，在开口207中形成(例如，共形形成)铁电材料213，以加衬开口207的侧壁和底部。铁电材料213也可以在图7中最上面的介电层201的上表面上方形成。在实施例中，铁电材料213是由Al、Si、Zr、La、Gd、或Y掺杂的氧化铪(HfO2)。在一些实施例中，诸如HZO、HSO、HfSiO、HfLaO、HfZrO2、或ZrO2的铁电材料用作铁电材料213。可以使用合适的诸如PVD、CVD、ALD等的形成方法来形成铁电材料213。接下来，可以执行各向异性蚀刻工艺，以从最上面的介电层201(如果形成的话)的上表面和从开口207的底部移除铁电材料213。
接下来，在图8中，形成诸如Al、W、Mo、TiN、TaN、其组合或其多层的导电材料(也称为栅极材料或栅极金属)，以填充开口207。栅极材料可以通过合适的诸如PVD、CVD、ALD、电镀等的方法形成。在形成栅极材料之后，可以执行平坦化工艺，例如化学机械平坦化(CMP)，以从最上面的介电层201的上表面移除栅极材料的多余部分，并且开口207中的栅极材料的剩余部分形成栅电极212(例如，212A和212B)。栅电极212包括形成在第一开口207A中的第一栅电极212A(见图3)，以及形成在第二开口207B中的第二栅电极212B。在后续的工艺中，第二栅电极212B被移除，因此，第二栅电极212B也被称为伪栅电极。
接下来，在图9中，开口217(例如，217A和217B)形成为延伸穿过最上面的介电层201和层堆叠件202。可以使用光刻和蚀刻技术来形成开口217。开口217包括形成在第一栅电极212A中的沟槽217A(也可以称为槽形开口271A)，以及形成在第二栅电极212B(见图8)和第二栅电极212B周围的铁电材料213的位置处的凹槽217B。换句话说，凹槽217B的形成移除了图8的第二栅电极212B和第二栅电极212B周围的铁电材料213。图9中的凹槽217B从层堆叠件202的侧壁向栅电极延伸。
注意，沟槽217A中的每一个将相应的第一栅电极212A分成(例如，切割或分成两个分开的部分)两个分开的栅电极215(也称为一对的栅电极215)。因此，栅电极215的数量是第一栅电极212A的两倍。此外，每个沟槽217A还将每个第一栅电极212A周围的铁电材料213一分为二。注意，在图9的例子中，沟槽217A终止在铁电材料213的外侧壁213S1和213S2处。凹槽217B在凹槽217B的相对侧壁之间具有宽度W3。例如，宽度W3可以在例如50nm和大约150nm之间。在图9的示例中，开口217排成一行，使得凹槽217B的相对侧壁与沟槽217A的相应相对侧壁对准，沟槽217A的相应相对侧壁与铁电材料213的外侧壁213S1/213S2对准。
接下来，在图10A中，形成介电材料219来填充开口217。介电材料219可以是例如氧化硅、氮化硅等，通过诸如CVD、PVD、ALD等合适的方法形成。可以执行诸如CMP的平坦化工艺，以从最上面的介电层201的上表面移除介电材料219的多余部分。介电材料219因此形成隔离区域，该隔离区域将每对栅电极215彼此电隔离。
图10B示出了图10A的存储器件200的部分的透视图。特别地，图10B示出了图10A中虚线框220内的存储器件200的切除部分。为简单起见，在图10B中仅示出了与层堆叠件202C的层位于相同水平(例如，距衬底101的距离)的存储器件200的部分。
如图10B所示，介电材料219将每个第一栅电极212A(见图8)切割成一对栅电极215。铁电材料213沿着栅电极215的侧壁延伸，并且设置在栅电极215和相应的沟道层203之间。图10B中的虚线221示出了在3D存储器件200的操作期间，例如，当栅极电压施加在栅电极215上时，在沟道层203中形成的沟道区。图10B中的箭头216示出了源极/漏极区域(参见图10G中的205A/205B)之间的示例电流流动方向，其在图10B的切除部分之外(例如，在其前面和后面)。
图10C示出了三维存储器件200的铁电材料213的电极化方向的切换。图10B的虚线框218内的三层不同材料(例如，215、213和203)在图10C的左侧示出。图10C示出了当切换施加到铁电材料213的电场(E-场)的方向时，铁电材料213的极化方向相应地切换，如图10C所示。例如，通过在栅电极215和相应的源极/漏极层205之间施加电压，可以向图10C中的铁电材料213施加电场，该源极/漏极层205电耦合到(例如，在其上方并接触)图10C中的沟道层203。例如，可以通过源极/漏极接触件件227向3D存储器件200的阶梯形区域(例如，参见图12)中的源极/漏极区域205施加电压。
图10D和10E分别示出了图10A的3D存储器件200沿着截面A-A和B-B的截面图。图10D示出了层堆叠件202A、层堆叠件202B和层堆叠件202C，以及最上面的介电层201。图10E示出了3D存储器件200沿着截面B-B的截面图。在图10E中，每对栅电极215被其间的介电材料291分开。铁电材料213沿着栅电极215的侧壁延伸。
注意，在图10E的截面图中，每个层堆叠件202中的源极/漏极层205由内间隔层211代替。如图10E所示，内间隔层211填充沿着相邻栅电极215的侧壁设置的铁电材料213之间的空间，并且具有宽度W1。换句话说，在图10E的截面图中看不到源极/漏极层205。回想一下，凹陷209的宽度W2(见图4)大于或等于相邻开口207之间距离W1的一半。结果，内间隔211填充凹陷209并完全填充相邻开口207之间的空间。注意，在图10E中，面向内间隔层211的铁电材料213的侧壁与形成凹陷209之前的开口207的侧壁处于相同的位置。
图10E中的虚线221(也在图10B中示出)示出了在3D存储器件200的操作期间形成的沟道区。在图10E的截面图中，电流沿着沟道区流入和流出纸张。图10E进一步示出了多个存储器单元223，其中每个存储器单元223包括存储器单元223的区域内的各种层/材料的部分。例如，每个存储器单元223包括(部分)栅电极215、铁电材料213、内间隔层211、介电层201、沟道层203和源极/漏极区205A/205B(见图10G)。因此，每个存储器单元223是在栅电极215和沟道层203之间具有铁电材料213的晶体管(见图10F)。注意，为了避免混乱，图10E仅示出了3D存储器件200的两个存储器单元223周围的虚线框，而3D存储器件200的其他存储器单元周围未示出虚线框。
图10F示出了图10A的3D存储器件200沿着截面E-E的截面图。截面E-E沿着穿过沟道层203的水平面。如图10F所示，每对栅电极215接触并沿着设置在其间的介电材料219的相对侧壁延伸。铁电材料213沿着栅电极215的侧壁(例如，三个侧壁)延伸，并且设置在栅电极215和沟道层203之间。铁电材料213的侧壁与介电材料219的相应侧壁对齐，使得沿图10F的水平方向测量的图10F中铁电材料213的宽度与沿相同水平方向测量的介电材料219的宽度相同。此外，图10F示出了两个存储器单元223周围的虚线框，虚线221示出了两个存储器单元中的沟道区。
图10G示出了图10A的3D存储器件200沿着截面线D-D的截面图。截面线D-D沿着穿过源极/漏极层205的水平面。如图10G所示，在图10G的截面图中是连续区域的内间隔层211完全填充了沿着相邻栅电极215的铁电材料213的部分之间的空间，并且还填充了图10G中介电材料219的最低下部分219B与铁电材料213的最低下部分之间的空间。结果，内间隔层211将源极/漏极层205分成两个分离的(例如，间隔开的)源极/漏极区域205A和205B。
当存储器单元223的晶体管导通并且在源极/漏极区205A和205B之间施加电压时，电流在源极/漏极区205A/205B之间流动。例如，参考图10A、图10B、图10E、图10F和图10G，电流可以从源极/漏极区205A(见图10A和10G)向下流到沟道层203的下面部分(见图10A和图10F)，然后沿着沟道区221(见图10F)水平流到源极/漏极区205B(见图10G)下面的沟道层203的部分，然后向上流到源极/漏极区205B。注意，在以上电流的描述中，“向下”、“向上”、“水平”方向是相对于图10A所示的方向。
图10H示出了沿着截面C-C的图10A的3D存储器件200的截面图。截面C-C沿着穿过介电层201的水平面。
接下来，在图11中，在3D存储器件200中形成阶梯形接触区域，使得每个层堆叠件202的源极/漏极层205的部分暴露。举例来说，阶梯形接触区可通过多个蚀刻工艺形成，其中每一蚀刻工艺通过使用不同的蚀刻掩模来暴露3D存储器件200的不同部分以供移除，且通过蚀刻不同的持续时间以实现不同的蚀刻深度来执行。3D存储器件200的包括栅电极215和围绕栅电极215的铁电材料213的未蚀刻部分形成3D存储器件200的存储器单元阵列。
如图11所示，横向远离存储器单元阵列的每个层堆叠件202的部分被移除，以形成阶梯形接触区域。层堆叠件202的移除部分的面积沿着远离衬底101的垂直方向增加(参见图1)。换句话说，层堆叠件202(例如，202A、202B或202C)越高(离衬底101越远)，移除的层堆叠件面积越多。注意，每个层堆叠件202中的源极/漏极层205分成两个分开的源极/漏极区域205A和源极/漏极区域205B，这两个区域设置在介电材料219的相对侧。
接下来，在图12中，栅极接触件225形成在栅电极215上方并电耦合到栅电极215，源极/漏极接触件227(例如，227A、227B和227C)形成在源极/漏极区205A上方并电耦合到源极/漏极区205A，源极/漏极接触件229(例如，229A、229B和229C)形成在源极/漏极区205B上方并电耦合到源极/漏极区205B。在存储器件的上下文中，每个栅极接触件225也可以被称为字线(WL)，每个源极/漏极接触件227也可以被称为源极线(SL)，并且每个源极/漏极接触件229也可以被称为位线(BL)。栅极接触件225和源极/漏极接触件227/229可以通过在图11的结构上方形成介电层(未示出)、在对应于栅极接触件225和源极/漏极接触件227/229的位置处的介电层中形成开口，其中开口暴露下面的导电部件(例如，栅电极215或源极/漏极区域205A/205B)，并且用诸如Cu、W、Au、Ag、Co、Ti、Ta、TaN、TiN的导电材料填充开口来形成。在一些实施例中，介电层中用于形成源极/漏极接触件227/229的开口(未示出)是通过使用对介电层的材料具有选择性(例如，具有更高的蚀刻速率)的蚀刻剂来蚀刻介电层而形成的。可以执行选择性蚀刻，直到形成阶梯形接触区域中的所有接触开口。因此，接触开口下方的较高层堆叠件(例如，202C)中的源极/漏极区域205A/205B可以比接触开口下方的较低层堆叠件(例如，202B或202A)中的源极/漏极区域205A/205B暴露于蚀刻剂的时间更长。结果，在较高层堆叠件(例如，202C)中直接位于(例如，接触)源极/漏极接触件227/229下方的源极/漏极区205A/205B的部分的厚度可以小于在较低层堆叠件(例如，202B或202A)中的厚度，而源极/漏极区205A/205B的部分在横向范围之外所有层堆叠件(例如，202A、202B和202C)中的源极/漏极接触件227/229(例如，超过侧壁)可以具有相同的厚度。
如图12所示，由于层堆叠件202的源极/漏极层205的不同上表面处于不同的垂直水平(例如，距衬底101的距离)，不同层堆叠件202上的源极/漏极接触件227(或229)的下表面也处于不同的垂直水平。例如，层堆叠件202A上的源极/漏极接触件227(或229)的下表面比层堆叠件202B/202C上的源极/漏极接触件227(或229)的下表面更靠近衬底101。
在图12的示例中，示出了六个栅电极215。栅电极215和都以相同的垂直水平耦合到源极/漏极区域205A/205B的源极/漏极接触件227/229中的每个限定了存储器单元(例如，具有铁电材料213的晶体管)的三个端子。因此，在图12的示例中，六个栅电极215和三对源极/漏极接触件227/229形成总共18个存储器单元。
参考图12和图10E-图10G，为了对特定存储器单元(例如图10E中的存储器单元223)执行写操作，在存储器单元223内的铁电材料213的部分上施加写电压。例如，可以通过将第一电压施加到存储器单元223的栅电极215(通过栅极接触件225)，并将第二电压施加到源极/漏极区205A/205B(通过源极/漏极接触件227/229)来施加写电压。第一电压和第二电压之间的电压差设定铁电材料213的极化方向。根据铁电材料213的极化方向，存储器单元223的相应晶体管的阈值电压VT可以从低阈值电压VL切换到高阈值电压VH，反之亦然。晶体管的阈值电压值(VL或VH)可用于指示存储在存储器单元中的位“0”或“1”。
为了在存储器单元223上执行读取操作，将作为低阈值电压VL和高阈值电压VH之间的电压的读取电压施加到晶体管，例如，在栅电极215和源极/漏极区205A之间。取决于铁电材料213的极化方向(或晶体管的阈值电压)，存储器单元223的晶体管可以导通或不导通。结果，当施加电压时，例如在源极/漏极区205B处，电流可以在源极/漏极区205A和205B之间流动，也可以不流动。因此，可以检测电流以确定存储在存储器单元中的数字位。
图13示出了另一实施例中的三维(3D)存储器件200A的透视图。3D存储器件200A类似于图12的3D存储器件200，但是栅极接触件225形成在层堆叠件202A下方。由于栅电极215延伸穿过层堆叠件202，栅电极的下表面暴露在层堆叠件202的下表面。因此，可以容易地实现在栅电极215下方形成栅极接触件225。例如，在形成图2中的层堆叠件202A之前，可以在图1中的介电层119上方形成金属层，以在后续工艺中形成栅电极215的位置上方形成金属部件(例如，225)。在后续工艺中，一旦形成，栅电极215将电耦合到金属层中的栅极接触件225。
图13进一步示出了晶体管231和将栅极接触件225电耦合到晶体管231的通孔233。在所示实施例中，晶体管231和通孔233是图1的半导体器件100的部分，而不是3D存储器件200A的部分。晶体管231可以是形成在图1的衬底101上方的鳍式场效应晶体管，并且通孔233可以形成在3D存储器件200A下方以电耦合到鳍式场效应晶体管。
图14示出了在又一实施例中的三维(3D)存储器件200B的透视图。3D存储器件200B类似于图12的3D存储器件200，但是存储器单元阵列形成在3D存储器件200B的中间区域，并且两个阶梯形接触区域形成在存储器单元阵列的相对侧。3D存储器件200B可以通过修改3D存储器件200的制造工艺来形成。例如，在图3的工艺步骤中，两个第二开口207B形成在第一开口207A的相对侧。其余的处理步骤类似于3D存储器件200的处理步骤，因此不再重复细节。
图15示出了实施例中的三维存储器件的等效电路图300。在实施例中，电路图300对应于3D存储器件200、200A或200B的部分。电路图300中的存储器单元示为具有标记为SL、BL和WL(例如，WL1A、WL1B、WL2A或WL2B)的端子的晶体管，其中端子SL、BL和WL分别对应于栅极接触件225、源极/漏极接触件227和源极/漏极接触件229。图15中示出了三层存储器单元，其对应于图12、图13和图14中三层堆叠件202中形成的存储器单元。WL垂直延伸以电连接在不同层堆叠件202中实现的存储器单元。
对所公开的实施例的变化和修改是可能的，并且完全旨在包括在本发明的范围内。例如，作为非限制性示例，在3D存储器件200、3D存储器件200A和3D存储器件200B中示出了三层堆叠件202(例如，202A、202B和202C)。如技术人员容易理解的，3D存储器件中的层堆叠件202的数量可以是任何合适的数量，例如一个、两个或三个以上。此外，开口207的俯视图示为矩形或正方形，也可以使用开口207的其他形状(因此用于栅电极215的其他形状)，诸如圆形、椭圆形或多边形。
实施例可以实现优势。所公开的3D存储器件可以在BEOL处理期间容易地集成到现有的半导体器件中。3D存储器件下的区域仍然可以用于在FEOL处理期间形成各种电路，例如逻辑电路、I/O电路或ESD电放电电路。因此，除了用于3D存储器件的外围电路(例如，解码器、放大器)和路由电路之外，对于实现所公开的3D存储器件，在占据位置方面几乎没有损失。此外，所公开的3D存储器件具有高效的结构来减小其存储器单元尺寸。例如，耦合到层堆叠件的源极/漏极层205的BL和SL由同一层堆叠件内形成的所有存储器单元共享。WL连接到延伸穿过所有层堆叠件202的栅电极215，因此，WL也被形成在不同层堆叠件中的垂直对准的存储器单元共享。通过将第一栅电极212A切割成一对栅电极215，3D存储器件中的存储器单元的数量容易翻倍。如上所述，所公开的3D存储器件具有可以容易地缩放以使得形成高密度存储阵列的结构，这对于诸如物联网和机器学习的新兴应用是重要的。通过在BEOL工艺期间在芯片上集成3D存储器阵列，避免了诸如由于片外存储器访问而导致的能耗瓶颈等问题。结果，集成有所公开的3D存储器件的半导体器件可以制造得更小、更便宜，同时以更快的速度工作并且消耗更少的功率。另外的优点可以包括通过形成内间隔层来降低寄生电容。
图16示出了在一些实施例中形成存储器件的方法的流程图。应当理解，图16所示的实施例方法仅仅是许多可能的实施例方法的示例。本领域技术人员应当认识多种变形、替代和修改。例如，图16所述各个步骤可以增加、移除、取代、重新排列或重复。
参考图16，在框1010，在衬底上方依次形成第一层堆叠件和第二层堆叠件，其中第一层堆叠件和第二层堆叠件具有相同的结构，该结构包括在衬底上方依次形成的介电层、沟道层和源极/漏极层。在框1020，形成延伸穿过第一层堆叠件和第二层堆叠件的多个开口，其中多个开口包括：在第一层堆叠件和第二层堆叠件的边界内的第一开口；和从第二层堆叠件的侧壁向第一开口延伸的第二开口。在框1030，通过用第一介电材料取代由开口暴露的源极/漏极层的部分来形成内间隔层。在框1040，用铁电材料加衬开口的侧壁。在框1050，通过用导电材料填充开口以在第一开口中形成第一栅电极，并且在第二开口中形成伪栅电极。
根据实施例，一种用于形成存储器件的方法包括：在衬底上方形成第一层堆叠件，第一层堆叠件包括在衬底上方依次形成的第一介电层、第一沟道层和第一源极/漏极层；在第一层堆叠件上方形成第二层堆叠件，第二层堆叠件包括在第一层堆叠件上方依次形成的第二介电层、第二沟道层和第二源极/漏极层；形成延伸穿过第一层堆叠件和第二层堆叠件的开口，其中第一开口被第一层堆叠件围绕，第二开口延伸到第一层堆叠件的第一侧壁；用第一介电材料取代由开口暴露的第一源极/漏极层的第一部分和第二源极/漏极层的第二部分；在取代之后，用铁电材料加衬开口的侧壁；在开口的侧壁加衬之后，用导电材料填充开口，以在第一开口中形成第一栅电极，并在第二开口中形成第二栅电极；在填充开口之后，形成延伸穿过第一层堆叠件和第二层堆叠件的沟槽和凹槽，其中沟槽将第一栅电极一分为二，其中凹槽的形成移除第二栅电极和围绕第二栅电极的铁电材料；以及用第二介电材料填充沟槽和凹槽。在实施例中，取代第一源极/漏极层的第一部分和第二源极/漏极层的第二部分包括：执行蚀刻工艺以移除被开口暴露的第一源极/漏极层的第一部分和第二源极/漏极层的第二部分；在执行蚀刻工艺之后，在开口中沉积第一介电材料，其中第一介电材料加衬开口的侧壁和底部上，并且填充由第一源极/漏极层的移除的第一部分和第二源极/漏极层的移除的第二部分留下的空间；以及执行各向异性蚀刻工艺以从开口的侧壁和底部移除第一介电材料。在实施例中，在取代第一源极/漏极层的第一部分和第二源极/漏极层的第二部分之后，第一介电材料填充第一开口之间的空间，将第一源极/漏极层分成第一源极/漏极区和与第一源极/漏极区隔开的第二源极/漏极区，并将第二源极/漏极层分成第三源极/漏极区和与第三源极/漏极区隔开的第四源极/漏极区。在实施例中，形成沟槽以进一步平分第一栅电极周围的铁电材料。在实施例中，凹槽形成为从第一层堆叠件的第一侧壁向第一栅电极延伸，其中凹槽的侧壁形成U形。在实施例中，每个第一栅电极被第二介电材料电隔离成两个独立的第二栅电极，其中该方法还包括，在填充沟槽和凹陷之后：形成电耦合到第二栅电极的栅极接触件；以及形成电耦合到第一源极/漏极层和第二源极/漏极层的源极/漏极接触件。在实施例中，栅极接触件形成在第二层堆叠件上方，使得第二层堆叠件位于栅极接触件和第一层堆叠件之间。在实施例中，栅极接触件形成在第一层堆叠件下方，使得栅极接触件位于第一层堆叠件和衬底之间。在实施例中，形成源极/漏极接触件包括：从第二栅电极横向移除第二层堆叠件的部分，以暴露第一层堆叠件的第一源极/漏极层的上表面，其中在移除第二层堆叠件的该部分之后，第一层堆叠件和第二层堆叠件形成阶梯形区域；以及在第一源极/漏极层的暴露的上表面上方形成第一源极/漏极接触件并电耦合到该上表面。在实施例中，该方法还包括在形成开口之前在第二层堆叠件上方形成第三介电层，其中开口形成为延伸穿过第三介电层。在实施例中，形成源极/漏极接触件还包括：从第二栅电极横向移除第三介电层的一部分，以暴露第二层堆叠件的第二源极/漏极层；以及在暴露的第二源极/漏极层上方形成第二源极/漏极接触件并电耦合到该第二源极/漏极层。在实施例中，第一源极/漏极层和第二源极/漏极层由第一材料形成，并且第一沟道层和第二沟道层由第二材料形成。在实施例中，第一材料是金属，第二材料是半导体氧化物。
根据实施例，一种用于形成存储器件的方法包括：在衬底上方依次形成第一层堆叠件和第二层堆叠件，其中第一层堆叠件和第二层堆叠件具有相同的结构，该结构包括在衬底上方依次形成的介电层、沟道层和源极/漏极层；形成延伸穿过第一层堆叠件和第二层堆叠件的多个开口，其中多个开口包括：在第一层堆叠件和第二层堆叠件的边界内的第一开口；以及从第二层堆叠件的侧壁向第一开口延伸的第二开口；通过用第一介电材料取代由开口暴露的源极/漏极层的部分来形成内间隔层；用铁电材料加衬开口的侧壁；以及通过用导电材料填充开口，在第一开口中形成第一栅电极，在第二开口中形成伪栅电极。在实施例中，该方法还包括，在形成第一栅电极和伪栅电极之后：形成延伸穿过第一层堆叠件和第二层堆叠件的槽形开口，该槽形开口将第一栅电极一分为二；形成从第二层堆叠件的侧壁向第一栅电极延伸的凹槽，其中在凹槽形成之后移除伪栅电极；以及用第二介电材料填充槽形开口和凹槽。在实施例中，每个第一栅电极被第二介电材料分成两个栅电极，以形成多个第二栅电极，其中该方法还包括：形成电耦合到多个第二栅电极的栅极接触件；移除部分第二层堆叠件以暴露部分第一层堆叠件的源极/漏极层；以及在移除第二层堆叠件的部分之后，形成电耦合到第一层堆叠件的源极/漏极层的暴露部分的源极/漏极接触件。在实施例中，沟道层由氧化物半导体形成，源极/漏极层由金属形成。
根据实施例，存储器件包括：衬底上方的层堆叠件，其中层堆叠件包括介电层、介电层上方的沟道层和沟道层上方的源极/漏极层；延伸穿过层堆叠件的第一栅电极和第二栅电极；延伸穿过层堆叠件的介电材料，其中介电材料的第一部分在第一栅电极和第二栅电极之间，介电材料的第二部分从层堆叠件的侧壁向第一栅电极和第二栅电极延伸，并且介电材料的第二部分与介电材料的第一部分间隔开；延伸穿过层堆叠件的铁电材料，其中铁电材料沿着第一栅电极的侧壁和第二栅电极的侧壁延伸；以及与源极/漏极层设置在离衬底相同距离处的内间隔层，其中内间隔层围绕第一栅电极、第二栅电极、介电材料和铁电材料，其中内间隔层将源极/漏极层分成第一源极/漏极区和与第一源极/漏极区隔开的第二源极/漏极区。在实施例中，存储器件还包括：电耦合到第一栅电极和第二栅电极的栅极接触件；以及电耦合到第一源极/漏极区和第二源极/漏极区的源极/漏极接触件。在实施例中，沟道层包括半导体氧化物，源极/漏极层包括金属。
尽管已经参照示例性实施例描述本发明，但是该描述不旨在解释为限制本发明。参考该描述，说明性实施例的各种修改和组合以及本发明的其他实施例对于本领域技术人员来说是显而易见的。因此，所附权利要求旨在包含任何这样的修改或实施例。

Claims (10)

1.一种用于形成存储器件的方法，所述方法包括：
在衬底上方形成第一层堆叠件，所述第一层堆叠件包括在所述衬底上方依次形成的第一介电层、第一沟道层和第一源极/漏极层；
在所述第一层堆叠件上方形成第二层堆叠件，所述第二层堆叠件包括在所述第一层堆叠件上方依次形成的第二介电层、第二沟道层和第二源极/漏极层；
形成延伸穿过所述第一层堆叠件和所述第二层堆叠件的开口，其中，第一开口被所述第一层堆叠件围绕，所述第二开口延伸到所述第一层堆叠件的第一侧壁；
用第一介电材料取代由所述开口暴露的第一源极/漏极层的第一部分和第二源极/漏极层的第二部分；
在所述取代之后，用铁电材料加衬所述开口的侧壁；
在加衬所述开口的侧壁之后，用导电材料填充所述开口，以在所述第一开口中形成第一栅电极，并在所述第二开口中形成第二栅电极；
在填充所述开口之后，形成延伸穿过所述第一层堆叠件和所述第二层堆叠件的沟槽和凹槽，其中，所述沟槽将所述第一栅电极一分为二，其中所述凹槽的形成移除所述第二栅电极和围绕第二栅电极的铁电材料；以及
用第二介电材料填充所述沟槽和所述凹槽。
2.根据权利要求1所述的方法，其中，取代所述第一源极/漏极层的第一部分和所述第二源极/漏极层的第二部分包括：
执行蚀刻工艺以移除被所述开口暴露的所述第一源极/漏极层的第一部分和所述第二源极/漏极层的第二部分；
在执行所述蚀刻工艺之后，在所述开口中沉积第一介电材料，其中，所述第一介电材料加衬所述开口的侧壁和底部，并且填充由所述第一源极/漏极层的移除的第一部分和第二源极/漏极层的移除的第二部分留下的空间；以及
执行各向异性蚀刻工艺以从所述开口的侧壁和底部移除第一介电材料。
3.根据权利要求1所述的方法，其中，在取代所述第一源极/漏极层的第一部分和所述第二源极/漏极层的第二部分之后，所述第一介电材料填充所述第一开口之间的空间，将所述第一源极/漏极层分成第一源极/漏极区和与所述第一源极/漏极区隔开的第二源极/漏极区，并将所述第二源极/漏极层分成第三源极/漏极区和与所述第三源极/漏极区隔开的第四源极/漏极区。
4.根据权利要求1所述的方法，其中，所述沟槽形成为进一步平分围绕所述第一栅电极的铁电材料。
5.根据权利要求4所述的方法，其中，所述凹槽形成为从所述第一层堆叠件的第一侧壁向所述第一栅电极延伸，其中，所述凹槽的侧壁形成U形。
6.根据权利要求1所述的方法，其中，所述第一栅电极中的每个被所述第二介电材料电隔离成两个单独的第二栅电极，其中，所述方法还包括，在填充所述沟槽和所述凹槽之后：
形成电耦合到所述第二栅电极的栅极接触件；和
形成电耦合到所述第一源极/漏极层和所述第二源极/漏极层的源极/漏极接触件。
7.根据权利要求6所述的方法，其中，所述栅极接触件形成在所述第二层堆叠件上方，使得所述第二层堆叠件位于所述栅极接触件和所述第一层堆叠件之间。
8.根据权利要求6所述的方法，其中，所述栅极接触件形成在所述第一层堆叠件下方，使得所述栅极接触件位于所述第一层堆叠件和所述衬底之间。
9.一种用于形成存储器件的方法，所述方法包括：
在衬底上方依次形成第一层堆叠件和第二层堆叠件，其中，所述第一层堆叠件和所述第二层堆叠件具有相同的结构，所述结构包括在所述衬底上方依次形成的介电层、沟道层和源极/漏极层；
形成延伸穿过所述第一层堆叠件和所述第二层堆叠件的多个开口，其中，多个所述开口包括：
所述第一层堆叠件和所述第二层堆叠件边界内的第一开口；以及
从所述第二层堆叠件的侧壁向所述第一开口延伸的第二开口；
通过用第一介电材料取代由所述开口暴露的源极/漏极层的部分来形成内间隔层；
用铁电材料加衬所述开口的侧壁；以及
通过用导电材料填充所述开口，在所述第一开口中形成第一栅电极，并在所述第二开口中形成伪栅电极。
10.一种存储器件，包括：
层堆叠件，位于衬底上方，其中，所述层堆叠件包括介电层、所述介电层上方的沟道层和所述沟道层上方的源极/漏极层；
第一栅电极和第二栅电极，延伸穿过所述层堆叠件；
介电材料，延伸穿过所述层堆叠件，其中，所述介电材料的第一部分在所述第一栅电极和所述第二栅电极之间，所述介电材料的第二部分从所述层堆叠件的侧壁向所述第一栅电极和所述第二栅电极延伸，并且所述介电材料的所述第二部分与所述介电材料的所述第一部分间隔开；
铁电材料，延伸穿过所述层堆叠件，其中，所述铁电材料沿着所述第一栅电极的侧壁和所述第二栅电极的侧壁延伸；以及
内间隔层，设置在与所述源极/漏极层离所述衬底相同距离处，其中，所述内间隔层围绕所述第一栅电极、所述第二栅电极、所述介电材料和所述铁电材料，其中，所述内间隔层将所述源极/漏极层分成第一源极/漏极区和与所述第一源极/漏极区隔开的第二源极/漏极区。
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